KR20210038824A - Mol 인터커넥트 구조 및 제조 방법 - Google Patents

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성-리 왕
치아-훙 추
팡-웨이 리
이-잉 리우
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Abstract

일부 실시형태에서, 본 개시내용은 집적 회로 디바이스에 관한 것이다. 트랜지스터 구조는 게이트 유전체에 의해 기판으로부터 분리되는 게이트 전극와, 게이트 전극의 양 측 상에서 기판 내에 배치된 소스/드레인 영역의 쌍을 포함한다. 하부 전도성 플러그가 하부 층간 유전체(ILD)층을 통해 배치되고 제1 소스/드레인 영역과 접촉한다. 캡핑층이 하부 전도성 플러그 바로 위에 배치된다. 상부 층간 유전체(ILD)층이 캡핑층 및 하부 ILD층 위에 배치된다. 상부 전도성 플러그가 상부 ILD 층을 통해 그리고 캡핑층 바로 위에 배치된다.

Description

MOL 인터커넥트 구조 및 제조 방법{MIDDLE-OF-LINE INTERCONNECT STRUCTURE AND MANUFACTURING METHOD}
<관련 출원의 참조>
본 출원은 2019년 9월 30일에 출원한 미국 가출원 번호 제62/908,029호에 대해 우선권을 주장하며, 이 우선권 출원의 내용은 그 전체가 본 명세서에 원용된다.
집적 회로(IC)의 제조에서, 디바이스가 웨이퍼 상에 형성되고 전도성 인터커넥트층에 의해 접속된다. 이들 전도성 인터커넥트층은 소위 MOL(middle-of-the-line) 공정 또는 BEOL(back-end-of-line) 공정 동안에 형성될 수 있다. MOL 및 BEOL 공정은 이들 공정이 유전체층에 개구부를(예컨대, 유전체층에 컨택홀, 트렌치 또는 비아홀을) 형성한 다음 이들 개구부를 전도성 재료로 충전한다는 점에서 유사하다. 그러나, MOL은 MOL이 통상 제조 공정에서 먼저 존재한다는 점에서 BEOL과 상이하며, 기판 내의 소스/드레인 영역과 같은 전도성 영역에 대한 컨택을 형성하는 공정으로 칭해질 수 있는 반면, BEOL은 통상 제조 공정에서 나중에 존재하며, MOL에 의해 형성된 컨택 위에 연속의 금속화층 및 비아를 형성하는 공정으로 칭해질 수 있다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 산업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 루테늄 컨택 구조를 구비한 집적 회로의 일부 실시형태의 단면도를 도시한다.
도 2는 루테늄 컨택 구조를 구비한 집적 회로의 일부 추가 실시형태의 단면도를 도시한다.
도 3은 혼합 배리어층을 가진 인터커넥트 구조를 구비한 집적 회로의 일부 실시형태를 도시한다.
도 4 내지 도 17은 루테늄 컨택 구조를 구비한 집적 회로를 형성하는 방법의 일부 실시형태의 단면도를 도시한다.
도 18은 루테늄 컨택 구조를 구비한 집적 회로를 형성하는 방법의 일부 실시형태의 흐름도를 도시한다.
이하의 설명에서는 제공하는 청구 대상의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트 또는 피처와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
MOL(middle-of-the-line) 인터커넥트 구조에서, 컨택과 인터커넥트 비아와 금속 라인 모두는 트랜지스터 및 회로 성능에서 중요한 역할을 담당한다. 스케일링이 계속되고 있음에 따라, 컨택 및 인터커넥트 저항이 디바이스 성능의 주요 제한 요소가 되고 있다. 몇몇 해결책이 등장하고 있다. 예를 들어, MOL 컨택은 전통적인 텅스텐 재료로부터 코발트로 이동하고 있는데, 코발트는 칩 내 라인 저항을 저감시키기 때문이다. 일례로, 예컨대 티탄 질화물(TiN) 또는 탄탈 질화물(TaN)로 제조되고 또한 배리어 라이너로서 기능하는 제1 접착제층이 먼저 형성되어 하부 플러그 개구부를 라이닝한다. 그런 다음, 코발트로 제조된 하부 플러그가 하부 플러그 개구부의 나머지를 충전하도록 형성된다. 코발트 플러그 위에, 제2 접착제층(예컨대, 티탄, 티탄 질화물 또는 탄탈 질화물로 제조됨)이 상부 플러그 개구부를 라이닝하고 하부 플러그의 상부 표면에 닿도록 퇴적될 수 있다. 그런 다음 상부 플러그 개구부는 텅스텐으로 제조된 상부 플러그로 충전된다. 접착제층은 하부 및 상부 플러그의 성장이 측벽 층간 유전체와 금속 플러그 사이에 컨포멀 접착을 강화하고 측벽 층간 유전체로의 금속 확산을 방지하기 위한 것이었다. 텅스텐 플러그는 고온의 퇴적에 의해 도입된 상 전이로 인해 상대적으로 높은 저항을 가질 수 있다.
이 코발트/텅스텐 플러그 제조 공정에는 몇몇 이온 주입 공정이 필요할 수 있다. 예를 들어, 하부 플러그의 부식 효과를 방지하기 위해 하부 코발트 플러그와 상부 텅스텐 플러그의 충전 사이에 제1 게르마늄 이온 주입 공정이 적용된다. 금속 라이너 및 배리어 라이너를 형성한 후(즉, 후속되는 어닐링 공정 이전에) 진공 챔버로부터 워크피스를 제거하는 것이 약점이 된다는 것이 이해될 것이다. 주변 환경은 금속 라이너 및/또는 배리어 라이너의 산화를 야기할 수 있으며, 이는 최종 인터커넥트 구조의 저항을 증가시킬 수 있다. 이 산화가 산화 환원 공정에 의해 제거될 수도 있지만, 산화 재료의 제거는 공극의 형성을 초래할 수 있다. 이들 공극은 불량한 전기 접속을 초래할 수 있고 신뢰성을 떨어뜨릴 수도 있다. 텅스텐 및 측벽 층간 유전체의 측벽 계면을 강화시키기 위해 상부 텅스텐 플러그의 충전 후에 제2 게르마늄 이온 주입 공정이 적용되어야 한다.
따라서, 본 개시내용은 접촉 저항을 저감시키고, 공극을 줄이고, 신뢰성을 향상시키며, 제조 공정을 단순화하기 위한 개선된 MOL 인터커넥트 구조 및 관련 제조 방법에 관한 것이다. 일부 실시형태에 있어서, 먼저 접착제층이나 배리어층을 형성하는 일 없이 금속 코어 재료가 층간 유전체의 비아 개구부 또는 컨택에 충전된다. 금속 코어 재료는 적절한 어닐링 공정에 의해 금속 코어와 층간 유전체의 계면에 박막의 금속-유전체 혼합 배리어층이 형성될 수 있도록 세밀하게 선택된다. 금속-유전체 혼합 배리어층은 금속 코어를 본딩하고 금속 코어가 층간 유전체로 확산되는 것을 방지하기 위한 접착제 및 배리어층으로서 작용한다. 보다 상세한 실시형태에서, 집적 회로는, 소스/드레인 영역과 접촉하고 하부 층간 유전체(ILD)층을 통해 배치된 하부 전도성 플러그를 구비한 컨택 구조를 포함한다. 상부 전도성 플러그는 하부 전도성 플러그 위에 그리고 상부 ILD 층을 통해 배치된다. 상부 전도성 플러그는 루테늄(Ru)으로 제조될 수 있다. 루테늄 산화물의 혼합 배리어층이 상부 전도성 플러그와 상부 ILD층 사이에 배치되며 그 사이에서 동종의 접착제층으로서 작용할 수 있다. 혼합 배리어층은 루테늄 전도성 플러그의 충전 공정에 이어지는 어닐링 공정에 의해 형성될 수 있다. 루테늄은 텅스텐 및 코발트에 비해 루테늄막의 저항률 급증(resistivity incensement)이 적기 때문에 컨택을 형성하기에 더 좋은 재료이다. 또한, 루테늄은 코발트보다 융점이 높기 때문에 후속 제조 공정에 더 높은 내성을 제공한다. 결과적으로, 접촉 저항이 감소한다. 또한, 어닐링 공정에 의해 루테늄 산화물 혼합 배리어층을 형성함으로써, 배리어층을 형성하기 위한 퇴적 공정이 절약된다. 혼합 배리어층은 상부 전도성 플러그를 상부 ILD층에 강하게 묶어서 공극의 형성을 방지한다. 혼합 배리어층의 우수한 접착 성능으로 인해 이온 주입 공정도 더 이상 필요 없게 된다. 따라서, 제조가 간략화되고 디바이스 책임(device liability)이 개선된다.
일부 추가 실시형태에서, 캡핑층이 하부 전도성 플러그와 상부 전도성 플러그 사이에 배치된다. 캡핑층 및 하부 도전성 플러그의 측벽을 덮는 하부 배리어층이 배치된다. 캡핑층은 텅스텐과 같은 전도성 재료로 제조된다. 하부 도전성 플러그 상에 캡핑층을 배열함으로써, 상부 도전성 플러그는 하부 도전성 플러그에 전기적으로 결합될 수 있고, 상부 도전성 플러그의 형성 공정은 게이트 전극에 결합되는 게이트 전극 플러그를 형성하는 공정과 함께 통합될 수 있다.
도 1은 일부 실시형태에 따른 집적 회로(100)의 단면도를 도시한다. 도 1에 도시하는 바와 같이, 트랜지스터 구조(101)가 기판(102) 위에 배치된다. 트랜지스터 구조(101)는 게이트 유전체층(105)에 의해 기판(102)으로부터 분리되는 게이트 전극(104)을 포함하는 로직 디바이스일 수 있다. 기판(102) 내에서 게이트 전극(104)의 양 측 상에는 한 쌍의 소스/드레인 영역(103a, 103b)이 배치된다. 일부 실시형태에서, 트랜지스터 구조(101)는 단일 게이트 평면 디바이스뿐만 아니라 FinFET 디바이스와 같은 다중 게이트 디바이스일 수도 있다. 트랜지스터 구조(101)는 게이트-올-어라운드(GAA) 디바이스, 오메가 게이트 디바이스, 또는 파이(Pi) 게이트 디바이스 등의 다른 디바이스뿐만 아니라, 스트레인 반도체 디바이스, SOI(silicon-on-insulator) 디바이스, 부분 공핍형 SOI(PD-SOI) 디바이스, 완전 공핍형 SOI(FD-SOI) 디바이스, 또는 당업계에 공지되어 있는 기타 이용 가능한 디바이스일 수도 있다.
컨택이 게이트 전극(104), 소스/드레인 영역(103a, 103b), 본체 컨택 영역(도시 생략), 또는 트랜지스터 구조(101)의 다른 활성 영역에 각각 결합된다. 일부 실시형태에서, 컨택은 하부 층간 유전체(ILD)층(110)에 의해 둘러싸이는 하부 컨택 구조(142)와, 상부 층간 유전체(ILD)층(128)에 의해 둘러싸이며 하부 ILD층(110) 위에 배치된 상부 컨택 구조(144)를 포함할 수 있고, 하부 컨택 구조는 상부 컨택 구조에 전기 접속된다. 일부 실시형태에서, 하부 컨택 구조(142)는 하부 ILD층(110)을 통해 배치되고 제1 소스/드레인 영역(103A)에 접촉하는 하부 전도성 플러그(120)를 포함한다. 일부 실시형태에 있어서, 하부 전도성 플러그(120)는 코발트를 포함하거나 코발트로 제조된다. 일부 실시형태에서, 캡핑층(124)이 하부 전도성 플러그(120) 바로 위에 배치된다. 일부 실시형태에 있어서, 캡핑층(124)은 텅스텐을 포함하거나 텅스텐으로 제조된다. 일부 실시형태에서, 하부 배리어층(119)이 하부 전도성 플러그(120)의 측벽을 따라 배치된다. 하부 배리어층(119)은 캡핑층(124) 및 하부 도전성 플러그(120)의 측벽을 덮을 수 있다. 일부 실시형태에서, 캡핑층(124)은 8 nm 내지 15 nm 범위의 두께를 가질 수 있다.
일부 실시형태에서, 상부 컨택 구조(144)는 상부 ILD층(128)을 통해 배치되고 캡핑층(124) 상에 직접 닿는 상부 전도성 플러그(137)를 포함한다. 일부 실시형태에서, 캡핑층(124)은 상부 전도성 플러그(137)과 하부 전도성 플러그(120)를 격리시키며, 상부 전도성 플러그(137)와 직접 접촉하는 상단면과, 하부 전도성 플러그(120)와 직접 접촉하는 바닥면을 가질 수 있다. 일부 실시형태에서, 상부 전도성 플러그(137)는 금속 코어(138)와, 상부 ILD층(128)와 금속 코어(138)의 계면을 라이닝하는 혼합 배리어층(140)을 포함한다. 혼합 배리어층(140)은 상부 ILD층(128)과 금속 코어(138)의 재료들이 혼합된 재료일 수 있다. 일부 실시형태에서, 금속 코어(138)는 텅스텐을 포함하거나 텅스텐으로 제조된다. 일부 실시형태에서, 혼합 배리어층(140)은 루테늄과 산소를 함유한다. 일부 실시형태에서, 혼합 금속 코어(140)는 루테늄 산화물을 포함하거나 루테늄 산화물로 제조된다. 일부 실시형태에서, 혼합 배리어층(140)은 루테늄, 실리콘 및 산소를 함유한다. 일부 실시형태에서, 혼합 배리어층(140)은 루테늄, 알루미늄 및 산소를 함유한다. 루테늄은 텅스텐 및 코발트에 비해 루테늄막의 저항률 급증(resistivity incensement)이 적기 때문에 컨택을 형성하기에 더 좋은 재료이다. 100℃ 내지 200℃의 온도 범위에서 퇴적될 때에 텅스텐이 β-W로의 상 전이를 가질 수 있는 것에 비해, 루테늄 금속 코어는 hcp(육각 밀집 패킹) 격자 구조만을 가질 수 있다. 루테늄 플러그의 벌크 저항은 텅스텐 플러그의 벌크 저항보다 40% 낮을 수 있다. 또한, 루테늄은 코발트보다 융점이 높기 때문에 후속 제조 공정에 더 높은 내성을 제공한다. 결과적으로, 접촉 저항이 감소한다. 혼합 배리어층(140)은 금속 코어(138)를 본딩하여 공극의 형성을 방지하고 금속 코어(138)가 상부 ILD층(128)으로 확산하는 것을 방지하는 접착제 및 배리어층으로서 작용한다. 이에, 디바이스 책임이 개선된다.
일부 실시형태에 있어서, 혼합 배리어층(140)은 약 10 nm 내지 약 15 nm의 범위의 두께를 갖는다. 일부 실시형태에서, 상부 컨택 구조(144)는 상부 전도성 플러그(137) 옆에 그리고 상부 ILD층(128)을 통해 배치되는 게이트 전극 플러그(139)를 더 포함한다. 게이트 전극 플러그(139)는 게이트 배리어층(114)을 통해 게이트 전극(104)에 전기적으로 결합될 수 있다. 게이트 전극(104)은 코어 게이트 금속 상에 배치된 일함수 금속을 포함하는 금속층 스택을 포함할 수 있다. 게이트 배리어층(114)은 무불소 텡스텐(FFW, fluorine-free tungsten)을 포함하거나 FFW로 제조될 수 있다. 일부 실시형태에서, 게이트 전극 플러그(139)는 상부 전도성 플러그(137)의 동일한 재료, 즉 금속 코어(138) 및 금속 코어(138)의 측벽을 따라 배치된 혼합 배리어층(140)을 포함하거나 이것으로 제조된다.
일부 실시형태에서, 제1 컨택 에칭 정지층(CESL)(116)이 상부 ILD층(128)과 하부 ILD층(110) 사이에 배치된다. 제1 컨택 에칭 정지층(116)은 캡핑층(124)의 상단면과 동일 평면의 상단면을 가질 수 있다. 일례로서, 제1 컨택 에칭 정지층(116)은 실리콘 질화물을 포함하거나 실리콘 질화물로 제조될 수 있다. 일부 실시형태에서, 혼합 배리어층(140)은 금속 코어(138)와 상부 ILD층(128)의 계면에 배치되지만, 금속 코어(138)와 제1 컨택 에칭 정지층(116)의 계면과 금속 코어(138)와 게이트 배리어층(114)의 계면은 없다.
도 2는 일부 추가 실시형태에 따른 집적 회로(200)의 단면도를 도시한다. 도 1에서 전술한 상부 전도성 플러그(137) 및 게이트 전극 플러그(139) 외에, 상부 컨택 구조(144)는 또한 금속 코어(138)와, 상부 ILD층(128)과 금속 코어(138)의 계면을 라이닝하는 혼합 배리어층(140)을 포함하는 파워 레일(VDR) 전도성 플러그(141)를 포함할 수 있다. VDR 전도성 플러그(141)는 하부 전도성 플러그(120)를 통해 소스/드레인 영역(103)에 전기적으로 결합된 제1 부분(141a) 및 제1 컨택 에칭 정지층(116)을 통해 배치되고 게이트 전극(104)에 전기적으로 결합된 제2 부분(141b)을 포함한다. 제1 부분(141a)은 캡핑층(124) 상에 배치된 바닥면(141s)을 갖는다. 일부 실시형태에서, VDR 전도성 플러그(141)는 상부 전도성 플러그(137) 및 게이트 전극 플러그(139)의 동일한 재료, 즉 금속 코어(138) 및 금속 코어(138)의 측벽을 따라 배치된 혼합 배리어층(140)을 포함하거나 이것으로 제조된다. VDR 전도성 플러그(141)의 혼합 배리어층(140)은 바닥면(141s)과, 금속 코어(138)와 제1 컨택 에칭 정지층(116)의 계면이 없을 수도 있다. 일부 실시형태에서, VDR 전도성 플러그(141)는 18 nm 내지 33 nm 범위의 깊이 및 20 nm 내지 35 nm 범위의 폭을 가질 수 있고, 상부 전도성 플러그(137)는 18 nm 내지 22 nm 범위의 깊이 및 9 nm 내지 17 nm 범위의 폭을 가질 수 있고, 게이트 전극 플러그(139)는 28 nm 내지 35 nm 범위의 깊이 및 7 nm 내지 15 nm 범위의 폭을 가질 수 있다.
일부 실시형태에서, 제2 컨택 에칭 정지층(126)이 제1 컨택 에칭 정지층(116) 위에 형성되고, 상부 ILD층(128)은 제2 에칭 정지층(126) 위에 형성된다. 일례로서, 제2 컨택 에칭 정지층(126)은 알루미늄 산화물을 포함하거나 이것으로 제조될 수 있다. 제2 컨택 에칭 정지층(126)은 실리콘 질화물과 같은 질화물 유전체 재료를 포함하거나 이것으로 제조될 수도 있다. 일부 실시형태에 있어서, 상부 ILD층(128)은 TEOS(tetraethylorthosilicate) 산화물, 미도핑 실리케이트 글래스, 또는 BPSG(borophosphosilicate glass), FSG(fused silica glass), PSG(phosphosilicate glass), 붕소 도핑된 실리콘 글래스(BSG) 등의 도핑된 실리콘 산화물, 및/또는 다른 적절한 유전체 재료를 포함하거나 이것으로 제조될 수 있다. 이에, 경우에 따라, 상부 ILD층(128)은 하부 ILD층(110)과 실질적으로 동일할 수 있다. 일부 실시형태에 있어서, 혼합 배리어층(140)은 상측부와 하측부를 포함할 수 있다. 상측부는 금속 코어(138)와 상부 ILD층(128)의 계면을 덮는다. 하측부는 금속 코어(138)와 제2 컨택 에칭 정지층(126)의 계면을 덮는다. 일부 실시형태에서는, 상부 ILD층(128) 및 제2 컨택 에칭 정지층(126)이 산소 원자비가 상이한 재료를 포함하거나 이것으로 제조되어 혼합 배리어층(140)의 하측부와 상측부의 산소 원자비는 다를 수 있다. 일부 다른 실시형태에서, 혼합 배리어층(140)은 금속 코어(138)와 상부 ILD층(128)의 계면에 배치될 수 있지만, 금속 코어(138)와 제2 컨택 에칭 정지층(126)의 계면은 없다. 이 경우에, 제2 컨택 에칭 정지층(126)은 실리콘 질화물과 같은 비산화물 유전체 재료를 포함할 수 있다. 일부 실시형태에서, 혼합 배리어층(140)은 금속 코어(138)와 제1 컨택 에칭 정지층(116)의 계면을 덮지 않을 수 있고, 금속 코어(138)는 제1 컨택 에칭 정지층(116)과 직접 접촉한다. 이 경우에, 제1 컨택 에칭 정지층(116)은 실리콘 질화물을 포함할 수 있다. 일부 예에서, 제2 컨택 에칭 정지층(126)은 약 5-20 nm의 두께를 갖고, 상부 ILD층(128)은 약 5-40 nm의 두께를 갖는다.
도 3은 금속 코어가 혼합 배리어층에 의해 ILD층으로부터 분리되어 있는 인터커넥트 구조를 구비한 집적 회로(300)의 일부 실시형태를 도시한다. 도 1과 도 2에 도시한 바와 같이 앞에서는 혼합 배리어층 구조가 상부 컨택 구조(144)와 연관되는 것으로 설명되었지만, 개선된 접속 성능을 달성하기 위해서 유사한 구조 및 제조 공정은 다른 전도성 비아를 형성하는 데에 또는 MOL 인터커넥트 구조에 대한 금속 라인 또는 다른 인터커넥트 구조를 형성하는 데에도 사용될 수 있다. 일부 실시형태에서, 집적 회로(300)는 기판(102) 위에 배치된 유전체층(306)을 포함한다. 유전체층(306)을 통해 수직으로 연장되는 개구부(322) 내에 전도성 인터커넥트 구조(320)가 배치된다. 전도성 인터커넥트 구조(320)는 컨택 플러그, 비아, 또는 2개의 전도성 피처(304, 318)를 접속하는 금속 라인일 수 있다. 일부 실시형태에서, 전도성 피처(304 및 318)는 각각 인터커넥트 구조의 금속 라인 또는 금속 비아일 수 있다. 일부 대안의 실시형태에서, 전도성 피처(304)는 MOL(middle-of-the-line) 구조이고, 트랜지스터의 소스/드레인 영역 또는 폴리실리콘 게이트 또는 금속 게이트와 같은 도핑된 반도체 구조를 포함하는 반도체 디바이스의 활성 영역이다.
전도성 인터커넥트 구조(320)는 금속 코어(138)와, 금속 코어(138)와 유전체층(306)의 계면을 라이닝하는 혼합 배리어층(140)을 포함한다. 전술한 바와 마찬가로, 혼합 배리어층(140)은 금속 코어(138)와 유전체층(306)의 재료들이 혼합된 재료일 수 있다. 금속 코어(138)는 약 200 nm 내지 약 600 nm 두께의 균일한 재료의 연속된 전도성 본체일 수 있다. 혼합 배리어층(140)은 금속 코어(138)와 유전체층(306) 사이에 초박막 라이너를 혼합 및 형성하기 위한 어닐링 공정을 수행함으로써 형성될 수 있다. 혼합 배리어층(140)의 두께는 약 10 nm 내지 약 15 nm의 범위의 두께를 갖는다. 일부 실시형태에서, 금속 코어(138)는 루테늄이고, 혼합 배리어층(140)은 산소 원자 및 루테늄 원자의 화합물을 포함하거나 이것으로 제조되며, 전도성 인터커넥트 구조(320)와 유전체층(306) 사이에 접착 및 격리를 제공한다.
도 4 내지 도 17은 루테늄 컨택 구조를 구비한 집적 회로를 형성하는 방법의 일부 실시형태의 단면도(400-1700)를 도시한다. 도 4 내지 도 17이 방법에 대해 기술되고 있지만, 도 4 내지 도 17에 개시하는 구조는 이러한 방법에 제한되는 것이 아니라, 방법과 무관한 구조로서 분리될 수도 있다고 이해하면 될 것이다.
도 4와 도 5에 도시하는 바와 같이, 트랜지스터 구조(101)가 기판(102) 위에 하부 ILD층(110)에 의해 둘러싸여 형성된다. 일부 실시형태에서, 트랜지스터 구조(101)는 기판(102) 위에 게이트 유전체층(105)을, 게이트 유전체층(105) 위에 게이트 전극(104)을, 그리고 기판(102) 내에서 게이트 전극(104)의 양 측 상에 배치된 한 쌍의 소스/드레인 영역(103)을 갖는다(도 5 참조). 게이트 전극(104)은 폴리실리콘 게이트 또는 금속 게이트일 수 있다. 게이트 유전체층(105)은 실리콘 이산화물층이나 하프늄 이산화물과 같은 하이-k 유전체 재료를 포함하거나 이들로 제조될 수 있다. 게이트 전극(104)과 게이트 유전체층(105)은, 기판(102) 위에 더미 게이트(404)가 먼저 형성되고 패터닝되는 대체 게이트 공정에 의해 형성될 수 있다. 측벽 스페이서(106, 108)가 더미 게이트(404)와 나란히 형성되어 더미 게이트(404)의 측벽을 라이닝하거나 덮을 수 있다(도 4 참조). 그런 다음, 소스/드레인 영역(103)이 기판(102) 내에서 측벽 스페이서(106, 108)의 양 측 상에 형성될 수 있다. 일부 경우에, 측벽 스페이서(106, 108) 각각은 상이한 유전 상수 값(예컨대, k값)을 갖는 재료를 포함한다. 다양한 실시형태에서, 측벽 스페이서(106, 108)는 실리콘 산화물, 실리콘 질화물, 실리콘 탄화물, 알루미늄 산화물, 알루미늄 질화물 또는 이들의 조합, 또는 기타 적절한 유전체 재료를 포함한다. 일부 실시형태에 있어서, 측벽 스페이서(106, 108)는 메인 스페이서벽, 라이너층 등과 같은 다수의 층을 포함한다. 일례로, 측벽 스페이서(106, 108)는 더미 게이트(404) 위에 유전체 재료를 퇴적하고 더미 게이트(404)의 상단면과 실질적으로 동일 평면의 상단면을 갖도록 유전체 재료를 수직으로 에칭백함으로써 형성될 수 있다.
도 5에 도시하는 바와 같이, 트랜지스터 구조(101) 위에 유전체층이 퇴적된 다음 평탄화 공정을 수행하여 하부 ILD층(110)을 형성한다. 일례로, 유전체층은 TEOS(tetraethylorthosilicate) 산화물, 미도핑 실리케이트 글래스, 또는 BPSG(borophosphosilicate glass), FSG(fused silica glass), PSG(phosphosilicate glass), 붕소 도핑된 실리콘 글래스(BSG) 등의 도핑된 실리콘 산화물, 및/또는 기타 적절한 유전체 재료와 같은 재료를 포함할 수 있다. 하부 ILD층(110)은 SACVD(subatmospheric CVD) 공정, FCVD(flowable CVD) 공정 또는 기타 적절한 퇴적 기술에 의해 퇴적될 수 있다. 유전체층은 측벽 스페이서(106, 108)의 상단면과 실질적으로 동일 평면의 상단면을 갖도록 화학적 기계 평탄화(CMP) 공정에 의해 평탄화될 수 있다. 일례로, 하부 ILD층(110)은 약 5-40 nm의 두께를 갖는다. 대체 게이트 공정의 경우, 도 4의 더미 게이트(404)는 이어서 제거되고 게이트 전극(104)에 의해 대체된다. 게이트 유전체층(105)은 더미 게이트(404)를 제거한 후에 형성될 수도 있다. 게이트 전극(104)을 형성하기 위해, 금속 재료의 스택이 게이트 개구부에 충전되고, 이어서 하부 ILD층(110) 위의 과잉 부분을 제거하기 위한 평탄화 공정이 행해질 수 있다. 디바이스마다 다르게, 금속 재료의 스택은 티탄 질화물, 탄탈 질화물, 티탄 알루미늄, 알루미늄 등을 포함하거나 이로 제조될 수 있다. 다른 재료도 게이트 전극(104)에 사용될 수 있다.
도 6에 도시하는 바와 같이, 게이트 전극(104)은 리세싱된다. 일부 실시형태에서, 먼저 하부 ILD층(110) 위에 마스킹층(112)을 형성하기 위한 패터닝 공정이 수행되고, 게이트 전극은 노출되게 된다. 그런 다음, 게이트 전극의 상단면을 측벽 스페이서(106, 108)의 상단면보다 낮은 위치까지 낮게 하기 위해 게이트 전극(104)에 대해 에칭 공정이 수행된다. 에칭 공정은 게이트 전극의 두께를 제어하여 게이트 전극(104)의 유효 일함수를 원하는 값을 조정한다.
도 7에 도시하는 바와 같이, 게이트 전극(104)의 리세싱된 상부 표면 상에 게이트 배리어층(114)이 형성되고 확산 배리어로서 기능할 수 있다. 일부 실시형태에서, 게이트 배리어층(114)은 무불소 텡스텐(FFW)을 포함하거나 이것으로 제조될 수 있다. 게이트 배리어층(114)은 임계 전압 열화가 저감 또는 방지될 수 있도록 게이트 전극(104)과 게이트 전극 플러그의 재료 혼합이 형성되는 것을 막는다. 일부 실시형태에서, 게이트 배리어층(114)은 불소(F)를 함유하지 않는 금속 유기 텅스텐을 사용하여 퇴적될 수 있다. 불소(F)가 층에 포함되지 않기 때문에, 하부 게이트 전극(104)의 표면이 훼손되지 않는다. 게이트 배리어층(114)은 측벽 스페이서(106)의 상단면보다 낮은 위치까지 낮아진 상단면을 갖도록 에칭백될 수 있다. 일부 실시형태에서, 마스킹층(112)은 포토레지스트 재료를 포함하거나 이것으로 제조된다. 일부 대안의 실시형태에서, 마스킹층(112)은 실리콘 산화물, 실리콘 질화물, 또는 기타 사용 가능한 금속 또는 유전체 재료와 같은 하드 마스킹 재료를 포함하거나 이것으로 제조될 수 있다.
도 8에 도시하는 바와 같이, 게이트 배리어층(114) 위에 제1 컨택 에칭 정지층(116)이 형성되어 측벽 스페이서(106)의 잔여 상측부를 충전한다. 제1 컨택 에칭 정지층(116)은 실리콘 질화물을 포함하거나 이것으로 제조될 수 있고 하부 ILD층(110) 및 측벽 스페이서(106, 108)의 상단면을 덮도록 퇴적된 다음 평탄화될 수 있다.
도 9에 도시하는 바와 같이, 개구부(118)를 포함하는 제1 패턴이 제1 컨태 에칭 정지층(116)과 하부 ILD층(110)을 통해 형성된다. 일부 경우에, 개구부(118)는 소스, 드레인, 또는 본체 컨택 영역에 대한 접근을 제공한다. 일례로, 개구부(118)는 리소그래피 패터닝 및 에칭(예컨대, 습식 또는 건식 에칭) 공정의 적절한 조합에 의해 형성될 수 있다. 기판(102)의 노출부(예컨대, 개구부(118)에 의해 노출됨) 상에 반도체-금속 화합물(예컨대, 규화물, 게르마늄화물, 게르마노실리사이드)층을 형성하여 저저항 컨택을 제공하기 위해서 금속화 공정이 수행될 수 있다.
도 10에 도시하는 바와 같이, 일부 예에서는, 개구부(118) 내에 하부 접착제 또는 배리어층(119)이 형성될 수 있다. 일부 경우에, 하부 접착제 또는 배리어층(119)은 Ti, TiN, Ta, TaN, W, 또는 기타 적절한 재료를 포함할 수 있다. 그런 다음, 개구부(118) 내의 하부 접착제 또는 배리어층(119) 상에 하부 전도성 플러그(120)가 형성될 수 있다. 일부 예에서, 하부 전도성 플러그(120)는 코발트, 또는 W, Cu, Ru, Al, Rh, Mo, Ta, Ti와 같은 기타 적절한 재료를 포함할 수 있다. 하부 전도성 플러그(120)의 퇴적 후에, 하부 접착제 또는 배리어층(119) 및 하부 전도성 플러그(120)의 과잉 재료를 제거하고 워크피스의 상단면을 평탄화하기 위해 화학적 기계 평탄화(CMP) 공정이 수행될 수 있다. 일부 실시형태에서, 하부 배리어층(119)과 하부 전도성 플러그(120)를 충전한 후에 하부 배리어층(119)과 소스/드레인 영역(103)의 상부 표면의 노출부와의 계면에 반도체-금속 화합물막을 형성하기 위해 어닐링 공정이 수행될 수 있다.
도 11에 도시하는 바와 같이, 하부 전도성 플러그(120)가 리세싱되기 때문에 하부 배리어층(119)의 상측부 내에 개구부(122)가 형성된다. 하부 전도성 플러그(120)의 상단면을 배리어층(119)의 상단면보다 낮은 위치까지 낮게 하기 위해 하부 전도성 플러그(120)에 대해 에칭 공정이 수행된다.
도 12에 도시하는 바와 같이, 하부 배리어층(119)의 상측부 내의 개구부(122)를 충전하기 위해 캡핑층(124)이 형성된다. 일부 실시형태에 있어서, 캡핑층(124)은 선택적 텅스텐을 퇴적한 다음 CMP 공정을 수행함으로써 형성될 수 있다. 캡핑층(124)은 제1 컨택 에칭 정지층(116) 및/또는 하부 배리어층(119)의 상단면과 실질적으로 동일 평면의 상단면을 가질 수 있다. 하부 배리어층(119)은 하부 전도성 플러그(120)와 캡핑층(124)의 전체 표면을 덮을 수 있다. 캡핑층(124)은 하부 전도성 플러그(120)에 대해 보호 및 격리를 제공한다.
도 13에 도시하는 바와 같이, 제2 컨택 에칭 정지층(126)이 제1 컨택 에칭 정지층(116) 위에 형성되고, 상부 ILD층(128)이 제2 에칭 정지층(126) 위에 형성된다. 일례로서, 제2 컨택 에칭 정지층(126)은 알루미늄 산화물을 포함하거나 이것으로 제조될 수 있다. 제2 컨택 에칭 정지층(126)은 실리콘 질화물(SiN) 또는 지르코니아(ZrO2)를 포함하거나 이것으로 제조될 수도 있다. 기타 사용 가능한 유전체 재료도 제2 컨택 에칭 정지층(126)에 사용될 수 있다. 일부 실시형태에 있어서, 상부 ILD층(128)은 TEOS(tetraethylorthosilicate) 산화물, 미도핑 실리케이트 글래스, 또는 BPSG(borophosphosilicate glass), FSG(fused silica glass), PSG(phosphosilicate glass), 붕소 도핑된 실리콘 글래스(BSG) 등의 도핑된 실리콘 산화물, 및/또는 다른 적절한 유전체 재료를 포함할 수 있다. 이에, 경우에 따라, 상부 ILD층(128)은 하부 ILD층(110)과 실질적으로 동일할 수 있다. 다양한 실시형태에 있어서, 제2 컨택 에칭 정지층(126) 및 상부 ILD층(128)은 SACVD(subatmospheric CVD) 공정, FCVD(flowable CVD) 공정, ALD 공정, PVD 공정, 또는 기타 적절한 퇴적 기술에 의해 퇴적될 수 있다. 일부 예에서, 제2 컨택 에칭 정지층(126)은 약 5-20 nm의 두께를 갖고, 상부 ILD층(128)은 약 5-40 nm의 두께를 갖는다.
도 14 내지 도 16에 도시하는 바와 같이, 복수의 개구부(130, 132, 134, 136)가 게이트 배리어층(114) 또는 캡핑층(124) 상에 닿도록 형성된 다음 코어 금속 재료로 충전된다. 일부 실시형태에 있어서, 코어 금속 재료는 루테늄이다. 복수의 개구부(130, 132, 134, 136)는 임의의 순서로 또는 일부 조합 방식으로 하나씩 형성될 수도 있지만, 복수의 개구부(130, 132, 134, 136)는 코어 금속 재료를 충전하기 전에 전부 동시에 형성될 수도 있다. 개구부(130, 132, 134, 136)는, 에칭 선택도를 높이고 과에칭 제어를 제공하기 위해, 다단계 에칭 공정에 의해 각각 별도로 형성될 수도 있다. 예를 들어, 도 15를 참조하면, 개구부(134)는, 상부 ILD층(128)에 대해 높은 에칭 레이트를 갖고 제2 컨택 에칭 정지층(126) 상에서 정지하는 제1 에칭을 수행함으로써 형성될 수 있다. 그런 다음, 제2 컨택 에칭 정지층(126)을 천천히 에칭하여 너무 많은 과에칭 없이 캡핑층(124)를 노출시키기 위해 제2 에칭이 수행된다. 마찬가지로, 도 14를 참조하면, 개구부(130)는, 상부 ILD층(128)에 대해 높은 에칭 레이트를 갖고 제2 컨택 에칭 정지층(126) 상에서 정지하는 제1 에칭을 수행함으로써 형성될 수 있다. 그런 다음, 제2 컨택 에칭 정지층(126)과 제1 컨택 에칭 정지층(116)을 천천히 에칭하여 너무 많은 과에칭 없이 게이트 배리어층(114)을 노출시키기 위해 제2 에칭이 수행된다. 대안으로, 개구부(130)는, 상부 ILD층(128) 및 제2 컨택 에칭 정지층(126)에 대해 높은 에칭 레이트를 갖고 제1 컨택 에칭 정지층(116) 상에서 정지하는 제1 에칭을 수행함으로써 형성될 수 있다. 그런 다음, 제1 컨택 에칭 정지층(116)을 천천히 에칭하여 너무 많은 과에칭 없이 게이트 배리어층(114)을 노출시키기 위해 제2 에칭이 수행된다. 일례로, 도 14에서, 개구부(130)를 포함하는 제2 패턴이 상부 ILD층(128), 제2 컨택 에칭 정지층(126), 및 제1 컨택 에칭 정지층(116)을 통해 형성된다. 일부 실시형태에서, 패터닝 공정(예컨대, 복수의 개구부를 형성하기 위함)은 에칭 선택도를 높이고 과에칭 제어를 제공하기 위해 상부 ILD층(128), 제2 컨택 에칭 정지층(126), 및 제1 컨택 에칭 정지층(116)을 별도로 에칭하기 위한 다단계 에칭 공정을 포함할 수 있다. 개구부(130)는 리소그래피 패터닝 및 에칭(예컨대, 습식 또는 건식 에칭) 공정의 적절한 조합에 의해 형성될 수 있다. 일부 경우에, 개구부(130)는 게이트 배리어층(114)을 통해 게이트 금속(104)에 대한 접근을 제공한다.
도 15에서, 제1 개구부(134)와 제2 개구부(136)를 포함하는 제3 패턴이 상부 ILD층(128)과 제2 컨택 에칭 정지층(126)을 통해 형성된다. 일부 실시형태에서, 패터닝 공정(예컨대, 복수의 개구부를 형성하기 위함)은 에칭 선택도를 높이고 과에칭 제어를 제공하기 위해 상부 ILD층(128)과 제2 컨택 에칭 정지층(126)을 별도로 에칭하기 위한 다단계 에칭 공정을 포함할 수 있다. 개구부(134, 136)는 리소그래피 패터닝 및 에칭(예컨대, 습식 또는 건식 에칭) 공정의 적절한 조합에 의해 형성될 수도 있다. 일부 실시형태에서, 도 14에서 추가 개구부(132)가 형성되고 도 15에서 형성된 개구부와 병합되어 개구부(136)를 형성할 수 있다.
도 16에 도시하는 바와 같이, 개구부(130, 134, 136)에 금속 코어(138)를 형성하기 위해 하나 이상의 금속층이 퇴적된다. 일부 경우에, VDR 전도성 플러그(141)는 게이트 전극(104)과 인접한 소스, 드레인 및/또는 본체부 영역 사이에서 직접 컨택을 제공한다. 상부 전도성 플러그(137)는 하부 전도성 플러그(120)를 통해 기판(102) 내의 소스/드레인 영역에 대한 접근을 제공하고, 게이트 전극 플러그(139)는 게이트 전극(104)에 대한 접근을 제공한다. 전술한 바와 같이, 캡핑층(124)은 하부 전도성 플러그(120)를 격리하고 보호한다. 게이트 배리어층(114)는 게이트 전극(104)을 격리하고 보호한다. 전술한 바와 같이, 제1 컨택 에칭 정지층(116), 제2 컨택 에칭 정지층(126), 하부 전도성 플러그(120) 상에 캡핑층(124), 및 게이트 전극(104) 상에 게이트 배리어층(114)을 배열함으로써, 상부 전도성 플러그(137)의 형성 공정은 게이트 전극 플러그(139)와 VDR 전도성 플러그(141)를 형성하는 공정과 함께 통합될 수 있다. 일부 실시형태에서, 금속 코어(138)는 120℃ 내지 220℃의 온도 범위에서 루테늄의 화학적 기상 퇴적(CVD) 공정에 의해 형성된다. 루테늄 전구체는 고체 상태일 수도 있다. 루테늄 전구체의 성분은 Ru, C, 및 O를 포함하거나 이것으로 제조된다. 전구체는 120℃ 내지 260℃의 온도 범위에서 기화할 수 있다. 루테늄은 SiO2, AlOx, W, SiN, 또는 Co 물질 상에 퇴적될 수 있다.
도 17에 도시하는 바와 같이, 금속-유전체 혼합 배리어층(140)이 금속 코어(138)과 상부 ILD층(128)의 계면에 형성되도록 어닐링 공정이 수행된다. 혼합 배리어층(140)은 금속 코어(138)가 소정의 원자를 갖는 유전체 재료와 접촉하는 계면에 형성될 수 있다. 예를 들어, 루테늄 및 산소 원자가 자기-제한적 혼합층(self-limiting intermixing layer)을 형성할 수 있다. 루테늄으로 제조된 금속 코어(138)는 산소 원자를 함유하는 유전체 재료와 혼합 배리어층(140)을 형성한다. 이와 같이, 혼합 배리어층(140)은 상측부와 하측부를 포함할 수 있다. 상측부는 금속 코어(138)와 상부 ILD층(128)의 계면을 덮는다. 하측부는 금속 코어(138)와 제2 컨택 에칭 정지층(126)의 계면을 덮는다. 일부 실시형태에서는, 상부 ILD층(128) 및 제2 컨택 에칭 정지층(126)이 산소 원자비가 상이한 재료를 포함하거나 이것으로 제조되어 혼합 배리어층(140)의 하측부와 상측부의 산소 원자비는 다를 수 있다. 일부 실시형태에서, 혼합 배리어층(140)은 금속 코어(138)와 제1 컨택 에칭 정지층(116)의 계면을 덮지 않을 수 있다. 이에, 금속 코어(138)는 제1 컨택 에칭 정지층(116)과 직접 접촉할 수 있다. 금속-유전체 혼합 배리어층(140)은 금속 코어(138)의 금속 재료와 상부 ILD층(128)의 유전체 재료 사이에서 배리어 및 접착제층으로서 역할한다. 금속 코어(138)의 성장 및 리플로우는 작업 온도를 조정함으로써 튜닝될 수 있다. 필요한 어닐링 조건은 재료 및 디바이스 구조에 종속된다. 루테늄 금속 코어와 산화물 유전체 재료에 대한 어닐링 공정은 450℃보다 고온에서 수해되어야 한다. 예를 들어, 530℃에서의 3시간 동안의 어닐링은 14 Å 내지 34 Å 범위의 두께를 가진 루테늄-산화물 혼합 배리어층을 형성할 수 있다. 일부 실시형태에서, 어닐링 공정은 490℃ 내지 550℃의 온도 범위에서 수행된다. 혼합 배리어층(140)은 10 nm 내지 15 nm 범위의 두께를 가질 수 있다.
도 18은 혼합 배리어층을 가진 인터커넥트 구조를 구비한 집적 칩을 형성하는 방법(1800)의 일부 실시형태의 흐름도를 도시한다.
이하에서는 방법(1800)이 일련의 단계(act) 또는 이벤트로서 예시되고 설명되지만, 예시하는 그러한 단계 또는 이벤트의 순서가 제한적인 의미로서 해석되어서는 안 되는 것은 물론이다. 예를 들어, 일부 단계가 본 명세서에 예시 및/또는 설명한 것과는 상이한 순서로 그리고/또는 그 설명한 것과는 별개로 다른 단계 또는 이벤트와 동시에 일어날 수 있다. 또한, 본 명세서에 설명한 실시형태의 하나 이상의 양태를 구현하기 위해, 예시한 모든 액트가 필요하지 않을 수도 있다. 또한, 본 명세서에 설명한 단계들 중 하나 이상은 하나 이상의 개별 단계 및/또는 페이즈에서 수행될 수도 있다.
1802에서, 트랜지스터 구조가 형성되고 하부 ILD층에 의해 둘러싸인다. 트랜지스터 구조는 기판 위에 형성된 게이트 전극과, 게이트 전극의 양 측 상에 배치된 소스/드레인 영역의 쌍을 포함한다. 측벽 스페이서가 게이트 전극과 나란히 형성되어 게이트 전극의 측벽을 라이닝하거나 덮는다. 도 4 내지 도 5는 단계 1802에 대응하는 일부 실시형태의 단면도(400-500)를 도시한다.
1804에서, 게이트 전극은 리세싱되고 게이트 배리어층이 게이트 전극의 리세싱된 상부 표면 상에 형성된다. 일부 실시형태에서, 게이트 배리어층(114)은 무불소 텡스텐(FFW)을 포함하거나 이것으로 제조될 수 있다. 일부 실시형태에서, 제1 컨택 에칭 정지층이 게이트 배리어층 위에 형성되어 측벽 스페이서의 잔여 상측부를 충전한다. 도 6 내지 도 8은 단계 1804에 대응하는 일부 실시형태의 단면도(600-800)를 나타낸다.
1806에서, 하부 배리어층과 하부 전도성 플러그가 하부 ILD층을 통해 기판 내의 트랜지스터 구조의 소스/드레인 영역에 닿도록 형성된다. 도 9 내지 도 10은 단계 1806에 대응하는 일부 실시형태의 단면도(900-1000)를 도시한다.
1808에서, 하부 전도성 플러그가 리세싱되고 캡핑층이 형성되어 하부 전도성 배리어층의 상측부를 충전한다. 일부 실시형태에 있어서, 캡핑층(124)은 선택적 텅스텐을 퇴적한 다음 CMP 공정을 수행함으로써 형성될 수 있다. 도 11 내지 도 12는 단계 1808에 대응하는 일부 실시형태의 단면도(1100-1200)를 나타낸다.
1810에서, 하부 ILD층이 하부 ILD층 및 캡핑층 위에 형성된다. 도 13은 단계 1810에 대응하는 일부 실시형태의 단면도(1300)를 나타낸다.
1812에서, 복수의 개구부가 상부 ILD층 및/또는 제1 컨택 에칭 정지층을 통해 게이트 배리어층 또는 캡핑층 상에 닿도록 형성된다. 도 14 내지 도 15는 단계 1812에 대응하는 일부 실시형태의 단면도(1400-1500)를 나타낸다.
1814에서, 복수의 개구부가 금속 재료로 충전되어 복수의 전도성 플러그를 형성한다. 일부 실시형태에 있어서, 금속 재료는 루테늄이다. 도 16은 단계 1814에 대응하는 일부 실시형태의 단면도(1600)를 나타낸다.
1816에서, 금속-유전체 혼합 배리어층이 복수의 전도성 플러그와 상부 ILD층의 계면에 형성되도록 어닐링 공정이 수행된다. 금속-유전체 혼합 배리어층은 복수의 전도성 플러그의 금속 재료와 상부 ILD층의 유전체 재료 사이에서 배리어 및 접착제층으로서 역할한다. 일부 실시형태에 있어서, 금속 재료는 루테늄이다. 도 17은 단계 1816에 대응하는 일부 실시형태의 단면도(1700)를 나타낸다.
따라서, 본 개시내용은 인터커넥트 피처와 주변의 ILD층 사이에 접착제 또는 배리어층을 없앤 신규한 집적 회로 디바이스와, 금속-유전체 혼합 배리어층을 형성하기 위해 어닐링 공정을 사용함으로써 그러한 디바이스를 제조하는 방법에 관한 것이다.
이에, 일부 실시형태에 있어서, 본 개시내용은 집적 회로 디바이스에 관한 것이다. 트랜지스터 구조는 게이트 유전체에 의해 기판으로부터 분리되는 게이트 전극와, 상기 게이트 전극의 양 측 상에 배치된 소스/드레인 영역의 쌍을 포함한다. 하부 전도성 플러그가 하부 층간 유전체(ILD)층을 통해 배치되고 제1 소스/드레인 영역과 접촉한다. 캡핑층이 하부 전도성 플러그 바로 위에 배치된다. 상부 층간 유전체(ILD)층이 상기 캡핑층 및 상기 하부 ILD층 위에 배치된다. 상부 전도성 플러그가 상부 ILD 층을 통해 그리고 캡핑층 바로 위에 배치된다.
다른 실시형태에서, 본 개시내용은 집적 회로 디바이스에 관한 것이다. 하부 층간 유전체(ILD)층이 기판 위에 배치되고 상기 하부 ILD층을 통해 수직으로 연장되는 하부 플러그 개구부를 갖는다. 하부 배리어층이 상기 하부 플러그 개구부의 측벽 표면을 따라 배치되고 하부 전도성 플러그가 상기 하부 플러그 개구부의 하측부를 충전한다. 상부 ILD층이 상기 하부 ILD층 위에 배치되고 상기 상부 ILD층을 통해 수직으로 연장되는 상부 플러그 개구부를 갖는다. 상부 전도성 플러그가 상기 상부 플러그 개구부를 충전하고 상기 상부 플러그 개구부의 측벽 표면을 따라 배치된 혼합 배리어층과 상기 상부 플러그 개구부의 잔여 공간을 충전하는 금속 코어를 포함한다.
또 다른 실시형태에 있어서, 본 개시내용은 집적 회로 디바이스를 형성하는 방법에 관한 것이다. 본 방법은 기판 위에 하부 층간 유전체(ILD)층을 형성하는 단계와, 상기 하부 ILD층을 통해 상기 기판 내의 트랜지스터 구조의 소스/드레인 영역 상에 닿도록 하부 전도성 플러그를 형성하는 단계를 포함한다. 본 방법은 상기 하부 전도성 플러그 상에 캡핑층을 형성하는 단계와, 상기 하부 ILD층 및 상기 캡핑층 상에 상부 ILD층을 형성하는 단계를 더 포함한다. 본 방법은 상기 상부 ILD층을 통해 상기 캡핑층에 닿도록 상부 전도성 플러그를 형성하는 단계를 더 포함한다. 상기 상부 전도성 플러그는 코어 금속을 형성한 후에 상기 금속 코어와 상기 상부 ILD층의 계면을 라이닝하는 혼합 배리어층을 형성하기 위해 자기 보호(self-protecting) 어닐링 공정을 수행함으로써 형성된다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 공정 및 구조를 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조가 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
<부기>
1. 집적 회로 디바이스에 있어서,
기판 상에 배치된 소스/드레인 영역의 쌍과, 상기 소스/드레인 영역의 쌍 사이의 게이트 전극을 포함하는 트랜지스터 구조로서, 상기 게이트 전극은 게이트 유전체에 의해 상기 기판으로부터 분리되는 것인, 상기 트랜지스터 구조와,
하부 층간 유전체(ILD)층을 통해 배치되고 제1 소스/드레인 영역과 접촉하는 하부 전도성 플러그와,
상기 하부 전도성 플러그 바로 위에 배치된 캡핑층과,
상기 캡핑층 및 상기 하부 ILD층 위에 배치된 상부 층간 유전체(ILD)층과,
상기 상부 ILD 층을 통해 그리고 상기 캡핑층 바로 위에 배치된 상부 전도성 플러그를 포함하는, 집적 회로 디바이스.
2. 제1항에 있어서, 상기 캡핑층은 텅스텐을 포함하는, 집적 회로 디바이스.
3. 제1항에 있어서, 상기 상부 전도성 플러그는 금속 코어와, 상기 금속 코어와 상기 상부 ILD층의 계면을 라이닝하는 혼합 배리어층(intermixing barrier layer)을 포함하는, 집적 회로 디바이스.
4. 제3항에 있어서, 상기 금속 코어는 루테늄을 포함하고, 상기 혼합 배리어층은 루테늄 산화물을 포함하는, 집적 회로 디바이스.
5. 제4항에 있어서, 상기 혼합 배리어층은 약 10 nm 내지 약 15 nm의 범위의 두께를 갖는, 집적 회로 디바이스.
6. 제1항에 있어서, 상기 하부 전도성 플러그는 코발트를 포함하는, 집적 회로 디바이스.
7. 제1항에 있어서,
상기 상부 ILD층과 상기 하부 ILD층 사이에 배치된 제1 컨택 에칭 정지층을 더 포함하고,
상기 제1 컨택 에칭 정지층은 상기 캡핑층의 상단면과 동일 평면의 상단면을 갖는, 집적 회로 디바이스.
8. 제7항에 있어서,
제1 부분과 제2 부분을 포함하는 VDR 전도성 플러그를 더 포함하고, 상기 제1 부분은 상기 제1 컨택 에칭 정지층을 통해 배치되고, 상기 제2 부분은 상기 캡핑층 상에 배치된 바닥면을 포함하며,
상기 VDR 전도성 플러그는 금속 코어와, 상기 코어 금속의 측벽을 라이닝하는 혼합 배리어층을 포함하고, 상기 혼합 배리어층은 상기 코어 금속과 상기 상부 ILD층의 계면을 덮는 상측부를 포함하며, 상기 금속 코어는 상기 제1 컨택 에칭 정지층과 직접 접촉하는, 집적 회로 디바이스.
9. 제8항에 있어서,
상기 상부 ILD층과 상기 제1 컨택 에칭 정지층 사이에 배치된 제2 컨택 에칭 정지층을 더 포함하고,
상기 혼합 배리어층은 상기 금속 코어와 상기 제2 컨택 에칭 정지층의 계면을 라이닝하는 하측부를 포함하는, 집적 회로 디바이스.
10. 제9항에 있어서, 상기 혼합 배리어층의 상측부와 하측부는 상이한 재료를 포함하는, 집적 회로 디바이스.
11. 제1항에 있어서,
상기 게이트 전극과 접촉하는 게이트 전극 플러그를 더 포함하고,
상기 게이트 전극 플러그는 상기 상부 전도성 플러그와 동일한 재료를 포함하는, 집적 회로 디바이스.
12. 제1항에 있어서, 상기 하부 전도성 플러그 및 상기 캡핑층의 측벽을 덮는 하부 배리어층을 더 포함하는, 집적 회로 디바이스.
13. 집적 회로 디바이스를 제조하는 방법에 있어서,
기판 위에 하부 층간 유전체(ILD)층을 형성하는 단계와,
상기 하부 ILD층을 통해 트랜지스터 구조의 소스/드레인 영역 상에 닿도록 하부 전도성 플러그를 형성하는 단계와,
상기 하부 전도성 플러그 상에 캡핑층을 형성하는 단계와,
상기 하부 ILD층 및 상기 캡핑층 위에 상부 ILD층을 형성하는 단계와,
상기 상부 ILD층을 통해 상기 캡핑층에 닿도록 상부 전도성 플러그를 형성하는 단계를 포함하고,
상기 상부 전도성 플러그는 코어 금속을 형성한 후에 상기 금속 코어와 상기 상부 ILD층의 계면을 라이닝하는 혼합 배리어층을 형성하기 위해 어닐링 공정을 수행함으로써 형성되는, 집적 회로 디바이스 제조 방법.
14. 제13항에 있어서, 상기 코어 금속은 루테늄의 화학적 기상 퇴적(CVD) 공정에 의해 형성되고, 상기 혼합 배리어층은 루테늄과 산소를 함유하는, 집적 회로 디바이스 제조 방법.
15. 제13항에 있어서, 상기 코어 금속은 약 120℃ 내지 약 260℃의 범위의 온도에서 퇴적되는, 집적 회로 디바이스 제조 방법.
16. 제13항에 있어서, 상기 어닐링 공정은 약 490℃ 내지 약 550℃의 범위의 온도에서 수행되는, 집적 회로 디바이스 제조 방법.
17. 제13항에 있어서, 상기 코어 금속은 상기 상부 ILD층의 측벽 바로 위에 형성되는, 집적 회로 디바이스 제조 방법.
18. 집적 회로 디바이스에 있어서,
기판 위에 배치된 하부 층간 유전체(ILD)층과,
상기 하부 ILD층 내에 배치된 하부 전도성 플러그와,
상기 하부 전도성 플러그의 측벽 표면을 따라 배치된 하부 배리어층과,
상기 하부 ILD층 위에 배치된 상부 ILD층과,
상기 상부 ILD층 내에 배치되며, 금속 코어와, 상기 금속 코어의 측벽 표면을 따라 배치된 혼합 배리어층을 포함하는 상부 전도성 플러그를 포함하고,
상기 혼합 배리어층은 상기 금속 코어 및 상기 상부 ILD층의 원자들을 포함하는, 집적 회로 디바이스.
19. 제18항에 있어서,
상기 상부 ILD층과 상기 하부 ILD층 사이에 배치된 컨택 에칭 정지층(CESL)을 더 포함하고,
상기 상부 전도성 플러그는 상기 컨택 에칭 정지층을 통해 연장되며, 상기 혼합 배리어층은 상기 금속 코어와 상기 컨택 에칭 정지층의 계면이 없는, 집적 회로 디바이스.
20. 제18항에 있어서,
상기 하부 전도성 플러그와 상기 상부 전도성 플러그 사이에 배치되며 상기 하부 전도성 플러그 및 상기 상부 전도성 플러그와 직접 접촉하는 텅스텐 캡핑층을 더 포함하는, 집적 회로 디바이스.

Claims (10)

  1. 집적 회로 디바이스에 있어서,
    기판 상에 배치된 소스/드레인 영역의 쌍과, 상기 소스/드레인 영역의 쌍 사이의 게이트 전극을 포함하는 트랜지스터 구조로서, 상기 게이트 전극은 게이트 유전체에 의해 기판으로부터 분리되는 것인, 상기 트랜지스터 구조와,
    하부 층간 유전체(ILD)층을 통해 배치되고 제1 소스/드레인 영역과 접촉하는 하부 전도성 플러그와,
    상기 하부 전도성 플러그 바로 위에 배치된 캡핑층과,
    상기 캡핑층 및 상기 하부 ILD층 위에 배치된 상부 층간 유전체(ILD)층과,
    상기 상부 ILD 층을 통해 그리고 상기 캡핑층 바로 위에 배치된 상부 전도성 플러그
    를 포함하는, 집적 회로 디바이스.
  2. 제1항에 있어서, 상기 캡핑층은 텅스텐을 포함하는, 집적 회로 디바이스.
  3. 제1항에 있어서, 상기 상부 전도성 플러그는 금속 코어와, 상기 금속 코어와 상기 상부 ILD층의 계면을 라이닝하는 혼합 배리어층(intermixing barrier layer)을 포함하는, 집적 회로 디바이스.
  4. 제1항에 있어서, 상기 하부 전도성 플러그는 코발트를 포함하는, 집적 회로 디바이스.
  5. 제1항에 있어서,
    상기 상부 ILD층과 상기 하부 ILD층 사이에 배치된 제1 컨택 에칭 정지층을 더 포함하고,
    상기 제1 컨택 에칭 정지층은 상기 캡핑층의 상단면과 동일 평면의 상단면을 갖는, 집적 회로 디바이스.
  6. 제5항에 있어서,
    제1 부분과 제2 부분을 포함하는 VDR 전도성 플러그를 더 포함하고, 상기 제1 부분은 상기 제1 컨택 에칭 정지층을 통해 배치되고, 상기 제2 부분은 상기 캡핑층 상에 배치된 바닥면을 포함하며,
    상기 VDR 전도성 플러그는 금속 코어와, 상기 코어 금속의 측벽을 라이닝하는 혼합 배리어층을 포함하고, 상기 혼합 배리어층은 상기 코어 금속과 상기 상부 ILD층의 계면을 덮는 상측부를 포함하며, 상기 금속 코어는 상기 제1 컨택 에칭 정지층과 직접 접촉하는, 집적 회로 디바이스.
  7. 제6항에 있어서,
    상기 상부 ILD층과 상기 제1 컨택 에칭 정지층 사이에 배치된 제2 컨택 에칭 정지층을 더 포함하고,
    상기 혼합 배리어층은 상기 금속 코어와 상기 제2 컨택 에칭 정지층의 계면을 라이닝하는 하측부를 포함하는, 집적 회로 디바이스.
  8. 제1항에 있어서,
    상기 게이트 전극과 접촉하는 게이트 전극 플러그를 더 포함하고,
    상기 게이트 전극 플러그는 상기 상부 전도성 플러그와 동일한 재료를 포함하는, 집적 회로 디바이스.
  9. 집적 회로 디바이스를 제조하는 방법에 있어서,
    기판 위에 하부 층간 유전체(ILD)층을 형성하는 단계와,
    상기 하부 ILD층을 통해 트랜지스터 구조의 소스/드레인 영역 상에 닿도록 하부 전도성 플러그를 형성하는 단계와,
    상기 하부 전도성 플러그 상에 캡핑층을 형성하는 단계와,
    상기 하부 ILD층 및 상기 캡핑층 위에 상부 ILD층을 형성하는 단계와,
    상기 상부 ILD층을 통해 상기 캡핑층에 닿도록 상부 전도성 플러그를 형성하는 단계
    를 포함하고,
    상기 상부 전도성 플러그는 코어 금속을 형성한 후에 상기 금속 코어와 상기 상부 ILD층의 계면을 라이닝하는 혼합 배리어층을 형성하기 위해 어닐링 공정을 수행함으로써 형성되는, 집적 회로 디바이스 제조 방법.
  10. 집적 회로 디바이스에 있어서,
    기판 위에 배치된 하부 층간 유전체(ILD)층과,
    상기 하부 ILD층 내에 배치된 하부 전도성 플러그와,
    상기 하부 전도성 플러그의 측벽 표면을 따라 배치된 하부 배리어층과,
    상기 하부 ILD층 위에 배치된 상부 ILD층과,
    상기 상부 ILD층 내에 배치되며, 금속 코어와, 상기 금속 코어의 측벽 표면을 따라 배치된 혼합 배리어층을 포함하는 상부 전도성 플러그
    를 포함하고,
    상기 혼합 배리어층은 상기 금속 코어 및 상기 상부 ILD층의 원자들을 포함하는, 집적 회로 디바이스.
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