TW202115794A - 積體電路元件及其製造方法 - Google Patents

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Abstract

在一些實施例中，本揭露係關於一種積體電路元件。電晶體結構包括閘極電極，藉由閘極介電質與基底分隔開，以及一對源極∕汲極區，設置位在閘極電極兩側的基底內。下導電插塞（plug）穿過下層間介電（inter-layer dielectric, ILD）層設置並接觸第一源極∕汲極區。蓋層直接設置在下導電插塞上。上層間介電層設置在蓋層和下層間介電層上。上導電插塞穿過上層間介電層設置並直接在蓋層上。

Description

積體電路元件及其製造方法
本發明實施例是關於積體電路及其形成方法，特別是關於互連結構的形成。
在積體電路（integrated circuit, IC）的製造中，在晶圓上形成元件，並藉由導電互連層連接。可在所謂的中段（middle-of-the-line, MOL）製程或後段（back-end-of-line, BEOL）製程期間形成這些導電互連層。中段製程與後段製程相似在於兩者皆在介電層中形成開口（例如在介電層中的接住孔、溝槽、或導孔），然後以導電材料填入這些開口。中段製程與後段製程的不同在於，中段製程通常發生在較早的製造階段，且可被視為形成導電區（如在基底中的源極∕汲極區）的接觸件的製程；而後段製程通常發生在較晚的製造階段，且可被視為在中段製程形成的接觸件上方形成連續金屬層和導孔的製程。
一種積體電路元件，包括：電晶體結構，包括一對源極∕汲極區，設置在基底上，以及閘極電極，介於源極∕汲極區之間，閘極電極藉由閘極介電質與基底分隔開；下導電插塞，穿過下層間介電（inter-layer dielectric, ILD）層設置並接觸第一源極∕汲極區；蓋層，直接設置在下導電插塞上；上層間介電層，設置在蓋層和下層間介電層上；以及上導電插塞，穿過上層間介電層設置並直接在蓋層上。
一種積體電路元件的製造方法，包括：形成下層間介電層於基底上；形成下導電插塞穿過下層間介電層達到電晶體結構的源極∕汲極區上；形成蓋層於下導電插塞上；形成上層間介電層於下層間介電層和蓋層上；以及形成上導電插塞穿過上層間介電層達到蓋層；其中上導電插塞的形成係藉由形成金屬核心（metal core），接著進行退火製程（annealing process）以形成互混阻障層（intermixing barrier layer）襯於金屬核心和上層間介電層的介面。
一種積體電路元件，包括：下層間介電層，設置於基底上；下導電插塞，設置於下層間介電層中；下阻障層，沿著下導電插塞的側壁面設置；上層間介電層，設置於下層間介電層上；上導電插塞，設置於上層間介電層中，且包括金屬核心和互混阻障層，沿著金屬核心的側壁面設置；其中互混阻障層包括金屬核心和上層間介電層的原子。
以下揭露提供了許多不同的實施例或範例，用於實施本揭露的不同部件。組件和配置的具體範例描述如下，以簡化本發明實施例。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例來說，敘述中提及第一部件形成於第二部件之上，可包括形成第一和第二部件直接接觸的實施例，也可包括額外的部件形成於第一和第二部件之間，使得第一和第二部件不直接接觸的實施例。另外，本揭露可在各種範例中重複元件符號及∕或字母。這樣重複是為了簡化和清楚的目的，其本身並非主導所討論各種實施例及∕或配置之間的關係。
此外，此處可使用空間上相關的用語，例如「在…下方」、「下方的」、「低於」、「上方的」等，以便描述一元件或部件和其他元件或部件之間的關係，如在圖式中所示。空間上相關的用語企圖涵蓋這些元件除了在圖式中會描繪的方位以外的不同方位。當裝置被轉至其他方位（旋轉90°或其他方位），則在此所使用的空間相對描述可同樣依旋轉後的方位來解讀。
在中段（middle-of-the-line, MOL）的互連結構中，接觸件、互連導孔、和金屬線皆在電晶體和電路性能上扮演重要的角色。隨著持續地微型化，接觸和互連電阻逐漸成為元件性能的關鍵受限因素。一些解決方案開始浮現。舉例來說，中段接觸件可由傳統的鎢（W）材料轉移至鈷（Co），其減少了晶粒中的走線電阻。如一範例，一開始形成第一黏著層（例如以氮化鈦（TiN）或氮化鉭（TaN）製作並作為具有阻障襯層的功效）襯於下插塞（plug）開口。然後，形成以鈷製作的下插塞以填入剩餘的下插塞開口中。在鈷插塞上，可沉積第二黏著層（例如以鈦（Ti）、氮化鈦、或氮化鉭製作）襯於上插塞開口且觸及下插塞的頂面上。然後，以鎢製作的上插塞填入上插塞開口。黏著層的實行是為了下插塞和上插塞的成長以增加側壁層間介電質（sidewall interlayer dielectrics）和金屬插塞之間的順應性黏著，並避免金屬擴散至側壁層間介電質。由於高溫沉積引起的相變（phase transition），鎢插塞可具有相對高電阻。
針對此鈷∕鎢插塞的製造過程，可能需要幾道離子植入（ion implantation）製程。舉例來說，在下方鈷插塞的填充物和上方鎢插塞之間使用第一鍺離子植入製程，進而避免下方插塞的腐蝕效應（corrosion effect）。可以理解的是，在形成金屬襯層（liner）和阻障襯層之後（例如在後續退火製程之前），從真空腔體移除工作件（workpiece）會有缺點。周圍環境可造成金屬襯層及∕或阻障襯層的氧化，其可增加所得的互連結構的電阻。儘管此氧化可藉由氧化還原（oxidation reduction）製程移除，氧化材料的移除可導致空洞（void）的形成。這些空洞可導致很差的電性連接且可減少可靠度。需要在上鎢插塞的填入之後使用第二鍺離子植入製程以強化鎢和側壁層間介電質的側壁介面。
因此，本揭露是關於改良的中段互連結構及相關的製造方法以減少接觸電阻、減少空洞、改善可靠度、和簡化製造過程。在一些實施例中，是在沒有先形成黏著層或阻障層的情形下，在層間介電質的接觸件或導孔開口中填入金屬核心（metal core）材料。可精密地選擇金屬核心材料，使得薄金屬介電質互混阻障層（intermixing barrier layer）可藉由適當的退火製程在金屬核心和層間介電質的介面形成。金屬介電質互混阻障層充當黏著和阻障層以黏接金屬核心，且避免金屬核心擴散至層間介電質。在更詳細的實施例中，積體電路包括接觸結構，其具有下導電插塞接觸源極∕汲極區並穿過下層間介電層設置。上導電插塞設置在下導電插塞上並穿過上層間介電層。可以釕（ruthenium, Ru）製作上導電插塞。可在上導電插塞和上層間介電層之間設置氧化釕的互混阻障層，並充當其間的同質（homogeneous）黏著層。可藉由接續釕導電插塞的填入製程的退火製程，形成互混阻障層。釕為形成接觸件的較佳材料，因為釕膜層具有比鎢和鈷更低的電阻增量（incensement）。此外，釕具有比鈷更高的熔點（melting point），而因此對於後續的製造過程提供更高的容許度（tolerance）。如此一來，減少了接觸電阻。另外，藉由退火製程形成氧化釕互混阻障層，可省略形成其他阻障層的沉積製程。互混阻障層強勁地將上導電插塞和上層間介電層黏住以避免空洞的形成。也不再需要離子植入製程，因為互混阻障層的良好黏著性能。因此，簡化製造過程並改善元件可靠度。
在進一步的實施例中，在下導電插塞和上導電插塞之間設置蓋層（capping layer）。設置下阻障層覆蓋蓋層和下導電插塞的側壁。蓋層係以如鎢的導電材料製作。藉由將蓋層排在下導電插塞上，上導電插塞可電性耦合至下導電插塞，而上導電插塞的形成製程可與形成耦合至閘極電極的閘極電極插塞整合在一起。
第1圖是根據一些實施例，繪示積體電路100的剖面示意圖。如第1圖所示，在基底102上設置電晶體結構101。電晶體結構101可為邏輯元件，其包括閘極電極104，藉由閘極介電層105與基底102分隔開。在閘極電極104兩側的基底102內設置一對源極∕汲極區103a和103b。在一些實施例中，電晶體結構101可為單閘極平坦元件或是在多閘極元件上，如鰭式場效電晶體（fin field effect transistor, FinFET）元件。電晶體結構101也可為其他元件，如全繞式閘極（gate-all-around, GAA）元件、Ω閘極元件、或Π閘極元件，或是應變半導體（strained-semiconductor）元件、絕緣層上矽（silicon-on-insulator, SOI）元件、部分空乏絕緣層上矽（partially-depleted silicon-on-insulator, PD-SOI）元件、完全空乏絕緣層上矽（fully-depleted silicon-on-insulator, FD-SOI）元件、或其他本領域中熟知的可用元件。
接觸件分別耦合至電晶體結構101的閘極電極104、源極∕汲極區103a和103b、主體接觸區（未繪示）、或其他主動區。在一些實施例中，接觸件可包括被下層間介電層110圍繞的下接觸結構142，其電性連接至被上層間介電層128圍繞，並設置在下層間介電層110上的上接觸結構144。在一些實施例中，下接觸結構142包括下導電插塞120穿過下層間介電層110設置並接觸第一源極∕汲極區103a。在一些實施例中，下導電插塞120包括或由鈷所形成。在一些實施例中，蓋層124直接設置在下導電插塞120上。在一些實施例中，蓋層124包括或由鎢所形成。在一些實施例中，沿著下導電插塞120的側壁設置下阻障層119。下阻障層119可覆蓋蓋層124和下導電插塞120的側壁。在一些實施例中，蓋層124可具有8nm至15nm範圍的厚度。
在一些實施例中，上接觸結構144包括上導電插塞137穿過上層間介電層128設置並直接到達蓋層124上。在一些實施例中，蓋層124隔絕上導電插塞137和下導電插塞120，且可具有直接接觸上導電插塞137的頂面和直接接觸下導電插塞120的底面。在一些實施例中，上導電插塞137包括金屬核心138和襯於金屬核心138與上層間介電層128的介面的互混阻障層140。互混阻障層140可為金屬核心138和上層間介電層128的材料的混合。在一些實施例中，金屬核心138包括或由釕所形成。在一些實施例中，互混阻障層140包括釕和氧。在一些實施例中，互混阻障層140包括或由氧化釕所形成。在一些實施例中，互混阻障層140包括釕、矽、和氧。在一些實施例中，互混阻障層140包括釕、鋁、和氧。釕為形成接觸件較佳的材料，因為釕膜層具有比鎢和鈷更低的電阻增量。釕金屬核心可僅具有六方最密堆積（hexagonal close packing, HCP）晶格結構，相較於鎢，當在100°C至200°C的溫度範圍下沉積時，可相變至β鎢。釕插塞的主體電阻可比鎢插塞低40％。此外，釕具有比鈷更高的熔點，且因此對於後續製造過程提供較高的容許度。如此一來，減少了接觸電阻。互混阻障層140充當黏著和阻障層以黏接金屬核心138以避免空洞的形成，並避免金屬核心138擴散至上層間介電層128。因此，改善元件的可靠度。
在一些實施例中，互混阻障層140具有約10nm至15nm範圍的厚度。在一些實施例中，上接觸結構144更包括閘極電極插塞139設置於上導電插塞137旁，並穿過上層間介電層128。閘極電極插塞139可透過閘極阻障層114電性耦合至閘極電極104。閘極電極104可包括金屬層堆疊，其金屬層包括設置在核心閘極金屬上的功函數金屬。閘極阻障層114可包括或由無氟鎢（fluorine-free tungsten, FFW）所形成。在一些實施例中，閘極電極插塞139包括或由與上導電插塞137（例如金屬核心138和沿著金屬核心138側壁設置的互混阻障層140）相同的材料所形成。
在一些實施例中，第一接觸蝕刻停止層（contact etch stop layer, CESL）116設置於上層間介電層128和下層間介電層110之間。第一接觸蝕刻停止層116可具有頂面，其與蓋層124的頂面共面。如一範例，第一接觸蝕刻停止層116可包括或由氮化矽所形成。在一些實施例中，互混阻障層140設置在金屬核心138和上層間介電層128的介面，但不設置在金屬核心138和第一接觸蝕刻停止層116的介面和金屬核心138和閘極阻障層114的介面。
第2圖是根據一些額外實施例，繪示積體電路200的剖面示意圖。除了上述第1圖中的上導電插塞137和閘極電極插塞139，上接觸結構144也可包括電力軌（power rail, VDR）導電插塞141，其包括金屬核心138和襯於金屬核心138和上層間介電層128介面的互混阻障層140。電力軌導電插塞141包括透過下導電插塞120以電性耦合至源極∕汲極區103的第一部分141a和設置穿過第一接觸蝕刻停止層116並電性耦合至閘極電極104的第二部分141b。第一部分141a具有設置在蓋層124上的底面141s。在一些實施例中，電力軌導電插塞141包括或由與上導電插塞137和閘極電極插塞139（例如金屬核心138和沿著金屬核心138側壁設置的互混阻障層140）相同的材料所形成。電力軌導電插塞141的互混阻障層140可不存在底面141s和金屬核心138和第一接觸蝕刻停止層116的介面。在一些實施例中，電力軌導電插塞141可具有18nm至33nm範圍的深度和20nm至35nm範圍的寬度，上導電插塞137可具有18nm至22nm範圍的深度和9nm至17nm範圍的寬度，而閘極電極插塞139可具有28nm至35nm範圍的深度和7nm至15nm範圍的寬度。
在一些實施例中，在第一接觸蝕刻停止層116上形成第二接觸蝕刻停止層126，並在第二接觸蝕刻停止層126上形成上層間介電層128。如一範例，第二接觸蝕刻停止層126可包括或由氧化鋁所形成。第二接觸蝕刻停止層126也可包括或由氮化物介電材料（如氮化矽）所形成。在一些實施例中，上層間介電層128可包括或由下列材料所形成：如四乙氧基矽烷（tetraethylorthosilicate, TEOS）氧化物、未摻雜矽酸玻璃（un-doped silicate glass）、或摻雜氧化矽（如硼摻雜磷矽酸玻璃（boron-doped phospho-silicate glass, BPSG）、熔矽石玻璃（fused silica glass, FSG）、磷矽酸玻璃（phosphosilicate glass, PSG）、硼摻雜矽玻璃（boron doped silicon glass, BSG））及∕或其他合適的介電材料。因此，在一些情形下，上層間介電層128可與下層間介電層110實質地相同。在一些實施例中，互混阻障層140可包括上部和下部。上部覆蓋金屬核心138和上層間介電層128的介面。下部覆蓋金屬核心138和第二接觸蝕刻停止層126的介面。在一些實施例中，上層間介電層128和第二接觸蝕刻停止層126可包括或由不同氧原子比例的材料（如在互混阻障層140的下部中和上部中的氧原子比例可不同）所形成。在一些替代的實施例中，互混阻障層140可設置在金屬核心138和上層間介電層128的介面，但不存在在金屬核心138和第二接觸蝕刻停止層126的介面。在此情形中，第二接觸蝕刻停止層126可包括無氧化物介電材料，如氮化矽。在一些實施例中，互混阻障層140可不覆蓋金屬核心138和第一接觸蝕刻停止層116的介面，而金屬核心138直接接觸第一接觸蝕刻停止層116。在此情形中，第一接觸蝕刻停止層116可包括氮化矽。在一些範例中，第二接觸蝕刻停止層126具有約5nm至20nm的厚度，而上層間介電層128具有約5nm至40nm的厚度。
第3圖繪示具有互連結構（具有藉由互混阻障層分隔開的金屬核心和層間介電層）的積體電路300的一些實施例。雖然互混阻障層結構與上接觸結構144的關係描述如上，如在第1和2圖中所示，應理解的是，也可使用類似結構和製造過程以形成其他導電孔或甚至是用於中段互連結構或甚至其他互連結構的金屬線，進而達到改善的連接性能。在一些實施例中，積體電路300包括設置在基底102上的介電層306。導電互連結構320設置在垂直地延伸穿過介電層306的開口322內。導電互連結構320可為連接兩個導電部件304和318的接觸插塞、導孔、或金屬線。在一些實施例中，導電部件304和318可分別為互連結構的金屬線或金屬導孔。在一些替代實施例中，導電部件304為中段結構或半導體元件的主動區，其半導體元件包括摻雜半導體結構（如源極∕汲極區或電晶體的多晶矽閘極或金屬閘極）。
導電互連結構320包括金屬核心138和襯於金屬核心138和介電層306的介面的互混阻障層140。類似上述，互混阻障層140可為金屬核心138和介電層306混合的材料。金屬核心138可為均勻材料的連續導電主體，具有約200nm至600nm的厚度。互混阻障層140可藉由進行退火製程形成，其退火製程混合並形成介於金屬核心138和介電層306之間非常薄的襯層。互混阻障層140的厚度可在約10nm至15nm的範圍。在一些實施例中，金屬核心138為釕，而互混阻障層140包括或由氧原子和釕原子的化合物所形成，提供導電互連結構320和介電層306之間的黏著和隔離。
第4～17圖繪示具有釕接觸結構的積體電路的形成方法的一些實施例的剖面示意圖400～1700。儘管第4～17圖係關於一種方法的描述，應理解的是，在第4～17圖中揭露的結構並非受限於其方法，而是可獨立於其方法的結構。
如第4和5圖所示，在基底102上形成並以下層間介電層110圍繞的電晶體結構101。在一些實施例中，電晶體結構101具有在基底102上的閘極介電層105、在閘極介電層105上的閘極電極104、和設置在閘極電極104兩側的基底102內的源極∕汲極區103（參考第5圖）。閘極電極104可為多晶矽閘極或金屬閘極。閘極介電層105可包括或由下列材料所形成：二氧化矽層或高介電常數（high-k）介電材料如二氧化鉿。閘極電極104和閘極介電層105可藉由替換閘極製程形成，其中一開始在基底102上形成並圖案化虛置閘極404。可沿著虛置閘極404形成側壁間隔物106和108，其襯於或覆蓋虛置閘極404的側壁（參考第4圖）。然後，可在側壁間隔物106和108兩側的基底102內形成源極∕汲極區103。在一些情形中，各個側壁間隔物106和108包括具有不同介電常數值（例如k值）的材料。在各種實施例中，側壁間隔物106和108包括氧化矽、氮化矽、有機矽、氧化鋁、氮化鋁、或其組合、或其他合適介電材料。在一些實施例中，側壁間隔物106和108包括多膜層，如主間隔物壁（main spacer wall）、襯層、和其他類似材料。如一範例，可藉由在虛置閘極404上沉積介電材料並垂直地回蝕介電材料以形成側壁間隔物106和108，進而具有頂面，其與虛置閘極404的頂面實質地共面。
如第5圖所示，在電晶體結構101上沉積介電層，接著藉由平坦化製程形成下層間介電層110。如一範例，介電層可包括如四乙氧基矽烷氧化物、未摻雜矽酸玻璃、或摻雜氧化矽（如硼摻雜磷矽酸玻璃、熔矽石玻璃、磷矽酸玻璃、硼摻雜矽玻璃）、及∕或其他合適介電材料。可藉由次大氣壓化學氣相沉積（sub-atmospheric chemical vapor deposition, SACVD）製程、流動性化學氣相沉積（flowable chemical vapor deposition, FCVD）製程、或其他合適沉積技術沉積下層間介電層110。可藉由化學機械平坦化（chemical mechanical planarization, CMP）製程平坦化介電層以具有頂面，其與側壁間隔物106和108的頂面實質地共面。如一範例，下層間介電層110具有約5nm至40nm的厚度。針對替換閘極製程，接著移除第4圖中的虛置閘極404，並以閘極電極104替換。也可在移除虛置閘極404之後形成閘極介電層105。為了形成閘極電極104，可在閘極開口中填入金屬材料的堆疊，接著藉由平坦化製程以移除在下層間介電層110上的多餘部分。隨著不同元件而有所差異，金屬材料的堆疊可包括或由下列材料所形成：氮化鈦、氮化鉭、鋁化鈦、和鋁等。也可使用其他材料於閘極電極104。
如第6圖所示，凹蝕閘極電極104。在一些實施例中，一開始進行圖案化製程以在下層間介電層110上形成遮罩層112，使得閘極電極104露出。然後，對閘極電極104進行蝕刻製程以降低閘極電極104的頂面至低於側壁間隔物106和108的頂面的位置。蝕刻製程控制閘極電極104厚度，而因此調整閘極電極104的有效功函數至所欲的數值。
如第7圖所示，在閘極電極104的凹蝕上表面上形成閘極阻障層114，其功用為擴散阻障。在一些實施例中，閘極阻障層114包括或由無氟鎢所形成。閘極阻障層114避免閘極電極104和之後形成的閘極電極插塞的材料互混，使得臨界電壓（threshold voltage）的衰退可減少或避免。在一些實施例中，可使用不含氟的金屬有機鎢來源沉積閘極阻障層114。由於氟不包括在膜層中，在下方的閘極電極104的表面不會退化。可回蝕閘極阻障層114，使其頂面降低至低於側壁間隔物106和108的頂面的位置。在一些實施例中，遮罩層112包括或由光阻材料所形成。在一些替代的實施例中，遮罩層112可包括或由下列材料所形成：硬遮罩材料如氧化矽、氮化矽、或其他可用金屬或介電材料。
如第8圖所示，在閘極阻障層114上形成第一接觸蝕刻停止層116，填入側壁間隔物106的剩餘上部。第一接觸蝕刻停止層116可包括或由氮化矽所形成，且可將其沉積並平坦化以覆蓋下層間介電層110和側壁間隔物106和108的頂面。
如第9圖中所示，形成包括開口118的第一圖案穿過第一接觸蝕刻停止層116和下層間介電層110。在一些情形中，開口118提供路徑（access）至源極、汲極、或主體接觸區。如一範例，可藉由微影圖案化和蝕刻（例如乾或濕蝕刻）製程的合適組合形成開口118。可進行金屬化製程以在基底102的露出部分（例如藉由開口118露出）上形成半導體金屬化合物（如矽化物、鍺化物、矽鍺化物）層，因此提供低電阻接觸件。
如第10圖中所示，在一些範例中，可在開口118內形成下黏著或阻障層119。在一些情形中，下黏著或阻障層119可包括鈦、氮化鈦、鉭、氮化鉭、鎢、或其他合適材料。然後，可在開口118內的下黏著或阻障層119上形成下導電插塞120。在一些範例中，下導電插塞120可包括鈷，或其他合適材料如鎢、銅、釕、鋁、銠、鉬、鉭、鈦。在下導電插塞120的沉積後，可進行化學機械平坦化製程以移除下黏著或阻障層119和下導電插塞120的多餘材料，並平坦化工作件的頂面。在一些實施例中，可在填入下阻障層119和下導電插塞120後進行退火製程，以在下阻障層119和源極∕汲極區103上表面的露出部分的介面形成半導體金屬化合物膜層。
如第11圖所示，凹蝕下導電插塞120，而因此在下阻障層119的上部內形成開口122。對下導電插塞120進行蝕刻製程，以降低下導電插塞120的頂面至低於下阻障層119頂面的位置。
如第12圖所示，形成蓋層124以填入下阻障層119上部內的開口122中。在一些實施例中，可藉由沉積選擇性鎢，接著藉由化學機械平坦化製程形成蓋層124。蓋層124可具有頂面，其與第一接觸蝕刻停止層116及∕或下阻障層119的頂面實質地共面。下阻障層119可覆蓋下導電插塞120和蓋層124的全部表面。蓋層124對於下導電插塞120提供保護和隔絕。
如第13圖所示，在第一接觸蝕刻停止層116上形成第二接觸蝕刻停止層126，且在第二接觸蝕刻停止層126上形成上層間介電層128。如一範例，第二接觸蝕刻停止層126可包括或由氧化鋁所形成。第二接觸蝕刻停止層126也可包括或由下列材料所形成：氮化矽或氧化鋯。也可使用其他可應用的介電材料於第二接觸蝕刻停止層126。在一些實施例中，上層間介電層128可包括如四乙氧基矽烷氧化物、未摻雜矽酸玻璃、或摻雜氧化矽（如硼摻雜磷矽酸玻璃、熔矽石玻璃、磷矽酸玻璃、硼摻雜矽玻璃）、及∕或其他合適介電材料。因此，在一些情形下，上層間介電層128可與下層間介電層110實質地相同。在各種實施例中，可藉由次大氣壓化學氣相沉積製程、流動性化學氣相沉積製程、原子層沉積（atomic layer deposition, ALD）製程、物理氣相沉積（physical vapor deposition, PVD）製程、或其他合適沉積技術沉積第二接觸蝕刻停止層126和上層間介電層128。在一些範例中，第二接觸蝕刻停止層126具有約5nm至20nm的厚度，而上層間介電層128具有約5nm至40nm的厚度。
如第14～16圖中所示，形成複數個開口130、132、134、和136以達到閘極阻障層114或蓋層124上，然後以金屬核心材料填入。在一些實施例中，金屬核心材料為釕。可以任何順序或任何組合模式逐一形成複數個開口130、132、134、和136，但皆可在填入金屬核心材料之前同時形成複數個開口130、132、134、和136。可藉由分開地進行多重步驟的蝕刻製程個別形成開口130、132、134、和136，以改善蝕刻選擇比並提供過度蝕刻控制。舉例來說，參考第15圖，可藉由進行第一蝕刻形成開口134，其第一蝕刻對於上層間介電層128具有高蝕刻率而停止在第二接觸蝕刻停止層126。然後，進行第二蝕刻以緩慢地蝕刻第二接觸蝕刻停止層126，而因此露出蓋層124卻不會對其過度蝕刻太多。類似地，參考第14圖，可藉由進行第一蝕刻形成開口130，其第一蝕刻對於上層間介電層128具有高蝕刻率而停止在第二接觸蝕刻停止層126。然後，進行第二蝕刻以緩慢地蝕刻第二接觸蝕刻停止層126和第一接觸蝕刻停止層116，而因此露出閘極阻障層114卻不會對其過度蝕刻太多。替代地，可藉由進行第一蝕刻形成開口130，其第一蝕刻對於上層間介電層128和第二接觸蝕刻停止層126具有高蝕刻率而停止在第一接觸蝕刻停止層116。然後，進行第二蝕刻以緩慢地蝕刻第一接觸蝕刻停止層116，而因此露出閘極阻障層114卻不會對其過度蝕刻太多。如一範例，在第14圖中，形成包括開口130的第二圖案穿過上層間介電層128、第二接觸蝕刻停止層126、和第一接觸蝕刻停止層116。在一些實施例中，圖案化製程（例如針對複數個開口的形成）可包括多重步驟的蝕刻製程分開地蝕刻上層間介電層128、第二接觸蝕刻停止層126、和第一接觸蝕刻停止層116，以改善蝕刻選擇比並提供過度蝕刻控制。也可藉由微影圖案化和蝕刻（例如濕或乾蝕刻）製程的合適組合形成開口130。在一些情形中，開口130透過閘極阻障層114提供路徑至閘極電極104。
在第15圖中，形成包括第一開口134和第二開口136的第三圖案穿過上層間介電層128和第二接觸蝕刻停止層126。在一些實施例中，圖案化製程（例如針對複數個開口的形成）可包括多重步驟的蝕刻製程分開地蝕刻上層間介電層128和第二接觸蝕刻停止層126，以改善蝕刻選擇比並提供過度蝕刻控制。也可藉由微影圖案化和蝕刻（例如濕或乾蝕刻）製程的合適組合形成開口134和136。在一些實施例中，可在第14圖中形成額外的開口132，且可與在第15圖中形成的開口合併，進而形成開口136。
如第16圖所示，沉積一或多個金屬層以在開口130、134、和136中形成金屬核心138。在一些情形中，電力軌導電插塞141提供閘極電極104和鄰近的源極、汲極、及∕或主體區之間的直接接觸。上導電插塞137透過下導電插塞120提供路徑至基底102內的源極∕汲極區103，而閘極電極插塞139提供路徑至閘極電極104。如上所述，蓋層124隔絕並保護下導電插塞120。閘極阻障層114隔絕並保護閘極電極104。藉由在下導電插塞120上排列第一接觸蝕刻停止層116、第二接觸蝕刻停止層126、和蓋層124，以及在閘極電極104上排列閘極阻障層114，如所揭露，可將形成上導電插塞137的製程與形成閘極電極插塞139和電力軌導電插塞141的製程整合在一起。在一些實施例中，藉由釕的化學氣相沉積（chemical vapor deposition, CVD），在120°C至220°C的溫度範圍下形成金屬核心138。釕前驅物（precursor）可為固態狀。釕前驅物的成分包括或由下列材料所形成：釕、碳、和氧。前驅物可在120°C至260°C的溫度範圍下蒸發。可在二氧化矽、氧化鋁、鎢、氮化矽、或鈷物質上沉積釕。
如第17圖所示，進行退火製程，使得在金屬核心138和上層間介電層128的介面形成金屬介電質互混阻障層140。可在金屬核心138接觸具有特定原子的介電材料的介面形成互混阻障層140。舉例來說，釕和氧原子可形成自我受限（self-limiting）的互混層。以釕製作的金屬核心138形成互混阻障層140，其具有包含氧原子的介電材料。如此，互混阻障層140可包括上部和下部。上部覆蓋金屬核心138和上層間介電層128的介面。下部覆蓋金屬核心138和第二接觸蝕刻停止層126的介面。在一些實施例中，上層間介電層128和第二接觸蝕刻停止層126可包括或由具有不同氧原子比例的材料（如在互混阻障層140的下部中和上部中的氧原子比例不同）所形成。在一些實施例中，互混阻障層140可不覆蓋金屬核心138和第一接觸蝕刻停止層116的介面。因此，金屬核心138可直接接觸第一接觸蝕刻停止層116。金屬介電質互混阻障層140充當金屬核心138的金屬材料和上層間介電層128的介電材料之間的阻障和黏著層。可藉由調整工作溫度以調整金屬核心138的成長和回流。所需的退火條件取決於材料和元件結構。針對釕金屬核心和氧化物介電材料的退火製程應在高於450°C的溫度下進行。舉例來說，在530°C下退火3小時可形成具有14Å至34Å範圍厚度的釕氧化物互混阻障層。在一些實施例中，在490°C至550°C的溫度範圍下進行退火製程。互混阻障層140可具有10nm至15nm範圍的厚度。
第18圖繪示具有互連結構（其具有互混阻障層）的積體晶粒的形成方法1800的一些實施例的流程圖。
儘管方法1800繪示並描述於下，作為一連串的作動或事件，應理解的是，所繪示的作動或事件的順序並非以限制性的方式作為詮釋。舉例來說，一些作動可在不同順序發生，及∕或與不在此繪示及∕或描述的其他作動或事件同時發生。此外，並非需要全部所繪示的作動來能實行此處描述的一或多個面向或實施例。再者，可在一或多個分開的作動及∕或階段進行在此所述的一或多個作動。
在1802，形成電晶體結構並被下層間介電層圍繞。電晶體結構包括在基底上形成的閘極電極，和設置在閘極電極兩側的一對源極∕汲極區。沿著閘極電極形成側壁間隔物，襯於或覆蓋閘極電極的側壁。第4和5圖繪示對應作動1802的一些實施例的剖面示意圖400和500。
在1804，凹蝕閘極電極，並在閘極電極的凹蝕上表面上形成形成閘極阻障層。在一些實施例中，閘極阻障層包括或由無氟鎢所形成。在一些實施例中，在閘極阻障層上形成第一接觸蝕刻停止層，以填入側壁間隔物的剩餘上部。第6～8圖繪示對應作動1804的一些實施例的剖面示意圖600～800。
在1806，形成下阻障層和下導電插塞穿過下層間介電層達到在基底內的電晶體結構的源極∕汲極區上。第9和10圖繪示對應作動1806的一些實施例的剖面示意圖900和1000。
在1808，凹蝕下導電插塞，並形成蓋層以填入下阻障層的上部。在一些實施例中，可藉由沉積選擇性鎢，接著藉由化學機械平坦化製程形成蓋層。第11和12圖繪示對應作動1808的一些實施例的剖面示意圖1100和1200。
在1810，在下層間介電層和蓋層上形成第二接觸蝕刻停止層和上層間介電層。第13圖繪示對應作動1810的一些實施例的剖面示意圖1300。
在1812，形成複數個開口穿過上層間介電層、第二接觸蝕刻停止層、及∕或第一接觸蝕刻停止層達到閘極阻障層或蓋層上。第14和15圖繪示對應作動1812的一些實施例的剖面示意圖1400和1500。
在1814，以金屬材料填入複數個開口以形成複數個導電插塞。在一些實施例中，金屬材料為釕。第16圖繪示對應作動1814的一些實施例的剖面示意圖1600。
在1816，進行退火製程，使得在複數個導電插塞和上層間介電層的介面形成金屬介電質互混阻障層。金屬介電質互混阻障層充當複數個導電插塞的金屬材料和上層間介電層的介電材料之間的阻障和黏著層。在一些實施例中，金屬材料為釕。第17圖繪示對應作動1816的一些實施例的剖面示意圖1700。
因此，本揭露係關於新的積體電路元件，可消除互連部件和圍繞其部件的層間介電層之間的黏著或阻障層，和藉由使用退火製程製造此元件的方法以形成金屬介電質互混阻障層。
相應地，在一些實施例中，本揭露係關於積體電路元件。電晶體結構包括藉由閘極介電質與基底分開的閘極電極，和設置在閘極電極兩側的基底內的一對源極∕汲極區。設置下導電插塞穿過下層間介電層並接觸第一源極∕汲極區。直接在下導電插塞上設置蓋層。在蓋層和下層間介電層上設置上層間介電層。設置上導電插塞穿過上層間介電層並直接在蓋層上。
在其他實施例中，本揭露係關於積體電路元件。在基底上設置下層間介電層，其具有下插塞開口垂直地延伸穿過下層間介電層。沿著下插塞開口的側壁面設置下阻障層，且將下導電插塞填入下插塞開口的下部。在下層間介電層上設置上層間介電層，其具有上插塞開口垂直地延伸穿過上層間介電層。將上導電插塞填入上插塞開口，且包括沿著上插塞開口的側壁面設置的互混阻障層，而金屬核心填入上插塞開口的剩餘空間。
在另一些實施例中，本揭露係關於積體電路元件的形成方法。方法包括在基底上形成下層間介電層，和形成下導電插塞穿過下層間介電層達到電晶體結構於基底內的源極∕汲極區上。方法更包括在下導電插塞上形成蓋層，和在下層間介電層和蓋層上形成上層間介電層。方法更包括形成上導電插塞穿過上層間介電層達到蓋層。藉由形成金屬核心形成上導電插塞，接著藉由自我保護退火製程以形成互混阻障層襯於金屬核心和上層間介電層的介面。
以上概述數個實施例之部件，以便在所屬技術領域中具有通常知識者可以更加理解本揭露的觀點。在所屬技術領域中具有通常知識者應理解，他們能輕易地以本揭露為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍下，做各式各樣的改變、取代和替換。
100:積體電路 101:電晶體結構 102:基底 103:源極∕汲極區 103a,103b:源極∕汲極區 104:閘極電極 105:閘極介電層 106:側壁間隔物 108:側壁間隔物 110:下層間介電層 112:遮罩層 114:閘極阻障層 116:第一接觸蝕刻停止層 118:開口 119:下阻障層 120:下導電插塞 122:開口 124:蓋層 126:第二接觸蝕刻停止層 128:上層間介電層 130:開口 132:開口 134:（第一）開口 136:（第二）開口 137:上導電插塞 138:金屬核心 139:閘極電極插塞 140:（金屬介電質）互混阻障層 141:電力軌導電插塞 141a:第一部分 141b:第二部分 141s:底面 142:下接觸結構 144:上接觸結構 200:積體電路 300:積體電路 304:導電部件 306:介電層 318:導電部件 320:導電互連結構 322:開口 404:虛置閘極 400,500,600,700,800,900,1000,1100,1200,1300,1400,1500,1600,1700:剖面示意圖 1800:方法 1802,1804,1806,1808,1810,1812,1814,1816:作動
以下將配合所附圖式詳述本揭露實施例的面向。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製。事實上，可任意地放大或縮小各種部件的尺寸，以清楚地表現出本發明實施例的特徵。 第1圖繪示具有釕（ruthenium, Ru）接觸結構的積體電路（integrated circuit）的一些實施例的剖面示意圖。 第2圖繪示具有釕接觸結構的積體電路的一些額外實施例的剖面示意圖。 第3圖繪示具有互連結構和互混阻障層（intermixing barrier layer）的積體電路的一些實施例。 第4～17圖繪示具有釕接觸結構的積體電路的形成方法的一些實施例的剖面示意圖。 第18圖繪示具有釕接觸結構的積體電路的形成方法的一些實施例的流程圖。
無
100:積體電路
101:電晶體結構
102:基底
103a,103b:源極/汲極區
104:閘極電極
105:閘極介電層
110:下層間介電層
114:閘極阻障層
116:第一接觸蝕刻停止層
119:下阻障層
120:下導電插塞
124:蓋層
128:上層間介電層
137:上導電插塞
138:金屬核心
139:閘極電極插塞
140:互混阻障層
142:下接觸結構
144:上接觸結構

Claims (20)

  1. 一種積體電路元件，包括： 一電晶體結構，包括一對源極∕汲極區，設置在一基底上，以及一閘極電極，介於該對源極∕汲極區之間，該閘極電極藉由一閘極介電質與該基底分隔開； 一下導電插塞，穿過一下層間介電（inter-layer dielectric, ILD）層設置並接觸一第一源極∕汲極區； 一蓋層，直接設置在該下導電插塞上； 一上層間介電層，設置在該蓋層和該下層間介電層上；以及 一上導電插塞，穿過該上層間介電層設置並直接在該蓋層上。
  2. 如請求項1之積體電路元件，其中該蓋層包括鎢。
  3. 如請求項1之積體電路元件，其中該上導電插塞包括一金屬核心（metal core），以及一互混阻障層（intermixing barrier layer）襯於該金屬核心和該上層間介電層的介面。
  4. 如請求項3之積體電路元件，其中該金屬核心包括釕；且其中該互混阻障層包括氧化釕。
  5. 如請求項4之積體電路元件，其中該互混阻障層具有約10nm至15nm範圍的厚度。
  6. 如請求項1之積體電路元件，其中該下導電插塞包括鈷。
  7. 如請求項1之積體電路元件，更包括： 一第一接觸蝕刻停止層（contact etch stop layer, CESL），設置於該上層間介電層和該下層間介電層之間； 其中該第一接觸蝕刻停止層具有一頂面，與該蓋層的頂面共面。
  8. 如請求項7之積體電路元件，更包括： 一電力軌（power rail, VDR）導電插塞，包括一第一部分和一第二部分，其中該第一部分穿過該第一接觸蝕刻停止層設置，且該第二部分包括一底面，設置在該蓋層上； 其中該電力軌導電插塞包括一金屬核心，以及一互混阻障層襯於該金屬核心的一側壁，其中該互混阻障層包括一上部，覆蓋該金屬核心和該上層間介電層的介面，其中該金屬核心直接接觸該第一接觸蝕刻停止層。
  9. 如請求項8之積體電路元件，更包括： 一第二接觸蝕刻停止層，設置於該上層間介電層和該第一接觸蝕刻停止層之間； 其中該互混阻障層包括一下部，襯於該金屬核心和該第二接觸蝕刻停止層的介面。
  10. 如請求項9之積體電路元件，其中該互混阻障層的該上部和該下部包括不同材料。
  11. 如請求項1之積體電路元件，更包括： 一閘極電極插塞，接觸該閘極電極； 其中該閘極電極插塞包括該上導電插塞的相同材料。
  12. 如請求項1之積體電路元件，更包括一下阻障層覆蓋該蓋層和該下導電插塞的側壁。
  13. 一種積體電路元件的製造方法，包括： 形成一下層間介電層於一基底上； 形成一下導電插塞穿過該下層間介電層達到一電晶體結構的一源極∕汲極區上； 形成一蓋層於該下導電插塞上； 形成一上層間介電層於該下層間介電層和該蓋層上；以及 形成一上導電插塞穿過該上層間介電層達到該蓋層； 其中該上導電插塞的形成係藉由形成一金屬核心，接著進行一退火製程（annealing process）以形成一互混阻障層襯於該金屬核心和該上層間介電層的介面。
  14. 如請求項13之積體電路元件的製造方法，其中該金屬核心係藉由釕的化學氣相沉積（chemical vapor deposition, CVD）製程形成，且該互混阻障層包含釕和氧。
  15. 如請求項13之積體電路元件的製造方法，其中該核心金屬在約120°C至260°C範圍的溫度進行沉積。
  16. 如請求項13之積體電路元件的製造方法，其中該退火製程在約490°C至550°C範圍的溫度進行。
  17. 如請求項13之積體電路元件的製造方法，其中該金屬核心直接形成在該上層間介電層的側壁上。
  18. 一種積體電路元件，包括： 一下層間介電層，設置於一基底上； 一下導電插塞，設置於該下層間介電層中； 一下阻障層，沿著該下導電插塞的側壁面設置； 一上層間介電層，設置於該下層間介電層上； 一上導電插塞，設置於該上層間介電層中，且包括一金屬核心和一互混阻障層，沿著該金屬核心的側壁面設置； 其中該互混阻障層包括該金屬核心和該上層間介電層的原子。
  19. 如請求項18之積體電路元件，更包括： 一接觸蝕刻停止層，設置於該上層間介電層和該下層間介電層之間； 其中該上導電插塞延伸穿過該接觸蝕刻停止層，且其中該互混阻障層不存在於該金屬核心和該接觸蝕刻停止層的介面。
  20. 如請求項18之積體電路元件，更包括： 一鎢蓋層，設置於該下導電插塞和該上導電插塞之間並與其直接接觸。
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