TWI587450B - 積體電路結構與其形成方法 - Google Patents

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Description

積體電路結構與其形成方法
本揭露關於積體電路結構，更特別關於其通孔與擴散阻障層的相對關係。
積體電路裝置如電晶體，係形成於半導體晶圓上。經由金屬線路與通孔使裝置內連線以形成功能電路，其中金屬線路與通孔經末段製程形成。為減少金屬線路與通孔的寄生電容，金屬線路與通孔需形成於低介電常數介電層中。低介電常數介電層之介電常數低於3.8，或低於3.0，或低於2.5。
在形成金屬線路與通孔於低介電常數之介電層中時，先蝕刻低介電常數介電層以形成溝槽及通孔開口。蝕刻低介電常數介電層的方法可先形成圖案化硬遮罩於低介電常數介電材料上，在以圖案化硬遮罩作為形成溝槽的蝕刻遮罩。上述方法亦形成通孔開口，其實質上對準溝槽。接著將金屬材料如銅填入溝槽與通孔開口中，再進行化學機械拋光(CMP)以移除低介電常數介電層上多餘的金屬材料。
本揭露一實施例提供之積體電路結構，包括：第一導電線路；介電層，位於第一導電線路上；擴散阻障層，位於介電層中；第二導電線路，位於介電層中，其中第二導電線 路包括擴散阻障層的第一部份；以及通孔，位於第二導電線路下，並電性連接第二導電線路與第一導電線路，其中通孔包括擴散阻障層的第二部份，且擴散阻障層的第二部份其底端高於通孔之下表面。
本揭露一實施例提供之積體電路結構，包括：第 一導電線路；介電層，位於第一導電線路上；第二導電線路，位於介電層中；以及通孔，位於第二導電線路下，並電性耦接第一導電線路與第二導電線路，其中通孔包括：較上部份，包括：導電材料，以及擴散阻障層圍繞導電材料；以及較下部份，位於較上部份下；以及介電阻障層，圍繞通孔之較下部份。
本揭露一實施例提供之積體電路結構的形成方 法，包括：形成介電層於第一導電線路上；形成溝槽與通孔開口於介電層中，其中通孔開口露出第一導電線路；將第一導電材料填入通孔開口之較下部份，以形成通孔之較下部份；在形成通孔之較下部份後，形成擴散阻障層於溝槽之底部與側壁；以及在形成擴散阻障層後，將第二導電材料填入通孔開口之較上部份以形成通孔之較上部份。
D1‧‧‧深度
H1‧‧‧高度
T1、T2、T3‧‧‧厚度
20‧‧‧半導體基板
22‧‧‧積體電路裝置
24‧‧‧ILD
26、40、57‧‧‧蝕刻停止層
28‧‧‧接點插塞
30、42‧‧‧IMD
32、56、56A、56B、56C、72‧‧‧導電線路
34‧‧‧擴散阻障層
36‧‧‧含銅材料
38‧‧‧金屬蓋
44‧‧‧通孔開口
44A、46A‧‧‧下表面
46‧‧‧溝槽
48、54、76‧‧‧通孔
50、74‧‧‧擴散阻障層
501、502、503、504‧‧‧部份
50A‧‧‧底端
52、80‧‧‧導電材料
54A‧‧‧較上部份
54B‧‧‧較下部份
58‧‧‧底層
60‧‧‧中間層
62‧‧‧頂層
64‧‧‧遮罩層
66‧‧‧開口
67‧‧‧介電材料
68‧‧‧氣隙
78‧‧‧介電阻障層
100‧‧‧晶圓
200‧‧‧製程流程
202、204、206、208、210、212、214、216‧‧‧步驟
第1至13圖係某些實施例中，內連線結構之形成方法之中間階段的剖視圖。
第14圖係某些實施例中，內連線結構之形成方法的流程圖。
下述內容提供的不同實施例可實施本揭露的不同 結構。特定構件與排列的實施例係用以簡化本揭露而非侷限本揭露。舉例來說，形成第一構件於第二構件上的敘述包含兩者直接接觸，或兩者之間隔有其他額外構件而非直接接觸。此外，本揭露之多種例子中可重複標號，但這些重複僅用以簡化與清楚說明，不代表不同實施例及/或設置之間具有相同標號之單元之間具有相同的對應關係。
此外，空間性的相對用語如「下方」、「其下」、 「較下方」、「上方」、「較上方」、或類似用語可用於簡化說明某一元件與另一元件在圖示中的相對關係。空間性的相對用語可延伸至以其他方向使用之元件，而非侷限於圖示方向。 元件亦可轉動90°或其他角度，因此方向性用語僅用以說明圖示中的方向。
多種實施例將提供積體電路之內連線結構與其形 成方法，並說明內連線結構的形成方法其中間階段。下述內容亦說明實施例的變化。在多種實施例中，將以相同標號標示類似單元。
第1至13圖係某些實施例中積體電路之內連線結 構之形成方法其中間階段之剖視圖。第14圖中的製程流程200亦圖示第1至13圖中的步驟。
第1圖所示之晶圓100包含半導體基板20與形成其 上之結構。在本揭露某些實施例中，半導體基板20包含結晶矽、結晶鍺、III-V族半導體化合物如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、GaInAsP、及/或類似物。半導體基板20亦可 為基體矽基板或絕緣層上矽(SOI)基板。
在本揭露某些實施例中，晶圓100係用以形成裝置晶粒。在這些實施例中，形成積體電路裝置22於半導體基板20的上表面上。積體電路裝置22可包含互補式金氧半(CMOS)電晶體、電阻、電容、二極體、或類似物。在此不贅述積體電路裝置22的細節。在其他實施例中，晶圓100係用以形成中介物。在這些實施例中，沒有主動裝置如電晶體或二極體形成於半導體基板20上。被動裝置如電容、電阻、電感、或類似物可(或不可)形成於晶圓100中。在晶圓100為中介物晶圓的實施例中，半導體基板20亦可為介電基板。此外，穿孔(未圖示)可貫穿半導體基板20，使半導體基板20之相反兩側上的構件內連線。
ILD(層間介電層)24係形成於半導體基板20上，並填入積體電路裝置22中電晶體(未圖示)之閘極堆疊之間的空間。在某些實施例中，ILD 24包含磷矽酸鹽玻璃(PSG)、硼矽酸鹽玻璃(BSG)、掺雜硼之磷酸鹽玻璃(BPSG)、掺雜氟之矽酸鹽玻璃(FSG)、四乙氧基矽酸鹽玻璃(TEOS)、或類似物。ILD 24之形成方法可為旋轉塗佈、可流動化學氣相沉積(FCVD)、或類似方法。在本揭露其他實施例中，ILD 24之沉積方法可為電漿增強式化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、或類似方法。
如第1圖所示，形成蝕刻停止層26於ILD 24與積體電路裝置22(若有任何積體電路裝置22存在)上。蝕刻停止層26可包含碳化矽、氮化矽、氮氧化矽、碳氮化矽、或類似物。蝕 刻停止層26之材料與上方之IMD(金屬間介電層)30具有高蝕刻選擇性，以作為蝕刻IMD 30之蝕刻停止層。
接點插層28係形成於ILD 24以電性連接至積體電 路裝置22。舉例來說，接點插塞28可包含閘極接點插塞以電性連接至積體電路裝置22中的電晶體(未圖示)之閘極，以及源極/汲極接點插塞以電性連接至電晶體之源極/汲極區。在本揭露某些實施例中，接點插塞28之材料可為鎢、鋁、銅、鈦、鉭、氮化鈦、氮化鉭、上述之合金、及/或上述之多層結構。接點插塞28之形成方法可為蝕刻ILD 24以形成接點開口，將導電材料填滿接點開口，以及進行平坦化(如化學機械拋光，CMP)製程使接點插塞28之上表面與ILD 24之上表面齊平。
第1圖所示之IMD 30可為低介電常數介電材料，其 介電常數可低於約3.0，低於約2.5，甚至更低。IMD 30可為黑鑽(Applied Material之註冊商標)、含氧及/或含碳之低介電常數介電材料、氫倍半矽氧烷(HSQ)、甲基倍半矽氧烷(MSQ)、或類似物。
導電線路32形成於IMD 30中。在某些實施例中， 導電線路32包含擴散阻障層34與其上之含銅材料36。擴散阻障層34可包含鈦、氮化鈦、鉭、氮化鉭、或類似物，其可避免含銅材料36中的銅擴散至IMD 30中。導電線路32亦可稱作金屬線路。
在本揭露某些實施例中，金屬蓋38形成於導電線 路32上。在下述說明中，金屬蓋38亦可作為部份的導電線路32。在某些實施例中，金屬蓋38包含鈷(Co)、CoWP、CoB，鎢 (W)、鉭(Ta)、鎳(Ni)、鉬(Mo)、鈦(Ti)、鐵(Fe)、或上述之合金。金屬蓋38的形成方法可為電化學電鍍(ECP)或無電電鍍，比如將晶圓100置入電鍍溶液中。在其他實施例中，金屬蓋38係毯覆性地形成於導電線路32與IMD 30上，再以蝕刻製程移除不需要的部份。如第1圖所示，導電線路32位於底金屬層中，即直接位於接點插塞28上的金屬層。導電線路32亦為底金屬層上的任何金屬層。
如第2圖所示，形成蝕刻停止層40與IMD 42。在某 些實施例中，蝕刻停止層40可為碳化矽、氮化矽、氮氧化矽、碳氮化矽、或類似物。蝕刻停止層40接觸金屬蓋38與IMD 30。 IMD 42之材料可擇自IMD 30之材料種類。舉例來說，IMD 42可為含氧及/或含碳之介電材料、黑鑽、HSQ、MSQ、或類似物。 IMD 42可具有低介電常數，比如低於約3.0、2.5、或2.0。在本揭露某些實施例中，IMD 42之形成方法可為沉積含成孔劑的介電材料，接著進行硬化製程以驅出成孔劑，使保留的IMD層42具有孔洞。
如第3與4圖所示，形成溝槽46與通孔開口44於IMD 42中。上述製程為第14圖中的製程流程之步驟202。在本揭露某些實施例中，上述步驟包含進行光微影製程蝕刻IMD 42，以形成起使通孔開口如第3圖中的通孔開口44，其中起始的通孔開口44自IMD 42之上表面延伸至IMD 42其上表面與下表面之間的中間高度。接著形成並圖案化金屬硬遮罩(未圖示)，以定義第4圖中的溝槽46之圖案。上述步驟同時形成溝槽46，且通孔開口44向下延伸至蝕刻停止層40。之後蝕刻蝕刻停止層40以 露出下方之金屬蓋38，因此形成圖示之通孔開口44。形成溝槽46之蝕刻步驟可採用時控模式，其可在蝕刻一段預定時間後停止。上述步驟亦可採用其他蝕刻與停止點的偵測技術。在其他實施例中，分別以不同的光微影製程形成通孔開口44與溝槽46。舉例來說，第一光微影製程形成之溝槽46延伸至IMD 42之中間部份，而第二光微影製程形成之通孔開口44向下延伸至蝕刻停止層40。
在本揭露某些實施例中，蝕刻IMD 42之製程氣體 包含氟與碳，其中氟用於蝕刻，而碳可保護形成之通孔開口44與溝槽46的側壁。藉由適當的氟碳比例，通孔開口44與溝槽46可具有所需的形狀。舉例來說，蝕刻所用之製程氣體中含氟與碳之氣體可為C4F8及/或CF4，而載體氣體可為氮。在其他實施例中，蝕刻所用之製程氣體包含CH2F2，而載體氣體可為氮。 在蝕刻IMD 42時，晶圓100之溫度可維持於約30℃至60℃之間。用於蝕刻之電源的射頻(RF)功率可低於約700瓦，而製程氣體的壓力可介於約15mTorr至約30mTorr之間。
在形成通孔開口44與溝槽46後，通孔開口44露出 導電線路32或金屬蓋38(若有任何金屬蓋38存在)。由於通孔開口44之形成方法的轟擊效應，某些實施例可能移除某些部份的金屬蓋38，因此可能露出下方的含銅材料36。在其他實施例中形成通孔開口44後，金屬蓋38包含部份覆蓋的導電線路32。
如第5圖所示，進行選擇性電鍍以形成通孔48於通 孔開口44中，但不形成於IMD 42之露出表面上。上述製程為第14圖中的製程流程之步驟204。在本揭露某些實施例中，選擇 性電鍍採用ECP。在其他實施例中，選擇性電鍍採用無電電鍍。通孔48包含主要金屬材料，其掺雜有額外元素。主要金屬材料可包含銅、鈷、或上述之合金。在某些實施例中，通孔48中主要金屬材料的原子%高於約80%、90%、甚至更高。額外元素可為金屬元素如錳(Mn)、鎂(Mg)、鈦(Ti)、或上述元素之不同組合的合金。
通孔開口44具有深度D1，即自個別溝槽46之下表面至通孔開口44之下表面的距離。通孔48之高度H1小於通孔開口44之深度D1。綜上所述，溝槽46之下表面高於通孔48之上表面。在某些實施例中，深度D1與高度H1之間的差距大於約50nm。此外，高度H1/深度D1的比例小於約3/4，以確保兩者之間具有足夠差距。
如第6圖所示，沉積擴散阻障層50於晶圓100之露出表面上。上述製程為第14圖中的製程流程之步驟206。在某些實施例中，擴散阻障層50之形成方法包含物理氣相沉積(PVD)。在某些沉積製程中，將氬(Ar)導入晶圓100所在之PVD的個別沉積腔室(未圖示)中，以濺鍍來自靶材(未圖示)之金屬離子(如鈦離子或鉭離子Ta+)或不具有電荷的原子(如鈦原子或鉭原子Ta0)。氮亦可加入製程腔室中。濺鍍的金屬離子將沉積於晶圓100上，以形成導電的擴散阻障層50。擴散阻障層50之厚度可介於約2nm至約10nm之間。在沉積擴散阻障層50時，可採用直流功率及/或射頻(RF)功率。
擴散阻障層50包含直接位於低介電常數之IMD 42上的部份501、位於溝槽46之側壁上的部份502、位於通孔開口 44之底部上的部份503、位於溝槽46之底部上的部份504、與位於通孔開口44之側壁上的部份505。
如第7圖所示，再濺鍍擴散阻障層50以移除某些擴 散阻障層50。上述製程為第14圖中的製程流程之步驟208。再濺鍍採用之機台可與第6圖之步驟採用之機台相同。此外，第7圖中的步驟與第6圖中的步驟為臨場進行，即兩者之間不需破真空。在本揭露某些實施利例中，將沉積擴散阻障層50轉換至再濺鍍擴散阻障層50的方法為調整製程條件。舉例來說，可將沉積擴散阻障層之DC與RF功率調整至不同值，以再濺鍍擴散阻障層50。
在某些實施例中，再濺鍍擴散阻障層的步驟係將 沉積擴散阻障層50時的DC功率源調低或關閉，並調高或開啟(若沉積擴散阻障層50時未開啟)沉積擴散阻障層50時的RF功率源。此外，可增加濺鍍氣體如氬之流速及/或分壓以增加再濺鍍效果。上述再濺鍍步驟可自部份擴散阻障層50移除金屬離子(如鈦離子或鉭離子Ta+)或不具有電荷的原子(如鈦原子或鉭原子Ta0)。
在第7圖之結構中，擴散阻障層50其於側壁的部份 502其厚度T1大，比如大於約5nm，且可介於約5nm至約10nm之間。擴散阻障層50其側壁部份的厚度大之優點，將描述於後續段落中。
再濺鍍將自通孔開口44之底部移除擴散阻障層50 的底部之部份503(見第6圖)，如第7圖所示。再濺鍍離子可沉積於頂部之部份501與側壁之部份502，即增加這些部份的厚 度。再濺鍍亦同時進行於擴散阻障層50於溝槽46其底部之部份504。然而當再濺鍍自部份504移除離子時，亦同時沉積離子於部份504。如此一來，再濺鍍前後之擴散層50的部份504維持相同厚度。
在本揭露實施例中，為了確保自通孔開口44移除 擴散阻障層50，但未自溝槽46之底部移除擴散阻障層50，通孔開口44之下表面44A需低於個別溝槽之下表面46A。在此結構中，擴散阻障層50之底端50A延伸至通孔48的上表面。如此一來，第4圖中原本的通孔開口其底部並未填有擴散阻障層50。
在第8圖中，將導電材料52填入其餘的通孔開口44 與溝槽46(見第7圖)中，因此形成通孔54與導電線路56。上述製程為第14圖中的製程流程之步驟210。導電材料52可為金屬材料如金屬或金屬合金，比如銅、銀、金、鎢、鋁、或上述之合金。在某些實施例中，通孔54與導電線路56的形成方法包括沉積薄晶種層(未圖示)如銅或銅合金，且可採用ECP或無電電鍍將導電材料52填入其餘的開口44與溝槽46(見第7圖)中。沉積方法亦可用於此步驟。藉由CMP可移除多餘的導電材料52與擴散阻障層，使導電材料52之上表面與IMD 42之上表面實質上齊平。
通孔54可具有較下部份54B與較上部份54A。較上 部份54A包含部份的導電材料52與圍繞導電材料52的部份擴散阻障層50，其中擴散阻障層50之間隔有(並接觸)導電材料52與IMD 42。較下部份54B不含擴散阻障層50。在某些實施例中，較下部份54B與較上部份54A由相同材料組成(比如相同元素及 相同元素%)，因此較下部份54B與較上部份54A之間不具有可區隔的界面。擴散阻障層50的底端50A與較下部份54B的上表面齊平(或實質上齊平)。在其他實施例中，較下部份54B與較上部份54A由不同材料如不同金屬組成，因此兩者之間具有可區隔的界面。
每一導電線路56(如導電線路56A、56B、與56C) 包含擴散阻障層50與導電材料52，導電材料52位於擴散阻障層50上，且擴散阻障層50之側壁部份圍繞導電材料52。
第9至11圖係形成開口於相鄰之導電線路56B與 56C之間的中間階段。上述製程為第14圖中的製程流程之步驟212。如第9圖所示，形成蝕刻停止層57。蝕刻停止層57可包含碳化矽、氮化矽、氮氧化矽、碳氮化矽、或類似物。接著施加並圖案化遮罩層64於晶圓100上。在某些實施例中，遮罩層64可為三層結構，其包含底層58、底層58上的中間層60、與中間層60上的頂層62。在其他實施例中，遮罩層64為單層光阻或雙層結構。在某些實施例中，底層58與頂層62之組成為光阻，其包含有機材料。舉例來說，底層58之厚度可介於約1000Å至約2000Å之間。中間層60可包含有機材料如氮化物(比如氮化矽)、氮氧化物(比如氮氧化矽)、氧化物(比如氧化矽)、或類似物。中間層可為矽與有機材料的混合物。舉例來說，中間層60之厚度可介於約300Å至約400Å之間。舉例來說，頂層62之厚度可介於約500Å至約700Å之間。中間層60與頂層62(及底層58)之間具有高蝕刻選擇性，因此頂層62可作為圖案化中間層60之蝕刻遮罩，且中間層60可作為圖案化底層58之蝕刻遮罩。
頂層62之圖案可轉移至下方的中間層60與底層 58，用以蝕刻蝕刻蝕刻停止層57與IMD 42。上述步驟形成之結構如第10圖所示，即已消耗第9圖中的頂層62。開口66形成於相鄰且彼此緊靠的導電線路56B與56C之間。用以蝕刻IMD 42之蝕刻品具有高蝕刻選擇性，可在蝕刻IMD 42時讓導電線路56B與56C之損傷最小化。在某些實施例中，開口66之底部與導電線路56B與56C之下表面齊平(或實質上齊平)。在其他實施例中，開口66之底部高於或低於導電線路56B與56C之下表面。
雖然上述蝕刻品具有高選擇性，但仍可能損傷開 口66露出的擴散阻障層50之側壁部份。舉例來說，擴散阻障層50之厚度可能自初始厚度T1縮小至厚度T2。在形成開口66後，擴散阻障層50之側壁部份仍需維持一定厚度以避免擴散問題。綜上所述，厚度T1需足夠厚(比如大於約5nm)，使擴散阻障層50其損傷部份的厚度T2大於0nm(或大於約0.5nm)以達其功用。
接著移除剩餘的遮罩層64，以形成第11圖所示之 結構。接著如第12圖所示，形成介電材料67與氣隙68。上述製程為第14圖中的製程流程之步驟214。在某些實施例中，介電材料67為低介電常數介電材料，其材料選擇可與IMD 42之材料相同。介電材料67與IMD 42亦可由不同的介電材料組成。導電線路56B與56C彼此緊靠，因此兩者之間的開口66(見第11圖)具有高深寬比。綜上所述，在形成介電材料67後，氣隙將形成於導電線路56B與56C之間。為了有利於形成氣隙68，介電材料67之形成方法可為順應性地沉積方法如化學氣相沉積(CVD)。 氣隙68之介電常數等於1.0，因此氣隙68有助於降低導電線路56B與56C之間的寄生電容。
介電材料67亦可包含位於蝕刻停止層57上的部 份。介電材料67亦可為另一IMD。如第13圖所示，導電線路72與通孔76(包含擴散阻障層74與導電材料80)可形成於導電線路56上並與其電性耦接。上述製程為第14圖中的製程流程之步驟216。在某些實施例中，導電線路72與通孔76之形成方法分別與導電線路56與通孔54之形成方法類似，因此不再贅述。在某些實施例中，通孔76亦包含較下部份與較上部份，其形成方法與通孔54之較下部份54B與較上部份54A類似。在其他實施例中，由於較上金屬層之金屬線路之間的距離，大於較下金屬層之金屬線路之間的距離，因此較上金屬層中的金屬線路之間的寄生電路較小。綜上所述，不需形成氣隙於較上金屬層中的的金屬線路之間。綜上所述，擴散阻障層74(部份的導電線路72與通孔76)可向下延伸至通孔76中的導電材料80。這些實施例中的通孔76與導電線路72可形成於相同製程中，且通孔76之較上部份與較下部份可形成於相同製程步驟中。
如第13圖所示，介電阻障層78圍繞通孔54之較下 部份54B。介電阻障層78之形成幫法為自我對準製程。舉例來說，介電材料67、導電線路72、與通孔76之形成方法可包含熱製程。若製程需要，可分別進行額外熱製程如熱回火。熱製程可讓通孔54之較下部份54B之額外元素，擴散至其與IMD 42之界面以形成元素氧化物於IMD 42中。舉例來說，額外元素如Mn、Ti、及/或Mg可與IMD 42中的氧形成氧化物。如此一來， 介電阻障層78可包含MnOx、TiOy、MgOz、或上述之組合，其中x、y、與z為氧的相對原子%。介電阻障層78可包含或未包含IMD 42中的其他元素如碳。介電阻障層78之厚度T3可介於約0.5nm至約2nm之間。
舉例來說，由於IMD 42中存在氧，介電阻障層78 自我對準至通孔54之較下部份54B與IMD 42之間的界面。另一方面，在通孔54之較下部份54B與下方之導電結構(如金屬蓋38或導電線路32)之間不具有介電阻障層78。此外，介電阻障層78未形成於通孔54之較上部份54A周圍。
本揭露實施例具有某些優點如下。形成於金屬線 路之間的氣隙可降低寄生電容。然而氣隙的形成製程(如第11圖中的蝕刻步驟)可能損傷擴散阻障層，因此需就擴散阻障層避免金屬線路中的銅擴散至IMD之功能與氣隙之間達到折衷。解決此問題的習知方法為增加擴散阻障層的厚度，使損傷後的擴散阻障層仍具有足夠厚度。然而擴散阻障層之導電性較低，因此通孔底部的部份擴散阻障層(其厚度亦增加)會增加通孔與下方之導電線路之間的接點電阻。如此一來，將增加最終內連線結構的RC延遲。本揭露實施例之通孔底部不具有擴散阻障層。如此一來，可大幅地增加擴散阻障層厚度，以確保損傷後的擴散阻障層仍具有足夠厚度。
在本揭露某些實施例中，積體電路結構包括第一 導電線路；介電層，位於第一導電線路上；擴散阻障層，位於介電層中；第二導電線路，位於介電層中。第二導電線路包括擴散阻障層的第一部份。通孔位於第二導電線路下，並電性連 接第二導電線路與第一導電線路。通孔包括擴散阻障層的第二部份，且擴散阻障層的第二部份其底端高於通孔之下表面。
在本揭露又一實施例中，積體電路結構包括：第 一導電線路；介電層，位於第一導電線路上；第二導電線路，位於介電層中；以及通孔，位於第二導電線路下，並電性耦接第一導電線路與第二導電線路。通孔包括較上部份與其下之較下部份。通孔之較上部份包括導電材料，以及擴散阻障層圍繞導電材料。介電阻障層圍繞通孔之較下部份。
在本揭露又一實施例中，積體電路結構的形成方 法包括：形成介電層於第一導電線路上，形成溝槽與通孔開口於介電層中，其中通孔開口露出第一導電線路；並將第一導電材料填入通孔開口之較下部份，以形成通孔之較下部份。在形成通孔之較下部份後，形成擴散阻障層於溝槽之底部與側壁。 在形成擴散阻障層後，將第二導電材料填入通孔開口之較上部份以形成通孔之較上部份。
上述實施例之特徵有利於本技術領域中具有通常 知識者理解本揭露。本技術領域中具有通常知識者應理解可採用本揭露作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本揭露精神與範疇，並可在未脫離本揭露之精神與範疇的前提下進行改變、替換、或更動。
T3‧‧‧厚度
20‧‧‧半導體基板
22‧‧‧積體電路裝置
24‧‧‧ILD
26、40、57‧‧‧蝕刻停止層
28‧‧‧接點插塞
30、42‧‧‧IMD
32、56、56A、56B、56C、72‧‧‧導電線路
34‧‧‧擴散阻障層
36‧‧‧含銅材料
38‧‧‧金屬蓋
48、54、76‧‧‧通孔
50、74‧‧‧擴散阻障層
52、80‧‧‧導電材料
54A‧‧‧較上部份
54B‧‧‧較下部份
67‧‧‧介電材料
68‧‧‧氣隙
78‧‧‧介電阻障層
100‧‧‧晶圓

Claims (8)

  1. 一種積體電路結構，包括：一第一導電線路；一介電層，位於該第一導電線路上；一擴散阻障層，位於該介電層中；一第二導電線路，位於該介電層中，其中該第二導電線路包括該擴散阻障層的第一部份；一通孔，位於該第二導電線路下，並電性連接該第二導電線路與該第一導電線路，其中該通孔包括該擴散阻障層的第二部份，且該擴散阻障層的第二部份其底端高於該通孔之下表面；以及一介電阻障層圍繞該通孔之較下部份，其中該介電阻障層包括金屬氧化物。
  2. 如申請專利範圍第1項所述之積體電路結構，其中該介電阻障層之頂端接合至該擴散阻障層之第二部份的底端。
  3. 如申請專利範圍第1項所述之積體電路結構，其中該通孔包括較下部份以及與較下部份接合之較上部份，且其中該擴散阻障層之第二部份的底端，與該通孔之較下部份與較上部份之間的界面齊平。
  4. 如申請專利範圍第3項所述之積體電路結構，其中該通孔之較下部份與較上部份之材料不同。
  5. 如申請專利範圍第1項所述之積體電路結構，其中該通孔與該第一導電線路之間不具有導電的阻障層。
  6. 一種積體電路結構，包括： 一第一導電線路；一介電層，位於該第一導電線路上；一第二導電線路，位於該介電層中；以及一通孔，位於該第二導電線路下，並電性耦接該第一導電線路與該第二導電線路，其中該通孔包括：一較上部份，包括：一導電材料，以及一擴散阻障層圍繞該導電材料；一較下部份，位於該較上部份下；以及一介電阻障層，圍繞該通孔之該較下部份，其中該介電阻障層包括金屬氧化物。
  7. 如申請專利範圍第6項所述之積體電路結構，其中該介電阻障層位於該通孔之該較下部份與該介電層之間並與其接觸，且其中該擴散阻障層位於該導電材料與該介電層之間並與其接觸。
  8. 一種積體電路結構的形成方法，包括：形成一介電層於一第一導電線路上；形成一溝槽與一通孔開口於該介電層中，其中該通孔開口露出該第一導電線路；將一第一導電材料填入該通孔開口之較下部份，以形成一通孔之較下部份；在形成該通孔之較下部份後，形成一擴散阻障層於該溝槽之底部與側壁；以及在形成該擴散阻障層後，將一第二導電材料填入該通孔開口之較上部份以形成該通孔之較上部份。
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