KR101757520B1 - 집적회로 구조물 및 그 제조방법 - Google Patents

집적회로 구조물 및 그 제조방법 Download PDF

Info

Publication number
KR101757520B1
KR101757520B1 KR1020140192331A KR20140192331A KR101757520B1 KR 101757520 B1 KR101757520 B1 KR 101757520B1 KR 1020140192331 A KR1020140192331 A KR 1020140192331A KR 20140192331 A KR20140192331 A KR 20140192331A KR 101757520 B1 KR101757520 B1 KR 101757520B1
Authority
KR
South Korea
Prior art keywords
conductive line
barrier layer
layer
diffusion barrier
dielectric
Prior art date
Application number
KR1020140192331A
Other languages
English (en)
Other versions
KR20160048616A (ko
Inventor
야리엔 리
춘치에 린
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20160048616A publication Critical patent/KR20160048616A/ko
Application granted granted Critical
Publication of KR101757520B1 publication Critical patent/KR101757520B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76813—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving a partial via etch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76844—Bottomless liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76853—Barrier, adhesion or liner layers characterized by particular after-treatment steps
    • H01L21/76855—After-treatment introducing at least one additional element into the layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76879—Filling of holes, grooves or trenches, e.g. vias, with conductive material by selective deposition of conductive material in the vias, e.g. selective C.V.D. on semiconductor material, plating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53228—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being copper
    • H01L23/53238—Additional layers associated with copper layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
    • H01L23/53257—Conductive materials based on metals, e.g. alloys, metal silicides the principal metal being a refractory metal
    • H01L23/53266—Additional layers associated with refractory-metal layers, e.g. adhesion, barrier, cladding layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

집적 회로 구조물이 제 1 전도성 라인, 상기 제 1 전도성 라인 위의 유전체 층, 상기 유전체 층 내의 확산 배리어 층, 및 상기 유전체 층 내의 제 2 전도성 라인을 포함한다. 상기 제 2 전도성 라인은 확산 배리어 층의 제 1 부분을 포함한다. 비아가 상기 제 2 전도성 라인 아래에 배치되고 상기 제 2 전도성 라인을 제 1 전도성 라인에 전기적으로 커플링시킨다. 비아는 확산 배리어 층의 제 2 부분을 포함하고, 상기 확산 배리어 층의 제 2 부분은 상기 비아의 하위 표면 보다 높은 하부 단부를 가진다.

Description

집적회로 구조물 및 그 제조방법 {INTEGRATED CIRCUIT STRUCTURE AND METHOD OF MANUFACTRUING THE SAME}
본 발명은 집적회로 구조물 및 그 제조방법에 관한 것이다.
트랜지스터들과 같은 집적 회로 소자들이 반도체 웨이퍼들 상에 형성된다. 소자들은 금속 라인들 및 비아들(vias)을 통해서 상호 연결되어 기능적 회로들을 형성하고, 그러한 금속 라인들 및 비아들은 BEOL(back-end-of-line) 프로세스에서 형성된다. 이러한 종래기술은 일본 공개특허공보 특개2009-302501호에 개시되어 있다. 금속 라인들 및 비아들의 기생 커패시턴스를 줄이기 위해서, 금속 라인들 및 비아들이 저-k 유전체 층들 내에 형성되고, 그러한 저-k 유전체 층은 전형적으로 3.8 미만의, 3.0 미만의, 또는 2.5 미만의 k 값들을 가진다.
금속 라인들 및 비아들을 저-k 유전체 층 내에 형성하는데 있어서, 저-k 유전체 층을 먼저 에칭하여 트렌치들 및 비아 개구부들을 형성한다. 저-k 유전체 층의 에칭은 저-k 유전체 재료 위에 패터닝된 하드 마스크를 형성하는 단계, 및 트렌치들을 형성하기 위해서 상기 패터닝된 하드 마스크를 에칭 마스크로 이용하는 단계를 포함한다. 비아 개구부들이 또한 형성되고 트렌치들에 대해서 실질적으로 정렬된다. 이어서, 트렌치들 및 비아 개구부들이 금속 재료로 충진되고, 그러한 금속 재료는 구리를 포함할 수 있다. 이어서, 화학적 기계적 폴리싱(CMP)을 실시하여 저-k 유전체 층 위의 금속 재료의 과다 부분들을 제거한다. 에어 갭들은 금속 라인들 사이에 형성되어 기생 커패시턴스를 감소시킨다. 그러나, 에어 갭들을 형성하기 위한 프로세스가 확산 배리어 층의 손상을 초래할 수 있다. 이러한 문제를 해결하기 위한 통상적인 방식은, 손상된 확산 배리어 층들이 여전히 충분한 두께를 가지도록 확산 배리어 층들의 두께를 증가시키는 것이다. 그러나, 확산 배리어 층들이 낮은 전기 전도도를 가지고, 비아 하부들에서의 확산 배리어의 부분들(두께가 증가됨)이 비아들과 아래의 전도성 라인들 사이의 접촉 저항을 증가시킨다.
본 개시 내용의 일부 실시예들에 따르면, 집적 회로 구조물이 제 1 전도성 라인, 상기 제 1 전도성 라인 위의 유전체 층, 상기 유전체 층 내의 확산 배리어 층, 및 상기 유전체 층 내의 제 2 전도성 라인을 포함한다. 상기 제 2 전도성 라인은 확산 배리어 층의 제 1 부분을 포함한다. 비아가 상기 제 2 전도성 라인 아래에 위치되고 상기 제 2 전도성 라인을 제 1 전도성 라인에 전기적으로 커플링시킨다. 비아는 확산 배리어 층의 제 2 부분을 포함하고, 상기 확산 배리어 층의 제 2 부분은 상기 비아의 하부 표면 보다 높은 하부 단부를 가진다.
본원 개시 내용의 대안적인 실시예들에 따르면, 집적 회로 구조물이 제 1 전도성 라인, 상기 제 1 전도성 라인 위의 유전체 층, 상기 유전체 층 내의 제 2 전도성 라인, 및 상기 제 2 전도성 라인 아래에 위치되고 상기 제 2 전도성 라인을 상기 제 1 전도성 라인에 전기적으로 커플링시키는 비아를 포함한다. 상기 비아는 상위 부분 및 상기 상위 부분 아래의 하위 부분을 포함한다. 상기 상위 부분은 전도성 재료 및 상기 전도성 재료를 둘러싸는 확산 배리어 층을 더 포함한다. 유전체 배리어 층이 상기 비아의 하위 부분을 둘러싼다.
본 개시 내용의 또 다른 대안적인 실시예들에 따르면, 전도성 라인 위에 유전체 층을 형성하는 단계, 상기 유전체 층 내에 트렌치 및 비아 개구부를 형성하는 단계로서, 상기 전도성 라인이 상기 비아 개구부에 대해서 노출되는, 트렌치 및 비아 개구부 형성 단계, 및 비아의 하위 부분을 형성하기 위해서 제 1 전도성 재료로 상기 비아 개구부의 하위 부분을 충진하는 단계를 포함한다. 비아의 하위 부분이 형성된 후에, 확산 배리어 층이 트렌치의 하부 및 측벽들에 형성된다. 확산 배리어 층이 형성된 후에, 비아 개구부 내에 제 2 전도성 재료를 충진하는 것에 의해서 비아의 상위 부분이 형성된다.
첨부 도면들을 참조할 때 이하의 상세한 설명으로부터 본원 개시 내용의 양태들을 가장 잘 이해할 수 있을 것이다. 산업계의 표준 실무에 따라서, 여러 가지 피쳐들을 실척으로(scale) 도시하지 않았다는 것을 주목하여야 할 것이다. 사실상, 여러 가지 피쳐들(features)의 치수들이, 설명의 명료함을 위해서, 임의적으로 증대되거나 축소될 수 있을 것이다.
도 1 내지 13은 일부 실시예들에 따른 인터커넥트 구조물의 형성 중의 중간 스테이지들의 횡단면도들을 도시한다.
도 14는 일부 실시예들에 따라 인터커넥트 구조물을 형성하기 위한 프로세스 흐름을 도시한다.
이하의 개시 내용은, 발명의 상이한 피쳐들을 구현하기 위한 많은 상이한 실시예들, 또는 예들을 제공한다. 본원 개시 내용을 단순화하기 위해서, 구성요소들 및 배열체들(arrangements)의 구체적인 예들이 이하에서 설명된다. 물론, 이들은 단지 예들이고 그리고 제한적인 것으로 의도된 것이 아니다. 예를 들어, 이하의 설명에서 제 2 피쳐 상에 또는 그 위에 제 1 피쳐를 형성하는 것이, 제 1 및 제 2 피쳐들이 직접적으로 접촉되어 형성되는 실시예들을 포함할 수 있을 것이고, 또한 부가적인 피쳐들이 상기 제 1 및 제 2 피쳐들 사이에 형성되어 제 1 및 제 2 피쳐들이 직접적으로 접촉하지 않을 수 있는 실시예들을 포함할 수 있을 것이다. 또한, 본원 개시 내용은 여러 가지 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있을 것이다. 이러한 반복은 단순함 및 명료함을 위한 것이고 그리고 그것 자체가 개시된 여러 가지 실시예들 및/또는 구성들 사이의 관계를 구술하는 것은 아니다.
또한, 도면들에 도시된 바와 같이, 하나의 요소 또는 피쳐의 다른 요소(들) 또는 피쳐(들)에 대한 관계를 기술하기 위한 설명의 용이성을 위해서, "아래쪽", "아래", "하부, "위", "상부" 등과 같은 공간적으로 상대적인 용어들이 여기에서 사용되었을 수 있을 것이다. 그러한 공간적으로 상대적인 용어들은, 도면들에 도시된 배향에 더하여, 사용 또는 동작 중에 소자의 상이한 배향들을 포함하도록 의도된 것이다. 장치가 달리(90도 회전된 또는 다른 배향들로) 배향될 수 있을 것이고 그리고 여기에서 사용된 공간적으로 상대적인 설명들이 그에 따라 유사하게 해석될 수 있을 것이다.
집적 회로들의 인터커넥트 구조물들 및 그들을 형성하는 방법들이 여러 가지 예시적인 실시예들에 따라서 제공된다. 인터커넥트 구조물들을 형성하는 것의 중간 스테이지들이 설명된다. 실시예들의 변형예들이 설명된다. 여러 가지 도면들 및 설명적 실시예들 전반을 통해서, 유사한 참조 번호를 이용하여 유사한 요소를 나타낸다.
도 1 내지 13은 일부 실시예들에 따른 집적 회로들의 인터커넥트 구조물들의 형성에서의 중간 스테이지들의 횡단면도들을 도시한다. 도 1 내지 13에 도시된 단계들이 또한 도 14의 프로세스 흐름(200)에서도 도시되어 있다.
도 1은 웨이퍼(100)를 도시하고, 상기 웨이퍼는 반도체 기판(20) 및 상기 반도체 기판(20) 위에 형성된 피쳐들을 포함한다. 본원 개시 내용의 일부 실시예들에 따라서, 반도체 기판(20)은 결정질 실리콘, 결정질 게르마늄, 실리콘 게르마늄, III-V 화합물 반도체, 예를 들어 GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP, 및/또는 기타 등등을 포함한다. 반도체 기판(20)은 또한 벌크(bulk) 실리콘 기판 또는 실리콘-온-인슐레이터(SOI) 기판일 수 있을 것이다.
본원 개시 내용의 일부 실시예들에 따라서, 소자 다이를 형성하기 위해서 웨이퍼(100)가 이용된다. 이러한 실시예들에서, 집적 회로 소자들(22)이 반도체 기판(20)의 상부 표면 상에 형성된다. 예시적인 집적 회로 소자들(22)이 상보적 금속-산화물 반도체(CMOS) 트랜지스터들, 저항기들, 커패시터들, 또는 다이오드들 등을 포함할 수 있을 것이다. 집적 회로 소자들(22)에 대한 상세 내용들이 여기에서 설명되지 않는다. 대안적인 실시예들에서, 웨이퍼(100)는 인터포저들(interposers)을 형성하기 위해서 이용된다. 이러한 실시예들에서, 트랜지스터들 및 다이오드들과 같은 능동 소자들은 기판(20) 상에 형성되지 않는다. 커패시터들, 저항기들, 또는 인덕터들 등과 같은 수동 소자들이 웨이퍼(100) 내에 형성될 수 있을 것이다(또는 형성되지 않을 수 있을 것이다). 웨이퍼(100)가 인터포저 웨이퍼인 실시예들에서, 기판(20)이 또한 유전체 기판일 수 있을 것이다. 또한, 기판(20)의 대향하는 측부들(sides) 상의 구성요소들을 상호 연결하기 위해서, 기판(20)을 관통하도록 관통-비아들(미도시)이 형성될 수 있을 것이다.
층간 유전체(Inter-Layer Dielectric; ILD)(24)가 반도체 기판(20) 위에 형성되고 집적 회로 소자들(22) 내의 트랜지스터들(미도시)의 게이트 적층체들(stacks) 사이의 공간을 충진한다. 일부 예시적인 실시예들에서, ILD(24)는 포스포실리케이트 유리(PSG), 보로실리케이트 유리(BSG), 붕소-도핑된 포스포실리케이트 유리(BPSG), 불소-도핑된 실리케이트 유리(FSG), 또는 테트라에틸 오르토실리케이트(TEOS) 등을 포함한다. ILD(24)은 스핀 코팅, 또는 유동성 화학 기상 증착(Flowable Chemical Vapor Deposition; FCVD) 등을 이용하여 형성될 수 있을 것이다. 본 개시 내용의 대안적인 실시예들에서, ILD(24)가 플라즈마 강화 화학 기상 증착(Plasma Enhanced Chemical Vapor Deposition; PECVD), 또는 저압 화학 기상 증착(LPCVD) 등과 같은 증착 방법을 이용하여 형성된다.
도 1에 또한 도시된 바와 같이, 에칭 정지 층(26)이 존재하는 경우에, 에칭 정지 층(26)은 ILD(24) 및 집적 회로 소자들(22) 위에 형성된다. 에칭 정지 층(26)이 실리콘 탄화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄-질화물 등을 포함할 수 있을 것이다. 에칭 정지 층(26)은, 상부에 위치하는 유전체 층(30)과 관련하여 큰 에칭 선택비를 가지는 재료로 형성되고, 그에 따라 에칭 정지 층(26)이 유전체 층(30)의 에칭을 정지시키기 위해서 이용될 수 있을 것이다.
콘택 플러그들(28)이 ILD(24) 내에 형성되고 집적 회로 소자들(22)에 대한 전기적인 연결을 위해서 이용된다. 예를 들어, 콘택 플러그들(28)은, 집적 회로 소자들(22) 내의 트랜지스터들(미도시)의 게이트 전극들에 연결된 게이트 콘택 플러그들 및 트랜지스터들의 소스/드레인 영역들에 전기적으로 연결되는 소스/드레인 콘택 플러그들을 포함할 수 있을 것이다. 본 개시 내용의 일부 실시예들에 따라서, 콘택 플러그들(28)이 텅스텐, 알루미늄, 구리, 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물, 그 합금들, 및/또는 그 복수-층들로부터 선택된 재료로 형성된다. 콘택 플러그들(28)의 형성은 콘택 개구부들을 형성하기 위해서 ILD(24)를 에칭하는 단계, 전도성 재료가 콘택 개구부들의 전체를 충진할 때까지 전도성 재료(들)를 콘택 개구부들 내로 충진하는 단계, 및 콘택 플러그들(28)의 상부 표면들을 ILD(24)의 상부 표면과 높이를 동일하게 하기 위한(level) 평탄화(예를 들어, 화학적 기계적 폴리싱(CMP))를 실시하는 단계를 포함할 수 있을 것이다.
도 1에는 유전체 층(30)이 더 도시되어 있고, 그러한 유전체 층(30)은 이하에서 금속간 유전체(Inter-Metal Dielectric; IMD) 층(30)으로 대안적으로 지칭된다. 본원 개시 내용의 일부 실시예들에 따라서, IMD 층(30)은 유전 상수(k-값)가 약 3.0 미만, 약 2.5 또는, 그 미만인 저-k 유전체 재료로 형성된다. IMD 층(30)은 블랙 다이아몬드(Applied Materials의 등록 상표), 산소-함유 및/또는 탄소 함유 저-k 유전체 재료, 수소 실세쉬키옥산(Hydrogen SilsesQuioxane; HSQ), 또는 메틸실세쉬키옥산(MethylSilsesQuioxane; MSQ) 등을 포함할 수 있을 것이다.
전도성 라인들(32)이 IMD 층(30) 내에 형성된다. 일부 실시예들에 따라서, 전도성 라인들(32)은 확산 배리어 층(34) 및 상기 확산 배리어 층(34) 위의 구리-함유 재료(36)를 포함한다. 확산 배리어 층(34)은 티타늄, 티타늄 질화물, 탄탈륨, 또는 탄탈륨 질화물 등을 포함할 수 있고, 구리-함유 재료(36)가 IMD(30) 내로 확산되는 것을 방지하는 기능을 가진다. 전도성 라인들(32)은 이하에서 금속 라인들(32)로서 지칭된다.
본원 개시 내용의 일부 실시예들에 따라서, 금속 캡들(38)이 금속 라인들(32) 위에 형성된다. 명세서 전반을 통해서, 금속 캡들(38)은 또한 금속 라인들(32)의 부분들로서 간주될 수 있을 것이다. 일부 실시예들에서, 금속 캡들(38)이 코발트(Co), CoWP, CoB, 텅스텐(W), 탄탈륨(Ta), 니켈(Ni), 몰리브덴(Mo), 티타늄(Ti), 철(Fe), 또는 그 합금들을 포함한다. 과정 중에 웨이퍼(100)가 도금 용액에 잠기는 전기화학적 도금(ElectroChemical Plating; ECP) 또는 무전해 도금을 이용하여 금속 캡들(38)이 선택적으로 형성될 수 있을 것이다. 대안적인 실시예들에서, 금속 캡들(38)은 금속 라인들(32) 및 IMD 층(30) 상에 형성된 브랭킷(blanket)이고, 바람직하지 못한 부분들을 제거하기 위한 에칭 프로세스가 후속된다. 도 1은 금속 라인들(32)이 하부 금속 층 내에 있는 것을 도시하고, 상기 하부 금속 층은 콘택 플러그들(28) 바로 위의 금속 층이다. 도시된 금속 라인들(32)은 또한, 하부 금속 층 위에 위치하는 임의 금속 층 내의 금속 라인들을 나타낸다.
도 2를 참조하면, 에칭 정지 층(40) 및 IMD 층(42)이 형성된다. 일부 실시예들에 따라서, 에칭 정지 층(40)은 실리콘 탄화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄-질화물 등으로 형성된다. 에칭 정지 층(40)은 금속 캡들(38) 및 IMD 층(30)과 접촉한다. IMD 층(42)은, IMD 층(30)을 형성하기 위한 것과 동일한 후보 재료들로부터 선택된 재료로 형성될 수 있을 것이다. 예를 들어, IMD 층(42)이 산소-함유 및/또는 탄소-함유 유전체 재료, 블랙 다이아몬드, HSQ, 또는 MSQ 등으로 형성될 수 있을 것이다. IMD 층(42)은 또한 약 3.0, 2.5, 또는 2.0 미만일 수 있는 저-k 값을 가질 수 있을 것이다. 본원 개시 내용의 일부 실시예들에서, IMD 층(42)의 형성은 포로겐(porogen)-함유 유전체 재료를 퇴적하는 단계 및 이어서 포로겐을 제거하기 위한 양생(curing) 프로세스를 실시하여, 나머지 IMD 층(42)이 다공성이 되게 하는 양생 프로세스 실시 단계를 포함한다.
도 3 및 4를 참조하면, 트렌치들(46) 및 비아 개구부(44)가 IMD 층(42) 내에 형성된다. 각각의 프로세스 단계들이 도 14에 도시된 프로세스 흐름에서의 단계(202)로서 도시되어 있다. 본 개시 내용의 일부 실시예들에 따라서, 형성 프로세스들은, 도 3의 비아 개구부(44)와 같은 초기 비아 개구부를 형성하기 위해서 IMD 층(42)을 에칭하기 위한 포토 리소그래피 프로세스를 실시하는 단계를 포함하고, 상기 초기 비아 개구부(44)는 IMD 층(42)의 상부 표면으로부터 상기 IMD 층(42)의 상부 표면과 하부 표면 사이의 중간 레벨까지 연장된다. 다음에, 금속 하드 마스크(미도시)가 형성되고 패터닝되어 도 4에 도시된 바와 같은 트렌치들(46)의 패턴들을 형성한다. 도 4에 도시된 바와 같이, 이어서, 트렌치들(46)을 형성하기 위해서, 이방성 에칭을 실시하여 IMD 층(42)을 에칭한다. 동시에, 트렌치들(46)이 형성되고, 비아 개구부(44)가 에칭 정지 층(40)까지 하향 연장된다. 이어서, 에칭 정지 층(40)이 에칭되어 하부 금속 캡(들)(38)을 노출시키고, 그에 따라 도시된 바와 같이 비아 개구부(44)를 형성한다. 트렌치들(46)을 형성하기 위한 에칭 단계는 시간-모드(time-mode)를 이용하여 실시될 수 있을 것이고, 미리-셋팅된 시간 기간 동안 에칭이 실시된 후에 정지될 수 있을 것이다. 다른 에칭 및 정지 지점 검출 기술들이 또한 고려된다. 대안적인 실시예들에서, 비아 개구부(44) 및 트렌치들(46)이 분리된 포토 리소그래피 프로세스들에서 형성된다. 예를 들어, 제1 포토 리소그래피 프로세스에서, 트렌치들(46)이 IMD 층(42)의 중간 레벨까지 연장하도록 형성된다. 제2 리소그래피 프로세스에서, 비아 개구부(44)가 에칭 정지 층(40)까지 아래로 전체에 걸쳐 연장되도록 형성된다.
본원 개시 내용의 일부 실시예들에 따라서, 불소 및 탄소를 포함하는 프로세스 가스를 이용하여 IMD 층(42)의 에칭이 실시되고, 불소는 에칭을 위해서 이용되고, 탄소는 결과적인 비아 개구부(44) 및 트렌치들(46)의 측벽들을 보호한다. 적절한 불소-대-탄소 비율로, 비아 개구부들(44) 및 트렌치들(46)이 희망하는 프로파일들을 가질 수 있을 것이다. 예를 들어, 에칭을 위한 프로세스 가스들이 C4F8 및/또는 CF4 와 같은 불소 및 탄소 함유 가스(들) 및 N2 와 같은 캐리어 가스를 포함한다. 대안적인 실시예들에서, 에칭을 위한 프로세스 가스들은 CH2F2, 그리고 N2 와 같은 캐리어 가스를 포함한다. IMD 층(42)의 에칭 중에, 웨이퍼(100)가 약 30 ℃ 내지 60 ℃의 온도에서 유지될 수 있을 것이다. 에칭을 위해서 이용되는 전원의 무선 주파수(RF) 전력이 약 700 Watts 미만일 수 있을 것이고, 프로세스 가스들의 압력이 약 15 mtorr 내지 약 30 mtorr 범위일 수 있을 것이다.
비아 개구부(44) 및 트렌치들(46)의 형성 이후에, 금속 라인들(32) 또는 금속 캡(38)(남아 있는 경우에)이 비아 개구부(44)에 대해서 노출된다. 비아 개구부(44)의 형성에서의 충격(bombardment) 효과로 인해서, 일부 실시예들에서 금속 캡들(38)의 일부 부분들이 제거될 수 있을 것이고, 그에 따라 하부의 전도성 재료(36)가 노출될 수 있을 것이다. 다른 실시예들에서, 금속 캡(38)은 비아 개구부(44)의 형성 후에 금속 라인들(32)을 커버하는 부분을 포함한다.
도 5를 참조하면, 비아 개구부(44) 내에 비아(48)를 형성하기 위해서 선택적인 도금이 실시되나, 유전체 층(42)의 노출된 표면들 상에서는 실시되지 않는다. 각각의 프로세스 단계가 도 14에 도시된 프로세스 흐름에서 단계(204)로서 도시되어 있다. 본 개시 내용의 일부 실시예들에 따라서, 선택적인 도금 단계는 ECP를 이용하여 실시된다. 대안적인 실시예들에 따라서, 선택적인 도금이 무전해 도금을 이용하여 실시된다. 비아(48)는 첨가 원소(들)가 도핑된 주요(main) 금속 재료를 포함한다. 주요 금속 재료는 구리, 코발트, 또는 구리 및 코발트의 합금을 포함할 수 있을 것이다. 일부 예시적인 실시예들에서, 비아(48) 내의 주요 금속 재료의 원자%는 약 80% 초과, 약 90%, 또는 그 초과이다. 첨가 원소는 망간(Mn), 마그네슘(Mg), 티타늄(Ti), 또는 상이한 조합들의 이러한 원소들의 합금들을 포함하는 금속 원소일 수 있을 것이다.
비아 개구부(44)는 깊이(D1)를 가지고, 그러한 깊이(D1)는 각각의 트렌치들(46)의 하부 표면으로부터 비아 개구부들(44)의 하부까지 측정된다. 비아(48)의 높이(H1)는 비아 개구부(44)의 깊이(D1) 보다 낮다. 따라서, 비아(48)의 상부 표면이 트렌치들(46)의 하부 표면들 보다 낮다. 일부 실시예들에서, 차이(D1-H1)가 약 50 nm 보다 크다. 또한, 깊이(D1)와 높이(H1) 사이의 충분한 차이를 보장하기 위해서, 비율(H1/D1)이 약 3/4 보다 작을 수 있을 것이다.
도 6은 웨이퍼(100)의 노출된 표면 상의 확산 배리어 층(50)의 형성(퇴적)을 도시한다. 각각의 프로세스 단계는 도 14에 도시된 프로세스 흐름에서 단계(206)로 도시되어 있다. 일부 실시예들에 따라서, 확산 배리어 층(50)의 형성은 물리 기상 증착(PVD)을 포함한다. 일부 예시적인 퇴적 프로세스에서, 웨이퍼(100)가 내부에 배치된 각각의 퇴적 챔버(미도시) 내로 아르곤(Ar)이 도입되어, PVD에서 이용되는 각각의 타겟(미도시)으로부터 금속 이온들(예를 들어, 티타늄 또는 탄탈륨(Ta+)) 또는 전하들이 없는 원자들(예를 들어, 티타늄 또는 탄탈륨(Ta0))을 스퍼터링한다. 질소가 프로세스 가스들로 첨가될 수 있을 것이다. 스퍼터링된 금속 이온들이 웨이퍼(100) 상에 퇴적되어, 확산 배리어 층(50)을 형성하고, 그러한 확산 배리어 층(50)은 전도성을 가진다. 확산 배리어 층(50)이 약 2 nm 내지 약 10 nm 범위의 두께를 가질 수 있을 것이다. 확산 배리어 층(50)의 침착에서, DC 전력 및/또는 무선 주파수(RF) 전력이 인가될 수 있을 것이다.
확산 배리어 층(50)은 저-k 유전체 층(42) 바로 위의 부분들(501), 트렌치들(46)의 측벽들 상의 부분들(502), 비아 개구부(44)의 하부에 위치하는 부분들(503), 트렌치들(46)의 하부들 상의 부분들(504), 및 비아 개구부(44)의 측벽들 상의 부분들(505)을 포함한다.
도 7을 참조하면, 확산 배리어 층(50)의 재-스퍼터가 실시되고, 확산 배리어 층(50)의 일부 부분들이 스퍼터링으로 제거된다. 각각의 프로세스 단계가 도 14에 도시된 프로세스 흐름의 단계(208)로서 도시되어 있다. 도 6의 단계를 실시하기 위해서 이용되는 것과 동일한 생산 툴을 이용하여, 재-스퍼터가 실시될 수 있을 것이다. 또한, 도 7에 도시된 단계가 도 6에 도시된 단계와 인-시추로(in-situ; 동일한 현장에서) 실시될 수 있을 것이고, 이때 그 단계들 사이에는 진공 파괴가 없을 수 있을 것이다. 본원 개시 내용의 일부 실시예들에 따라서, 확산 배리어 층(50)의 퇴적으로부터 확산 배리어 층(50)의 재-스퍼터로의 천이는 프로세스 조건들을 조정하는 것에 의해서 달성된다. 예를 들어, 확산 배리어 층(50)의 퇴적에서 이용되는 DC 및 RF 파워를 다른 값들로 조정하는 것에 의해서, 확산 배리어 층(50)의 퇴적으로부터 확산 배리어 층(50)의 재-스퍼터로의 천이가 달성될 수 있을 것이다.
일부 실시예들에서, 확산 배리어 층(50)의 퇴적에서 이용되는 DC 전원의 전력을 턴 오프하거나 감소시키는 것, 그리고 RF 전원의 전력을 턴온(확산 배리어 층(50)의 퇴적에서 턴 온되지 않은 경우)하거나 증가시키는 것에 의해서, 확산 배리어 층(50)의 재-스퍼터가 실시된다. 또한, 재-스퍼터링 효과를 향상시키기 위해서, 아르곤과 같은 스퍼터링 가스들의 유량 및/또는 부분 압력이 증가될 수 있을 것이다. 결과적으로, 재-스퍼터 효과가 향상된다. 금속 이온들(예를 들어, 티타늄 또는 탄탈륨(Ta+)) 또는 전하들이 없는 원자들(예를 들어, 티타늄 또는 탄탈륨(Ta0))이 확산 배리어 층(50)으로부터 스퍼터로 제거된다.
도 7의 결과적인 구조물에서, 확산 배리어 층(50)의 측벽 부분들(502)의 두께(T1)가 약 5 nm 보다 클 수 있는 큰 값을 가지고, 그리고 약 5 nm 내지 약 10 nm 범위 이내일 수 있을 것이다. 확산 배리어 층(50)의 두꺼운 측벽 부분들의 유리한 특징들을 다음 문단들에서 설명하였다.
재-스퍼터의 결과로서, 확산 배리어 층(50)의 하위 부분(503)(도 6)이, 도 7에 도시된 바와 같이, 나머지 비아 개구부(44)의 하부로부터 제거된다. 재-스퍼터된 이온들이 상부 부분들(501) 및 측벽 부분들(502) 상에 퇴적될 수 있을 것이고, 이러한 부분들의 두께 증가를 유도할 수 있을 것이다. 한편으로, 트렌치들(46)의 하부에서의 확산 배리어 층(50)의 부분들(504)이 또한 재-스퍼터된다. 그러나, 이온들이 부분들(504)로부터 재-스퍼터로 제거되는 시간에, 재-스퍼터된 이온들이 또한 부분들(504) 상으로 동시적으로 퇴적된다. 따라서, 확산 배리어 층(50)의 부분들(504)이 재-스퍼터 이후에 남게 된다.
본 개시 내용의 일부 실시예들에 따라서, 확산 배리어 층(50)이 비아 개구부(44)의 하부로부터 제거되도록, 그러나 트렌치들(46)의 하부로부터는 제거되지 않도록 보장하기 위해서, 비아 개구부(44)의 하부 표면(44A)이 각각의 트렌치의 하부 표면(46A) 보다 낮다. 결과적인 구조물에서, 확산 배리어 층(50)의 하부 단부들(bottom ends)(50A)이 비아(48)의 상부 표면으로 연장한다. 그에 따라, 도 4에 도시된 바와 같은 원래의 비아 개구부의 하위 부분이 확산 배리어 층(50)으로 충진되지 않는다.
도 8은 전도성 재료(52)를 잔류하는 비아 개구부(44) 및 트렌치들(46)(도 7) 내로 충진하는 것, 그에 따라 비아(54) 및 전도성 라인들(56)을 형성하는 것을 도시한다. 각각의 프로세스 단계는 도 14에 도시된 프로세스 흐름의 단계(210)로서 도시되어 있다. 전도성 재료(52)가 구리, 은, 금, 텅스텐, 알루미늄, 또는 그 합금들과 같은 금속 또는 금속 합금을 포함하는 금속 재료일 수 있을 것이다. 일부 실시예들에서, 비아(54) 및 전도성 라인들(56)의 형성은 구리 또는 구리 합금을 포함할 수 있는 얇은 시드 층(미도시)을 퇴적하는 단계 및, 예를 들어, ECP 또는 무전해 도금을 이용하여 비아 개구부(44) 및 트렌치들(46)(도 7)의 나머지를 충진하는 단계를 포함한다. 퇴적 방법이 또한 고려될 수 있을 것이다. 전도성 재료(52)의 상부 표면이 IMD 층(42)의 상부 표면과 평평하도록 또는 실질적으로 평평하도록, 과다한 전도성 재료(52) 및 확산 배리어 층(50)을 제거하기 위해서 CMP가 실시될 수 있을 것이다.
비아(54)는 하위 부분(48)(또한, 54B로서 지칭된다) 및 상위 부분(54A)을 포함한다. 상위 부분(54A)은 전도성 재료(52)의 부분 및 상기 전도성 재료(52)를 둘러싸는 확산 배리어 층(50)의 부분을 포함하고, 상기 확산 배리어 층(50)은 이격되고(spaces apart), 그리고 상기 전도성 재료(52) 및 IMD 층(42)과 접촉한다. 하위 부분(54B)은 확산 배리어 층(50)을 포함하지 않는다. 일부 실시예들에서, 하위 부분(54B) 및 상위 부분(54A)이 동일한 재료(예를 들어, 동일한 원소들 및 동일한 원소들의 백분율)로 형성되고, 그에 따라 하위 부분(54B) 및 상위 부분(54A)이 구분가능한 계면을 가지지 않는다. 확산 배리어 층(50)의 하부 단부들(50A)이 하위 부분(54B)의 상부 표면과 평평하거나 실질적으로 평평하다. 대안적인 실시예들에서, 하위 부분(54B) 및 상위 부분(54A)이 상이한 금속들과 같은 상이한 재료들로 형성되고, 그에 따라 하위 부분(54B)과 상위 부분(54A) 사이에는 구분가능한 계면이 존재한다.
전도성 라인들(56)(56A, 56B, 및 56C)의 각각은 확산 배리어 층(50), 및 상기 확산 배리어 층(50)의 하위 부분 위의 그리고 확산 배리어 층(50)의 측벽 부분들에 의해서 둘러싸인 전도성 재료(52)를 포함한다.
도 9 내지 11은 2개의 이웃하는 전도성 라인들(56B 및 56C) 사이의 개구부의 형성에서의 중간 스테이지들을 도시한다. 각각의 프로세스 단계들은 도 14에 도시된 프로세스 흐름의 단계(212)로서 도시되어 있다. 도 9를 참조하면, 에칭 정지 층(57)이 형성된다. 에칭 정지 층(57)이 실리콘 탄화물, 실리콘 질화물, 실리콘 산질화물, 또는 실리콘 탄-질화물 등을 포함할 수 있을 것이다. 다음에, 마스크 층(64)이 웨이퍼(100) 위에 도포되고 패터닝된다. 일부 실시예들에 따라서, 마스크 층(64)이 3중(tri)-층을 포함하고, 상기 3중-층은 하부 층(58), 하부 층(58) 위의 중간 층(58), 및 중간 층(60) 위의 상부 층(62)을 포함한다. 대안적인 실시예들에서, 마스크 층(64)이 단일-층 포토 레지스트 또는 이중-층이다. 일부 실시예들에서, 하부 층(58) 및 상부 층(62)은, 유기 재료들을 포함하는 포토 레지스트들로 형성된다. 하부 층(58)은 예를 들어, 약 1,000 Å 내지 약 2,000 Å의 두께를 가질 수 있을 것이다. 중간 층(60)이 무기 재료를 포함할 수 있을 것이고, 그러한 무기 재료는 질화물(예를 들어, 실리콘 질화물), 산질화물(예를 들어, 실리콘 산질화물), 또는 산화물(예를 들어, 실리콘 산화물) 등일 수 있을 것이다. 중간 층(60)은 또한 실리콘 및 유기 재료의 혼합물을 포함할 수 있을 것이다. 중간 층(60)은, 예를 들어, 약 300 Å 내지 약 400 Å의 두께를 가질 수 있을 것이다. 상부 층(62)은, 예를 들어, 약 500 Å 내지 약 700 Å의 두께를 가질 수 있을 것이다. 중간 층(60)은 상부 층(62) 및 하부 층(58)에 대비한 큰 에칭 선택비를 가지고, 그에 따라 상부 층(62)이 중간 층(60)의 패터닝을 위한 에칭 마스크로서 이용될 수 있을 것이고, 그리고 중간 층(60)이 하부 층(58)의 패터닝을 위한 에칭 마스크로서 이용될 수 있을 것이다.
상부 층(62) 내의 패턴이 아래의 중간 층(60) 및 하부 층(58)으로 전사되고, 상기 중간 층(60) 및 하부 층(58)은 층(57) 및 IMD 층(42)을 에칭하기 위해서 이용된다. 결과적인 구조물이 도 10에 도시되어 있고, 여기에서 도 9의 상부 층(62)은 소비되었다. 개구부(66)가, 서로로부터 근접하게 위치된 이웃하는 전도성 라인들(56B 및 56C) 사이에 형성된다. IMD 층(42)을 에칭하기 위한 에칭제는 큰 에칭 선택비를 가지도록 선택되고, 그에 따라 IMD 층(42)의 에칭에서, 전도성 라인들(56B 및 56C)에 대한 손상이 최소화된다. 일부 실시예들에서, 개구부(66)는 전도성 라인들(56B 및 56C)의 하부 표면들과 평평하거나 실질적으로 평평한 하부를 가질 수 있을 것이다. 대안적인 실시예들에서, 개구부(66)의 하부가 전도성 라인들(56B 및 56C)의 하부 표면들 보다 높거나 낮다.
비록 큰 에칭 선택비가 존재하지만, 개구부(66)에 노출된 확산 배리어 층(50)의 측벽 부분들이 여전히 손상될 수 있을 것이다. 예를 들어, 확산 배리어 층(50)의 두께(T2)가 원래의 두께(T1)로부터 감소될 수 있을 것이다. 개구부(66)에 노출된 확산 배리어 층(50)의 측벽 부분들은, 확산을 방지하기 위한 기능을 위해서, 개구부(66)의 형성 후에 잔류할 필요가 있다. 따라서, 두께(T1)가 충분하여야 할 필요가 있고, 예를 들어 약 5 nm 보다 두꺼울 필요가 있고, 그에 따라 확산 배리어 층(50)의 손상된 부분들의 결과적인 두께(T2)가 0 nm 보다 두껍거나, 효과적으로 약 0.5 nm 보다 두껍다.
이어서, 나머지 마스크 층(64)이 제거되고, 결과적인 구조물이 도 11에 도시되어 있다. 다음에, 도 12에 도시된 바와 같이, 유전체 재료/층(67) 및 에어 갭(68)이 형성된다. 각각의 프로세스 단계가 도 14에 도시된 프로세스 흐름에서 단계(214)로서 도시되어 있다. 일부 실시예들에 따라서, 유전체 재료(67)가 저-k 유전체 재료이고, 그러한 유전체 재료는 IMD 층(42)의 동일한 후보 재료들의 그룹으로부터 선택될 수 있을 것이다. 유전체 재료(67) 및 IMD 층(42)이 또한 상이한 유전체 재료들로 형성될 수 있을 것이다. 전도성 라인들(56B 및 56C)은 서로로부터 근접하게 위치되고, 그에 따라 개구부(66)(도 11)의 종횡비가 크다. 따라서, 유전체 층(67)의 형성 이후에, 에어 갭(68)이 전도성 라인들(56B 및 56C) 사이에 형성된다. 에어 갭(68)의 형성을 돕기 위해서, 화학 기상 증착(CVD)과 같은 등각적인(conformal) 퇴적 방법을 이용하여, 유전체 재료(67)의 형성이 실시될 수 있을 것이다. 에어 갭(68)의 유전 상수(k 값)가 1.0과 같으며, 그에 따라 에어 갭(68)의 형성은 전도성 라인들(56B 및 56C) 사이의 기생 커패시턴스를 감소시키는데 도움이 된다.
또한, 유전체 층(67)은 에칭 정지 층(57) 위의 부분들을 포함한다. 유전체 층(67)이 또한 다른 IMD 층이 될 수 있을 것이다. 도 13에 도시된 바와 같이 전도성/금속 라인들(72) 및 비아(76)(확산 배리어 층(74) 및 전도성 재료(80)를 포함한다)가 전도성 라인들(56) 위에 형성되고 그 전도성 라인들에 대해서 전기적으로 커플링된다. 각각의 프로세스 단계가 도 14에 도시된 프로세스 흐름에서 단계(216)로서 도시되어 있다. 일부 실시예들에서, 금속 라인들(72) 및 비아(76)의 형성은 각각 전도성 라인들(56) 및 비아(54)의 형성과 유사하고, 그에 따라 금속 라인들(72) 및 비아(76)의 형성에 관한 상세 내용을 여기에서 반복하지 않는다. 일부 실시예들에서, 비아(76)가 또한 비아(54)의 하위 부분(54B) 및 상위 부분(54A)의 형성과 유사하게 별도로 형성된 하위 부분 및 상위 부분을 포함한다. 대안적인 실시예들에서, 상부 금속 층들이 하부 금속 층들 보다 금속 라인들 사이에서 보다 큰 간격들을 가지기 때문에, 상부 금속 층들 내의 금속 라인들 사이의 기생 커패시턴스가 작다. 따라서, 상부 금속 층들 내의 금속 라인들 사이에서 에어 갭들을 형성하기 위한 분리된 프로세스가 존재하지 않을 것이다. 따라서, 금속 라인들(72) 및 비아(76)의 부분들인 확산 배리어 층(74)이 비아(76) 내에서 금속 재료(80) 아래에서 연장될 수 있다. 이러한 실시예들에서, 비아(76)는 금속 라인들(72)과 동일한 프로세스에서 형성될 것이고, 비아(76)의 상위 부분 및 하위 부분이 동일한 프로세스 단계에서 형성될 것이다.
도 13에 또한 도시된 바와 같이, 유전체 배리어 층(78)이 형성되어 비아(54)의 하위 부분(54B)을 둘러싼다. 유전체 배리어 층(78)은 자가-정렬형(self-aligned) 프로세스에서 형성된다. 예를 들어, 유전체 층(67), 금속 라인들(72), 및 비아(76)의 형성이 열적 프로세스들을 포함할 수 있을 것이다. 필요한 경우에, 열적 어닐링과 같은 부가적인 열적 프로세스가 분리적으로 실시될 수 있을 것이다. 열적 프로세스는 비아(54)의 하위 부분(54B) 내의 부가적인 원소들을 초래하고, 그러한 원소들은 IMD 층(42)과의 경계까지 확산하고 IMD 층(42) 내의 원소들과 함께 산화물들을 형성한다. 예를 들어, Mn, Ti, 및/또는 Mg와 같은 첨가 원소들이 IMD 층(42) 내의 산소와 함께 산화물들을 형성할 수 있을 것이다. 따라서, 유전체 배리어 층(78)이 MnOx, TiOy, MgOz, 또는 그 조합들을 포함할 수 있을 것이고, 여기에서 x, y, 및 z 는 산소의 상대적인 원자%를 나타낸다. 유전체 배리어 층(78)은 탄소와 같은 IMD 층(42) 내의 다른 원소들을 포함하거나 포함하지 않을 수 있을 것이다. 유전체 배리어 층(78)이 약 0.5 nm 내지 약 2 nm 범위의 두께(T3)를 가질 수 있을 것이다.
유전체 배리어 층(78)은, (예를 들어) IMD 층(42) 내의 산소의 존재로 인해서, 하부 비아 부분(54B)과 IMD 층(42) 사이의 계면에 대해서 자가-정렬된다. 다른 한편으로, 하부 비아 부분(54B)과 캡(38) 또는 금속 라인(32)과 같은 아래의 전도성 피쳐 사이에서, 유전체 배리어 층(78)이 형성되지 않는다. 또한, 유전체 배리어 층(78)은 상부 비아 부분(54A) 주위에 형성되지 않는다.
본 개시 내용의 실시예들이 일부 유리한 특징들을 가진다. 에어 갭들이 금속 라인들 사이에 형성되어 기생 커패시턴스를 감소시킨다. 그러나, 도 11에 도시된 에칭 단계에서와 같이, 에어 갭들을 형성하기 위한 프로세스가 확산 배리어 층의 손상을 초래할 수 있을 것이고, 그에 따라 금속 라인들 내의 구리가 IMD 층들 내로 확산하는 것을 방지하는 기능을 손상시킬 수 있을 것이다. 이러한 문제를 해결하기 위한 통상적인 방식은, 손상된 확산 배리어 층들이 여전히 충분한 두께를 가지도록 확산 배리어 층들의 두께를 증가시키는 것이다. 그러나, 확산 배리어 층들이 낮은 전기 전도도를 가지고, 비아 하부들에서의 확산 배리어의 부분들(두께가 증가됨)이 비아들과 아래의 전도성 라인들 사이의 접촉 저항을 증가시킨다. 그에 따라, 결과적인 인터커넥트 구조물의 RC 지연(delay)이 바람직하지 못하게 증가된다. 본 개시 내용의 실시예들은 비아 하부에 형성된 확산 배리어 층을 가지지 않는다. 결과적으로, 확산 배리어 층의 두께가 상당히 증가되어, 손상된 확산 배리어 층들이 여전히 충분한 두께를 가지도록 보장할 수 있을 것이다.
상기 내용은, 당업자가 본 개시 내용의 양태들을 보다 잘 이해할 수 있도록, 몇몇 실시예들의 특징들을 개략적으로 설명한다. 당업자는, 여기에서 도입된 실시예들의 동일한 목적들을 실시하기 위해서 및/또는 동일한 장점들을 달성하기 위해서, 다른 프로세스들 및 구조물들을 디자인 또는 수정하기 위한 기본으로서 본원 개시 내용을 용이하게 이해할 수 있다는 것을 이해할 수 있을 것이다. 당업자는 또한, 그러한 균등한 구성들이 본원 개시 내용의 사상 및 범위로부터 벗어나는 것이 아니고, 그러한 구성이, 본원 개시 내용의 사상 및 범위로부터 벗어나지 않고도, 여러 가지 변화들, 치환들, 및 변경들을 만들 수 있다는 것을 이해하여야 할 것이다.

Claims (10)

  1. 집적 회로 구조물에 있어서,
    제 1 전도성 라인;
    상기 제 1 전도성 라인 위의 유전체 층;
    상기 유전체 층 내의 확산 배리어 층;
    상기 유전체 층 내의 제 2 전도성 라인; 및
    상기 제 2 전도성 라인의 하부 단부(end)와 상기 제 1 전도성 라인의 상부 단부(end) 사이에 위치한 비아
    를 포함하고,
    상기 비아는 상기 제 2 전도성 라인을 상기 제 1 전도성 라인에 전기적으로 커플링시키며, 상기 비아의 하위 부분에는 상기 확산 배리어 층이 없으며,
    상기 확산 배리어 층은,
    제 1 수직 부분;
    일 단부가 상기 제 1 수직 부분에 연결된 것인 수평 부분; 및
    상기 수평 부분의 반대 단부에 연결된 제 2 수직 부분을 포함하는 것인 집적 회로 구조물.
  2. 제 1 항에 있어서,
    상기 비아의 상기 하위 부분을 둘러싸는 유전체 배리어 층을 더 포함하는 집적 회로 구조물.
  3. 제 2 항에 있어서,
    상기 유전체 배리어 층의 상부 단부는, 상기 확산 배리어 층의 상기 제 2 수직 부분의 하부 단부에 결합되는 것인 집적 회로 구조물.
  4. 제 2 항에 있어서,
    상기 유전체 배리어 층은, 금속 산화물을 포함하는 것인 집적 회로 구조물.
  5. 집적 회로 구조물에 있어서,
    제 1 전도성 라인;
    상기 제 1 전도성 라인 위의 유전체 층;
    상기 유전체 층 내의 확산 배리어 층;
    상기 유전체 층 내의 제 2 전도성 라인; 및
    상기 제 2 전도성 라인의 하부 단부(end)와 상기 제 1 전도성 라인의 상부 단부(end) 사이에 위치한 비아
    를 포함하고,
    상기 비아는 상기 제 2 전도성 라인을 상기 제 1 전도성 라인에 전기적으로 커플링시키며, 상기 비아의 하위 부분에는 상기 확산 배리어 층이 없으며,
    상기 비아의 상위 부분은 상기 확산 배리어 층의 일부분에 의해 둘러싸인 것인 집적 회로 구조물.
  6. 제 5 항에 있어서,
    상기 비아의 하위 부분 및 상기 비아의 상위 부분은 상이한 재료들을 포함하는 것인 집적 회로 구조물.
  7. 집적 회로 구조물에 있어서,
    제 1 전도성 라인;
    상기 제 1 전도성 라인 위의 유전체 층;
    상기 유전체 층 내의 확산 배리어 층;
    상기 유전체 층 내의 제 2 전도성 라인; 및
    상기 제 2 전도성 라인의 하부 단부(end)와 상기 제 1 전도성 라인의 상부 단부(end) 사이에 위치한 비아
    를 포함하고,
    상기 비아는 상기 제 2 전도성 라인을 상기 제 1 전도성 라인에 전기적으로 커플링시키며, 상기 비아의 하위 부분에는 상기 확산 배리어 층이 없으며,
    상기 비아의 측벽들을 따라서는 전도성 배리어 층이 형성되지 않는 것인 집적 회로 구조물.
  8. 집적 회로 구조물에 있어서,
    제 1 전도성 라인;
    상기 제 1 전도성 라인 위의 유전체 층;
    상기 유전체 층 내의 제 2 전도성 라인; 및
    상기 제 2 전도성 라인 아래에 배치되고 상기 제 2 전도성 라인을 상기 제 1 전도성 라인에 전기적으로 커플링시키는 비아로서, 상기 비아는,
    상위 부분으로서,
    전도성 재료, 및
    상기 전도성 재료를 둘러싸는 확산 배리어 층
    을 포함하는 것인 상기 상위 부분; 및
    상기 상위 부분 아래에 배치되는 하위 부분
    을 포함하는 것인 상기 비아; 및
    상기 비아의 하위 부분을 둘러싸는 유전체 배리어 층을 포함하는 집적 회로 구조물.
  9. 제 8 항에 있어서,
    상기 유전체 배리어 층은, 상기 비아의 하위 부분과 상기 유전체 층 사이에 위치되고 상기 비아의 하위 부분 및 상기 유전체 층과 접촉하며,
    상기 확산 배리어 층은, 상기 전도성 재료와 상기 유전체 층 사이에 위치되고 상기 전도성 재료 및 상기 유전체 층과 접촉하는 것인 집적 회로 구조물.
  10. 집적 회로 구조물을 제조하는 방법에 있어서,
    제 1 전도성 라인 위에 유전체 층을 형성하는 단계;
    상기 유전체 층 내에 트렌치 및 비아 개구부를 형성하는 단계로서, 상기 제 1 전도성 라인은, 상기 비아 개구부에 대해서 노출되는 것인 상기 트렌치 및 비아 개구부를 형성하는 단계;
    비아의 하위 부분을 형성하기 위하여 제 1 전도성 재료로 상기 비아 개구부의 하위 부분을 충진하는(filling) 단계;
    상기 비아 개구부의 상기 하위 부분이 형성된 후에, 상기 트렌치의 하부 및 측벽들에 확산 배리어 층을 형성하는 단계; 및
    상기 확산 배리어 층을 형성한 후에, 상기 비아의 상위 부분을 형성하기 위하여 상기 비아 개구부의 상위 부분을 제 2 전도성 재료로 충진하는 단계를 포함하는 집적 회로 구조물 제조방법.
KR1020140192331A 2014-10-24 2014-12-29 집적회로 구조물 및 그 제조방법 KR101757520B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/523,256 US9659856B2 (en) 2014-10-24 2014-10-24 Two step metallization formation
US14/523,256 2014-10-24

Publications (2)

Publication Number Publication Date
KR20160048616A KR20160048616A (ko) 2016-05-04
KR101757520B1 true KR101757520B1 (ko) 2017-07-26

Family

ID=55698234

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020140192331A KR101757520B1 (ko) 2014-10-24 2014-12-29 집적회로 구조물 및 그 제조방법

Country Status (4)

Country Link
US (2) US9659856B2 (ko)
KR (1) KR101757520B1 (ko)
DE (1) DE102014115934B4 (ko)
TW (1) TWI587450B (ko)

Families Citing this family (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9754819B2 (en) * 2015-12-22 2017-09-05 International Business Machines Corporation Interlevel airgap dielectric
US9653348B1 (en) 2015-12-30 2017-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
KR102460075B1 (ko) 2016-01-27 2022-10-31 삼성전자주식회사 반도체 장치 및 반도체 장치의 제조 방법
US20170365504A1 (en) * 2016-06-20 2017-12-21 Globalfoundries Inc. Forming air gap
US9899256B2 (en) * 2016-06-29 2018-02-20 International Business Machines Corporation Self-aligned airgaps with conductive lines and vias
US9768063B1 (en) * 2016-06-30 2017-09-19 Lam Research Corporation Dual damascene fill
WO2018037667A1 (ja) 2016-08-25 2018-03-01 ソニーセミコンダクタソリューションズ株式会社 半導体装置、撮像装置、および半導体装置の製造方法
KR102593707B1 (ko) * 2016-10-05 2023-10-25 삼성전자주식회사 반도체 장치
JP6441989B2 (ja) * 2017-04-27 2018-12-19 株式会社Ｋｏｋｕｓａｉ Ｅｌｅｃｔｒｉｃ 半導体装置の製造方法、基板処理装置、プログラムおよび記録媒体
US10627720B2 (en) * 2017-08-18 2020-04-21 Globalfoundries Inc. Overlay mark structures
US10777452B2 (en) 2017-09-14 2020-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnection structure having top and bottom vias with a barrier layer therebetween and a dielectric spacer at the bottom via
CN109545735B (zh) * 2017-09-22 2022-01-28 蓝枪半导体有限责任公司 金属内连线结构及其制作方法
EP3732714A4 (en) * 2017-12-30 2021-08-18 INTEL Corporation STRUCTURES WITH TWO PASSES WITHOUT MISALIGNMENT USING A PHOTOGRAPHIC DIELECTRIC STRUCTURE FILM AND TRANSPARENT SUBSTRATE WITH ELECTRIC PLATING
US10505111B1 (en) * 2018-07-20 2019-12-10 International Business Machines Corporation Confined phase change memory with double air gap
US11133247B2 (en) * 2018-09-28 2021-09-28 Taiwan Semiconductor Manufacturing Company, Ltd. Vias with metal caps for underlying conductive lines
DE102019120795A1 (de) * 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Co., Ltd. Durchkontaktierungen mit metallkappen für darunter liegende leitfähige leitungen
US10699945B2 (en) * 2018-10-04 2020-06-30 International Business Machines Corporation Back end of line integration for interconnects
US11222843B2 (en) * 2019-09-16 2022-01-11 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method for forming the same
US11227833B2 (en) * 2019-09-16 2022-01-18 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure and method for forming the same
CN114930518A (zh) * 2019-11-21 2022-08-19 朗姆研究公司 具有选择性电镀通孔填料的互连结构
US11276571B2 (en) * 2019-12-26 2022-03-15 Taiwan Semiconductor Manufacturing Co., Ltd. Method of breaking through etch stop layer
US11658064B2 (en) * 2020-09-29 2023-05-23 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structure with dielectric cap layer and etch stop layer stack
US20220108917A1 (en) * 2020-10-06 2022-04-07 Applied Materials, Inc. Low resistance and high reliability metallization module
US11929314B2 (en) * 2021-03-12 2024-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structures including a fin structure and a metal cap

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007027436A (ja) 2005-07-15 2007-02-01 Toshiba Corp 半導体装置およびその製造方法
US20090206485A1 (en) * 2006-03-01 2009-08-20 International Business Machines Corporation Novel structure and method for metal integration
JP2009302501A (ja) * 2008-06-16 2009-12-24 Internatl Business Mach Corp <Ibm> 相互接続構造体およびその形成方法（エレクトロマイグレーション耐性強化のための相互接続構造体）

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3250518B2 (ja) 1998-04-15 2002-01-28 日本電気株式会社 半導体装置及びその製造方法
US6977224B2 (en) 2000-12-28 2005-12-20 Intel Corporation Method of electroless introduction of interconnect structures
US20030087514A1 (en) * 2001-11-02 2003-05-08 Tang Sanh Dang Hard mask damascene process used to form a semiconductor device
US7304388B2 (en) 2003-06-26 2007-12-04 Intel Corporation Method and apparatus for an improved air gap interconnect structure
US7122462B2 (en) * 2003-11-21 2006-10-17 International Business Machines Corporation Back end interconnect with a shaped interface
JP2006032864A (ja) * 2004-07-21 2006-02-02 Sony Corp 多層配線構造と多層配線構造を有する半導体装置とこれらの製造方法
US7285474B2 (en) * 2004-09-16 2007-10-23 International Business Machines Corporation Air-gap insulated interconnections
JP2006128543A (ja) * 2004-11-01 2006-05-18 Nec Electronics Corp 電子デバイスの製造方法
US7071099B1 (en) * 2005-05-19 2006-07-04 International Business Machines Corporation Forming of local and global wiring for semiconductor product
JP4589835B2 (ja) * 2005-07-13 2010-12-01 富士通セミコンダクター株式会社 半導体装置の製造方法及び半導体装置
US20070202689A1 (en) * 2006-02-27 2007-08-30 Samsung Electronics Co., Ltd. Methods of forming copper vias with argon sputtering etching in dual damascene processes
US7800228B2 (en) 2006-05-17 2010-09-21 International Business Machines Corporation Reliable via contact interconnect structure
US7868455B2 (en) * 2007-11-01 2011-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Solving via-misalignment issues in interconnect structures having air-gaps
US8232196B2 (en) * 2009-10-29 2012-07-31 International Business Machines Corporation Interconnect structure having a via with a via gouging feature and dielectric liner sidewalls for BEOL integration
US8252680B2 (en) * 2010-09-24 2012-08-28 Intel Corporation Methods and architectures for bottomless interconnect vias
KR20130053338A (ko) * 2011-11-15 2013-05-23 삼성전자주식회사 Ｔｓｖ 구조를 구비한 집적회로 소자
US9514983B2 (en) 2012-12-28 2016-12-06 Intel Corporation Cobalt based interconnects and methods of fabrication thereof
TWI571988B (zh) 2013-01-22 2017-02-21 聯華電子股份有限公司 具有矽貫穿電極的晶片以及其形成方法
US9252049B2 (en) 2013-03-06 2016-02-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming interconnect structure that avoids via recess

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007027436A (ja) 2005-07-15 2007-02-01 Toshiba Corp 半導体装置およびその製造方法
US20090206485A1 (en) * 2006-03-01 2009-08-20 International Business Machines Corporation Novel structure and method for metal integration
JP2009302501A (ja) * 2008-06-16 2009-12-24 Internatl Business Mach Corp <Ibm> 相互接続構造体およびその形成方法（エレクトロマイグレーション耐性強化のための相互接続構造体）

Also Published As

Publication number Publication date
DE102014115934A1 (de) 2016-04-28
US20160118335A1 (en) 2016-04-28
DE102014115934B4 (de) 2020-07-02
US9659856B2 (en) 2017-05-23
TWI587450B (zh) 2017-06-11
KR20160048616A (ko) 2016-05-04
US9941199B2 (en) 2018-04-10
US20170256488A1 (en) 2017-09-07
TW201616608A (zh) 2016-05-01

Similar Documents

Publication Publication Date Title
KR101757520B1 (ko) 집적회로 구조물 및 그 제조방법
US20220173042A1 (en) Interconnect Structure with Vias Extending Through Multiple Dielectric Layers
US9704806B2 (en) Additional etching to increase via contact area
US10483161B2 (en) Multi-barrier deposition for air gap formation
KR101697827B1 (ko) 복합 접촉 플러그 구조 및 그 제조 방법
US8951911B2 (en) Process for damascene structure with reduced low-k damage
US11482493B2 (en) Methods for reducing dual damascene distortion
US11594419B2 (en) Reduction of line wiggling
US10090167B2 (en) Semiconductor device and method of forming same
US8980745B1 (en) Interconnect structures and methods of forming same
US9431292B1 (en) Alternate dual damascene method for forming interconnects
US10453794B2 (en) Interconnect structure for semiconductor devices

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant