KR101812878B1 - 듀얼 다마신 왜곡을 감소시키기 위한 방법 - Google Patents

듀얼 다마신 왜곡을 감소시키기 위한 방법 Download PDF

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Abstract

집적 회로 구조체는 제1 k 값을 갖는 제1 로우 k 유전체 층 및 제1 k 값보다 낮은 제2 k 값을 갖는 제2 로우 k 유전체 층을 포함한다. 제2 로우 k 유전체 층은 제1 로우 k 유전체 층의 위에 놓인다. 듀얼 다마신 구조체는 제1 로우 k 유전체 층 내에 부분을 가진 비아 및 비아 위에 있고 비아에 결합되는 메탈 라인을 포함한다. 메탈 라인은 제2 로우 k 유전체 층 내의 부분을 포함한다.

Description

듀얼 다마신 왜곡을 감소시키기 위한 방법{METHODS FOR REDUCING DUAL DAMASCENE DISTORTION}
트랜지스터와 같은 집적 회로 디바이스는 반도체 웨이퍼 상에 형성된다. 기능 회로를 형성하기 위해, 디바이스는 메탈 라인 및 비아를 통해 상호접속되고, 메탈 라인 및 비아는 백-엔드-오브-라인(back-end-of-line) 프로세스로 형성된다. 메탈 라인 및 비아의 기생 용량을 감소시키기 위해, 메탈 라인 및 비아는 로우 k 유전체 층 내에 형성된다.
로우 k 유전체 층 내의 메탈 라인 및 비아의 형성에서, 트렌치 및 비아 개구를 형성하기 위해, 로우 k 유전체 층이 우선 에칭된다. 로우 k 유전체 층의 에칭은 로우 k 유전체 물질 위에 패터닝된 하드 마스크를 형성하는 단계 및 트렌치를 형성하기 위해 에칭 마스크로서 패터닝된 하드 마스크를 사용하는 단계를 포함할 수 있다. 또한, 실질적으로 트렌치에 정렬되도록(aligned) 비아 개구가 형성된다. 이어서, 트렌치 및 비아 개구는 구리를 포함할 수 있는 금속 물질로 충전된다. 이어서, 로우 k 유전체 층 위의 금속 물질의 초과 부분을 제거하기 위해, CMP(Chemical Mechanical Polish)가 수행된다. 금속 물질의 나머지 부분은 메탈 라인 및 비아이다.
종래의 비아는 특히 메탈 라인 및 비아의 폭이 매우 작으면 왜곡을 겪을 수 있다. 예컨대, 비아의 위에 놓인 메탈 라인을 결합하는(join) 경우보다 약간 낮은 비아의 상부 부분은, 개별 비아의 위에 놓인 부분 및 아래에 놓인 부분의 양자보다 좁은 부분인 결함(kink)을 겪을 수 있다.
본 발명의 양상은 첨부 도면을 참조하여 이하의 상세한 설명으로부터 가장 잘 이해된다. 이 산업에서의 표준 관행(standard practice)에 따라 다양한 피처(feature)들은 비례적으로 도시되어 있지 않다는 것을 언급한다. 실제로, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가 또는 감소될 수 있다.
도 1 내지 도 11은 일부 실시형태에 따른 상호접속 구조체의 형성에서의 중간 스테이지의 단면도를 나타낸다.
도 12는 일부 실시형태에 따른 상호접속 구조체를 형성하는 프로세스 흐름을 나타낸다.
도 13은 일부 실시형태에 따른 상호접속 구조체의 아래에 놓인 FinFET을 나타낸다.
이하의 설명은 본 발명의 상이한 피쳐(feature)를 구현하기 위한 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 발명을 간략화하기 위해 콤포넌트 및 어레인지먼트의 특정 실시예가 이하 개시된다. 물론, 이것은 단지 예시이며, 한정을 의도하지 않는다. 예컨대, 이어지는 설명에 있어서 제2 피쳐 상에서 또는 그 위에서의 제1 피쳐의 형성은, 제1 및 제2 피쳐가 형성되어 직접 접촉하는 실시형태를 포함할 수 있고, 제1 및 제2 피쳐가 직접 접촉하지 않도록 제1 및 제2 피쳐 사이에 추가 피쳐가 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 발명은 다양한 실시예에서 도면부호 및/또는 문자가 반복될 수 있다. 이러한 반복은 간략함 및 명확함을 위한 것이고, 그 자체가 다양한 실시형태 및/또는 논의되는 구성 사이의 관계를 나타내는 것은 아니다.
또한, 여기서 "아래에 놓인", "밑에", "낮은", "위에 놓인", "상부의" 등의 공간 관련 용어는 도면에 예시된 바와 같이, 하나의 엘리먼트 또는 다른 엘리먼트에 대한 피쳐(feature)의 관계를 나타내기 위한 설명의 편의를 위해 사용될 수 있다. 공간 관련 용어는 도면에 도시된 배향(orientation)에 대한 사용 또는 동작에 있어서 디바이스의 상이한 배향을 포함하는 것을 의도하고 있다. 장치는 다르게 배향(90도 회전 또는 다른 배향)될 수 있고, 이에 따라 여기서 사용되는 공간 관련 기술어(descriptor)도 마찬가지로 해석될 수 있다.
다양한 예시적 실시형태에 따른 집적 회로의 상호접속 구조체 및 그 형성 방법이 제공된다. 상호접속 구조체를 형성하는 중간 스테이지가 설명된다. 실시형태의 변형이 논의된다. 다양한 도면과 예시적 실시형태를 통해, 유사한 도면부호가 유사한 엘리먼트를 표기하는데 사용된다.
도 1 내지 도 11은 일부 실시형태에 따른 집적 회로의 상호접속 구조체의 형성에서의 중간 스테이지의 단면도를 나타낸다. 도 1 내지 도 11에 도시된 단계들은 도 12에 도시된 프로세스 흐름(200)으로 개략적으로 도시된다.
도 1은 반도체 기판(20) 및 반도체 기판(20) 위에 형성되는 피처(feature)를 포함하는 웨이퍼(100)를 나타낸다. 본 발명의 일부 실시형태에 따르면, 반도체 기판(20)은 GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, GaInAsP와 같은 III-V족 화합물 반도체, 결정질 실리콘, 결정질 게르마늄, 및 실리콘 게르마늄을 포함한다. 반도체 기판(20)은 SOI(Silicon-On-Insulator) 기판 또는 벌크 실리콘 기판이 될 수도 있다.
본 발명의 일부 실시형태에 따르면, 디바이스 다이를 형성하기 위해 웨이퍼(100)가 사용된다. 이들 실시형태에서, 반도체 기판(20)의 상단 표면 상에 집적 회로 디바이스(22)가 형성된다. 예시적 집적 회로 디바이스(22)는 CMOS(Complementary Metal-Oxide Semiconductor) 트랜지스터, 저항기, 커패시터, 다이오드 등을 포함할 수 있다. 집적 회로 디바이스(22)의 세부사항은 여기에 도시되지 않는다. 대체 실시형태에 따르면, 인터포저(interposer)를 형성하기 위해 웨이퍼(100)가 사용된다. 이들 실시형태에서, 트랜지스터 및 다이오드와 같은 능동 디바이스는 기판(20) 상에 형성되지 않는다. 웨이퍼(100) 내에는 커패시터, 저항기, 인덕터 등의 수동 디바이스가 형성되거나 형성되지 않을 수 있다. 또한, 기판(20)은 웨이퍼(100)가 인터포저 웨이퍼인 실시형태에서의 유전체 기판이 될 수 있다. 또한, 기판(20)의 대향 측 상의 콤포넌트(component)를 상호접속하기 위해, 기판(20)을 관통하는 관통 비아(미도시)가 형성될 수 있다.
ILD(Inter-Layer Dielectric)(24)는 반도체 기판(20) 위에 형성되고, 집적 회로 디바이스(22) 내의 트랜지스터(미도시)의 게이트 스택들 사이의 공간을 충전시킨다. 일부 예시적 실시형태에 따르면, ILD(24)는, PSG(Phospho-Silicate Glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), FSG(fluorine-doped silicate glass), TEOS(Tetraethyl Orthosilicate) 산화물 등을 포함한다. ILD(24)는 스핀 코팅, FCVD(Flowable Chemical Vapor Deposition) 등을 이용하여 형성될 수 있다. 본 발명의 일부 실시형태에 따르면, ILD(24)는 PECVD(Plasma Enhanced Chemical Vapor Deposition), LPCVD(Low Pressure Chemical Vapor Deposition) 등의 퇴적법을 이용하여 형성된다.
또한 도 1에 도시된 바와 같이, 에치 스탑 층(26)은 만약에 있다면 집적 회로 디바이스(22) 및 ILD(24) 위에 형성된다. 에치 스탑 층(26)은 실리콘 탄화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소질화물 등을 포함할 수 있다. 에치 스탑 층(26)은 위에 놓인 유전체 층(30)에 비해 높은 에칭 선택성을 갖는 물질로 형성되고, 이에 따라 에치 스탑 층(26)은 유전체 층(30)의 에칭을 중단하는데 사용될 수 있다.
ILD(24) 내에 콘택트 플러그(28)가 형성되어 집적 회로 디바이스(22)에 전기적으로 접속하는데 사용된다. 예컨대, 콘택트 플러그(28)는 집적 회로 디바이스(22) 내의 트랜지스터(미도시)의 게이트 전극에 접속되는 게이트 콘택트 플러그 및 트랜지스터의 소스/드레인 영역에 전기적으로 접속되는 소스/드레인 콘택트 플러그를 포함할 수 있다. 본 발명의 일부 실시형태에 따르면, 콘택트 플러그(28)는 텅스텐, 알루미늄, 구리, 티타늄, 탄탈룸, 티타늄 질화물, 탄탈룸 질화물, 이들의 합금, 및/또는 이들의 다수의 층들로부터 선택된 물질로 형성된다. 콘택트 플러그(28)의 형성은, 콘택트 개구를 형성하기 위해 ILD(24)를 에칭하는 단계, 콘택트 개구의 전체를 도전성 물질이 충전할 때까지 콘택트 개구에 도전성 물질을 충전하는 단계, 및 ILD(24)의 상단 표면과 콘택트 플러그(28)의 상단 표면을 평평하게 하기 위해 평탄화[CMP(Chemical Mechanical Polish) 등]를 수행하는 단계를 포함할 수 있다.
도 1에 더 도시된 것은 이하에서 때로는 IMD(Inter_Metal Dielectric) 층(30)이라고 하는 유전체 층(30)이다. 본 발명의 일부 실시형태에 따르면, 유전체 층(30)은 약 3.0, 약 2.5보다 낮거나 훨씬 더 낮은 유전 상수(k값)를 갖는 로우-k 유전체 물질로 형성된다. 유전체 층(30)은 Black Diamond(Applied Materials의 등록 상표), 산소 함유 및/또는 카본 함유 로우-k 유전체 물질, HSQ(Hydrogen SilsesQuioxane), MSQ(MethylSilsesQuioxane) 등을 포함할 수 있다.
도전성 라인(32)은 IMD(30) 내에 형성된다. 일부 실시형태에 따르면, 도전성 라인(32)은 확산 장벽 층(34) 및 확산 장벽 층(34) 위의 구리 함유 물질(36)을 포함한다. 확산 장벽 층(34)은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물 등을 포함할 수 있고, 구리 함유 물질(36) 내의 구리가 IMD(30)로 확산되는 것을 방지하는 기능을 갖는다. 이하에서, 도전성 라인(32)을 메탈 라인(32)이라 한다.
본 발명의 일부 실시형태에 따르면, 메탈 캡(metal cap)(38)은 메탈 라인(32) 위에 형성된다. 또한, 메탈 캡(38)은 본 명세서를 통해 메탈 라인(32)의 부분으로서 고려될 수 있다. 일부 실시형태에서, 메탈 캡(38)은 코발트(Co), CoWP, CoB, 텅스텐(W), 탄탈룸(Ta), 니켈(Ni), 몰리브덴(Mo), 티타늄(Ti), 철(Fe), 또는 이들의 합금을 포함한다. 메탈 캡(38)은, 웨이퍼(100)가 도금액 내에 잠기는 동안 ECP(ElectroChemical Plating) 또는 무전해 도금을 이용하여 선택적으로 형성될 수 있다. 본 발명의 대체 실시형태에 따르면, 메탈 캡(38)은 메탈 라인(32) 및 유전체 층(30) 상에 형성되는 블랭킷(blanket)이고, 원하지 않는 부분을 제거하기 위한 에칭 프로세스가 후속된다. 도 1은, 콘택트 플러그(28) 바로 위의 메탈 층인 바닥부 메탈 층 내에 메탈 라인(32)이 있는 것을 나타낸다. 또한, 도시된 메탈 라인(32)은 바닥부 메탈 층 위에 있는 임의의 메탈 층 내의 메탈 라인을 나타낼 수 있다.
도 2 내지 도 9는 본 발명의 일부 실시형태에 따른 듀얼 다마신 프로세스에서의 중단 스테이지의 단면도를 나타낸다. 도 2를 참조하면, 에치 스탑 층(40) 및 로우 k 유전체 층(42, 44, 및 48)이 형성된다. 일부 실시형태에 따르면, 에치 스탑 층(40)은 실리콘 탄화물, 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소질화물 등으로 형성된다. 에치 스탑 층(40)은 메탈 캡(38) 및 유전체 층(30)과 접촉한다.
에치 스탑 층(40) 위에 로우 k 유전체 층(42)이 형성된다. 각 단계는 도 12에 도시된 프로세스 흐름에서 단계 202로서 도시된다. 로우 k 유전체 층(42)은 유전체 층(30)을 형성하기 위한 동일한 후보 물질으로부터 선택된 물질로 형성될 수 있다. 예컨대, 로우 k 유전체 층(42)은 산소 함유 및/또는 탄소 함유 유전체 물질, Black Diamond, HSQ, MSQ 등으로 형성될 수 있다. 일부 예시적 실시형태에 따르면, 로우 k 유전체 층(42)은 SiCO로 형성된다. 로우 k 유전체 층(42)의 예시적 구성요소는, 약 40 퍼센트와 약 50 퍼센트 사이의 산소 원자 비율, 약 10 퍼센트와 약 20 퍼센트 사이의 탄소 원자 비율, 및 약 30 퍼센트와 약 40 퍼센트 사이의 실리콘 원자 비율을 갖는다.
또한, 로우 k 유전체 층(42)은 약 2.8과 약 3.5 사이가 될 수 있는 낮은 유전 상수(로우 k 값)를 가질 수 있다. 로우 k 유전체 층(42)의 두께(T1)는 약 300 Å과 약 450 Å 사이의 범위 내에 있을 수 있다. 본 명세서를 통해 기술된 값은 예시이며, 상이한 값으로 변경될 수 있는 것으로 이해된다.
전이(transition) 로우 k 유전체 층(44)은 로우 k 유전체 층(42)의 상단 표면 위에 형성되고 로우 k 유전체 층(42)의 상단 표면에 접촉한다. 각 단계는 도 12에 도시된 프로세스 흐름에서 단계 204로서 도시된다. 전이(transition) 로우 k 유전체 층(44)은 로우 k 유전체 층(42)의 k 값보다 낮은 k 값을 갖는다. 로우 k 유전체 층(44)의 k 값은, 약 0.1보다 높거나 약 0.2보다 높은 차이(Δk)만큼 로우 k 유전체 층(42)의 k 값보다 낮다. k 값 차이(Δk)는 약 0.1과 약 0.8 사이의 범위 내에 있을 수 있다. 본 발명의 일부 실시형태에 따르면, 로우 k 유전체 층(44)의 k 값은 약 2.6과 약 2.8 사이에 있다.
로우 k 유전체 층(44)은 로우 k 유전체 층(42)을 형성하기 위한 동일한 후보 물질으로부터 선택된 물질로 형성될 수 있다. 예컨대, 로우 k 유전체 층(42)은 산소 함유 및/또는 탄소 함유 유전체 물질, Black Diamond, HSQ, MSQ 등으로 형성될 수 있다. 일부 예시적 실시형태에 따르면, 로우 k 유전체 층(44)은 SiCO로 형성된다. 로우 k 유전체 층(44)의 예시적 구성요소는, 약 40 퍼센트와 약 50 퍼센트 사이의 산소 원자 비율, 약 10 퍼센트와 약 16 퍼센트 사이의 탄소 원자 비율, 및 약 30 퍼센트와 약 40 퍼센트 사이의 실리콘 원자 비율을 갖는다. 본 발명의 일부 실시형태에 따르면, 로우 k 유전체 층(44)의 두께(T2)는 약 30 Å과 약 150Å 사이의 범위 내에 있다.
로우 k 유전체 층(48)은 로우 k 유전체 층(44)의 상단 표면 위에 형성되고 로우 k 유전체 층(42)의 상단 표면에 접촉한다. 각 단계는 도 12에 도시된 프로세스 흐름에서 단계 206로서 도시된다. 전이(transition) 로우 k 유전체 층(48)은 로우 k 유전체 층(44)의 k 값보다 낮은 k 값을 갖는다. 로우 k 유전체 층(48)의 k 값은, 약 0.1보다 높은 차이(Δk')만큼 로우 k 유전체 층(44)의 k 값보다 낮다. k 값 차이(Δk')는 약 0.1과 약 0.3 사이의 범위 내에 있을 수 있다. 본 발명의 일부 실시형태에 따르면, 로우 k 유전체 층(48)의 k 값은 약 2.4와 약 2.6 사이에 있다.
로우 k 유전체 층(48)은 로우 k 유전체 층(44)을 형성하기 위한 동일한 후보 물질으로부터 선택된 물질로 형성될 수 있다. 예컨대, 로우 k 유전체 층(48)은 산소 함유 및/또는 탄소 함유 유전체 물질, Black Diamond, HSQ, MSQ 등으로 형성될 수 있다. 일부 예시적 실시형태에 따르면, 로우 k 유전체 층(48)은 또한 SiCO로 형성된다. 로우 k 유전체 층(48)의 예시적 구성요소는, 약 40 퍼센트와 약 50 퍼센트 사이의 산소 원자 비율, 약 10 퍼센트와 약 15 퍼센트 사이의 탄소 원자 비율, 및 약 35 퍼센트와 약 45 퍼센트 사이의 실리콘 원자 비율을 갖는다. 본 발명의 일부 실시형태에 따르면, 로우 k 유전체 층(48)의 두께(T3)는 약 300 Å과 약 450 Å 사이의 범위 내에 있다.
로우 k 유전체 층(42, 44, 및 48)은 점점 더 낮은 k 값을 갖는다. 또한, 층(42 및 44)은 로우 k 유전체 층(48)보다 높은 k 값을 갖는 층(46)으로서의 조합이라 한다. 또한, 로우 k 유전체 층(44)은 로우 k 유전체 층(42)보다 더 다공성(porous)으로 되고, 로우 k 유전체 층(48)은 로우 k 유전체 층(44)보다 더 다공성으로 되어서, 로우 k 유전체 층(42, 44, 및 48)은 점점 다공성으로 된다. 로우 k 유전체 층(44)은 로우 k 유전체 층(42 및 48)의 k 값 및 밀도 사이의 k 값 및 밀도를 갖고, 로우 k 유전체 층(44)을 전이 층이라 한다. 이하의 단락에서 논의되는 바와 같이, 층(44)이 층(48)보다 더 높은 밀도를 가지므로 비아 내의 왜곡 감소의 효과를 갖는다. [로우 k 유전체 층(48)의 k값과 로우 k 유전체 층(44)의 k값 사이의] k 값 차이(Δk')와 유전체 층(44)의 두께(T2)는 비아 왜곡 감소의 효과에 영향을 미친다. 예컨대, 비아 개구(58)(도 7) 및 각 비아(64)(도 11) 내의 왜곡(82)이 제거될 수 있도록, k 값 차이(Δk')와 두께(T2) 모두가 충분하게 클 필요가 있다. k 값 차이(Δk')와 두께(T2) 중 어느 하나가 너무 작으면, 비아 왜곡 감소의 효과가 희생되거나 사라진다.
일부 예시적 실시형태에 따르면, 로우 k 유전체 층(44)의 전체는 균일하거나 실질적으로 균일한 k 값(예컨대, 약 0.05보다 더 작은 변화를 가짐)을 갖는다. 로우 k 유전체 층(44)과 로우 k 유전체 층(42) 사이의 인터페이스에 k 값의 갑작스런 변동이 있다. 로우 k 유전체 층(44)과 로우 k 유전체 층(48) 사이의 인터페이스에 k 값의 갑작스런 변동이 있다. 대체 실시형태에 따르면, 로우 k 유전체 층(44)은 점차적으로 변하는 값을 갖고, 로우 k 유전체 층(44)의 상부 부분은 각각의 하부 부분보다 점점 낮은 k 값을 갖는다. 또한, 로우 k 유전체 층(44)의 k 값은 몇개의 서브 층-각각의 서브 층은 균일한 k 값을 가짐-을 포함하도록 다단화될(staged) 수 있다. 상부 서브 층은 각각의 낮은 서브 층보다 낮은 k 값을 갖는다. 이들 실시형태에 따르면, 로우 k 유전체 층(44)과 로우 k 유전체 층(42) 사이의 인터페이스에서는 k 값의 갑작스러운 변화가 있거나 없을 수 있다. 로우 k 유전체 층(44)과 로우 k 유전체 층(48) 사이의 인터페이스에서는 k 값의 갑작스러운 변화가 있거나 없을 수 있다. 또한, 로우 k 유전체 층(44)에서의 변화는 연속적일 수 있고, 로우 k 유전체 층(44)에 인접한 부분들 사이의 k 값 및 밀도의 갑작스러운 변화가 없다.
본 발명의 일부 실시형태에 따르면, 각 로우 k 유전체 층(42, 44, 및 48)의 형성은 포로겐(porogen) 함유 유전체 베이스 물질(SiOC) 및 포로겐을 퇴적하는 단계를 포함한다. 로우 k 유전체 층(42, 44, 및 48)의 형성은 동일한 프로세스 챔버에서 수행될 수 있고, 베이스 물질을 형성하기 위한 전구체(precursor)는 서로 유사할 수 있다. 예컨대, 층(42, 44, 및 48)의 형성은 동일한 전구체를 사용할 수 있고, 층(42)을 형성하기 위한 프로세스는, 각 챔버의 진공을 깨뜨리지 않고 전구체의 양을 조정함(adjusting)으로써, 층(44 (및 48))의 형성으로 전이될 수 있다. 층(42, 44, 및 48)은 동일한 엘리먼트(Si, O, 및 C 등)를 가질 수 있고, 엘리먼트의 퍼센티지는 서로 실질적으로 동일(예컨대, 각 값의 5 퍼센트보다 작은 차이를 가짐)할 수 있다. 그러나, 로우 k 유전체 층(44)을 형성할 때 도입되는 포로겐은 로우 k 유전체 층(42)을 형성할 때 도입되는 포로겐보다 많고, 로우 k 유전체 층(48)을 형성할 때 도입되는 포로겐은 로우 k 유전체 층(44)을 형성할 때 도입되는 포로겐보다 더 많다. 전이 층(44) 내에서 연속적으로 변화된 k 값과 다공성을 달성하기 위해, 층(44)의 퇴적의 절차에 따라 전구체가 연속적으로 조정될 수 있다.
층(42, 44, 및 48) 내의 포로겐을 드라이브 아웃(drive out)함으로써, 나머지 로우 k 유전체 층(42, 44, 및 48)은 다공성이 되고 낮은 k 값을 갖는다. 로우 k 유전체 층(42, 44, 및 48) 내의 포로겐은 동일한 열적 커링 프로세스(thermal curing process)에서 드라이브 아웃될 수 있다. 대안으로서, 로우 k 유전체 층(42, 44, 및 48) 각각의 형성 이후에 포로겐의 드라이브 아웃을 위한 커링 프로세스가 후속한다. 얻어진 구조체에서, 가장 높은 다공성을 갖는 층(48) 및 가장 낮은 다공성을 갖는 층(42)과 다공성이 상이한 것을 제외하고, 층(42, 44, 및 48)의 구성요소는 근본적으로 동일할 수 있다.
일부 실시형태에 따르면, 상이한 k 값을 갖는 전이 층(44) 및 로우 k 유전체 층(42)을 형성하는 대신, 단일의 로우 k 유전체 층(46)이 형성되고, 단일의 로우 k 유전체 층(46)은 층(42 및 46)이 형성되는 동일 위치에 형성된다. 로우 k 유전체 층(46)은 균일한 k 값을 갖고, 균일한 구성요소를 갖는 동질의 물질이다. 대안으로서 설명하자면, 본 실시형태는 전이 층(44)이 제거되는 것으로 고려될 수 있고, 로우 k 유전체 층(42)은 위에 놓인 로우 k 유전체 층(48)과 접촉한다. 로우 k 유전체 층(46) 전체는 이전 실시형태에서의 층(42)과 동일한 특성을 가질 수있다. 예컨대, 로우 k 유전체 층(46)의 예시적 구성요소는, 약 40 퍼센트와 약 50 퍼센트 사이의 산소 원자 비율, 약 10 퍼센트와 약 20 퍼센트 사이의 탄소 원자 비율, 및 약 30 퍼센트와 약 40 퍼센트 사이의 실리콘 원자 비율을 포함할 수 있다. 또한, 이들 실시형태에서의 로우 k 유전체 층(42)은 약 2.8과 약 3.5 사이가 될 수 있는 로우 k 값을 가질 수 있다.
도 3을 참조하면, 포토 레지스트(50)가 로우 k 유전체 층(48) 위에 도포되고, 리소그래피 프로세스로 패터닝된다. 각 단계는 도 12에 도시된 프로세스 흐름에서 단계 208로서 도시된다. 이어서, 도 4에 도시된 바와 같이, 로우 k 유전체 층(48)은 에칭 마스크로서 패터닝된 포토 레지스트(50)를 사용하여 에칭되고, 이에 따라 트렌치(52A 및 52B)가 형성된다. 각 단계는 도 12에 도시된 프로세스 흐름에서 단계 210으로서 도시된다. 일부 실시형태에 따르면, 로우 k 유전체 층(44)의 상단 표면 상에서 중단되도록 에칭을 제어하기 위해, 시간 모드(time mode)를 사용하여 에칭이 수행된다.
본 발명의 일부 실시형태에 따르면, 트렌치(52A 및 52B)는 로우 k 유전체 층(44)의 상단 표면에서 중단된다. 대체 실시형태에 따르면, 트렌치(52A 및 52B)는 로우 k 유전체 층(44)으로 연장되고, 로우 k 유전체 층(44)의 상단 표면과 하단 표면 사이의 중간 레벨에서 중단된다. 본 발명의 다른 대체 실시형태에 따르면, 트렌치(52A 및 52B)는 로우 k 유전체 층(44)을 관통하고, 로우 k 유전체 층(42)의 상단 표면에서 중단되거나 로우 k 유전체 층(42)으로 연장된다. 점선(54)은 다양한 실시형태에 따른 트렌치(52A 및 52B)의 하단 표면의 위치를 개략적으로 나타낸다. 에칭 이후에 포토 레지스트(50)가 제거된다.
도 5를 참조하면, 포토 레지스트(56)가 로우 k 유전체 층(48) 위에 도포되고, 트렌치(52A 및 52B)로 연장된다. 포토 레지스트(56)는 리소그래피 프로세스로 패터닝된다. 각 단계는 도 12에 도시된 프로세스 흐름에서 단계 212로서 도시된다. 이어서, 도 6에 도시된 바와 같이, 로우 k 유전체 층(44 및 42)은 에칭 마스크로서 패터닝된 포토 레지스트(56)를 사용하여 에칭되고, 이에 따라 비아 개구(58)가 형성된다. 각 단계는 도 12에 도시된 프로세스 흐름에서 단계 214로서 도시된다. 이어서, 에치 스탑 층(40)이 에칭되고, 메탈 캡(38) 등의 아래에 놓인 도전성 물질을 노출시킨다. 후속 단계에서, 예컨대 도 7에 도시된 구조체가 얻어지는 애싱(ashing) 단계에서, 포토 레지스트(56)가 제거된다.
도 8 및 도 9는 비아(64) 및 도전성 라인(66)(66A 및 66B를 포함함)의 형성을 나타낸다. 각 단계는 도 12에 도시된 프로세스 흐름에서 단계 216으로서 도시된다. 도 8을 참조하면, 확산 장벽 층(60)이 퇴적되고, 구리 함유 물질(62)이 확산 장벽 층(60) 위에 형성된다. 확산 장벽 층(60)은 티타늄, 티타늄 질화물, 탄탈룸, 탄탈룸 질화물 등을 포함할 수 있다. 구리 함유 물질(62)은 구리 또는 구리 합금을 포함할 수 있다.
후속 단계에서, 도 9에 도시된 바와 같이, 확산 장벽 층(60) 및 구리 함유 물질(62)의 초과 부분을 제거하기 위해 CMP 등의 평탄화가 수행된다. 확산 장벽 층(60) 및 구리 함유 물질(62)의 나머지 부분은 비아(64) 및 메탈 라인(66A 및 66B)을 형성한다. 메탈 라인(66A 및 66B)의 하단 표면은, 몇몇 가능한 레벨 중 하나, 예컨대 전이 로우 k 유전체 층(44)의 상단 표면과 실질적으로 동일한 레벨이 될 수 있다. 대안으로서, 메탈 라인(66A 및 66B)의 하단 표면은, 점선(54)에 의해 나타낸 바와 같이, 로우 k 유전체 층(42)의 상단 표면에서 전이 로우 k 유전체 층(44)의 상단 표면과 하단 표면 사이에 있거나, 로우 k 유전체 층(42)으로 연장된다.
도 10 및 도 11은 로우 k 유전체 층(48) 위의 추가적인 로우 k 유전체 층, 메탈 라인, 및 비아의 형성을 나타낸다. 각 단계는 도 12에 도시된 프로세스 흐름에서 단계 218로서 도시된다. 예컨대, 도 10에 도시된 바와 같이, 에치 스탑 층(68)이 퇴적되고, 이어서 로우 k 유전체 층(70, 72(또는 층(74))의 형성이 후속된다. 층(68, 70, 72, 및 76)의 물질, 특성, 및 형성 프로세스는 각각 층(40, 42, 44, 및 48)의 물질, 특성, 및 형성 프로세스와 근본적으로 동일할 수 있고, 이에 따라 세부사항은 여기에서 반복되지 않는다. 후속 단계에서, 도 11에 도시된 바와 같이, 각각 비아(64) 및 메탈 라인(66)의 형성과 유사하게 비아(78) 및 메탈 라인(80)이 형성된다.
일부 실시형태에 따르면, 밀도가 더 높은 로우 k 유전체 층(70)과 더 다공성인 로우 k 유전체 층(76) 사이에 전이 층인 로우 k 유전체 층(72)이 형성된다. 대체 실시형태에 따르면, 로우 k 유전체 층(72)은 형성되지 않고, 다공성의 로우 k 유전체 층(76)은 밀도가 더 높은 로우 k 유전체 층(70)과 직접 접촉한다.
본 발명의 일부 실시형태에 따른 듀얼 다마신 구조체는, 평면형 FET(Field-Effect Transistor), FinFET(in Field-Effect Transistor), 저항기, 커패시터 등-이것에 한정되지 않음-을 포함하는 다양한 타입의 디바이스 위에 형성되고, 이들 디바이스에 전기적으로 연결될 수 있다. 예컨대, 도 13은, 도 11에 도시된 바와 같이 비아(64)가 배치되는 유전체 층(46)이 집적 회로 디바이스(22)의 부분인 FinFET(94) 위에 형성되는 것을 예시한 단면도를 나타낸다.
본 발명의 일부 실시형태에 따르면, FinFET(78)은 반도체 핀(81), 게이트 유전체(83), 및 게이트 전극(84)을 포함한다. 반도체 핀(81)은, 인접한 STI(Shallow Trench Isolation) 영역(92)의 상단 표면 위에 있다. 또한, STI 영역(92)은 도시된 부분과 링을 형성하는 일부 부분(미도시)을 포함할 수 있다. 미도시 부분은 도시된 부분과 동일한 평면에 있지 않고, 반도체 핀(81)의 도시된 부분과 동일 평면에 있지 않기 때문에 도시되지 않았다.
게이트 유전체(83) 및 게이트 전극(84)의 중간 부분의 상단 표면과 측벽 상에 게이트 유전체(83) 및 게이트 전극(84)이 있다. 게이트 유전체(83) 및 게이트 전극(84)의 대향 측면 상에 소스 및 드레인 영역(86)이 있다. 소스 및 드레인 영역(86)의 상단 표면 상에 소스/드레인 실리사이드 영역(88)이 있다. 소스/드레인 실리사이드 영역(88)에 접속하고 게이트 전극(84)에 전기적으로 연결하기 위해 콘택트 플러그(28)가 형성된다.
본 발명의 실시형태는 몇가지 유익한 피처(feature)를 갖는다. 위에 놓인 더 다공성의 로우 k 유전체 층보다 밀도가 더 높은, 조밀한 로우 k 층을 형성함으로써, 비아의 왜곡이 제거되거나 감소된다. 예컨대, 도 7은 예시적 왜곡을 나타내고, 라인(82)은 왜곡이 발생할 때 비아 개구(58)의 측벽을 나타낸다. 왜곡이 발생하면, 비아 개구의 상부 부분은 아래에 놓인 부분과 위에 놓인 부분보다 좁아지게 될 수 있다는 것이 관찰된다. 왜곡은 (도 8에서의 60과 같은) 확산 장벽 층의 형성에 어려움을 초래하여 균일한 두께를 갖는 확산 장벽 층을 형성하기 어렵다. 실험은, 더 다공성의 로우 k 유전체 층의 아래에 놓인 밀도가 더 높은 로우 k 유전체 층을 형성함으로써, 그리고 밀도가 더 높은 로우 k 유전체 층의 상부 부분 내에 위치된 왜곡을 비아의 부분이 갖게 허용함으로써, 왜곡이 제거되거나 적어도 감소된다는 것을 나타낸다.
본 발명의 일부 실시형태에 따르면, 집적 회로 구조체는 제1 k 값을 갖는 제1 로우 k 유전체 층 및 제1 k 값보다 낮은 제2 k 값을 갖는 제2 로우 k 유전체 층을 포함한다. 제2 로우 k 유전체 층은 제1 로우 k 유전체 층 위에 놓인다. 듀얼 다마신 구조체는 제1 로우 k 유전체 층 내에 부분을 가진 비아 및 비아 위에 있고 비아에 결합되는 메탈 라인을 포함한다. 메탈 라인은 제2 로우 k 유전체 층 내의 부분을 포함한다.
본 발명의 일부 실시형태에 따르면, 집적 회로 구조체는 제1 k 값을 갖는 제1 로우 k 유전체 층, 제1 로우 k 유전체 층의 위에 놓이고 제1 로우 k 유전체 층과 접촉하는 전이 층, 및 전이 층의 위에 놓이고 전이 층과 접촉하는 제2 로우 k 유전체 층을 포함한다. 전이 층은 제1 k 값보다 낮은 제2 k 값을 갖는다. 제2 로우 k 유전체 층은 제2 k 값보다 낮은 제3 k 값을 갖는다. 듀얼 다마신 구조체는 제1 로우 k 유전체 층 내에 부분을 갖는 비아 및 비아 위에서 비아와 결합되는 메탈 라인을 포함하고, 메탈 라인은 제2 로우 k 유전체 층의 상단 표면으로부터 하단 표면으로 연장된다.
본 발명의 일부 실시형태에 따르면, 방법은, 제1 k 값을 갖는 제1 로우 k 유전체 층을 퇴적하는 단계, 제1 로우 k 유전체 층의 위에 놓이고 제1 로우 k 유전체 층과 접촉하는 전이 층을 퇴적하는 단계, 및 전이 층의 위에 놓이고 전이 층과 접촉하는 제2 로우 k 유전체 층을 퇴적하는 단계를 포함한다. 전이 층은 제1 k 값보다 낮은 제2 k 값을 갖는다. 제2 로우 k 유전체 층은 제2 k 값보다 낮은 제3 k 값을 갖는다. 방법은, 트렌치를 형성하기 위해 전이 층이 노출될 때까지 제2 로우 k 유전체 층을 에칭하도록 제1 에칭 스텝을 수행하는 단계, 에칭된 제1 로우 k 유전체 층을 갖는 트렌치의 아래에 놓이고 트렌치에 결합되는 비아 개구를 형성하기 위해 제2 에칭 스텝을 수행하는 단계, 및 트렌치 내의 메탈 라인 및 비아 개구 내의 비아를 형성하기 위해 트렌치와 비아를 충전하는 단계를 더 포함한다.
상기 내용은 당업자가 본 발명의 상세한 내용을 더 잘 이해할 수 있도록 몇가지 실시형태의 특징의 개요를 설명한 것이다. 여기 개시된 실시형태의 동일 목적을 수행하는 것 및/또는 동일 장점을 달성하는 것을 위해 다른 프로세스 및 구조를 디자인 또는 수정하기 위한 기초로서 본 발명을 용이하게 사용할 수 있다는 것을 통상의 기술자는 인식해야 한다. 또한, 이러한 동등물은 본 발명의 사상 및 범위로부터 벗어나지 않는다는 것과 본 발명의 사상 및 범위로부터 벗어나지 않는 다양한 변경, 대체, 및 개조가 이루어질 수 있다는 것을 통상의 기술자는 인식해야 한다.

Claims (10)

  1. 집적 회로 구조체에 있어서,
    제1 k 값을 갖는 제1 로우 k 유전체 층;
    상기 제1 로우 k 유전체 층의 위에 놓이고 상기 제1 k 값보다 낮은 제2 k 값을 갖는 제2 로우 k 유전체 층;
    상기 제1 로우 k 유전체 층 및 상기 제2 로우 k 유전체 층의 사이에 있는 전이 층(transition layer)으로서, 상기 전이 층은 상기 제1 k 값보다 낮고 상기 제2 k 값보다 높은 제3 k 값을 가지고, 상기 전이 층의 전체는 균일한 제3 k 값을 가지는 것인, 전이 층; 및
    듀얼 다마신 구조체(dual damascene structure)
    을 포함하고,
    상기 듀얼 다마신 구조체는,
    상기 제1 로우 k 유전체 층 내의 부분을 갖는 비아(via); 및
    상기 비아 위에서 상기 비아에 결합되고(joined) 상기 제2 로우 k 유전체 층 내에 있는 일부분을 포함하는 메탈 라인(metal line)
    을 포함하는 것인,
    집적 회로 구조체.
  2. 삭제
  3. 제1항에 있어서,
    상기 전이 층은, 산소, 탄소, 및 실리콘을 포함하는 것인,
    집적 회로 구조체.
  4. 제1항에 있어서,
    상기 메탈 라인은 상기 전이 층과 상기 제1 로우 k 유전체 층 사이의 인터페이스와 같은 높이의 하단 표면을 가지고, 상기 인터페이스에서 k 값의 갑작스런(abrupt) 변동이 있는 것인, 집적 회로 구조체.
  5. 제1항에 있어서,
    상기 제1 로우 k 유전체 층과 상기 제2 로우 k 유전체 층의 각각은 균일한 k 값을 갖는 것인,
    집적 회로 구조체.
  6. 집적 회로 구조체에 있어서,
    제1 k 값을 갖는 제1 로우 k 유전체 층;
    상기 제1 로우 k 유전체 층의 위에 놓이고 상기 제1 로우 k 유전체 층에 접촉하며, 상기 제1 k 값보다 낮은 제2 k 값을 갖는 전이 층(transition layer);
    상기 전이 층의 위에 놓이고 상기 전이 층과 접촉하며, 상기 제2 k 값보다 낮은 제3 k 값을 갖는 제2 로우 k 유전체 층; 및
    듀얼 다마신 구조체(dual damacene structure)
    를 포함하고,
    상기 듀얼 다마신 구조체는,
    상기 제1 로우 k 유전체 층 내의 제1 부분을 포함하는 비아(via); 및
    상기 비아 위에서 상기 비아에 결합되며(joined), 상기 제2 로우 k 유전체 층의 상단 표면으로부터 하단 표면으로 연장되는 메탈 라인
    을 포함하는 것인,
    집적 회로 구조체.
  7. 제6항에 있어서,
    상기 비아는 상기 전이 층 내의 제2 부분을 더 포함하는 것인,
    집적 회로 구조체.
  8. 제6항에 있어서,
    상기 메탈 라인은 상기 전이 층 내의 제2 부분을 더 포함하는 것인,
    집적 회로 구조체.
  9. 제6항에 있어서,
    상기 제1 로우 k 유전체 층, 상기 전이 층, 및 상기 제2 로우 k 유전체 층은 동일한 엘리먼트를 포함하고, 상기 제1 로우 k 유전체 층, 상기 전이 층, 및 상기 제2 로우 k 유전체 층 내의 상기 엘리먼트는 서로 동일한 비율(percentage)을 갖는 것인,
    집적 회로 구조체.
  10. 집적 회로 구조체를 형성하는 방법에 있어서,
    제1 k 값을 갖는 제1 로우 k 유전체 층을 퇴적하는(depositing) 단계;
    상기 제1 로우 k 유전체 층의 위에 놓이고 상기 제1 로우 k 유전체 층과 접촉하며, 상기 제1 k 값보다 낮은 제2 k 값을 갖는 전이 층(transition layer)을 퇴적하는 단계;
    상기 전이 층의 위에 놓이고 상기 전이 층과 접촉하며, 상기 제2 k 값보다 낮은 제3 k 값을 갖는 제2 로우 k 유전체 층을 퇴적하는 단계;
    트렌치(trench)를 형성하기 위해 상기 전이 층이 노출될 때까지, 상기 제2 로우 k 유전체 층을 에칭하기 위한 제1 에칭 스텝을 수행하는 단계;
    상기 트렌치의 아래에 놓이고 상기 트렌치에 결합되는 비아 개구를 형성하기 위해 제2 에칭 스텝을 수행하는 단계로서, 상기 제1 로우 k 유전체 층이 에칭되는 것인 상기 제2 에칭 스텝 수행 단계; 및
    상기 비아 개구 내의 비아와 상기 트렌치 내의 메탈 라인을 형성하기 위해 상기 트렌치와 상기 비아를 충전하는 단계
    를 포함하는,
    집적 회로 구조체를 형성하는 방법.
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