KR20150087312A - 미들 오브 라인(mol) 도전성 층들을 사용하는 커패시터 - Google Patents
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Abstract
MIM(metal-insulator-metal) 커패시터를 제조하기 위한 방법은, 반도체 기판의 STI(shallow trench isolation) 영역 위에 제 1 미들 오브 라인(MOL) 도전성 층을 증착하는 단계를 포함한다. 제 1 MOL 도전성 층은, MIM 커패시터의 제 1 플레이트(330) 뿐만 아니라 반도체 디바이스의 소스 및 드레인 영역들(104, 106)에 대한 제 1 세트의 로컬 상호접속부들(120-1...4)을 제공한다. 또한, 방법은, 제 1 MOL 도전성 층 상에 MIM 커패시터의 유전체 층으로서 절연체 층(340)을 증착하는 단계를 포함한다. 추가적으로, 방법은, 절연체 층 상에 MIM 커패시터의 제 2 플레이트로서 제 2 MOL 도전성 층(350)을 증착하는 단계를 포함한다.
Description
[0001] 본 개시는 일반적으로 커패시터들에 관한 것이다. 더 상세하게는, 본 개시는 MIM(metal-insulator-metal) 커패시터들에 관한 것이며, 또한, 미들-오브-라인(middle-of-line)(MOL) 도전성 층들을 사용하여 MIM 커패시터들을 제작하는 방법에 관한 것이다.
[0002] 커패시터들은 집적 회로들에서 광범위하게 사용된다. Fmom(Finger metal oxide metal) 커패시터들은 현재 프로세스 기술(예를 들어, 28 나노미터(nm))에서 사용된다. 그러나, 기술이 20 nm 및 그 이상으로 축소되는 경우, Fmom 커패시터들을 구현하는데 사용되는 더 얇고 더 가는 금속 배선들의 변화가 점점 더 극심해지며, Fmom 커패시턴스에서의 극심한 변화를 초래한다.
[0003] 현재 집적 회로(IC) 디바이스들에서, 상당한 양의 작은 값(예를 들어, 20-30 fF) 커패시터들이 특정된다. 이것은, 45 nm 및 더 오래된 프로세스 기술들에서는 (금속 배선 폭/두께에서의 더 작은 변화들(즉, 더 작은 커패시턴스 변화)로 인해) 이슈가 아니었지만, 28 nm에서 시작하여, 디자인 코너(corner)들을 충족시키면서 작은 값 커패시턴스를 제조하는 것은 상당히 더 난제가 되고 있다. 그 결과, 20 nm 프로세스 기술 및 그 이상의 프로세스 기술에서, Fmom 커패시터들을 사용하여 IC 디바이스들에 작은 값 커패시턴스를 제공하는 것은 더 이상 실현가능하지 않을 것이다.
[0004] BEOL(back end of line) 층들 내의 MIM(metal insulator metal) 커패시터가 제안되어 왔다. 그러나, 이러한 솔루션은, 높은 커패시터 밀도를 달성하기 위해 3개의 부가적인 마스크들 뿐만 아니라 높은-K(HiK) 산화물 증착 프로세스를 요구한다.
[0005] 본 개시의 일 양상에 따라, 커패시터를 제조하기 위한 방법이 설명된다. 방법은, 반도체 기판의 STI(shallow trench isolation) 영역 위에 제 1 미들 오브 라인(MOL) 도전성 층을 증착하는 단계를 포함한다. 제 1 MOL 도전성 층은, 커패시터의 제 1 플레이트 뿐만 아니라 반도체 디바이스의 소스 및 드레인 영역들에 대한 제 1 세트의 로컬 상호접속부들을 제공한다. 또한, 방법은, 제 1 MOL 도전성 층 상에 커패시터의 유전체 층으로서 절연체 층을 증착하는 단계를 포함한다. 방법은, 절연체 층 상에 커패시터의 제 2 플레이트로서 제 2 MOL 도전성 층을 증착하는 단계를 더 포함한다.
[0006] 본 개시의 다른 양상에 따라, MIM(metal-insulator-metal) 커패시터 디바이스가 설명된다. MIM 커패시터 디바이스는 반도체 기판을 포함한다. 또한, MIM 커패시터 디바이스는, 반도체 기판 상에 제 1 미들 오브 라인(MOL) 도전성 층을 포함할 수도 있다. 제 1 MOL 도전성 층은, MIM 커패시터의 제 1 플레이트 뿐만 아니라 반도체 디바이스의 소스 및 드레인 영역들에 대한 제 1 세트의 로컬 상호접속부들을 제공한다. 또한, MIM 커패시터 디바이스는, MIM 커패시터의 유전체 층을 제공하기 위해 제 1 커패시터 플레이트 상에 절연체 층을 포함할 수도 있다. MIM 커패시터 디바이스는, 절연체 층 상에 제 2 MOL 도전성 층을 더 포함할 수도 있다. 제 2 MOL 도전성 층은 MIM 커패시터의 제 2 플레이트를 제공한다. 또한, MIM 커패시터 디바이스는, 제 1 커패시터 플레이트에 커플링되는 제 1 상호접속부 및 제 2 커패시터 플레이트에 커플링되는 제 2 상호접속부를 포함할 수도 있다.
[0007] 본 개시의 추가적인 양상에 따라, MIM(metal-insulator-metal) 커패시터 디바이스가 설명된다. MIM 커패시터 디바이스는 반도체 기판을 포함한다. 또한, MIM 커패시터 디바이스는, 반도체 기판 상에 제 1 전기 전하를 저장하기 위한 수단을 갖는 제 1 미들 오브 라인(MOL) 도전성 층을 포함한다. 또한, MIM 커패시터 디바이스는, MIM 커패시터의 유전체 층을 제공하기 위해 제 1 커패시터 플레이트 상에 절연체 층을 포함할 수도 있다. 또한, 디바이스 MIM 커패시터는, 제 2 전하를 저장하기 위한 수단을 갖는 제 2 MOL 도전성 층을, 제 1 전기 전하 저장 수단 상에 배치되는 절연체 층 상에 포함할 수도 있다.
[0008] 본 개시의 다른 양상에 따라, 커패시터를 제조하기 위한 방법이 설명된다. 방법은, 반도체 기판의 STI(shallow trench isolation) 영역 위에 제 1 미들 오브 라인(MOL) 도전성 층을 증착하는 단계를 포함한다. 제 1 MOL 도전성 층은, 커패시터의 제 1 플레이트 뿐만 아니라 반도체 디바이스의 소스 및 드레인 영역들에 대한 제 1 세트의 로컬 상호접속부들을 제공한다. 또한, 방법은, 제 1 MOL 도전성 층 상에 커패시터의 유전체 층으로서 절연체 층을 증착하는 단계를 포함한다. 방법은, 절연체 층 상에 커패시터의 제 2 플레이트로서 제 2 MOL 도전성 층을 증착하는 단계를 더 포함한다.
[0009] 이것은, 후속하는 상세한 설명이 더 양호하게 이해될 수 있도록 하기 위해, 본 개시의 특성들 및 기술적 이점들을 다소 광범위하게 약술하였다. 본 개시의 부가적인 특성들 및 이점들은 후술될 것이다. 본 개시의 동일한 목적들을 수행하기 위해 다른 구조들을 변형 또는 설계하기 위한 기반으로서 본 개시가 용이하게 이용될 수도 있음이 당업자들에 의해 인식되어야 한다. 또한, 그러한 등가 구성들이, 첨부된 청구항들에 기재된 바와 같은 본 개시의 교시들을 벗어나지 않는다는 것이 당업자들에 의해 인지되어야 한다. 추가적인 목적들 및 이점들과 함께, 본 개시의 구성 및 동작 방법 둘 모두에 대해 본 개시의 특징인 것으로 믿어지는 신규한 특성들은, 첨부된 도면들과 관련하여 고려될 경우 다음의 설명으로부터 더 양호하게 이해될 것이다. 그러나, 도면들 각각이 단지 예시 및 설명의 목적을 위해 제공되며, 본 개시의 제한들의 정의로서 의도되지 않음이 명백히 이해될 것이다.
[0010] 본 개시의 특성들, 속성 및 이점들은, 도면들과 함께 해석할 때, 아래에 기재된 상세한 설명으로부터 더 명백해질 것이다.
[0011] 도 1은 본 개시의 일 양상에 따른, 미들 오브 라인 상호접속 층 내에 제 1 커패시터 플레이트를 포함하는 집적 회로(IC) 디바이스를 예시하는 횡-단면도를 도시한다.
[0012] 도 2는 본 개시의 일 양상에 따른, 미들 오브 라인 상호접속 층 위에 제 2 커패시터 플레이트를 포함하는 도 1 의 IC 디바이스를 예시하는 횡-단면도를 도시한다.
[0013] 도 3은 본 개시의 일 양상에 따른, 미들 오브 라인 상호접속 층 위의 제 2 커패시터 플레이트, 및 제 1 유전체 층 상에 배치된 제 2 유전체 층을 포함하는 도 2의 IC 디바이스를 예시하는 횡-단면도를 도시한다.
[0014] 도 4는 본 개시의 일 양상에 따른, 제 1 및 제 2 커패시터 플레이트들에 대한 상호접속부들을 포함하는 도 3의 IC 디바이스를 예시하는 횡-단면도를 도시한다.
[0015] 도 5는 본 개시의 일 양상에 따른, 미들-오브-라인(MOL) 상호접속 층들을 사용하여 MIM(metal-insulator-metal) 커패시터를 제조하기 위한 방법을 예시한다.
[0016] 도 6은 본 개시의 일 양상에 따른, 미들 오브 라인 상호접속 층 내에 제 1 커패시터 플레이트를 포함하는 집적 회로(IC) 디바이스를 예시하는 횡-단면도를 도시한다.
[0017] 도 7은 본 개시의 일 양상에 따른, 미들 오브 라인 상호접속 층 내의 제 1 커패시터 플레이트 상에 배치되는 높은-K 유전체 층을 포함하는 도 6의 IC 디바이스를 예시하는 횡-단면도를 도시한다.
[0018] 도 8은 본 개시의 일 양상에 따른, 제 1 커패시터 플레이트 위의 높은-K 유전체 층 상에 배치되는 제 2 커패시터 플레이트를 포함하는 도 7의 IC 디바이스를 예시하는 횡-단면도를 도시한다.
[0019] 도 9는 본 개시의 일 양상에 따른, 제 1 유전체 층 상에 배치되는 제 2 유전체 층을 포함하는 도 8의 IC 디바이스를 예시하는 횡-단면도를 도시한다.
[0020] 도 10은 본 개시의 일 양상에 따른, 고밀도 커패시터의 제 1 및 제 2 커패시터 플레이트들에 대한 상호접속부들을 포함하는 도 9의 IC 디바이스를 예시하는 횡-단면도를 도시한다.
[0021] 도 11은 본 개시의 일 양상에 따른, 미들-오브-라인(MOL) 상호접속 층들을 사용하여 고밀도 MIM(metal-insulator-metal) 커패시터를 제조하기 위한 방법을 예시한다.
[0022] 도 12는 본 개시의 일 양상이 유리하게 이용될 수도 있는 예시적인 무선 통신 시스템을 도시한다.
[0023] 도 13은 본 개시의 일 양상에 따른, 반도체 컴포넌트의 회로, 레이아웃, 및 로직 설계에 사용되는 설계 워크스테이션을 예시하는 블록도이다.
[0012] 도 2는 본 개시의 일 양상에 따른, 미들 오브 라인 상호접속 층 위에 제 2 커패시터 플레이트를 포함하는 도 1 의 IC 디바이스를 예시하는 횡-단면도를 도시한다.
[0013] 도 3은 본 개시의 일 양상에 따른, 미들 오브 라인 상호접속 층 위의 제 2 커패시터 플레이트, 및 제 1 유전체 층 상에 배치된 제 2 유전체 층을 포함하는 도 2의 IC 디바이스를 예시하는 횡-단면도를 도시한다.
[0014] 도 4는 본 개시의 일 양상에 따른, 제 1 및 제 2 커패시터 플레이트들에 대한 상호접속부들을 포함하는 도 3의 IC 디바이스를 예시하는 횡-단면도를 도시한다.
[0015] 도 5는 본 개시의 일 양상에 따른, 미들-오브-라인(MOL) 상호접속 층들을 사용하여 MIM(metal-insulator-metal) 커패시터를 제조하기 위한 방법을 예시한다.
[0016] 도 6은 본 개시의 일 양상에 따른, 미들 오브 라인 상호접속 층 내에 제 1 커패시터 플레이트를 포함하는 집적 회로(IC) 디바이스를 예시하는 횡-단면도를 도시한다.
[0017] 도 7은 본 개시의 일 양상에 따른, 미들 오브 라인 상호접속 층 내의 제 1 커패시터 플레이트 상에 배치되는 높은-K 유전체 층을 포함하는 도 6의 IC 디바이스를 예시하는 횡-단면도를 도시한다.
[0018] 도 8은 본 개시의 일 양상에 따른, 제 1 커패시터 플레이트 위의 높은-K 유전체 층 상에 배치되는 제 2 커패시터 플레이트를 포함하는 도 7의 IC 디바이스를 예시하는 횡-단면도를 도시한다.
[0019] 도 9는 본 개시의 일 양상에 따른, 제 1 유전체 층 상에 배치되는 제 2 유전체 층을 포함하는 도 8의 IC 디바이스를 예시하는 횡-단면도를 도시한다.
[0020] 도 10은 본 개시의 일 양상에 따른, 고밀도 커패시터의 제 1 및 제 2 커패시터 플레이트들에 대한 상호접속부들을 포함하는 도 9의 IC 디바이스를 예시하는 횡-단면도를 도시한다.
[0021] 도 11은 본 개시의 일 양상에 따른, 미들-오브-라인(MOL) 상호접속 층들을 사용하여 고밀도 MIM(metal-insulator-metal) 커패시터를 제조하기 위한 방법을 예시한다.
[0022] 도 12는 본 개시의 일 양상이 유리하게 이용될 수도 있는 예시적인 무선 통신 시스템을 도시한다.
[0023] 도 13은 본 개시의 일 양상에 따른, 반도체 컴포넌트의 회로, 레이아웃, 및 로직 설계에 사용되는 설계 워크스테이션을 예시하는 블록도이다.
[0024] 첨부된 도면들과 관련하여 아래에 기재되는 상세한 설명은, 다양한 구성들의 설명으로서 의도되며, 본 명세서에 설명된 개념들이 실시될 수 있는 유일한 구성들만을 표현하도록 의도되지 않는다. 상세한 설명은 다양한 개념들의 철저한 이해를 제공하려는 목적을 위해 특정한 세부사항들을 포함한다. 그러나, 이들 개념들이 이들 특정한 세부사항들 없이도 실시될 수도 있다는 것은 당업자들에게 명백할 것이다. 몇몇 예시들에서, 그러한 개념들을 불명료하게 하는 것을 회피하기 위해, 잘-알려진 구조들 및 컴포넌트들은 블록도 형태로 도시되어 있다. 본 명세서에서 설명되는 바와 같이, 용어 "및/또는"의 사용은 "내포적 또는"을 표현하도록 의도되며, 용어 "또는"의 사용은 "배타적 또는"을 표현하도록 의도된다.
[0025] 본 개시의 일 양상은, MIM 커패시터를 제조하기 위해, 하나의 전극으로서 기존의 미들 오브 라인 상호접속 층을 그리고 다른 전극으로서 도전성-저항기 층을 사용하여 형성되는 MIM(metal-insulator-metal) 커패시터를 설명한다. 일 구성에서, MIM 커패시터의 제 1 플레이트는, 반도체 기판의 STI(shallow trench isolation) 영역 위에 배치되는 제 1 미들 오브 라인(MOL) 상호접속 층에 의해 제공된다. 이러한 구성에서, 제 1 MOL 도전성 층은, 반도체 디바이스의 소스 및 드레인 영역들에 대한 제 1 세트의 로컬 상호접속부들을 제공하는 능동 콘택(active contact)(예를 들어, MD1)이다. 커패시터의 제 2 플레이트는, 절연체 상에 배치되는 제 2 MOL 상호접속 층에 의해 제공된다. 절연체는 제 1 MOL 상호접속 층 상에 배치된다.
[0026] 일 구성에서, 제 2 MOL 상호접속 층은, 커패시터의 제 2 플레이트를 형성하기 위한 도전성 층 증착 및 패터닝에 의해 제공된다. 이러한 구성에서, 제 2 세트의 로컬 상호접속부들(예를 들어, 적층형(stacked) 콘택들(MD2))은 제 1 및 제 2 커패시터 플레이트들 뿐만 아니라 제 1 세트의 로컬 상호접속부들(예를 들어, 능동 콘택들 MD1)에 커플링된다. 따라서, 본 개시의 일 양상은, 부가적인 마스크들 또는 층들 없이 MIM 커패시터를 제조하기 위해, 일 전극으로서 MOL 상호접속 층(MD1) 및 MOL 도전성 저항기 층(현재 프로세스 기술에 도입됨)을 사용한다. 본 개시의 다른 양상에서, 고밀도 MIM 커패시터는, 하나의 리소그래피(1개의 마스크) 단계 및 하나의 부가적인 에칭 단계를 포함하는 부가적인 높은-K 증착을 사용함으로써 제공된다.
[0027] 도 1은 본 개시의 일 양상에 따른, 미들 오브 라인(MOL) 상호접속 층(110) 내에 제 1 커패시터 플레이트를 포함하는 집적 회로(IC) 디바이스(100)를 예시하는 횡-단면도를 도시한다. 대표적으로, IC 디바이스(100)는, STI(shallow trench isolation) 영역들(103)을 갖는 반도체 기판(예를 들어, 실리콘 웨이퍼)(102)을 포함한다. STI 영역(103) 및 반도체 기판(102)의 위는, 소스 영역(104), 드레인 영역(106) 및 게이트 영역(108)을 갖는 능동 디바이스들이 형성되는 능동 영역이다. 대략적으로 30 나노미터의 두께를 갖는 실리콘 질화물 층(112)이 능동 영역 위에 증착되어 능동 디바이스들을 보호한다. 또한, 미들 오브 라인(MOL) 상호접속 층(110)이 제공된다.
[0028] 도 1에서, 제 1 MOL 상호접속 층(110)은, 기존의 프로세스 기술을 사용하여 반도체 기판(102) 상에 제조되는 일 세트의 능동(산화물 확산(OD)) 콘택들(MD1)(120)(120-1 - 120-4)을 포함한다. 능동 콘택들(120)은 능동 디바이스들의 소스 영역(104) 및 드레인 영역에 커플링된다. 본 개시의 이러한 양상에서, 제 1 커패시터 플레이트(전극)(130)는, 반도체 기판(102)의 STI 영역(103) 위의 MOL 상호접속 층(110) 내에 정의된다. 일단 정의되면, 제 1 MOL 도전성 층이 증착되어 제 1 커패시터 전극 플레이트(130)를 형성한다. 또한, 제 1 MOL 도전성 층은, 능동 디바이스들의 소스 영역(104) 및 드레인 영역(106)에 대한 제 1 세트의 로컬 상호접속부들(능동 콘택들(120))을 제공한다. 이러한 구성에서, 또한, 능동 콘택들(120)을 형성하는데 사용되는 제 1 MOL 도전성 층이 제 1 커패시터 전극 플레이트(130)로서 커패시터의 전극을 형성하는데 사용된다. 제 1 MOL 도전성 층은 텅스텐 또는 다른 유사한 도전성 물질로 구성될 수도 있다.
[0029] 도 2는 본 개시의 일 양상에 따른, MOL 상호접속 층(110) 위에 제 2 커패시터 전극 플레이트(250)를 포함하는 집적 회로(IC) 디바이스(200)를 예시하는 횡-단면도를 도시한다. 대표적으로, 제 1 유전체 층(예를 들어, 산화물 층)(240)은 능동 콘택들(120) 및 제 1 커패시터 전극 플레이트(230) 위에 증착된다. 제 1 유전체 층(240)은 10 내지 15 나노미터 범위 내의 두께를 가질 수도 있다.
[0030] 이러한 구성에서, 제 2 MOL 도전성 층은 제 1 유전체 층(240)의 표면 상에 증착된다. 제 2 MOL 도전성 층은, 패터닝되고 에칭되어 제 1 커패시터 전극 플레이트(230) 위에 제 2 커패시터 전극 플레이트(250)를 형성한다. 이러한 구성에서, 제 1 커패시터 전극 플레이트(230) 및 제 2 커패시터 전극 플레이트(250)로부터 형성되는 커패시터의 커패시턴스 값은, 제 1 유전체 층(240)의 두께에 의해 결정된다. 또한, 도전성 저항기(242)가 제 1 유전체 층(240) 상에 형성된다. 본 개시의 이러한 양상에서, MOL 도전성 저항기 층 증착 및 패터닝이, 제 2 커패시터 전극 플레이트(250)로서 제 2 도전성 전극을 제공하기 위해 또한 사용된다.
[0031] 도 3은 본 개시의 일 양상에 따른, MOL 상호접속 층(110) 위의 제 2 커패시터 전극 플레이트(350), 및 제 1 유전체 층(340) 상에 배치된 제 2 유전체 층(370)을 포함하는 IC 디바이스(300)를 예시하는 횡-단면도를 도시한다. 이러한 구성에서, 35 나노미터 범위 내의 두께를 갖는 제 2 유전체 층(370)은, 제 1 커패시터 전극 플레이트(330) 위의 제 1 유전체 층(340), 저항기(342) 및 제 2 커패시터 전극 플레이트(350) 위에 증착된다.
[0032] 도 4는 본 개시의 일 양상에 따른, 제 1 커패시터 전극 플레이트(430) 및 제 2 커패시터 전극 플레이트(450)에 대한 상호접속부들(490-1 및 490-2)을 포함하는 IC 디바이스(400)를 예시하는 횡-단면도를 도시한다. 이러한 구성에서, 제 2 유전체 층(470)이 패터닝 및 에칭되어 제 1 커패시터 전극 플레이트(430) 및 제 2 커패시터 전극 플레이트(450)를 노출시킨다. 이러한 패터닝 및 에칭은, 현재 프로세스 기술의 일부로서, 저항기(442) 및 능동 콘택들(120)을 노출시키기 위해 수행된다. 일단 노출되면, 제 3 MOL 도전성 층이 제 2 유전체 층(470) 위에 증착되어, 제 1 커패시터 전극 플레이트(430) 및 제 2 커패시터 전극 플레이트(450)에 대한 상호접속부들(490)(490-1 및 490-2)을 각각 형성한다.
[0033] 이러한 구성에서, 제 3 MOL 도전성 층은, 기존의 프로세스 기술을 사용하여 능동 콘택들(120)에 대한 제 2 세트의 로컬 상호접속부들(적층형 콘택들(MD2))(480)(480-1 - 480-4)을 또한 제공한다. 이러한 구성에서, 적층형 콘택들(480) 및 저항기에 대한 상호접속부들(482 및 484)을 형성하는데 사용되는 제 3 MOL 도전성 층은, 제 1 커패시터 전극 플레이트(430)에 대한 상호접속부(490-1) 및 제 2 커패시터 전극 플레이트(450)에 대한 상호접속부(490-2)를 형성하는데 또한 사용된다.
[0034] 도 5는 본 개시의 일 양상에 따른, 미들-오브-라인(MOL) 도전성 층들을 사용하여 MIM(metal-insulator-metal) 커패시터를 제조하기 위한 방법(500)을 예시한다. 블록(502)에서, 커패시터의 제 1 플레이트가 반도체 기판의 STI(shallow trench isolation) 영역 위의 미들 오브 라인(MOL) 상호접속 층 내에 정의된다. 블록(504)에서, 제 1 MOL 도전성 층이 증착되어 커패시터의 제 1 플레이트를 형성한다. 예를 들어, 도 1에 도시된 바와 같이, 제 1 커패시터 플레이트(전극)(130)는, 반도체 기판(102)의 STI 영역(103) 위의 MOL 상호접속 층(110) 내에 정의된다. 일단 정의되면, 제 1 MOL 도전성 층이 증착되어 제 1 커패시터 전극 플레이트(130)를 형성한다.
[0035] 도 5를 다시 참조하면, 블록(506)에서, 유전체 층이 제 1 MOL 도전성 층 상에 증착된다. 예를 들어, 도 2에 도시된 바와 같이, 제 1 유전체 층(예를 들어, 산화물 층)(240)이 능동 콘택들(120) 및 제 1 커패시터 전극 플레이트(230) 위에 증착된다. 블록(508)에서, 제 2 MOL 도전성 층이 제 1 유전체 층 위에 증착된다. 블록(510)에서, 제 2 MOL 도전성 층이 패터닝 및 에칭되어 커패시터의 제 2 플레이트를 형성한다. 예를 들어, 도 2에 도시된 바와 같이, 제 2 MOL 도전성 층은 제 1 유전체 층(240)의 표면 상에 증착된다. 제 2 MOL 도전성 층은 패터닝 및 에칭되어 제 1 커패시터 전극 플레이트(230) 위에 제 2 커패시터 전극 플레이트(250)를 형성한다.
[0036] 블록(512)에서, 제 2 유전체 층이 제 2 MOL 도전성 층 상에 증착된다. 블록(514)에서, 제 2 유전체 층이 패터닝 및 에칭되어 제 1 및 제 2 커패시터 플레이트들을 노출시킨다. 블록(516)에서, 제 3 MOL 도전성 층이 제 2 유전체 층 위에 증착되어 제 1 및 제 2 커패시터 플레이트들에 대한 상호접속부들을 형성한다. 제 3 MOL 도전성 층은, 패터닝되어, 제 1 및 제 2 커패시터 전극 플레이트들에 대한 상호접속부들을 형성한다. 예를 들어, 도 4에 도시된 바와 같이, 제 2 유전체 층(470)이 패터닝 및 에칭되어 제 1 커패시터 전극 플레이트(430) 및 제 2 커패시터 전극 플레이트(450)를 노출시킨다. 이러한 패터닝 및 에칭은, 현재 프로세스 기술의 일부로서, 저항기(442) 및 능동 콘택들(120)을 노출시키기 위해 수행된다. 일단 노출되면, 제 3 MOL 도전성 층이 제 2 유전체 층(470) 위에 증착되어 제 1 커패시터 전극 플레이트(430) 및 제 2 커패시터 전극 플레이트(450)에 대한 상호접속부들(490)(490-1 및 490-2)을 각각 형성한다.
[0037] 도 1 내지 도 5에 설명된 바와 같이, MIM(metal-insulator-metal) 커패시터는, 어떠한 부가적인 비용 없이 현재 프로세스 기술들에서 이용가능하게, MOL 층들을 제조하기 위해 현재 사용되는 마스크들 및 프로세스들을 사용하여 구현될 수도 있다. MIM 커패시터의 커패시턴스 값은 제 1 유전체 층의 두께에 의해 결정된다. 제 1 유전체 층의 두께는 파운드리(foundry)에 의해 결정될 수 있다. 본 개시의 다른 양상에서, 고밀도 MIM 커패시터는, 기존의 프로세스 기술, 및 예를 들어, 도 6 내지 도 11에 설명되는 바와 같은 높은-K 유전체 층을 제공하기 위한 하나의 추가(extra) 마스크의 사용을 통해 형성된다.
[0038] 도 6은 본 개시의 일 양상에 따른, MOL 상호접속 층(110) 내에 제 1 커패시터 전극 플레이트(630)를 포함하는 집적 회로(IC) 디바이스(600)를 예시하는 횡-단면도를 도시한다. IC 디바이스의 이러한 구성은 도 1에 도시된 IC 디바이스(100)의 구성과 유사할 수도 있다. 그러나, 이러한 구성에서, 제 1 커패시터 전극 플레이트(630)는 고밀도 커패시터의 제 1 전극을 제공한다.
[0039] 도 7은 본 개시의 일 양상에 따른, MOL 상호접속 층(110) 내의 제 1 커패시터 전극 플레이트(730) 상에 배치된 높은-K 유전체 층(760)을 포함하는 도 6의 IC 디바이스(700)를 예시하는 횡-단면도를 도시한다. 이러한 구성에서, 제 1 유전체 층(예를 들어, 산화물 층)(740)은 능동 콘택들(120) 및 제 1 커패시터 전극 플레이트(730) 위에 증착된다. 제 1 유전체 층(740)은 10 내지 15 나노미터 범위 내의 두께를 가질 수도 있다. 제 1 유전체 층(740)의 증착은, 도 2에 도시된 제 1 유전체 층의 증착과 유사할 수도 있다. 그러나, 이러한 구성에서, 제 1 유전체 층(740)이 마스킹 및 에칭되어 제 1 커패시터 전극 플레이트(730)를 노출시킨다. 본 개시의 이러한 양상에서, 제 1 커패시터 전극 플레이트(730)가 노출되는 경우, 높은-K 유전체 층(760)이 제 1 유전체 층(740), 및 제 1 커패시터 전극 플레이트(730)의 노출된 표면 상에 증착된다. 높은-K 유전체 층(760)의 두께는 2 내지 5 나노미터 범위 내에 있다.
[0040] 도 8은 본 개시의 일 양상에 따른, MOL 상호접속 층(110) 위의 높은-K 유전체 층(860)(860-1, 860-2) 상에 배치되는 제 2 커패시터 전극 플레이트(850) 및 도전성 저항기(842)를 포함하는 도 7의 IC 디바이스(800)를 예시하는 횡-단면도를 도시한다. 이러한 구성에서, 제 2 MOL 도전성 층은 높은-K 유전체 층(860)의 표면 상에 증착된다. 제 2 MOL 도전성 층은, 패터닝 및 에칭되어, 제 1 커패시터 전극 플레이트(830) 위에 제 2 커패시터 전극 플레이트(850)를 형성하고, 제 1 유전체 층(840)을 노출시킨다. 이러한 구성에서, 제 1 커패시터 전극 플레이트(830)와 제 2 커패시터 전극 플레이트(850) 사이의 높은-K 유전체 층(860-2)의 감소된 두께(예를 들어, 2 내지 5 나노미터)로 인해, 고밀도 커패시터가 제 1 커패시터 전극 플레이트(830) 및 제 2 커패시터 전극 플레이트(850)로부터 형성된다. 또한, 도전성 저항기(842)가, 제 1 유전체 층(840) 위의 높은-K 유전체 층(860-1) 상에 형성된다. 본 개시의 이러한 양상에서, MOL 도전성 저항기 층 증착 및 패터닝은, 제 2 커패시터 전극 플레이트(850)로서 제 2 도전성 전극을 제공한다.
[0041] 도 9는 본 개시의 일 양상에 따른, 제 1 유전체 층(940), 저항기(942) 및 제 2 커패시터 전극 플레이트(950) 상에 배치되는 제 2 유전체 층(970)을 포함하는 도 8의 IC 디바이스(900)를 예시하는 횡-단면도를 도시한다. 이러한 구성에서, 35 나노미터 범위 내의 두께를 갖는 제 2 유전체 층(970)은, 제 1 유전체 층(940), 저항기(942), 제 2 커패시터 전극 플레이트(950), 및 높은-K 유전체 층들(960-1 및 960-2)의 측벽들 위에 증착된다.
[0042] 도 10은 본 개시의 일 양상에 따른, 제 1 커패시터 전극 플레이트(1030) 및 제 2 커패시터 전극 플레이트(1050)에 대한 상호접속부들(1090-1 및 1090-2)을 포함하는 IC 디바이스(1000)를 예시하는 횡-단면도를 도시한다. 이러한 구성에서, 제 2 유전체 층(1070)은 패터닝 및 에칭되어 제 1 커패시터 전극 플레이트(1030) 및 제 2 커패시터 전극 플레이트(1050)를 노출시킨다. 또한, 이러한 패터닝 및 에칭은, 현재 프로세스 기술의 일부로서, 저항기(1042), 및 제 1 유전체 층(1040) 아래의 능동 콘택들(120)을 노출시키기 위해 수행된다. 일단 노출되면, 제 3 MOL 도전성 층이 제 2 유전체 층(1070) 위에 증착되어, 제 1 커패시터 전극 플레이트(1030)에 대한 상호접속부(1090-1) 및 제 2 커패시터 전극 플레이트(1050)에 대한 상호접속부(1090-2)를 형성한다.
[0043] 이러한 구성에서, 제 3 MOL 도전성 층은, 기존의 프로세스 기술을 사용하여 능동 콘택들(120)에 대한 제 2 세트의 로컬 상호접속부들(적층형 콘택들(MD2)(1080)(1080-1 - 1080-4))을 또한 제공한다. 이러한 구성에서, 적층형 콘택들(1080), 및 저항기(1042)에 대한 상호접속부들(1082 및 1084)을 형성하는데 사용되는 제 3 MOL 도전성 층은, 제 1 커패시터 전극 플레이트(1030)에 대한 상호접속부(1090-1) 및 제 2 커패시터 전극 플레이트(1050)에 대한 상호접속부(1090-2)를 형성하는데 또한 사용된다. 저항기(1042)는 높은-K 유전체 층(1060-1) 상에 배치되고, 제 2 커패시터 전극 플레이트(1050)는 높은-K 유전체 층(1060-2) 상에 배치된다.
[0044] 도 11은 본 개시의 일 양상에 따른, 미들-오브-라인(MOL) 도전성 층들을 사용하여 MIM(metal-insulator-metal) 고밀도 커패시터를 제조하기 위한 방법(1100)을 도시한다. 블록(1102)에서, 커패시터의 제 1 플레이트는, 반도체 기판의 STI(shallow trench isolation) 영역 위의 미들 오브 라인(MOL) 상호접속 층 내에 정의된다. 블록(1104)에서, 제 1 MOL 도전성 층이 증착되어 커패시터의 제 1 플레이트를 형성한다. 예를 들어, 도 6에 도시된 바와 같이, 제 1 커패시터 플레이트(전극)(630)는, 반도체 기판(102)의 STI 영역(103) 위의 MOL 상호접속 층(110) 내에 정의된다. 일단 정의되면, 제 1 MOL 도전성 층이 증착되어 제 1 커패시터 전극 플레이트(630)를 형성한다.
[0045] 도 11을 다시 참조하면, 블록(1106)에서, 제 1 유전체 층이 제 1 MOL 도전성 층 상에 증착된다. 예를 들어, 도 7에 도시된 바와 같이, 제 1 유전체 층(예를 들어, 산화물 층)(740)이 능동 콘택들(120) 및 제 1 커패시터 전극 플레이트(730) 위에 증착된다. 블록(1108)에서, 유전체 층이 마스킹 및 에칭되어 제 1 커패시터 플레이트를 노출시킨다. 블록(1110) 및 도 7에 도시된 바와 같이, 제 1 커패시터 플레이트가 노출되는 경우, 높은-K 유전체 층이, 제 1 유전체 층(740), 및 제 1 커패시터 전극 플레이트(730)의 노출된 표면 상에 증착된다.
[0046] 블록(1112)에서, 제 2 MOL 도전성 층이 높은-K 유전체 층 위에 증착된다. 블록(1114)에서, 제 2 MOL 도전성 층이 패터닝 및 에칭되어 커패시터의 제 2 플레이트를 형성한다. 예를 들어, 도 8에 도시된 바와 같이, 제 2 MOL 도전성 층은 높은-K 유전체 층(860)의 표면 상에 증착된다. 제 2 MOL 도전성 층은, 패터닝 및 에칭되어, 제 1 커패시터 전극 플레이트(830) 위에 제 2 커패시터 전극 플레이트(850)를 형성하고, 제 1 유전체 층(840)을 노출시킨다.
[0047] 블록(1116)에서, 제 2 유전체 층이 제 2 MOL 도전성 층 상에 증착된다. 블록(1118)에서, 제 2 유전체 층이 패터닝 및 에칭되어 제 1 및 제 2 커패시터 플레이트들을 노출시킨다. 블록(1120)에서, 제 3 MOL 도전성 층이 제 2 유전체 층 위에 증착되어 제 1 및 제 2 커패시터 플레이트들에 대한 상호접속부들을 형성한다. 예를 들어, 도 10에 도시된 바와 같이, 제 2 유전체 층(1070)이 패터닝 및 에칭되어 제 1 커패시터 전극 플레이트(1030) 및 제 2 커패시터 전극 플레이트(1050)를 노출시킨다. 이러한 패터닝 및 에칭은, 현재 프로세스 기술의 일부로서, 저항기(1042) 및 능동 콘택들(120)을 노출시키기 위해 수행된다. 일단 노출되면, 제 3 MOL 도전성 층이 제 2 유전체 층(1070) 위에 증착되어, 제 2 커패시터 전극 플레이트(1050) 및 제 1 커패시터 전극 플레이트(1030)에 대한 상호접속부(1090-1)를 형성한다.
[0048] 일 구성에서, MIM(metal-insulator-metal) 커패시터 디바이스는, 반도체 기판 상에 제 1 전기 전하를 저장하기 위한 수단을 갖는 제 1 미들 오브 라인(MOL) 도전성 층을 포함한다. 본 개시의 일 양상에서, 제 1 전기 전하 저장 수단은, 제 1 전기 전하 저장 수단에 의해 인용되는 기능들을 수행하도록 구성되는 제 1 커패시터 플레이트(430/1030)일 수도 있다. 또한, 디바이스는, 제 1 전기 전하 저장 수단 상에 배치되는 절연체 층 상에 제 2 전하를 저장하기 위한 수단을 갖는 제 2 MOL 도전성 층을 포함할 수도 있다. 본 개시의 일 양상에서, 제 2 전기 전하 저장 수단은, 제 2 전기 전하 저장 수단에 의해 인용되는 기능들을 수행하도록 구성되는 제 2 커패시터 플레이트(450/1050)일 수도 있다. 다른 양상에서, 전술된 수단은, 전술된 수단에 의해 인용되는 기능들을 수행하도록 구성되는 임의의 디바이스일 수도 있다.
[0049] 도 12는, 본 개시의 일 양상이 유리하게 이용될 수도 있는 예시적인 무선 통신 시스템(1200)을 도시한다. 예시의 목적들을 위해, 도 12는 3개의 원격 유닛들(1220, 1230, 및 1250) 및 2개의 기지국들(1240)을 도시한다. 무선 통신 시스템들이 더 많은 원격 유닛들 및 기지국들을 가질 수도 있음이 인지될 것이다. 원격 유닛들(1220, 1230, 및 1250)은 MIM 커패시터들(1225A, 1225B, 1225C)을 포함한다. 도 12는, 기지국들(1240)로부터 원격 유닛들(1220, 1230, 및 1250)로의 순방향 링크 신호들(1280) 및 원격 유닛들(1220, 1230, 및 1250)로부터 기지국들(1240)로의 역방향 링크 신호들(1290)을 도시한다.
[0050] 도 12에서, 원격 유닛(1220)은 모바일 전화로서 도시되고, 원격 유닛(1230)은 휴대용 컴퓨터로서 도시되며, 원격 유닛(1250)은 무선 로컬 루프 시스템 내의 고정 위치 원격 유닛으로서 도시된다. 예를 들어, 원격 유닛들은 셀 폰들, 핸드-헬드 개인용 통신 시스템(PCS) 유닛들, 셋 톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 개인 휴대 정보 단말들과 같은 휴대용 데이터 유닛들, 또는 검침 장비(meter reading equipment)와 같은 고정 위치 데이터 유닛들일 수도 있다. 도 12가 본 개시의 교시들에 따른 MIM 커패시터들(1225A, 1225B, 1225C)을 이용할 수도 있는 원격 유닛들을 예시하지만, 본 개시는 이들 예시적인 예시된 유닛들로 제한되지 않는다. 예를 들어, 본 개시의 양상들에 따른 MIM 커패시터는 임의의 디바이스에서 적절히 이용될 수도 있다.
[0051] 도 13은 위에 기재된 MIM 커패시터 디바이스와 같은 반도체 컴포넌트의 회로, 레이아웃, 및 로직 설계를 위해 사용되는 설계 워크스테이션을 예시하는 블록도이다. 설계 워크스테이션(1300)은, 운영 시스템 소프트웨어, 지원 파일들, 및 Cadence 또는 OrCAD와 같은 설계 소프트웨어를 포함하는 하드 디스크(1301)를 포함한다. 또한, 설계 워크스테이션(1300)은 MIM 커패시터와 같은 회로(1310) 또는 반도체 컴포넌트(1312)의 설계를 용이하게 하기 위한 디스플레이(1302)를 포함한다. 회로 설계(1310) 또는 반도체 컴포넌트(1312)를 유형으로 저장하기 위한 저장 매체(1304)가 제공된다. 회로 설계(1310) 또는 반도체 컴포넌트(1312)는 GDSII 또는 GERBER와 같은 파일 포맷으로 저장 매체(1304) 상에 저장될 수도 있다. 저장 매체(1304)는 CD-ROM, DVD, 하드 디스크, 플래시 메모리, 또는 다른 적절한 디바이스일 수도 있다. 또한, 설계 워크스테이션(1300)은 저장 매체(1304)로부터 입력을 수용하거나 저장 매체(1304)에 출력을 기입하기 위한 드라이브 장치(1303)를 포함한다.
[0052] 저장 매체(1304) 상에 기록된 데이터는, 로직 회로 구성들, 포토리소그래피 마스크들에 대한 패턴 데이터, 또는 전자 빔 리소그래피와 같은 시리얼 기입 툴들에 대한 마스크 패턴 데이터를 특정할 수도 있다. 데이터는 로직 시뮬레이션들과 연관된 타이밍 도면들 또는 네트(net) 회로들과 같은 로직 검증 데이터를 더 포함할 수도 있다. 저장 매체(1304) 상에서 데이터를 제공하는 것은, 반도체 웨이퍼들을 설계하기 위한 프로세스들의 수를 감소시킴으로써 회로 설계(1310) 또는 반도체 컴포넌트(1312)의 설계를 용이하게 한다.
[0053] 특정한 회로가 기재되었지만, 기재된 실시예들을 실시하기 위해 기재된 회로 전부가 요구되지는 않는다는 것이 당업자들에 의해 인식될 것이다. 또한, 특정한 잘 알려진 회로들은 본 개시에 집중하기 위하여 설명되지 않았다.
[0054] 본 명세서에 설명된 방법들은, 애플리케이션에 따라 다양한 수단에 의해 구현될 수도 있다. 예를 들어, 이들 방법들은 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 임의의 결합으로 구현될 수도 있다. 하드웨어 구현의 경우, 프로세싱 유닛들은, 하나 또는 그 초과의 주문형 집적 회로(ASIC)들, 디지털 신호 프로세서(DSP)들, 디지털 신호 프로세싱 디바이스(DSPD)들, 프로그래밍가능 로직 디바이스(PLD)들, 필드 프로그래밍가능 게이트 어레이(FPGA)들, 프로세서들, 제어기들, 마이크로-제어기들, 마이크로프로세서들, 전자 디바이스들, 본 명세서에 설명된 기능들을 수행하도록 설계된 다른 전자 유닛들, 또는 이들의 결합 내에 구현될 수도 있다.
[0055] 펌웨어 및/또는 소프트웨어 구현의 경우, 방법들은 본 명세서에 설명된 기능들을 수행하는 모듈들(예를 들어, 절차들, 함수들 등)을 이용하여 구현될 수도 있다. 명령들을 유형으로 포함하는 임의의 머신 또는 컴퓨터 판독가능 매체가, 본 명세서에 설명된 방법들을 구현하는데 사용될 수도 있다. 예를 들어, 소프트웨어 코드는 메모리에 저장되고 프로세서 유닛에 의해 실행될 수도 있다. 프로세서에 의해 실행된 경우, 실행중인 소프트웨어 코드는, 본 명세서에 제시된 교시들의 상이한 양상들의 다양한 방법들 및 기능들을 구현하는 동작 환경을 생성한다. 메모리는 프로세서의 내부에서 또는 프로세서의 외부에서 구현될 수도 있다. 본 명세서에 사용된 바와 같이, 용어 "메모리"는 장기, 단기, 휘발성, 비휘발성, 또는 다른 메모리의 임의의 타입을 지칭하며, 임의의 특정한 타입의 메모리 또는 메모리들의 수, 또는 메모리가 저장되는 매체들의 타입에 제한되지 않는다.
[0056] 본 명세서에 설명된 방법들 및 기능들을 정의하는 소프트웨어 코드를 저장하는 머신 또는 컴퓨터 판독가능 매체는 물리적 컴퓨터 저장 매체들을 포함한다. 저장 매체는 컴퓨터에 의해 액세스될 수 있는 임의의 이용가능한 매체일 수도 있다. 제한이 아닌 예로서, 그러한 컴퓨터-판독가능 매체들은 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장부, 자기 디스크 저장 또는 다른 자기 저장 디바이스들, 또는 명령들 또는 데이터 구조들의 형태로 원하는 프로그램 코드를 저장하는데 사용될 수 있고 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 본 명세서에 사용된 바와 같이, 디스크(disk) 및/또는 디스크(disc)는 컴팩트 디스크(disc)(CD), 레이저 디스크(disc), 광학 디스크(disc), DVD(digital versatile disc), 플로피 디스크(disk) 및 블루-레이 디스크(disc)를 포함하며, 여기서, 디스크(disk)들은 일반적으로 데이터를 자기적으로 재생하지만, 디스크(disc)들은 레이저들을 이용하여 광학적으로 데이터를 재생한다. 상기의 결합들이 또한 컴퓨터 판독가능 매체들의 범위 내에 포함되어야 한다.
[0057] 컴퓨터 판독가능 매체 상의 저장에 부가하여, 명령들 및/또는 데이터는 통신 장치에 포함된 송신 매체들 상의 신호들로서 제공될 수도 있다. 예를 들어, 통신 장치는 명령들 및 데이터를 표시하는 신호들을 갖는 트랜시버를 포함할 수도 있다. 명령들 및 데이터는, 하나 또는 그 초과의 프로세서들로 하여금 청구항들에서 약술된 기능들을 구현하게 하도록 구성된다.
[0058] 본 발명의 교시들 및 본 발명의 이점들이 상세히 설명되었지만, 첨부된 청구항들에 의해 정의된 바와 같은 본 교시들의 기술을 벗어나지 않으면서 다양한 변화들, 치환들 및 수정들이 본 명세서에서 행해질 수 있음이 이해되어야 한다. 또한, 본 출원의 범위는 본 명세서에서 설명된 프로세스, 머신, 제작물, 물질의 구성, 수단, 방법들 및 단계들의 특정한 양상들에 제한되도록 의도되지 않는다. 당업자가 본 개시로부터 용이하게 인식할 바와 같이, 본 명세서에 설명된 대응하는 양상들과 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 또는 추후에 개발될 프로세스들, 머신들, 제작물, 물질의 구성들, 수단, 방법들, 또는 단계들은 본 교시들에 따라 이용될 수도 있다. 따라서, 첨부된 청구항들은 그들의 범위 내에 그러한 프로세스들, 머신들, 제작물, 물질의 구성들, 수단, 방법들, 또는 단계들을 포함하도록 의도된다.
Claims (20)
- 커패시터를 제조하는 방법으로서,
반도체 기판의 STI(shallow trench isolation) 영역 위에, 커패시터의 제 1 플레이트로서 그리고 또한 반도체 디바이스의 소스 및 드레인 영역들에 대한 제 1 세트의 로컬 상호접속부들로서 제 1 미들 오브 라인(middle of line)(MOL) 도전성 층을 증착하는 단계;
상기 제 1 MOL 도전성 층 상에 절연체 층을 증착하는 단계; 및
상기 절연체 층 상에 상기 커패시터의 제 2 플레이트로서 제 2 MOL 도전성 층을 증착하는 단계를 포함하는, 커패시터를 제조하는 방법. - 제 1 항에 있어서,
상기 절연체 층을 증착하는 단계 이전에 상기 제 1 플레이트를 마스킹(mask)하는 단계; 및
상기 절연체 층 대신 높은-K 절연체 층을 상기 제 1 플레이트 상에 증착 및 패터닝하는 단계를 더 포함하며,
상기 제 2 MOL 도전성 층은 상기 절연체 층 상에 대신 상기 높은-K 절연체 층 상에 배치되는, 커패시터를 제조하는 방법. - 제 1 항에 있어서,
저항기로서 상기 제 2 MOL 도전성 층을 패터닝하는 단계를 더 포함하는, 커패시터를 제조하는 방법. - 제 1 항에 있어서,
상기 제 1 플레이트, 상기 제 2 플레이트, 및 상기 제 1 세트의 로컬 상호접속부들에 커플링되는 제 2 세트의 로컬 상호접속부들을 패터닝하는 단계를 더 포함하는, 커패시터를 제조하는 방법. - 제 4 항에 있어서,
상기 제 1 세트의 로컬 상호접속부들은 능동 콘택(contact)들을 포함하고, 상기 제 2 세트의 로컬 상호접속부들은 적층형(stacked) 콘택들을 포함하는, 커패시터를 제조하는 방법. - 제 1 항에 있어서,
상기 커패시터를 셀 폰, 핸드-헬드 개인용 통신 시스템(PCS) 유닛, 셋 톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 휴대용 데이터 유닛, 및/또는 고정 위치 데이터 유닛 내에 통합시키는 단계를 더 포함하는, 커패시터를 제조하는 방법. - 디바이스로서,
반도체 기판;
상기 반도체 기판 상에 제 1 커패시터 플레이트를 포함하는 제 1 미들 오브 라인(MOL) 도전성 층;
상기 제 1 커패시터 플레이트 상의 절연체 층;
상기 절연체 층 상에 제 2 커패시터 플레이트를 포함하는 제 2 MOL 도전성 층;
상기 제 1 커패시터 플레이트에 커플링되는 제 1 상호접속부; 및
상기 제 2 커패시터 플레이트에 커플링되는 제 2 상호접속부를 포함하는, 디바이스. - 제 7 항에 있어서,
제 1 도전성 MOL 층은 상기 반도체 기판 상에 능동 콘택 층을 포함하는, 디바이스. - 제 7 항에 있어서,
제 2 도전성 MOL 층은 상기 반도체 기판 상에 적층형 콘택 층을 포함하는, 디바이스. - 제 7 항에 있어서,
셀 폰, 핸드-헬드 개인용 통신 시스템(PCS) 유닛, 셋 톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 휴대용 데이터 유닛, 및/또는 고정 위치 데이터 유닛 내에 통합되는, 디바이스. - 디바이스로서,
반도체 기판;
상기 반도체 기판 상에 제 1 전기 전하를 저장하기 위한 수단을 포함하는 제 1 미들 오브 라인(MOL) 도전성 층;
제 1 전기 전하 저장 수단 상의 절연체 층;
상기 절연체 층 상에 제 2 전하를 저장하기 위한 수단을 포함하는 제 2 MOL 도전성 층;
상기 제 1 전기 전하 저장 수단에 커플링되는 제 1 상호접속부; 및
상기 제 2 전기 전하 저장 수단에 커플링되는 제 2 상호접속부를 포함하는, 디바이스. - 제 11 항에 있어서,
상기 제 1 MOL 도전성 층은 상기 반도체 기판 상에 능동 콘택 층을 포함하는, 디바이스. - 제 11 항에 있어서,
상기 제 2 MOL 도전성 층은 상기 반도체 기판 상에 적층형 콘택 층을 포함하는, 디바이스. - 제 11 항에 있어서,
셀 폰, 핸드-헬드 개인용 통신 시스템(PCS) 유닛, 셋 톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 휴대용 데이터 유닛, 및/또는 고정 위치 데이터 유닛 내에 통합되는, 디바이스. - 커패시터를 제조하는 방법으로서,
반도체 기판의 STI(shallow trench isolation) 영역 위에, 커패시터의 제 1 플레이트로서, 그리고 또한 반도체 디바이스의 소스 및 드레인 영역들에 대한 제 1 세트의 로컬 상호접속부들로서 제 1 미들 오브 라인(MOL) 도전성 층을 증착하는 단계;
상기 제 1 MOL 도전성 층 상에 절연체 층을 증착하는 단계; 및
상기 절연체 층 상에 상기 커패시터의 제 2 플레이트로서 제 2 MOL 도전성 층을 증착하는 단계를 포함하는, 커패시터를 제조하는 방법. - 제 15 항에 있어서,
상기 절연체 층을 증착하는 단계 이전에 상기 제 1 플레이트를 마스킹하는 단계; 및
상기 절연체 층 대신 높은-K 절연체 층을 상기 제 1 플레이트 상에 증착 및 패터닝하는 단계를 더 포함하며,
상기 제 2 MOL 도전성 층은 상기 절연체 층 상에 대신 상기 높은-K 절연체 층 상에 배치되는, 커패시터를 제조하는 방법. - 제 15 항에 있어서,
저항기로서 상기 제 2 MOL 도전성 층을 패터닝하는 단계를 더 포함하는, 커패시터를 제조하는 방법. - 제 15 항에 있어서,
상기 제 1 플레이트, 상기 제 2 플레이트, 및 상기 제 1 세트의 로컬 상호접속부들에 커플링되는 제 2 세트의 로컬 상호접속부들을 패터닝하는 단계를 더 포함하는, 커패시터를 제조하는 방법. - 제 18 항에 있어서,
상기 제 1 세트의 로컬 상호접속부들은 능동 콘택들을 포함하고, 상기 제 2 세트의 로컬 상호접속부들은 적층형 콘택들을 포함하는, 커패시터를 제조하는 방법. - 제 15 항에 있어서,
상기 커패시터를 셀 폰, 핸드-헬드 개인용 통신 시스템(PCS) 유닛, 셋 톱 박스, 뮤직 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 휴대용 데이터 유닛, 및/또는 고정 위치 데이터 유닛 내에 통합시키는 단계를 더 포함하는, 커패시터를 제조하는 방법.
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