JP2006004959A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】半導体装置、例えばＳＲＡＭのメモリセルのα線によるソフトエラーを低減する。
【解決手段】基板１ａをエッチングして第１配線溝ＨＭ１を形成し、第１配線溝ＨＭ１下の素子分離２（または素子分離溝２および絶縁層１ｃ）をエッチングして第２配線溝ＨＭ２を形成し、第１配線溝ＨＭ１および第２配線溝ＨＭ２の内壁に沿って局所配線１６ａ，１６ｂを形成し、一方の局所配線１６ａを下部電極ＥＬとして、その下部電極ＥＬ上に容量絶縁膜となる窒化シリコン膜１７、さらに上部電極ＥＵを形成することにより、容量ＣＡ１の面積を増加させて、メモリセルの記憶ノードに相対的に大きな静電容量を付加する。
【選択図】図２１

Description

本発明は、半導体装置およびその製造技術に関し、特に、ＳＲＡＭ（Static Random Access Memory）を有する半導体装置に適用して有効な技術に関するものである。

パソコンやワークステーション用のキャッシュメモリには、ＳＲＡＭが使用されている。このＳＲＡＭは、１ビットの情報を記憶するフリップフロップ回路と２個の情報転送用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）とで構成され、このフリップフロップ回路は、例えば、一対の駆動用ＭＩＳＦＥＴと一対の負荷用ＭＩＳＦＥＴとで構成される。

このようなメモリセルに対し、α線によるソフトエラーが問題となっている。α線によるソフトエラーとは、外界の宇宙線に含まれるα線やＬＳＩ（Large Scale Integration）のパッケージ材料中に含まれる放射性原子から放出されるα線が、メモリセル内に入り、メモリセル中に保存されている情報を破壊する現象である。このα線対策のために、メモリセル中の記憶ノード（前記フリップフロップ回路の入出力部）に容量（Capacitance）を付加し、記憶ノードの静電容量（Electrostatic Capacity）を増加させる方法が検討されている。

特開平１１−２８４１４６号公報（特許文献１）には、酸化膜層を介して２枚のシリコン単結晶基板を貼り合わせたＳＯＩ基板を用い、メモリセルアレイ部と周辺回路部とをトレンチ内の埋め込み酸化膜により絶縁分離して、メモリアレイ部の基板電位を独立に制御可能とする技術が開示されている。

また、特開２００３−１００９０７号公報（特許文献２）には、絶縁層の第１不純物領域に近いボディ部の下方に、絶縁層が設けられていない領域からなる電位固定領域が第１半導体領域に向かって延びるように設けられ、ボディ部と電位固定領域との境界領域にボディ固定部が形成されたＳＯＩ構造の半導体記憶装置が開示されている。

また、特開２００２−２２２９２４号公報（特許文献３）には、半導体基板に第１の電極として働く不純物拡散層、誘電体膜および第２の電極として働く配線層を形成してなる容量素子を構成する半導体装置を製造するにあたり、半導体基板に素子分離用のトレンチと、容量素子を形成する領域に所望のパターンに配置されるトレンチとを同時に形成する工程を含む半導体装置の製造方法が記載されている。

また、国際特許公開ＷＯ ０２／０６１８４０号パンフレット（特許文献４）には、ゲート電極とドレインとが交差接続された一対のｎチャネル型ＭＩＳＦＥＴを有するＳＲＡＭメモリセルの、交差接続部の配線の表面を酸化シリコン膜の表面より突出した形状とし、この配線上に容量絶縁膜となる窒化シリコン膜と、上部電極とを形成して、この配線、窒化シリコン膜および上部電極とで容量を形成することにより、α線によるソフトエラーを低減した半導体集積回路装置が記載されている。
特開平１１−２８４１４６号公報 特開２００３−１００９０７号公報 特開２００２−２２２９２４号公報 国際特許公開ＷＯ ０２／０６１８４０号パンフレット

しかしながら、１ビットの単位情報を記憶するメモリセルについては、以下に説明する種々の技術的課題が存在する。

半導体装置の高集積化に伴うメモリセルの微細化が進むと、メモリセルに付加できる静電容量を増加させることに限界が生じて、要求されるＳＥＲ（Soft Error Rate）耐性が得られなくなる。ＳＯＩ基板を用いると、電荷収集量が少なくなることによってＳＥＲ耐性の向上が見込まれるが、メモリセルの微細化が進むと、基板フローティングの影響により電荷収集量が低減する効果が打ち消されるという問題が生ずる。

本発明の目的は、半導体装置、例えばＳＲＡＭのメモリセルにおいて、α線によるソフトエラーを低減することができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明による半導体装置は、支持基板上に絶縁層を介して基板が形成されたＳＯＩ基板に形成され、２つの記憶ノードの間に容量を接続するＳＲＡＭのメモリセルを有するものであって、その容量は、基板をエッチングして形成した第１配線溝と、第１配線溝の下の素子分離をエッチングして形成した第２配線溝との内壁に沿って下部電極および容量絶縁膜が形成されている。

本発明による半導体装置の製造方法は、支持基板上に絶縁層を介して基板が形成されたＳＯＩ基板に、２つの記憶ノードの間に容量を接続するＳＲＡＭのメモリセルを形成するものであって、その容量は、第１、第２、第３および第４活性領域を囲む素子分離を形成する工程と、基板の上に層間絶縁膜を形成する工程と、第１活性領域、第２活性領域および第１活性領域と第２活性領域とに挟まれた素子分離の上の層間絶縁膜をエッチングして第１溝を形成し、第３活性領域、第４活性領域および第３活性領域と第４活性領域とに挟まれた素子分離の上の層間絶縁膜をエッチングして第２溝を形成する工程と、第１活性領域と第２活性領域とに挟まれた素子分離を絶縁層が突き抜けないようにエッチングして第３溝を形成し、第３活性領域と第４活性領域とに挟まれた素子分離を絶縁層が突き抜けないようにエッチングして第４溝を形成する工程と、第１および第３溝の内壁に沿って第１局所配線を形成し、第２および第４溝の内壁に沿って第２局所配線を形成する工程と、第１および第２局所配線の上に容量絶縁膜を形成する工程と、第２局所配線の上の容量絶縁膜に開口部を形成する工程と、容量絶縁膜の上に第２局所配線と電気的に接続された上部電極を形成する工程とによって形成される。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

メモリセルの記憶ノードに相対的に大きい静電容量を付加することにより、メモリセルに入射したα線によるソフトエラーを低減することができる。

本実施の形態においては、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す。また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴをＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。

また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

（実施の形態１）
図１は、実施の形態１であるＳＲＡＭのメモリセルを示す等価回路図である。

図示のように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）、一対の負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）および一対の転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）により構成されている。駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）および転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）はｎＭＩＳで構成され、負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）はｐＭＩＳで構成されている。

メモリセルＭＣを構成する上記６個のＭＩＳのうち、駆動用ＭＩＳ（Ｄｒ１）および負荷用ＭＩＳ（Ｌｄ１）は、ＣＭＯＳインバータＩＮＶ１を構成し、駆動用ＭＩＳ（Ｄｒ２）および負荷用ＭＩＳ（Ｌｄ２）は、ＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の相互の入出力端子（記憶ノードＡ，Ｂ）は、交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。フリップフロップ回路の入出力端子の間（記憶ノードＡと記憶ノードＢとの間）には、記憶ノードＡ，Ｂに静電容量を付加するための容量Ｃが接続されている。また、このフリップフロップ回路の一方の入出力端子（記憶ノードＡ）は、転送用ＭＩＳ（Ｔｒ１）のソース、ドレインの一方に接続され、他方の入出力端子（記憶ノードＢ）は、転送用ＭＩＳ（Ｔｒ２）のソース、ドレインの一方に接続されている。

さらに、転送用ＭＩＳ（Ｔｒ１）のソース、ドレインの他方はデータ線ＤＬに接続され、転送用ＭＩＳ（Ｔｒ２）のソース、ドレインの他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）の各ソース）は電源電圧（Ｖｃｃ）に接続され、他端（駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）の各ソース）は基準電圧（Ｖｓｓ）に接続されている。

上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ１の記憶ノードＡが高電位（"Ｈ"）であるときには、駆動用ＭＩＳ（Ｄｒ２）がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ２の記憶ノードＢが低電位（"Ｌ"）になる。従って、駆動用ＭＩＳ（Ｄｒ１）がＯＦＦになり、記憶ノードＡの高電位（"Ｈ"）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２を交差結合させたラッチ回路によって相互の記憶ノードＡ，Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。

転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（"Ｈ"）であるときには、転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）がＯＮになり、フリップフロップ回路と相補性データ線（データ線ＤＬ，／ＤＬ）とが電気的に接続されるので、記憶ノードＡ，Ｂの電位状態（"Ｈ"または"Ｌ"）がデータ線ＤＬ，／ＤＬに現れ、メモリセルＭＣの情報として読み出される。

メモリセルＭＣに情報を書き込むには、ワード線ＷＬを"Ｈ"電位レベル、転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）をＯＮ状態にしてデータ線ＤＬ，／ＤＬの情報を記憶ノードＡ，Ｂに伝達する。

次に、本実施の形態であるＳＲＡＭの製造方法を図２〜図３０を用いて工程順に説明する。

図２は、メモリセル約１個分の領域を示す半導体基板の要部平面図、図３は、メモリセル領域の一部（図２のＡ−Ａ′線）を示す半導体基板の要部断面図、図４は、周辺回路領域およびメモリセル領域の他の一部（図２のＢ−Ｂ′線）を示す半導体基板の要部断面図である。

まず、ＳＯＩ基板１を用意する。ＳＯＩ基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる基板（第２半導体基板）１ａと、シリコン単結晶からなる支持基板（第１半導体基板）１ｂと、基板１ａと支持基板１ｂとの間に設けられた絶縁層１ｃとから構成されている。基板１ａの厚さは、例えば０.３〜０.５μｍ程度である。

次に、ＳＯＩ基板１に素子分離２を形成する。この素子分離２は、以下のように形成する。フォトレジスト膜をマスクにして基板１ａおよび絶縁層１ｃをエッチングすることにより、絶縁層１ｃに達する深さ０.３〜０.５μｍ程度の素子分離溝を形成した後、ＳＯＩ基板１を約１０００℃で熱酸化することによって、溝の内壁に膜厚１０ｎｍ程度の薄い酸化シリコン膜を形成する。この酸化シリコン膜は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれる絶縁膜と基板１ａとの界面に生じるストレスを緩和するために形成する。

次に、溝の内部を含む基板１ａ上にＣＶＤ（Chemical Vapor Deposition）法により膜厚０.４５〜０.５μｍ程度の絶縁膜を堆積し、化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法により溝の上部の絶縁膜を研磨して、その表面を平坦化する。

次に、基板１ａにｐ型不純物（例えばホウ素）およびｎ型不純物（例えばリン）をイオン注入した後、約１０００℃の熱処理で上記不純物を拡散させることによって、基板１ａにｐ型ウェル４およびｎ型ウェル５を形成する。

図２に示すように、メモリセルＭＣ１では基板１ａに２つのｐ型ウェル４および２つのｎ型ウェル５の主表面である活性領域Ａｎ１，Ａｎ２，Ａｐ１，Ａｐ２が形成され、これらの活性領域は、絶縁膜が埋め込まれた素子分離２で囲まれている。また、追って詳細に説明するように、メモリセルＭＣ１を構成する６個のＭＩＳ（Ｔｒ１，Ｔｒ２，Ｄｒ１，Ｄｒ２，Ｌｄ１，Ｌｄ２）のうちｎＭＩＳ（Ｔｒ１，Ｄｒ１）は活性領域Ａｐ１（ｐ型ウェル４）上に形成され、ｎＭＩＳ（Ｔｒ２，Ｄｒ２）は活性領域Ａｐ２（ｐ型ウェル４）上に形成される。また、ｐＭＩＳ（Ｌｄ２）は活性領域Ａｎ１（ｎ型ウェル５）上に形成され、ｐＭＩＳ（Ｌｄ１）は活性領域Ａｎ２（ｎ型ウェル５）上に形成される。

図５は、図２〜４に続く製造工程における図２と同じ箇所の要部平面図、図６は、図２〜４に続く製造工程における図３と同じ箇所の要部断面図、図７は、図２〜４に続く製造工程における図４と同じ箇所の要部断面図である。

次に、基板１ａのメモリセル領域の主表面にｎＭＩＳ（Ｔｒ１、Ｄｒ１、Ｔｒ２、Ｄｒ２）およびｐＭＩＳ（Ｌｄ１、Ｌｄ２）を形成し、基板１ａの周辺回路領域の主表面にｎＭＩＳ（Ｑｎ）およびｐＭＩＳ（Ｑｐ）を形成する。

まず、フッ酸系の洗浄液を用いて基板１ａ（ｐ型ウェル４およびｎ型ウェル５）の表面をウェット洗浄した後、約８００℃の熱酸化でｐ型ウェル４およびｎ型ウェル５のそれぞれの表面に膜厚６ｎｍ程度の清浄なゲート絶縁膜６を形成する。

次に、ゲート絶縁膜６上にゲート電極Ｇを形成する。このゲート電極Ｇは、以下のように形成する。まず、ゲート絶縁膜６の上部に膜厚１００ｎｍ程度の低抵抗多結晶シリコン膜をＣＶＤ法により堆積する。続いて、フォトレジスト膜をマスクにして多結晶シリコン膜をドライエッチングすることにより、多結晶シリコン膜からなるゲート電極Ｇを形成する。

図５に示すように、活性領域Ａｐ１上には、転送用ＭＩＳ（Ｔｒ１）のゲート電極Ｇと駆動用ＭＩＳ（Ｄｒ１）のゲート電極Ｇとが形成され、活性領域Ａｐ２上には、転送用ＭＩＳ（Ｔｒ２）のゲート電極Ｇと駆動用ＭＩＳ（Ｄｒ２）のゲート電極Ｇとが形成されている。また、活性領域Ａｎ１上には、負荷用ＭＩＳ（Ｌｄ２）のゲート電極Ｇが形成され、活性領域Ａｎ２上には、負荷用ＭＩＳ（Ｌｄ１）のゲート電極Ｇが形成されている。これらのゲート電極Ｇは、それぞれ図２中のＡ−Ａ′線に沿った方向に形成され、負荷用ＭＩＳ（Ｌｄ１）のゲート電極Ｇと駆動用ＭＩＳ（Ｄｒ１）のゲート電極Ｇとは共通であり、また、負荷用ＭＩＳ（Ｌｄ２）のゲート電極Ｇおよび駆動用ＭＩＳ（Ｄｒ２）のゲート電極Ｇとは共通である。

次に、ｐ型ウェル４上のゲート電極Ｇの両側にｎ型不純物（例えばリン）をイオン注入することによってｎ^-型半導体領域７を形成し、またｎ型ウェル５上にｐ型不純物（例えばヒ素）をイオン注入することによってｐ^-型半導体領域８を形成する。

次に、基板１ａ上にＣＶＤ法により膜厚４０ｎｍ程度の窒化シリコン膜を堆積した後、異方的にエッチングすることによって、ゲート電極Ｇの側壁にサイドウォール９を形成する。続いて、ｐ型ウェル４にｎ型不純物（例えばリンまたはヒ素）をイオン注入することによってｎ⁺型半導体領域（ソース、ドレイン）１０を形成し、ｎ型ウェル５にｐ型不純物（例えばホウ素）をイオン注入することによってｐ⁺型半導体領域（ソース、ドレイン）１１を形成する。

ここまでの工程で、メモリセルＭＣ１を構成する６個のＭＩＳ（駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）、転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）および負荷用ＭＩＳ（Ｌｄ１、Ｌｄ２））、ならびに周辺回路のｎＭＩＳ（Ｑｎ）およびｐＭＩＳ（Ｑｐ）が完成する。

図８は、図５〜７に続く製造工程における図２と同じ箇所の要部平面図、図９は、図５〜７に続く製造工程における図３と同じ箇所の要部断面図、図１０は、図５〜７に続く製造工程における図４と同じ箇所の要部断面図である。

次に、基板１ａの表面を洗浄した後、基板１ａ上に、スパッタリング法によりコバルト膜およびチタン膜を順次堆積する。続いて、例えば６００℃の温度で１分間程度の熱処理を施し、基板１ａの露出部（ｎ⁺型半導体領域７、ｐ⁺型半導体領域８）およびゲート電極Ｇ上にコバルトシリサイド層１２を形成する。さらに、未反応のコバルト膜およびチタン膜をエッチングにより除去した後、例えば７００〜８００℃の温度で１分間程度の熱処理を施し、コバルトシリサイド層１２を低抵抗化する。

次に、基板１ａ上にＣＶＤ法により膜厚５０ｎｍ程度の窒化シリコン膜１３を堆積する。なお、窒化シリコン膜１３は、後述するコンタクトホールＣ１等の形成時のエッチングストッパーとしての役割を果たす。

次に、窒化シリコン膜１３上にＰＳＧ（Phosphor Silicate Glass）膜１４を塗布し、熱処理を行い、平坦化した後、酸化シリコン膜１５を堆積する。この酸化シリコン膜１５は、例えば、テトラエトキシシランを原料とし、プラズマＣＶＤ法により形成する。このＰＳＧ膜１４、酸化シリコン膜１５および窒化シリコン膜１３は、ゲート電極Ｇと第１層配線Ｍ１との間の層間絶縁膜となる。また、ＣＶＤ法により膜厚０.７〜０.８μｍ程度の酸化シリコン膜１５を窒化シリコン膜１３上に堆積した後、酸化シリコン膜１５の表面をＣＭＰ法で研磨してその表面を平坦化してもよい。

図１１は、図８〜１０に続く製造工程における図２と同じ箇所の要部平面図、図１２は、図８〜１０に続く製造工程における図３と同じ箇所の要部断面図、図１３は、図８〜１０に続く製造工程における図４と同じ箇所の要部断面図である。

次に、フォトレジスト膜をマスクにして酸化シリコン膜１５およびＰＳＧ膜１４をドライエッチングし、続いて、窒化シリコン膜１３をドライエッチングすることによって、ｎ⁺型半導体領域１０およびｐ⁺型半導体領域１１上にコンタクトホールＣ１および第１配線溝（第１溝、第２溝）ＨＭ１を形成する。また、転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のゲート電極Ｇ上にコンタクトホールＣ１を形成する。続いて、素子分離２をドライエッチングし、さらに絶縁層１ｃを削り込んで第２配線溝（第３溝、第４溝）ＨＭ２を形成する。第２配線溝ＨＭ２の深さｄ１は、例えば０.４μｍ程度である。後述するように、絶縁層１ｃの削り込みの深さが深いほど記憶ノードＡ，Ｂに接続する容量ＣＡ１の面積を増加させることができるが、絶縁層１ｃを付け抜けると、隣接するＭＩＳ間での素子分離ができないため、一部を残して絶縁層１ｃはエッチングされる。なお、絶縁層１ｃを削らずに素子分離２のみを削り込んでもよく、例えば第２配線溝ＨＭ２の深さを素子分離２の途中までとしてもよい。

図１１中の２つの第１配線溝ＨＭ１のうち、一方の第１配線溝ＨＭ１は、駆動用ＭＩＳ（Ｄｒ１）のドレイン上から負荷用ＭＩＳ（Ｌｄ１）のドレイン上を経由して、駆動用ＭＩＳ（Ｄｒ２）のゲート電極Ｇ上まで延びている。また、他方の第１配線溝ＨＭ１は、駆動用ＭＩＳ（Ｄｒ２）のドレイン上から負荷用ＭＩＳ（Ｌｄ２）のドレイン上を経由して、駆動用ＭＩＳ（Ｄｒ１）のゲート電極Ｇ上まで延びている。第１配線溝ＭＨ１の幅Ｌ１は０.２μｍ程度、第１配線溝ＭＨ１の端部からゲート電極Ｇまでの距離Ｌ２は０.１μｍ程度である。

図１４は、図１１〜１３に続く製造工程における図２と同じ箇所の要部平面図、図１５は、図１１〜１３に続く製造工程における図３と同じ箇所の要部断面図、図１６は、図１１〜１３に続く製造工程における図４と同じ箇所の要部断面図である。

次に、コンタクトホールＣ１、ならびに第１および第２配線溝ＨＭ１，ＨＭ２の内部を含む酸化シリコン膜１５上にスパッタリング法によりチタン膜および窒化チタン膜を順次堆積し、例えば５００〜７００℃の温度で１分間程度の熱処理を施す。続いて、ＣＶＤ法によりタングステン膜を堆積し、酸化シリコン膜１５の表面が露出するまでエッチバックもしくはＣＭＰを施して、コンタクトホールＣ１、ならびに第１および第２配線溝ＨＭ１，ＨＭ２の外部のチタン膜、窒化チタン膜およびタングステン膜を除去することにより、コンタクトホールＣ１の内部にプラグＰ１を形成し、第１および第２配線溝ＨＭ１，ＨＭ２の内壁に沿って局所配線１６ａ，１６ｂを形成する。この時、コンタクトホールＣ１の内部はプラグＰ１により埋め込むが、第１および第２配線溝ＨＭ１，ＨＭ２の内部は局所配線１６ａ，１６ｂにより埋め込まない。局所配線１６ａ，１６ｂの厚さは、例えば１０〜５０ｎｍ程度であり、例えば２０ｎｍ程度を用いることができる。

一方の局所配線１６ａは、駆動用ＭＩＳ（Ｄｒ１）および負荷用ＭＩＳ（Ｌｄ１）のそれぞれのドレイン、ならびに駆動用ＭＩＳ（Ｄｒ２）と負荷用ＭＩＳ（Ｌｄ２）の共通のゲート電極Ｇに接続され、容量ＣＡ１の下部電極ＥＬを兼ねることができる。また、他方の局所配線１６ｂは、駆動用ＭＩＳ（Ｄｒ２）および負荷用ＭＩＳ（Ｌｄ２）のそれぞれのドレイン、ならびに駆動用ＭＩＳ（Ｄｒ１）と負荷用ＭＩＳ（Ｌｄ１）の共通のゲート電極Ｇに接続されている。

図１７は、図１４〜１６に続く製造工程における図２と同じ箇所の要部平面図、図１８は、図１４〜１６に続く製造工程における図３と同じ箇所の要部断面図、図１９は、図１４〜１６に続く製造工程における図４と同じ箇所の要部断面図である。

次に、酸化シリコン膜１５、プラグＰ１および局所配線１６ａ，１６ｂ上に、膜厚２〜１０ｎｍ程度の窒化シリコン膜１７を形成する。この窒化シリコン膜１７は、下部電極ＥＬと後述する上部電極ＥＵとの間に形成されて、容量絶縁膜となる。窒化シリコン膜１７に替えて窒化タンタルまたは高誘電率膜（酸化ハフニウム等）を用いてもよい。続いて、フォトレジスト膜をマスクにしたドライエッチングにより窒化シリコン膜１７をパターニングして、局所配線１６ｂと後述する上部電極ＥＵとを接続するためのコンタクトホールＣ２を形成する。

図２０は、図１７〜１９に続く製造工程における図２と同じ箇所の要部平面図、図２１は、図１７〜１９に続く製造工程における図３と同じ箇所の要部断面図、図２２は、図１７〜１９に続く製造工程における図４と同じ箇所の要部断面図である。

次に、窒化シリコン膜１７上に、スパッタリング法により膜厚２０ｎｍ程度の導電性膜、例えば窒化チタン膜、タングステン膜（またはチタン膜）および窒化チタン膜を順次堆積した積層膜を形成した後、フォトレジスト膜をマスクにしたドライエッチングにより導電性膜をパターニングして、局所配線１６ａ，１６ｂ上を覆う上部電極ＥＵを形成する。この上部電極ＥＵは、ゲート電極Ｇが延びる方向にゲート電極Ｇ上に乗り上がるように形成される。

以上の工程により、一方の局所配線１６ａ（下部電極ＥＬ）上に容量絶縁膜（窒化シリコン膜１７）が形成され、他方の局所配線１６ｂ上に形成された開口部（コンタクトホールＣ２）により局所配線１６ｂと上部電極ＥＵとが接続されて、フリップフロップ回路の入出力端子の間（前記図１の記憶ノードＡと記憶ノードＢとの間）に局所配線１６ａ（下部電極ＥＬ）と窒化シリコン膜１７と上部電極ＥＵとで構成される容量ＣＡ１が形成される。容量ＣＡ１は、素子分離２を削り込むことにより生ずる溝段差を利用することで局所配線１６ａ（下部電極ＥＬ）の面積を増加させており、これにより、容量ＣＡ１の静電容量を増加させることができる。

一方、本発明技術に先だって、本発明者らは図２３に示すメモリセル構造について検討した。

図２３（ａ）および（ｂ）は、それぞれ本発明者らによって検討された第１および第２メモリセルを示す半導体基板の要部断面図であり、前記図２１と同じ箇所の断面（前記図２のＡ−Ａ′線）を示す。

図２３（ａ）に示す第１メモリセルは、酸化シリコン膜１５に形成した配線溝５１の内部を導電性膜で埋め込み、これを局所配線５２ａ，５２ｂとしており、酸化シリコン膜１５の上面と局所配線５２ａ、５２ｂの上面とをほぼ一致させている。局所配線５２ａ，５２ｂの表面には容量絶縁膜５３が形成され、さらに局所配線５２ａ，５２ｂ上を覆う上部電極５４が形成されており、第１メモリセルの容量Ｃａは局所配線（下部電極）５２ａ、容量絶縁膜５３および上部電極５４から構成される。

図２３（ｂ）に示す第２メモリセルは、酸化シリコン膜１５に形成した配線溝６１の内壁に沿って導電性膜を形成し、これを局所配線６２ａ，６２ｂとしている。局所配線６２ａ，６２ｂの表面には容量絶縁膜６３が形成され、さらに局所配線６２ａ，６２ｂ上を覆う上部電極６４が形成されている。第２メモリセルの容量Ｃｂは局所配線（下部電極）６２ａ、容量絶縁膜６３および上部電極６４から構成される。

第１メモリセルの容量Ｃａの静電容量を１とすると、第２メモリセルの容量Ｃｂの静電容量は約５.４に増加するが、さらに本実施の形態１であるメモリセルＭＣ１の容量ＣＡ１の静電容量は約６.７となり、第１および第２メモリセルに比較して大幅な静電容量の増加が見積もられる。

図２４は、記憶ノードの電荷量（静電容量×内部印加電圧）に対するＳＥＲのシミュレーション結果を示すグラフ図である。図２４には、０.１８μｍプロセルまたは０.１３μｍプロセスで形成されたメモリセルを用い、容量を接続しない記憶ノードのＳＥＲを１.Ｅ＋００としたシミュレーション結果を示しており、これらシミュレーション結果は実測により得られたデータとほぼ一致することが本発明者らによって確認されている。

記憶ノードの電荷量が２５％増加した場合、０.１８μｍプロセスではＳＥＲは約１桁低減し、０.１３μｍプロセスではＳＥＲは２桁以上低減する。０.１３μｍプロセスでは、０.１８μｍプロセスに比べてメモリセルの面積が小さくＳＥＲの記憶ノードの電荷量依存性が大きいため、ＳＥＲが大きく改善される。また、ＳＯＩ基板ではメモリセルの収集電荷量が減少するので、ＳＯＩ基板を用いてメモリセルに容量を接続した場合は、さらに静電容量の増加の効果が向上すると考えられる。また、ＳＯＩ基板を用いた場合は、基板フローティングの影響により電荷収集量が減少する効果が打ち消されて、ＳＯＩ基板を用いた利点が得られなくなると懸念されるが、ＳＯＩ基板の特徴を利用した方法で大きな容量を付加する事により、この問題を解決し、かつＳＯＩ基板デバイスの高速、低消費電力という特性を得ることができる。

この後、上部電極ＥＵ上に層間絶縁膜を介し第１層配線Ｍ１および第２層配線Ｍ２が形成される。引き続き、これらの配線の形成工程について説明する。

図２５は、図２０〜２２に続く製造工程における図２と同じ箇所の要部平面図、図２６は、図２０〜２２に続く製造工程における図３と同じ箇所の要部断面図、図２７は、図２０〜２２に続く製造工程における図４と同じ箇所の要部断面図である。

まず、上部電極ＥＵ上に、酸化シリコン膜１９をＣＶＤ法により堆積する。続いて、プラグＰ１上の酸化シリコン膜１９をエッチングにより除去することによりコンタクトホールＣ３を形成する。ここで、負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）のソース上のプラグＰ１上においては、窒化シリコン膜１７が存在するため、酸化シリコン膜１９の他、上部電極ＥＵおよび窒化シリコン膜１７もエッチングにより除去する。

次に、コンタクトホールＣ３内に導電性膜を埋め込むことによりプラグＰ２を形成する。まず、コンタクトホールＣ３の内部を含む酸化シリコン膜１９上にスパッタリング法により膜厚１０ｎｍ程度のチタン膜および膜厚５０ｎｍ程度の窒化チタン膜を順次堆積し、例えば５００〜７００℃の温度で１分間程度の熱処理を施す。続いて、ＣＶＤ法によりタングステン膜を堆積し、酸化シリコン膜１９の表面が露出するまでエッチバックもしくはＣＭＰを施して、コンタクトホールＣ３の外部のチタン膜、窒化チタン膜およびタングステン膜を除去することによりプラグＰ２を形成する。なお、図２５の平面図においては、ゲート電極Ｇおよび活性領域Ａｎ１等の表示を省略している。

次に、酸化シリコン膜１９およびプラグＰ２上に、第１層配線Ｍ１を形成する。スパッタリング法により膜厚１０ｎｍ程度のチタン膜および膜厚５０ｎｍ程度の窒化チタン膜を順次堆積し、例えば５００〜７００℃の温度で１分間程度の熱処理を施す。次いでＣＶＤ法によりタングステン膜を堆積し、パターニングすることにより第１層配線Ｍ１を形成する。第１層配線Ｍ１のうち、プラグＰ１，Ｐ２を介して転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のゲート電極Ｇを接続する第１層配線Ｍ１はワード線ＷＬとなる。

図２８は、図２５〜２７に続く製造工程における図２と同じ箇所の要部平面図、図２９は、図２５〜２７に続く製造工程における図３と同じ箇所の要部断面図、図３０は、図２５〜２７に続く製造工程における図４と同じ箇所の要部断面図である。

次に、第１層配線Ｍ１および酸化シリコン膜１９上に、酸化シリコン膜２０をＣＶＤ法により堆積した後、第１層配線Ｍ１上の酸化シリコン膜２０をエッチングにより除去することによりコンタクトホールＣ４を形成する。

次に、酸化シリコン膜２０上に、第２層配線Ｍ２を形成する。まず、スパッタリング法により膜厚１０ｎｍ程度のチタン膜および膜厚５０ｎｍ程度の窒化チタン膜を順次堆積し、例えば５００〜７００℃の温度で１分間程度の熱処理を施す。続いて、ＣＶＤ法によりタングステン膜を堆積し、パターニングすることにより第２層配線Ｍ２を形成する。第２層配線Ｍ２を介して駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）のソースに基準電位（Ｖｓｓ）が供給される。また、第２層配線Ｍ２を介して負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）のソースに電源電位（Ｖｃｃ）が供給される。また、駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）の一端と接続された第２層配線Ｍ２はデ−タ線（ＤＬ，／ＤＬ）となる。

以上の工程により、図１を用いて説明したＳＲＡＭメモリセルＭＣが、ほぼ完成する。

このように、本実施の形態１によれば、基板１ａをエッチングして形成した第１配線溝ＨＭ１および素子分離２（または素子分離２および絶縁層１ｃ）をエッチングして形成した第２配線溝ＨＭ２の内壁に沿って下部電極ＥＬおよび容量絶縁膜となる窒化シリコン膜１７を形成することができるので、容量ＣＡ１の面積を増加させて、メモリセルＭＣ１の記憶ノードＡ，Ｂに相対的に大きな静電容量を付加することができる。メモリセルＭＣ１の記憶ノードＡ，Ｂに相対的に大きい静電容量を有する容量ＣＡ１を接続することにより、メモリセルＭＣ１に入射したα線によるソフトエラーを低減することができる。

（実施の形態２）
本実施の形態２であるＳＲＡＭの製造方法を図３１〜図３８を用いて工程順に説明する。なお、図２〜図１０を用いて説明した層間絶縁膜形成工程までは、前記実施の形態１の場合と同様であるためその説明を省略する。

図３１は、メモリセル約１個分の領域を示す半導体基板の要部平面図、図３２は、メモリセル領域の一部（図３１のＣ−Ｃ′線）を示す半導体基板の要部断面図である。

まず、フォトレジスト膜をマスクにして酸化シリコン膜１５およびＰＳＧ膜１４をドライエッチングし、続いて、窒化シリコン膜１３をドライエッチングすることによって、ｎ⁺型半導体領域１０およびｐ⁺型半導体領域１１上にコンタクトホールＣ１を形成し、さらに第１配線溝ＨＭ１を形成する。また、転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のゲート電極Ｇ上にコンタクトホールＣ１を形成する。第１配線溝ＨＭ１の深さｄ２は、例えば０.３〜０.５μｍ程度である。

図３１中の２つの第１配線溝ＨＭ１のうち、一方の第１配線溝ＨＭ１は、駆動用ＭＩＳ（Ｄｒ１）のドレイン上から負荷用ＭＩＳ（Ｌｄ１）のドレイン上を経由し、駆動用ＭＩＳ（Ｄｒ２）のゲート電極Ｇ上まで延びている。また、他方の第１配線溝ＨＭ１は、駆動用ＭＩＳ（Ｄｒ２）のドレイン上から負荷用ＭＩＳ（Ｌｄ２）のドレイン上を経由し、駆動用ＭＩＳ（Ｄｒ１）のゲート電極Ｇ上まで延びている。第１配線溝ＭＨ１の幅Ｌ３は０.２μｍ程度、第１配線溝ＭＨ１の端部からゲート電極Ｇまでの距離Ｌ４は０.１μｍ程度である。

図３３は、図３１、３２に続く製造工程における図３１と同じ箇所の要部平面図、図３４は、図３１、３２に続く製造工程における図３２と同じ箇所の要部断面図である。

次に、コンタクトホールＣ１および第１配線溝ＨＭ１の内部に膜厚２０ｎｍ程度の導電性膜を埋め込むことによりプラグＰ１および局所配線２１ａ，２１ｂを形成する。一方の局所配線２１ａは、駆動用ＭＩＳ（Ｄｒ１）および負荷用ＭＩＳ（Ｌｄ１）のそれぞれのドレイン、ならびに駆動用ＭＩＳ（Ｄｒ２）と負荷用ＭＩＳ（Ｌｄ２）の共通のゲート電極Ｇに接続され、メモリセルＭＣ２の容量ＣＡ２の下部電極ＥＬを兼ねることができる。また、他方の局所配線２１ｂは、駆動用ＭＩＳ（Ｄｒ２）および負荷用ＭＩＳ（Ｌｄ２）のそれぞれのドレイン、ならびに駆動用ＭＩＳ（Ｄｒ１）と負荷用ＭＩＳ（Ｌｄ１）の共通のゲート電極Ｇに接続されている。

まず、コンタクトホールＣ１および第１配線溝ＨＭ１の内部を含む酸化シリコン膜１５上にスパッタリング法によりチタン膜および窒化チタン膜を順次堆積し、例えば５００〜７００℃の温度で１分間程度の熱処理を施す。続いて、ＣＶＤ法によりタングステン膜を堆積し、酸化シリコン膜１５の表面が露出するまでエッチバックもしくはＣＭＰを施して、コンタクトホールＣ１および第１配線溝ＨＭ１の外部のチタン膜、窒化チタン膜およびタングステン膜を除去することにより、コンタクトホールＣ１の内部にプラグＰ１を形成し、第１配線溝ＨＭ１の内部に局所配線２１ａ，２１ｂを形成する。この時、第１配線溝ＨＭ１の内部を局所配線２１ａ，２１ｂにより埋め込み、酸化シリコン膜１５の上面と局所配線２１ａ，２１ｂの上面とをほぼ一致させる。

図３５は、図３３、３４に続く製造工程における図３１と同じ箇所の要部平面図、図３６は、図３３、３４に続く製造工程における図３２と同じ箇所の要部断面図である。

次に、局所配線２１ａと局所配線２１ｂとの間の素子分離２をドライエッチングし、さらに絶縁層１ｃを削り込んで第３配線溝（第５溝）ＨＭ３を形成する。第３配線溝ＨＭ３の深さｄ３は、例えば０.８〜１.０μｍ程度である。絶縁層１ｃの削り込みの深さが深いほど容量を増加させることができるが、絶縁層１ｃを付け抜けると、隣接するＭＩＳ間での素子分離ができないため、一部を残して絶縁層１ｃはエッチングされる。これにより、局所配線２１ａ，２１ｂはＳＯＩ基板１の絶縁層１ｃにより絶縁されて、局所配線２１ａの上面に加えて、第３配線溝ＨＭ３の側面の局所配線２１ａおよび基板１ａが容量に寄与する下地電極ＥＬとなる。なお、絶縁層１ｃを削らず、素子分離２のみを削り込んでもよく、例えば第３配線溝ＨＭ３の深さを素子分離２の途中までとしてもよい。

図３７は、図３５、３６に続く製造工程における図３１と同じ箇所の要部平面図、図３８は、図３５、３６に続く製造工程における図３２と同じ箇所の要部断面図である。

次に、第３配線溝ＨＭ３の内部を含む酸化シリコン膜１５、プラグＰ１および局所配線２１ａ，２１ｂ上に、膜厚２〜１０ｎｍ程度の窒化シリコン膜１７を形成する。この窒化シリコン膜１７は、下部電極ＥＬと後述する上部電極ＥＵとの間に形成されて、容量絶縁膜となる。窒化シリコン膜１７に替えて窒化タンタルまたは高誘電率膜（酸化ハフニウム等）を用いてもよい。続いて、フォトレジスト膜をマスクにしたドライエッチングにより窒化シリコン膜１７をパターニングして、局所配線１６ｂと後述する上部電極ＥＵとを接続するためのコンタクトホールＣ５を形成する。

次に、窒化シリコン膜１７上に、スパッタリング法により膜厚２０ｎｍ程度の導電性膜、例えば窒化チタン膜、タングステン膜（またはチタン膜）および窒化チタン膜を順次堆積して積層膜を形成した後、フォトレジスト膜をマスクにしたドライエッチングにより導電性膜をパターニングして、第３配線溝ＨＭ３の内部を含む局所配線２１ａ，２１ｂ上を覆う上部電極ＥＵを形成する。

以上の工程により、一方の局所配線２１ａ（下部電極ＥＬ）上に容量絶縁膜（窒化シリコン膜１７）が形成され、他方の局所配線２１ｂ上に形成された開口部（コンタクトホールＣ５）で局所配線２１ｂと上部電極ＥＵとが接続されて、フリップフロップ回路の入出力端子（前記図１の記憶ノードＡと記憶ノードＢとの間）に局所配線２１ａ（下部電極ＥＬ）と窒化シリコン膜１７と上部電極ＥＵとで構成される容量ＣＡ２が形成される。局所配線２１ａ，２１ｂはＳＯＩ基板１の絶縁層１ｃにより絶縁されるため、第３配線溝ＨＭ３の側面の局所配線２１ａおよび基板１ａも下部電極ＥＬとして機能する。

次に、上部電極ＥＵ上に、酸化シリコン膜１９をＣＶＤ法により堆積した後、第１層配線Ｍ１および第２層配線Ｍ２が形成されるが、これらの形成工程は、前記図２５〜図３０を参照しながら説明した前記実施の形態１の場合と同様であるためその説明を省略する。

このように、本実施の形態２によれば、容量ＣＡ１は、局所配線２１ａと局所配線２１ｂとの間の素子分離２を削り込むことにより生ずる溝段差を利用することで局所配線（下部電極ＥＬ）２１ａの面積を増加させており、これにより、メモリセルＭＣ２の容量ＣＡ２の容量値を増加させることができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

本発明の半導体装置は、α線によるソフトエラーが問題となる半導体記憶装置、例えば０.１３μｍプロセス世代以降または０.９μｍプロセス世代以降のＳＲＡＭに適用される。

本発明の実施の形態１であるＳＲＡＭのメモリセルを示す等価回路図である。 本発明の実施の形態１であるＳＲＡＭの製造方法を示す半導体基板の要部平面図である。 本発明の実施の形態１であるＳＲＡＭの製造方法を示す半導体基板の要部断面図（図２のＡ−Ａ′線）である。 本発明の実施の形態１であるＳＲＡＭの製造方法を示す半導体基板の要部断面図（周辺回路領域および図２のＢ−Ｂ′線）である。 図２〜４に続く製造工程における図２と同じ箇所の要部平面図である。 図２〜４に続く製造工程における図３と同じ箇所の要部断面図である。 図２〜４に続く製造工程における図４と同じ箇所の要部断面図である。 図５〜７に続く製造工程における図２と同じ箇所の要部平面図である。 図５〜７に続く製造工程における図３と同じ箇所の要部断面図である。 図５〜７に続く製造工程における図４と同じ箇所の要部断面図である。 図８〜１０に続く製造工程における図２と同じ箇所の要部平面図である。 図８〜１０に続く製造工程における図３と同じ箇所の要部断面図である。 図８〜１０に続く製造工程における図４と同じ箇所の要部断面図である。 図１１〜１３に続く製造工程における図２と同じ箇所の要部平面図である。 図１１〜１３に続く製造工程における図３と同じ箇所の要部断面図である。 図１１〜１３に続く製造工程における図４と同じ箇所の要部断面図である。 図１４〜１６に続く製造工程における図２と同じ箇所の要部平面図である。 図１４〜１６に続く製造工程における図３と同じ箇所の要部断面図である。 図１４〜１６に続く製造工程における図４と同じ箇所の要部断面図である。 図１７〜１９に続く製造工程における図２と同じ箇所の要部平面図である。 図１７〜１９に続く製造工程における図３と同じ箇所の要部断面図である。 図１７〜１９に続く製造工程における図４と同じ箇所の要部断面図である。 本発明者らが検討したＳＲＡＭのメモリセルを示す半導体基板の要部断面図である。 本発明の効果を説明するためのグラフ図である。 図２０〜２２に続く製造工程における図２と同じ箇所の要部平面図である。 図２０〜２２に続く製造工程における図３と同じ箇所の要部断面図である。 図２０〜２２に続く製造工程における図４と同じ箇所の要部断面図である。 図２５〜２７に続く製造工程における図２と同じ箇所の要部平面図である。 図２５〜２７に続く製造工程における図３と同じ箇所の要部断面図である。 図２５〜２７に続く製造工程における図４と同じ箇所の要部断面図である。 本発明の実施の形態２であるＳＲＡＭの製造方法を示す半導体基板の要部平面図である。 本発明の実施の形態２であるＳＲＡＭの製造方法を示す半導体基板の要部断面図（図３１のＣ−Ｃ′線）である。 図３１、３２に続く製造工程における図３１と同じ箇所の要部平面図である。 図３１、３２に続く製造工程における図３２と同じ箇所の要部断面図である。 図３３、３４に続く製造工程における図３１と同じ箇所の要部平面図である。 図３３、３４に続く製造工程における図３２と同じ箇所の要部断面図である。 図３５、３６に続く製造工程における図３１と同じ箇所の要部平面図である。 図３５、３６に続く製造工程における図３２と同じ箇所の要部断面図である。

符号の説明

１ ＳＯＩ基板
１ａ 基板（第２半導体基板）
１ｂ 支持基板（第１半導体基板）
１ｃ 絶縁層
２ 素子分離
４ ｐ型ウェル
５ ｎ型ウェル
６ ゲート絶縁膜
７ ｎ^-型半導体領域
８ ｐ^-型半導体領域
９ サイドウォール
１０ ｎ⁺型半導体領域
１１ ｐ⁺型半導体領域
１２ コバルトシリサイド層
１３ 窒化シリコン膜
１４ ＰＳＧ膜
１５ 酸化シリコン膜
１６ａ，１６ｂ 局所配線
１７ 窒化シリコン膜
１９ 酸化シリコン膜
２０ 酸化シリコン膜
２１ａ，２１ｂ 局所配線
５１ 配線溝
５２ａ、５２ｂ 局所配線
５３ 容量絶縁膜
５４ 上部電極
６１ 配線溝
６２ａ，６２ｂ 局所配線
６３ 容量絶縁膜
６４ 上部電極
Ａ，Ｂ 記憶ノード
Ａｎ１，Ａｎ２ 活性領域
Ａｐ１，Ａｐ２ 活性領域
Ｃ 容量
ＣＡ１，ＣＡ２ 容量
Ｃａ，Ｃｂ 容量
Ｃ１，Ｃ２，Ｃ３，Ｃ４，Ｃ５ コンタクトホール
ｄ１，ｄ２，ｄ３ 深さ
ＤＬ，／ＤＬ データ線
ＥＬ 下部電極
ＥＵ 上部電極
Ｇ ゲート電極
ＨＭ１ 第１配線溝（第１溝、第２溝）
ＨＭ２ 第２配線溝（第３溝、第４溝）
ＨＭ３ 第３配線溝（第５溝）
ＩＮＶ１，ＩＮＶ２ ＣＭＯＳインバータ
Ｌ１，Ｌ３ 幅
Ｌ２，Ｌ４ 距離
Ｍ１ 第１層配線
Ｍ２ 第２層配線
ＭＣ メモリセル
ＭＣ１ メモリセル
ＭＣ２ メモリセル
Ｐ１，Ｐ２ プラグ
ＷＬ ワード線
Ｔｒ１，Ｔｒ２ 転送用ＭＩＳＦＥＴ
Ｄｒ１，Ｄｒ２ 駆動用ＭＩＳＦＥＴ
Ｌｄ１，Ｌｄ２ 負荷用ＭＩＳＦＥＴ
Ｑｎ ｎチャネル型ＭＩＳＦＥＴ
Ｑｐ ｐチャネル型ＭＩＳＦＥＴ

Claims (20)

1. 第１半導体基板上に絶縁層を介して第２半導体基板が形成されたＳＯＩ基板と、
   前記ＳＯＩ基板上に形成された一対の駆動用ＭＩＳＦＥＴおよび一対の負荷用ＭＩＳＦＥＴからなる一対のインバータと、一対の転送用ＭＩＳＦＥＴと、
   前記一対の駆動用ＭＩＳＦＥＴ、前記一対の負荷用ＭＩＳＦＥＴおよび前記一対の転送用ＭＩＳＦＥＴ上に形成された層間絶縁膜とを有し、
   前記一対の駆動用ＭＩＳＦＥＴのそれぞれのゲート電極とドレインとが第１および第２局所配線によって交差接続されたメモリセルを有する半導体装置であって、
   前記第１および第２局所配線は、前記層間絶縁膜および前記第２半導体基板内に形成された第１および第２配線溝内にそれぞれ形成され、
   前記第１および第２局所配線上に容量絶縁膜が形成され、
   前記容量絶縁膜上に上部電極が形成され、
   前記第１局所配線、前記容量絶縁膜および前記上部電極により容量が構成されることを特徴とする半導体装置。
2. 請求項１記載の半導体装置において、前記第１および第２配線溝は前記ＳＯＩ基板内の前記絶縁層に達し、前記第１および第２配線溝の最深部は前記絶縁層内に位置していることを特徴とする半導体装置。
3. それぞれのゲート電極とドレインとが交差接続された一対のＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体装置であって、
   （ａ）第１半導体基板上に絶縁層を介して第２半導体基板が形成されたＳＯＩ基板、
   （ｂ）前記第２半導体基板に形成され、素子分離により囲まれた第１、第２、第３および第４活性領域、
   （ｃ）前記第２半導体基板上に形成された層間絶縁膜、
   （ｄ）前記第１活性領域、前記第２活性領域および前記第１活性領域と前記第２活性領域とに挟まれた前記素子分離上の前記層間絶縁膜に形成された第１溝、ならびに前記第３活性領域、前記第４活性領域および前記第３活性領域と前記第４活性領域とに挟まれた前記素子分離上の前記層間絶縁膜に形成された第２溝、
   （ｅ）前記第１活性領域と前記第２活性領域とに挟まれた前記素子分離に形成された第３溝、および前記第３活性領域と前記第４活性領域との間に挟まれた前記素子分離に形成された第４溝、
   （ｆ）前記第１および第３溝の内壁に沿って形成された第１局所配線、ならびに前記第２および第４溝の内壁に沿って形成された第２局所配線、
   （ｇ）前記第１および第２局所配線上に形成された容量絶縁膜、
   （ｈ）前記容量絶縁膜上に形成された上部電極、
   を有し、
   前記第１局所配線、前記容量絶縁膜および前記上部電極により容量が構成されることを特徴とする半導体装置。
4. 請求項３記載の半導体装置において、前記メモリセルは、一対の駆動用ＭＩＳＦＥＴ、一対の転送用ＭＩＳＦＥＴおよび一対の負荷用ＭＩＳＦＥＴを構成要素とし、
   前記第1および第３活性領域には、前記一対の駆動用ＭＩＳＦＥＴのソース、ドレインと前記一対の転送用ＭＩＳＦＥＴのソース、ドレインとが形成され、前記第２および第４活性領域には、前記一対の負荷用ＭＩＳＦＥＴのソース、ドレインが形成されることを特徴とする半導体装置。
5. 請求項４記載の半導体装置において、前記第３溝は、さらに前記第１活性領域と前記第２活性領域とに挟まれた前記素子分離下の前記絶縁層に形成され、前記第４溝は、さらに前記第３活性領域と前記第４活性領域とに挟まれた前記素子分離下の前記絶縁層に形成され、前記第３および第４溝は前記絶縁層を突き抜けないことを特徴とする半導体装置。
6. 請求項４記載の半導体装置において、前記一対の駆動用ＭＩＳＦＥＴおよび前記一対の負荷用ＭＩＳＦＥＴは一対のインバータを構成することを特徴とする半導体装置。
7. 請求項６記載の半導体装置において、前記一対のインバータの相互の入出力端子に、前記第１局所配線、前記容量絶縁膜および前記上部電極により構成される容量が接続されることを特徴とする半導体装置。
8. それぞれのゲート電極とドレインとが交差接続された一対のＭＩＳＦＥＴを構成要素とするメモリセルを有する半導体装置であって、
   （ａ）第１半導体基板上に絶縁層を介して第２半導体基板が形成されたＳＯＩ基板、
   （ｂ）前記第２半導体基板に形成され、素子分離により囲まれた第１、第２、第３および第４活性領域、
   （ｃ）前記第２半導体基板上に形成された層間絶縁膜、
   （ｄ）前記第１活性領域、前記第２活性領域および前記第１活性領域と前記第２活性領域とに挟まれた前記素子分離上の前記層間絶縁膜に形成された第１溝、ならびに前記第３活性領域、前記第４活性領域および前記第３活性領域と前記第４活性領域とに挟まれた前記素子分離上の前記層間絶縁膜に形成された第２溝、
   （ｅ）前記第１溝の内部に埋め込まれた第１局所配線、および前記第２溝の内部に埋め込まれた第２局所配線、
   （ｆ）前記第１局所配線と前記第２局所配線とに挟まれた前記層間絶縁膜およびその下の前記素子分離に形成された第５溝、
   （ｇ）前記第５溝の内壁、ならびに前記第１および前記第２局所配線上に形成された容量絶縁膜、
   （ｈ）前記容量絶縁膜上に形成された上部電極、
   を有することを特徴とする半導体装置。
9. 請求項８記載の半導体装置において、前記第１局所配線、前記容量絶縁膜および前記上部電極により容量が構成されることを特徴とする半導体装置。
10. 請求項８記載の半導体装置において、前記第５溝は、さらに前記第２活性領域と前記第３活性領域とに挟まれた前記素子分離下の前記絶縁層に形成され、前記第５溝は前記絶縁層を突き抜けないことを特徴とする半導体装置。
11. 請求項８記載の半導体装置において、前記メモリセルは、一対の駆動用ＭＩＳＦＥＴ、一対の転送用ＭＩＳＦＥＴおよび一対の負荷用ＭＩＳＦＥＴを構成要素とし、
    前記第1および第３活性領域には、前記一対の駆動用ＭＩＳＦＥＴのソース、ドレインと前記一対の転送用ＭＩＳＦＥＴのソース、ドレインとが形成され、前記第２および第４活性領域には、前記一対の負荷用ＭＩＳＦＥＴのソース、ドレインが形成されることを特徴とする半導体装置。
12. 請求項１１記載の半導体装置において、前記一対の駆動用ＭＩＳＦＥＴおよび前記一対の負荷用ＭＩＳＦＥＴは一対のインバータを構成することを特徴とする半導体装置。
13. 請求項１２記載の半導体装置において、前記一対のインバータの相互の入出力端子に、前記第１局所配線、前記容量絶縁膜および前記上部電極から構成される容量が接続されることを特徴とする半導体装置。
14. 一対の駆動用ＭＩＳＦＥＴ、一対の転送用ＭＩＳＦＥＴおよび一対の負荷用ＭＩＳＦＥＴを構成要素とし、第１および第３活性領域に前記一対の駆動用ＭＩＳＦＥＴのソース、ドレインと前記一対の転送用ＭＩＳＦＥＴのソース、ドレインとが形成され、第２および第４活性領域に前記一対の負荷用ＭＩＳＦＥＴのソース、ドレインが形成されたメモリセルを形成する半導体装置の製造方法であって、
    （ａ）第１半導体基板上に絶縁層を介して第２半導体基板が形成されたＳＯＩ基板の前記第２半導体基板に、前記第１、第２、第３および第４活性領域を囲む素子分離を形成する工程と、
    （ｂ）前記第２半導体基板に前記一対の駆動用ＭＩＳＦＥＴ、前記一対の転送用ＭＩＳＦＥＴおよび前記一対の負荷用ＭＩＳＦＥＴを形成する工程と、
    （ｃ）前記一対の駆動用ＭＩＳＦＥＴ、前記一対の転送用ＭＩＳＦＥＴおよび前記一対の負荷用ＭＩＳＦＥＴ上に層間絶縁膜を形成する工程と、
    （ｄ）前記第１活性領域、前記第２活性領域および前記第１活性領域と前記第２活性領域とに挟まれた前記素子分離上の前記層間絶縁膜をエッチングして第１溝を形成し、前記第３活性領域、前記第４活性領域および前記第３活性領域と前記第４活性領域とに挟まれた前記素子分離上の前記層間絶縁膜をエッチングして第２溝を形成する工程と、
    （ｅ）前記第１活性領域と前記第２活性領域とに挟まれた前記素子分離をエッチングして第３溝を形成し、前記第３活性領域と前記第４活性領域とに挟まれた前記素子分離をエッチングして第４溝を形成する工程と、
    （ｆ）前記第１および第３溝の内壁に沿って第１局所配線を形成し、前記第２および第４溝の内壁に沿って第２局所配線を形成する工程と、
    （ｇ）前記第１および第２局所配線上に容量絶縁膜を形成する工程と、
    （ｈ）前記第２局所配線上の前記容量絶縁膜に開口部を形成する工程と、
    （ｉ）前記容量絶縁膜上に上部電極を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
15. 請求項１４記載の半導体装置の製造方法において、前記第１局所配線、前記容量絶縁膜および前記上部電極により容量が構成されることを特徴とする半導体装置の製造方法。
16. 請求項１４記載の半導体装置の製造方法において、前記第３溝を、さらに前記第１活性領域と前記第２活性領域とに挟まれた前記素子分離下の前記絶縁層に形成し、前記第４溝を、さらに前記第３活性領域と前記第４活性領域とに挟まれた前記素子分離下の前記絶縁層に形成し、前記第３および第４溝を前記絶縁層を突き抜けずに形成することを特徴とする半導体装置の製造方法。
17. 一対の駆動用ＭＩＳＦＥＴ、一対の転送用ＭＩＳＦＥＴおよび一対の負荷用ＭＩＳＦＥＴを構成要素とし、第１および第３活性領域に前記一対の駆動用ＭＩＳＦＥＴのソース、ドレインと前記一対の転送用ＭＩＳＦＥＴのソース、ドレインとが形成され、第２および第４活性領域に前記一対の負荷用ＭＩＳＦＥＴのソース、ドレインが形成されたメモリセルを形成する半導体装置の製造方法であって、
    （ａ）第１半導体基板上に絶縁層を介して第２半導体基板が形成されたＳＯＩ基板の前記第２半導体基板に、前記第１、第２、第３および第４活性領域を囲む素子分離を形成する工程と、
    （ｂ）前記第２半導体基板に前記一対の駆動用ＭＩＳＦＥＴ、前記一対の転送用ＭＩＳＦＥＴおよび前記一対の負荷用ＭＩＳＦＥＴを形成する工程と、
    （ｃ）前記一対の駆動用ＭＩＳＦＥＴ、前記一対の転送用ＭＩＳＦＥＴおよび前記一対の負荷用ＭＩＳＦＥＴ上に層間絶縁膜を形成する工程と、
    （ｄ）前記第１活性領域、前記第２活性領域および前記第１活性領域と前記第２活性領域とに挟まれた前記素子分離上の前記層間絶縁膜をエッチングして第１溝を形成し、前記第３活性領域、前記第４活性領域および前記第３活性領域と前記第４活性領域とに挟まれた前記素子分離上の前記層間絶縁膜をエッチングして第２溝を形成する工程と、
    （ｅ）前記第１溝の内部に第１局所配線を埋め込み、前記第２溝の内部に第２局所配線を埋め込む工程と、
    （ｆ）前記第１局所配線と前記第２局所配線とに挟まれた前記層間絶縁膜およびその下の前記素子分離をエッチングして第５溝を形成する工程と、
    （ｇ）前記第５溝の内壁、ならびに前記第１および第２局所配線上に容量絶縁膜を形成する工程と、
    （ｈ）前記第２局所配線上の前記容量絶縁膜に開口部を形成する工程と、
    （ｉ）前記容量絶縁膜上に上部電極を形成する工程と、
    を有することを特徴とする半導体装置の製造方法。
18. 請求項１７記載の半導体装置の製造方法において、前記第１局所配線、前記容量絶縁膜および前記上部電極により容量が構成されることを特徴とする半導体装置の製造方法。
19. 請求項１７記載の半導体装置の製造方法において、前記第５溝を、さらに前記第２活性領域と前記第３活性領域とに挟まれた前記素子分離下の前記絶縁層に形成し、前記第５溝を前記絶縁層を突き抜けずに形成することを特徴とする半導体装置の製造方法。
20. 請求項１７記載の半導体装置の製造方法において、前記第１および第２局所配線の上面と前記層間絶縁膜の上面とをほぼ一致させることを特徴とする半導体装置の製造方法。

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