JP2006173199A - 半導体装置の製造方法 - Google Patents

Abstract

【課題】ＳＲＡＭを有する半導体装置の信頼性を向上させることのできる技術を提供する。
【解決手段】ＣＭＯＳインバータを構成する負荷用ＭＩＳと駆動用ＭＩＳとに共通するゲート電極の引き出し部ＧＭ２の側壁に形成する第２サイドウォール９ａ１によって素子分離２の端部を覆うことにより、負荷用ＭＩＳ（Ｌｄ１）のドレイン（ｐ^＋型半導体領域１３）と上記引き出し部ＧＭ２との両者に接する配線溝ＨＭ１を形成する際の素子分離２を構成する酸化シリコン膜の削れを、負荷用ＭＩＳ（Ｌｄ１）のｐ^＋型半導体領域１３の深さよりも小さく抑える。
【選択図】図１２

Description

本発明は、半導体装置の製造技術に関し、特に、ＳＲＡＭ（Static Random Access Memory）を有する半導体装置の製造に適用して有効な技術に関するものである。

パソコンやワークステーション用のキャッシュメモリには、ＳＲＡＭが使用されている。このＳＲＡＭのメモリセルは、１ビットの情報を記憶するフリップフロップ回路と２個の情報転送用電界効果トランジスタ（Metal Insulator Semiconductor Field Effect Transistor：以下、ＭＩＳＦＥＴと記す）とで構成され、上記フリップフロップ回路は、例えば一対の負荷用ＭＩＳＦＥＴと一対の駆動用ＭＩＳＦＥＴとで構成される。すなわち、このＳＲＡＭのメモリセルは、６個のＭＩＳＦＥＴを使用した、いわゆる完全ＣＭＯＳ（Full Complementary Metal Oxide Semiconductor）型で構成される。

なお、完全ＣＭＯＳ（Full Complementary Metal Oxide Semiconductor）型メモリセルで構成したＳＲＡＭについては、例えば特開平７−９９２５５号公報（特許文献１）、特開平８−１７９４４号公報（特許文献２）に記載がある。
特開平７−９９２５５号公報 特開平８−１７９４４号公報

半導体記憶装置の大容量化に伴ったＳＲＡＭのメモリセルの占有面積の縮小は、レイアウトルールの縮小によって図られている。しかし、０.１８μｍプロセス世代以降の高集積のＳＲＡＭにおいては、フォトリソグラフィ技術の加工限界以下の寸法でのレイアウトが要求されている。

この対策の１つとして、一方のＣＭＯＳインバータを構成する負荷用ＭＩＳＦＥＴと駆動用ＭＩＳＦＥＴとに共通するゲート電極の引き出し部と配線とを接続するコンタクトホールと、他方のＣＭＯＳインバータを構成する負荷用ＭＩＳＦＥＴのドレインと上記配線とを接続するコンタクトホールとを１つの開口部で共有し、メモリセルを縮小する方法が採用されている。

しかしながら、上記共通の開口部の形成においては、以下に説明する技術的課題が存在する。

一方のＣＭＯＳインバータを構成する負荷用ＭＩＳＦＥＴと駆動用ＭＩＳＦＥＴとに共通するゲート電極の引き出し部は素子分離上に配置されるが、共通の開口部を形成する際に、オーバーエッチングによって素子分離を構成する絶縁膜が削られることがある。素子分離を構成する絶縁膜が削られると、他方のＣＭＯＳインバータを構成する負荷用ＭＩＳＦＥＴのドレインが共通の開口部に埋め込まれる導体膜を介して半導体基板に接続される。これにより、素子分離の端部で上記負荷用ＭＩＳＦＥＴのドレインと半導体基板との間でリーク電流が流れ、例えばスタンバイ不良などの特性不良がＳＲＡＭのメモリセルにおいて発生して、ＳＲＡＭを有する半導体装置の信頼性を著しく低下させてしまう。

本発明の目的は、ＳＲＡＭを有する半導体装置の信頼性を向上させることのできる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明の半導体装置の製造方法は、一方のＣＭＯＳインバータを構成する負荷用ＭＩＳＦＥＴと駆動用ＭＩＳＦＥＴとに共通するゲート電極の素子分離上に設けられた引き出し部の側壁に、素子分離の端部を覆うサイドウォールを形成し、その後、一方のＣＭＯＳインバータを構成する負荷用ＭＩＳＦＥＴと駆動用ＭＩＳＦＥＴとに共通するゲート電極の素子分離上に設けられた引き出し部と、他方のＣＭＯＳインバータを構成する負荷用ＭＩＳＦＥＴのドレインとの両者に共通の開口部を形成する。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

素子分離を構成する絶縁膜の削れを、他方のＣＭＯＳインバータを構成する負荷用ＭＩＳＦＥＴのドレインの深さよりも小さく抑えることができるので、素子分離の端部におけるリーク電流が減少し、ＳＲＡＭのメモリセルにおいてスタンバイ不良などの発生を防止することができる。これにより、ＳＲＡＭを有する半導体装置の信頼性を向上させることができる。

本実施の形態においては、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、本実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、本実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。

また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す。また、本実施の形態においては、電界効果トランジスタを代表するＭＩＳＦＥＴをＭＩＳと略し、ｐチャネル型のＭＩＳＦＥＴをｐＭＩＳと略し、ｎチャネル型のＭＩＳＦＥＴをｎＭＩＳと略す。

また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。

図１は、実施の形態１であるＳＲＡＭのメモリセルを示す等価回路図である。

図示のように、このメモリセルＭＣは、一対の相補性データ線（データ線ＤＬ、データ線／（バー）ＤＬ）とワード線ＷＬとの交差部に配置され、一対の駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）、一対の負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）および一対の転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）により構成されている。駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）および転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）はｎＭＩＳで構成され、負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）はｐＭＩＳで構成されている。

メモリセルＭＣを構成する上記６個のＭＩＳのうち、駆動用ＭＩＳ（Ｄｒ１）および負荷用ＭＩＳ（Ｌｄ１）はＣＭＯＳインバータＩＮＶ１を構成し、駆動用ＭＩＳ（Ｄｒ２）および負荷用ＭＩＳ（Ｌｄ２）はＣＭＯＳインバータＩＮＶ２を構成している。これら一対のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２の相互の入出力端子（記憶ノードＡ，Ｂ）は交差結合され、１ビットの情報を記憶する情報蓄積部としてのフリップフロップ回路を構成している。また、このフリップフロップ回路の一方の入出力端子（記憶ノードＡ）は、転送用ＭＩＳ（Ｔｒ１）のソース、ドレインの一方に接続され、他方の入出力端子（記憶ノードＢ）は転送用ＭＩＳ（Ｔｒ２）のソース、ドレインの一方に接続されている。

さらに、転送用ＭＩＳ（Ｔｒ１）のソース、ドレインの他方はデータ線ＤＬに接続され、転送用ＭＩＳ（Ｔｒ２）のソース、ドレインの他方はデータ線／ＤＬに接続されている。また、フリップフロップ回路の一端（負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）の各ソース）は電源電圧（Ｖｃｃ）に接続され、他端（駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）の各ソース）は基準電圧（Ｖｓｓ）に接続されている。

上記回路の動作を説明すると、一方のＣＭＯＳインバータＩＮＶ１の記憶ノードＡが高電位（“Ｈ”）であるときには、駆動用ＭＩＳ（Ｄｒ２）がＯＮになるので、他方のＣＭＯＳインバータＩＮＶ２の記憶ノードＢが低電位（“Ｌ”）になる。従って、駆動用ＭＩＳ（Ｄｒ１）がＯＦＦになり、記憶ノードＡの高電位（“Ｈ”）が保持される。すなわち、一対のＣＭＯＳインバータＩＮＶ１，ＩＮＶ２を交差結合させたラッチ回路によって相互の記憶ノードＡ，Ｂの状態が保持され、電源電圧が印加されている間、情報が保存される。

転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のそれぞれのゲート電極にはワード線ＷＬが接続され、このワード線ＷＬによって転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）の導通、非導通が制御される。すなわち、ワード線ＷＬが高電位（“Ｈ”）であるときには、転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）がＯＮになり、フリップフロップ回路と相補性データ線（データ線ＤＬ，／ＤＬ）とが電気的に接続されるので、記憶ノードＡ，Ｂの電位状態（“Ｈ”または“Ｌ”）がデータ線ＤＬ，／ＤＬに現れ、メモリセルＭＣの情報として読み出される。

メモリセルＭＣに情報を書き込むには、ワード線ＷＬを“Ｈ”電位レベル、転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）をＯＮ状態にしてデータ線ＤＬ，／ＤＬの情報を記憶ノードＡ，Ｂに伝達する。

次に、本実施の形態であるＳＲＡＭの製造方法の一例を図２〜図１６を用いて工程順に説明する。

図２は、メモリセル約１個分の領域を示す半導体基板の要部平面図、図３（ａ）は、メモリセル領域の一部（図２のＡ−Ａ′線）を示す半導体基板の要部断面図、図３（ｂ）は、周辺回路領域の一部を示す半導体基板の要部断面図であり、周辺回路領域にはＩ／Ｏおよびアナログ回路を構成する高耐圧ＭＩＳ、ならびにロジック回路を構成する低耐圧ＭＩＳを示す。

まず、半導体基板１を用意する。半導体基板１は、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる基板１ａと、例えばエピタキシャル成長法により形成されたエピタキシャル層１ｂとから構成されている。

次に、半導体基板１に素子分離２を形成する。この素子分離２は、以下のように形成する。フォトリソグラフィ法により形成されたレジストパターンをマスクにして半導体基板１をエッチングすることにより、例えば深さ０.３〜０.５μｍ程度の素子分離溝を形成した後、半導体基板１を約１０００℃の温度で熱酸化することによって、溝の内壁に、例えば厚さ０.０１μｍ程度の薄い酸化シリコン膜を形成する。この酸化シリコン膜は、溝の内壁に生じたドライエッチングのダメージを回復すると共に、次の工程で溝の内部に埋め込まれる絶縁膜と半導体基板１との界面に生じるストレスを緩和するために形成する。

次に、溝の内部を含む半導体基板１上にＣＶＤ（Chemical Vapor Deposition）法により、例えば厚さ０.４５〜０.５μｍ程度の絶縁膜を堆積し、化学的機械研磨（ＣＭＰ；Chemical Mechanical Polishing）法により溝の上部の絶縁膜を研磨して、その表面を平坦化する。

次に、半導体基板１にｐ型不純物（例えばホウ素）またはｎ型不純物（例えばリン）をイオン注入した後、約１０００℃の温度で熱処理することにより上記不純物を拡散させて、半導体基板１にｐ型ウェル４およびｎ型ウェル５を形成する。

図２に示すように、メモリセルＭＣでは、半導体基板１に２つのｐ型ウェル４および２つのｎ型ウェル５の主表面である活性領域Ａｎ１，Ａｎ２，Ａｐ１，Ａｐ２が形成され、これらの活性領域は、絶縁膜が埋め込まれた素子分離２で囲まれている。また、追って説明するように、メモリセルＭＣを構成する６個のＭＩＳ（転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）、駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）、負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２））のうちｎＭＩＳ（転送用ＭＩＳ（Ｔｒ１）と駆動用ＭＩＳ（Ｄｒ１））は活性領域Ａｐ１（ｐ型ウェル４）上に形成され、ｎＭＩＳ（転送用ＭＩＳ（Ｔｒ２）と駆動用ＭＩＳ（Ｄｒ２））は活性領域Ａｐ２（ｐ型ウェル４）上に形成される。また、ｐＭＩＳ（負荷用ＭＩＳ（Ｌｄ２））は活性領域Ａｎ１（ｎ型ウェル５）上に形成され、ｐＭＩＳ（負荷用ＭＩＳ（Ｌｄ１））は活性領域Ａｎ２（ｎ型ウェル５）上に形成される。

図４は、図２、３に続く製造工程における図２と同じ箇所の要部平面図、図５（ａ）は、図２、３に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図５（ｂ）は、図２、３に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。

半導体基板１のメモリセル領域の主表面にｎＭＩＳ（転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）、駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２））およびｐＭＩＳ（負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２））を形成し、半導体基板１の周辺回路領域の主表面に高耐圧ｎＭＩＳ（ＱｎＨ）と高耐圧ｐＭＩＳ（ＱｐＨ）、および低耐圧ｎＭＩＳ（ＱｎＬ）と低耐圧ｐＭＩＳ（ＱｐＬ）とを形成する。

まず、フッ酸系の洗浄液を用いて半導体基板１（ｐ型ウェル４およびｎ型ウェル５）の表面をウェット洗浄した後、約８００℃の温度で熱酸化処理することによりｐ型ウェル４およびｎ型ウェル５のそれぞれの表面に、例えば厚さ６ｎｍ程度の清浄なゲート絶縁膜６を形成する。

次に、ゲート絶縁膜６上にゲート電極Ｇを形成する。このゲート電極Ｇは、以下のように形成する。まず、ゲート絶縁膜６の上部に、例えば厚さ０.２μｍ程度の低抵抗多結晶シリコン膜をＣＶＤ法により堆積する。続いて、フォトリソグラフィ法により形成されたレジストパターンをマスクにして多結晶シリコン膜をドライエッチングすることにより、多結晶シリコン膜からなるゲート電極Ｇを形成する。

図４に示すように、メモリセルＭＣでは、活性領域Ａｐ１上に転送用ＭＩＳ（Ｔｒ１）のゲート電極Ｇと駆動用ＭＩＳ（Ｄｒ１）のゲート電極Ｇとが形成され、活性領域Ａｐ２上に転送用ＭＩＳ（Ｔｒ２）のゲート電極Ｇと駆動用ＭＩＳ（Ｄｒ２）のゲート電極Ｇとが形成される。また、活性領域Ａｎ１上に負荷用ＭＩＳ（Ｌｄ２）のゲート電極Ｇが形成され、活性領域Ａｎ２上に負荷用ＭＩＳ（Ｌｄ１）のゲート電極Ｇが形成される。負荷用ＭＩＳ（Ｌｄ１）のゲート電極Ｇと駆動用ＭＩＳ（Ｄｒ１）のゲート電極Ｇとは共通であり、ゲート電極Ｇの端部には後の工程で局所配線が接続される引き出し部ＧＭ１が備わる。また、同様に、負荷用ＭＩＳ（Ｌｄ２）のゲート電極Ｇおよび駆動用ＭＩＳ（Ｄｒ２）のゲート電極Ｇとは共通であり、ゲート電極Ｇの端部には後の工程で局所配線が接続される引き出し部ＧＭ２が備わる。上記引き出し部ＧＭ１，ＧＭ２は素子分離２上に形成され、引き出し部ＧＭ１，ＧＭ２の端部と素子分離２の端部との距離Ｌａは、例えば０.１８μｍ程度である。

次に、ゲート電極Ｇの両側のｐ型ウェル４にｎ型不純物（例えばリン）をイオン注入することによってｎ⁻型半導体領域７を形成し、またゲート電極Ｇの両側のｎ型ウェル５にｐ型不純物（例えばヒ素）をイオン注入することによってｐ⁻型半導体領域８を形成する。

図６（ａ）は、図４，５に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図６（ｂ）は、図４、５に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。

半導体基板１上にＣＶＤ法により、例えば厚さ０.１μｍ程度の窒化シリコン膜９を堆積し、続いて、例えば厚さ０.１μｍ程度の酸化シリコン膜１０を堆積する。窒化シリコン膜９および酸化シリコン膜１０の厚さは、メモリセルＭＣのＣＭＯＳインバータＩＮＶ１を構成する負荷用ＭＩＳ（Ｌｄ１）と駆動用ＭＩＳ（Ｄｒ１）とに共通するゲート電極Ｇの引き出し部ＧＭ１およびＣＭＯＳインバータＩＮＶ２を構成する負荷用ＭＩＳ（Ｌｄ２）と駆動用ＭＩＳ（Ｄｒ２）とに共通するゲート電極Ｇの引き出し部ＧＭ２の端部と素子分離２の端部との距離Ｌａによって決まり、堆積された厚さで距離Ｌａ、例えば０.１８μｍを覆うことのできる厚さ、例えば０.２μｍ程度に設定される。

なお、窒化シリコン膜９および酸化シリコン膜１０の厚さはメモリセル領域に形成される各種ＭＩＳ（駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）、転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）および負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２））ならびに周辺回路領域に形成される各種ＭＩＳ（高耐圧ｎＭＩＳ（ＱｎＨ）、高耐圧ｐＭＩＳ（ＱｐＨ）、低耐圧ｎＭＩＳ（ＱｎＬ）および低耐圧ｐＭＩＳ（ＱｐＬ））の特性をも左右するため、これら各種ＭＩＳの特性も考慮して決定される。しかし、上記距離Ｌａにより決まった窒化シリコン膜９および酸化シリコン膜１０の厚さで所望する特性が得られない場合は、各ＭＩＳにおいて、例えばゲート絶縁膜６の厚さ、ｐ型ウェル４またはｎ型ウェル５の不純物濃度、ソース、ドレインを構成する半導体領域の不純物濃度などが調整される。

図７は、図６に続く製造工程における図２と同じ箇所の要部平面図、図８（ａ）は、図６に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図８（ｂ）は、図６に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。

酸化シリコン膜１０を異方的にエッチングすることによって、ゲート電極Ｇの側壁に第１サイドウォール１０ａを形成する。このエッチングにおける窒化シリコン膜９に対する酸化シリコン膜１０のエッチング選択比は、例えば７〜１０程度とすることができるので、窒化シリコン膜９は第１サイドウォール１０ａの形成時のエッチングストッパとしての役割を果たす。第１サイドウォール１０ａの長さＬ１ａは、例えば０.１μｍ程度である。

次に、メモリセルＭＣのＣＭＯＳインバータＩＮＶ１を構成する負荷用ＭＩＳ（Ｌｄ１）と駆動用ＭＩＳ（Ｄｒ１）とに共通するゲート電極Ｇの引き出し部ＧＭ１およびＣＭＯＳインバータＩＮＶ２を構成する負荷用ＭＩＳ（Ｌｄ２）と駆動用ＭＩＳ（Ｄｒ２）とに共通するゲート電極Ｇの引き出し部ＧＭ２、ならびに周辺回路領域に形成される高耐圧ｎＭＩＳ（ＱｎＨ）および高耐圧ｐＭＩＳ（ＱｐＨ）のゲート電極Ｇを覆うレジストパターン（図７中、網掛けのハッチングで示す）１１をフォトリソグラフィ法により形成する。

図９（ａ）は、図７、８に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図９（ｂ）は、図７、８に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。

レジストパターン１１をマスクにしたウエットエッチングにより、レジストパターン１１に覆われていない領域（ここでは、メモリセルＭＣのＣＭＯＳインバータＩＮＶ１を構成する負荷用ＭＩＳ（Ｌｄ１）と駆動用ＭＩＳ（Ｄｒ１）とに共通するゲート電極Ｇの引き出し部ＧＭ１およびＣＭＯＳインバータＩＮＶ２を構成する負荷用ＭＩＳ（Ｌｄ２）と駆動用ＭＩＳ（Ｄｒ２）とに共通するゲート電極Ｇの引き出し部ＧＭ２、ならびに周辺回路領域に形成される高耐圧ｎＭＩＳ（ＱｎＨ）および高耐圧ｐＭＩＳ（ＱｐＨ）のゲート電極Ｇ以外の領域）の第１サイドウォール１０ａを除去する。その後、レジストパターン１１を除去する。

図１０（ａ）は、図９に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図１０（ｂ）は、図９に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。

窒化シリコン膜９を異方的にエッチングすることによって、ゲート電極Ｇの側壁に第２サイドウォール９ａ１，９ａ２を形成する。このエッチングでは、酸化シリコン膜１０に対する窒化シリコン膜９のエッチング選択比を、例えば１〜２程度とすることにより、酸化シリコン膜１０からなる第１サイドウォール１０ａと窒化シリコン膜９とが、ほぼ同程度にエッチングされるようにする。これにより、メモリセルＭＣのＣＭＯＳインバータＩＮＶ１を構成する負荷用ＭＩＳ（Ｌｄ１）と駆動用ＭＩＳ（Ｄｒ１）とに共通するゲート電極Ｇの引き出し部ＧＭ１およびＣＭＯＳインバータＩＮＶ２を構成する負荷用ＭＩＳ（Ｌｄ２）と駆動用ＭＩＳ（Ｄｒ２）とに共通するゲート電極Ｇの引き出し部ＧＭ２、ならびに周辺回路領域に形成される高耐圧ｎＭＩＳ（ＱｎＨ）および高耐圧ｐＭＩＳ（ＱｐＨ）のゲート電極Ｇの側壁には、例えば０.２μｍ程度の長さＬ１を有する第２サイドウォール９ａ１が形成され、また、上記以外のゲート電極Ｇの側壁には、例えば０.０７〜０.０８μｍ程度の長さＬ２を有する第２サイドウォール９ａ２が形成される。

ここで、第２サイドウォール９ａ１の長さＬ１（０.２μｍ程度）は、メモリセルＭＣのＣＭＯＳインバータＩＮＶ１を構成する負荷用ＭＩＳ（Ｌｄ１）と駆動用ＭＩＳ（Ｄｒ１）とに共通するゲート電極Ｇの引き出し部ＧＭ１およびＣＭＯＳインバータＩＮＶ２を構成する負荷用ＭＩＳ（Ｌｄ２）と駆動用ＭＩＳ（Ｄｒ２）とに共通するゲート電極Ｇの引き出し部ＧＭ２の端部と素子分離２の端部との距離Ｌａ（０.１８μｍ）よりも長く形成される。従って、第２サイドウォール９ａ１，９ａ２を形成する際、素子分離２を構成する酸化シリコン膜に削れは生じない。さらに、第２サイドウォール９ａ１の長さＬ１（０.２μｍ程度）は、周辺回路領域に形成される高耐圧ｎＭＩＳ（ＱｎＨ）および高耐圧ｐＭＩＳ（ＱｐＨ）において所望する特性が得られる長さに設定されている。また、第２サイドウォール９ａ２の長さＬ２（０.０７〜０.０８μｍ程度）は、メモリセル領域に形成される各種ＭＩＳ（駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）、転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）および負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２））、ならびに周辺回路領域に形成される低耐圧ｎＭＩＳ（ＱｎＬ）および低耐圧ｐＭＩＳ（ＱｐＬ）において所望する特性が得られる長さに設定されている。

なお、図１０には、上記引き出し部ＧＭ１，ＧＭ２の側壁に形成される第２サイドウォール９ａ１を全て窒化シリコン膜９により構成する図を示したが、第１サイドウォール１０ａの一部を残すことで、窒化シリコン膜９と酸化シリコン膜１０とからなる第２サイドウォール９ａ１を構成することもできる。

次に、ゲート電極Ｇの両側のｐ型ウェル４にｎ型不純物（例えばリンまたはヒ素）をイオン注入することによってｎ^＋型半導体領域（ソース、ドレイン）１２を形成し、ゲート電極Ｇの両側のｎ型ウェル５にｐ型不純物（例えばホウ素）をイオン注入することによってｐ^＋型半導体領域（ソース、ドレイン）１３を形成する。

ここまでの工程で、メモリセルＭＣを構成する６個のＭＩＳ（駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）、転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）および負荷用ＭＩＳ（Ｌｄ１、Ｌｄ２））、ならびに周辺回路領域の高耐圧ｎＭＩＳ（ＱｎＨ）、高耐圧ｐＭＩＳ（ＱｐＨ）、低耐圧ｎＭＩＳ（ＱｎＬ）および低耐圧ｐＭＩＳ（ＱｐＬ）が完成する。

図１１は、図１０に続く製造工程における図２と同じ箇所の要部平面図、図１２（ａ）は、図１０に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図１２（ｂ）は、図１０に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。

半導体基板１の表面を洗浄した後、半導体基板１上にスパッタリング法によりコバルト膜およびチタン膜を順次堆積する。続いて、例えば６００℃の温度で１分間程度の熱処理を半導体基板１に施し、半導体基板１の露出部（ｎ^＋型半導体領域１２、ｐ^＋型半導体領域１３）およびゲート電極Ｇ上にコバルトシリサイド膜１４を形成する。さらに、未反応のコバルト膜およびチタン膜をエッチングにより除去した後、例えば７００〜８００℃の温度で１分間程度の熱処理を半導体基板１に施し、コバルトシリサイド膜１４を低抵抗化する。

次に、半導体基板１上にＣＶＤ法により、例えば厚さ０.０３〜０.０５μｍ程度の窒化シリコン膜１５を堆積する。なお、窒化シリコン膜１５は、後述するコンタクトホール等の形成時のエッチングストッパとしての役割を果たす。

次に、窒化シリコン膜１５上にＰＳＧ（Phosphor Silicate Glass）膜１６を形成し、熱処理を行い、平坦化した後、酸化シリコン膜１７を堆積する。この酸化シリコン膜１７は、例えば、テトラエトキシシランを原料とし、プラズマＣＶＤ法により形成する。窒化シリコン膜１５、ＰＳＧ膜１６および酸化シリコン膜１７は、例えばゲート電極Ｇと後に形成される配線との間の層間絶縁膜となる。また、ＣＶＤ法により、例えば厚さ０.７〜０.８μｍ程度の酸化シリコン膜１７を窒化シリコン膜１５上に堆積した後、酸化シリコン膜１７の表面をＣＭＰ法で研磨してその表面を平坦化してもよい。

次に、フォトリソグラフィ法により形成したレジストパターンをマスクにして酸化シリコン膜１７およびＰＳＧ膜１６をドライエッチングし、続いて、窒化シリコン膜１５をドライエッチングすることによって、ｎ^＋型半導体領域１２およびｐ^＋型半導体領域１３上にコンタクトホールＣ１を形成し、さらに配線溝（共通の開口部）ＨＭ１，ＨＭ２を形成する。また、転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のゲート電極Ｇの引き出し部上にコンタクトホールＣ１を形成する。

２つの配線溝ＨＭ１，ＨＭ２のうち、一方の配線溝ＨＭ１は、負荷用ＭＩＳ（Ｌｄ１）のドレイン上から、ＣＭＯＳインバータＩＮＶ２を構成する負荷用ＭＩＳ（Ｌｄ２）と駆動用ＭＩＳ（Ｄｒ２）とに共通するゲート電極Ｇの引き出し部ＧＭ２上まで延びている。すなわち、配線溝ＨＭ１は、上記ゲート電極Ｇの引き出し部ＧＭ２と後に形成される局所配線とを接続するコンタクトホールと、負荷用ＭＩＳ（Ｌｄ１）のドレインと上記局所配線とを接続するコンタクトホールとを共有する１つの溝である。また、他方の配線溝ＨＭ２は、負荷用ＭＩＳ（Ｌｄ２）のドレイン上から、ＣＭＯＳインバータＩＮＶ１を構成する負荷用ＭＩＳ（Ｌｄ１）と駆動用ＭＩＳ（Ｄｒ１）とに共通するゲート電極Ｇの引き出し部ＧＭ１上まで延びている。すなわち、配線溝ＨＭ２は、上記ゲート電極Ｇの引き出し部ＧＭ１と後に形成される局所配線とを接続するコンタクトホールと、負荷用ＭＩＳ（Ｌｄ２）のドレインと上記局所配線とを接続するコンタクトホールとを共有する１つの溝である。

上記配線溝ＨＭ１，ＨＭ２およびコンタクトホールＣ１の形成時においては、まず、窒化シリコン膜１５をエッチングストッパとして機能させて、酸化シリコン膜１７およびＰＳＧ膜１６をドライエッチングする。このエッチングにおける窒化シリコン膜１５に対する酸化シリコン膜１７またはＰＳＧ膜１６のエッチング選択比は、例えば２０〜３０程度であるので、窒化シリコン膜１５は酸化シリコン膜１７およびＰＳＧ膜１６のエッチングストッパとしての役割を果たす。

次に、露出した窒化シリコン膜１５をドライエッチングする。この際、配線溝ＨＭ１，ＨＭ２が形成される領域のｐ^＋型拡散領域１３、ならびにＣＭＯＳインバータＩＮＶ１を構成する負荷用ＭＩＳ（Ｌｄ１）と駆動用ＭＩＳ（Ｄｒ１）とに共通するゲート電極Ｇの引き出し部ＧＭ１およびＣＭＯＳインバータＩＮＶ２を構成する負荷用ＭＩＳ（Ｌｄ２）と駆動用ＭＩＳ（Ｄｒ２）とに共通するゲート電極Ｇの引き出し部ＧＭ２を構成する多結晶シリコン膜を確実に露出させるために、窒化シリコン膜１５はオーバーエッチングされる。このオーバーエッチングでは、ＣＭＯＳインバータＩＮＶ１を構成する負荷用ＭＩＳ（Ｌｄ１）と駆動用ＭＩＳ（Ｄｒ１）とに共通するゲート電極Ｇの引き出し部ＧＭ１およびＣＭＯＳインバータＩＮＶ２を構成する負荷用ＭＩＳ（Ｌｄ２）と駆動用ＭＩＳ（Ｄｒ２）とに共通するゲート電極Ｇの引き出し部ＧＭ２の側壁に形成された第２サイドウォール９ａ１もエッチングされるが、第２サイドウォール９ａ１が、配線溝ＨＭ１，ＨＭ２が形成される領域の素子分離２の端部を覆っていることから、第２サイドウォール９ａ１がエッチングされても、素子分離２を構成する酸化シリコン膜の削れを、負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）のｐ^＋型半導体領域１３の深さよりも小さく抑えることができる。

次に、コンタクトホールＣ１、ならびに第１および第２配線溝ＨＭ１，ＨＭ２の内部を含む酸化シリコン膜１７上にスパッタリング法によりチタン膜および窒化チタン膜を順次堆積し、例えば５００〜７００℃の温度で１分間程度の熱処理を半導体基板１に施す。続いて、ＣＶＤ法によりタングステン膜を堆積し、酸化シリコン膜１７の表面が露出するまでエッチバックもしくはＣＭＰを施して、コンタクトホールＣ１、ならびに第１および第２配線溝ＨＭ１，ＨＭ２の外部のチタン膜、窒化チタン膜およびタングステン膜を除去することにより、コンタクトホールＣ１の内部にプラグＰ１を形成し、第１および第２配線溝ＨＭ１，ＨＭ２の内部に局所配線１８ａ，１８ｂを形成する。

一方の局所配線１８ａは、負荷用ＭＩＳ（Ｌｄ１）のドレイン、転送用ＭＩＳ（Ｔｒ１）のソース、およびＣＭＯＳインバータＩＮＶ２を構成する負荷用ＭＩＳ（Ｌｄ２）と駆動用ＭＩＳ（Ｄｒ２）とに共通するゲート電極Ｇの引き出し部ＧＭ２に接続されている。また、他方の局所配線１８ｂは、負荷用ＭＩＳ（Ｌｄ２）のドレイン、転送用ＭＩＳ（Ｔｒ２）のソース、およびＣＭＯＳインバータＩＮＶ１を構成する負荷用ＭＩＳ（Ｌｄ１）と駆動用ＭＩＳ（Ｄｒ１）とに共通するゲート電極Ｇの引き出し部ＧＭ１に接続されている。

この後、上層の配線、例えば第０、第１および第２層配線が形成される。引き続き、これらの配線の形成工程について説明する。

図１３は、図１１、１２に続く製造工程における図２と同じ箇所の要部平面図、図１４（ａ）は、図１１、１２に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図１４（ｂ）は、図１１、１２に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。

まず、局所配線１８ａ，１８ｂ、プラグＰ１上にスパッタリング法により、例えば厚さ０.１μｍ程度のタングステン膜を堆積する。続いて、パターニングすることによって第０層配線Ｍ０を形成する。

次に、局所配線１８ａ，１８ｂ、第０層配線Ｍ０および酸化シリコン膜１７上に、ＣＶＤ法により酸化シリコン膜１９を堆積する。続いて、第０層配線Ｍ０上の酸化シリコン膜１９をエッチングにより除去することによりコンタクトホールＣ２を形成する。

次に、コンタクトホールＣ２の内部を含む酸化シリコン膜１９上にスパッタリング法により、例えば厚さ０.０１μｍ程度のチタン膜および厚さ０.０５μｍ程度の窒化チタン膜を順次堆積し、例えば５００〜７００℃の温度で１分間程度の熱処理を半導体基板１に施す。続いて、ＣＶＤ法によりタングステン膜を堆積し、酸化シリコン膜１９の表面が露出するまでエッチバックもしくはＣＭＰを施して、コンタクトホールＣ２の外部のチタン膜、窒化チタン膜およびタングステン膜を除去することによりプラグＰ２を形成する。なお、図１３の平面図においては、ゲート電極Ｇおよび活性領域Ａｎ１等の表示を省略している。

次に、酸化シリコン膜１９およびプラグＰ２上に第１層配線（図１３中、網掛けのハッチングで示す）Ｍ１を形成する。まず、スパッタリング法により、例えば厚さ０.０１μｍ程度のチタン膜および厚さ０.０５μｍ程度の窒化チタン膜を順次堆積し、例えば５００〜７００℃の温度で１分間程度の熱処理を半導体基板１に施す。続いて、ＣＶＤ法によりタングステン膜を堆積し、パターニングすることによって第１層配線Ｍ１を形成する。第１層配線Ｍ１のうち、プラグＰ１，Ｐ２を介して転送用ＭＩＳ（Ｔｒ１，Ｔｒ２）のゲート電極Ｇを接続する第１層配線Ｍ１はワード線ＷＬとなる。

図１５は、図１３、１４に続く製造工程における図２と同じ箇所の要部平面図、図１６（ａ）は、図１３、１４に続く製造工程における図３（ａ）と同じ箇所の要部断面図、図１６（ｂ）は、図１３、１４に続く製造工程における図３（ｂ）と同じ箇所の要部断面図である。

第１層配線Ｍ１および酸化シリコン膜１９上に酸化シリコン膜２０をＣＶＤ法により堆積した後、第１層配線Ｍ１上の酸化シリコン膜２０をエッチングにより除去することによりコンタクトホールＣ３を形成する。

次に、酸化シリコン膜２０上に第２層配線（図１５中、網掛けのハッチングで示す）Ｍ２を形成する。まず、スパッタリング法により、例えば厚さ０.０１μｍ程度のチタン膜および厚さ０.０５μｍ程度の窒化チタン膜を順次堆積し、例えば５００〜７００℃の温度で１分間程度の熱処理を半導体基板１に施す。続いて、ＣＶＤ法によりタングステン膜を堆積し、パターニングすることによって第２層配線Ｍ２を形成する。第２層配線Ｍ２を介して駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）のソースに基準電位Ｖｓｓが供給される。また、第２層配線Ｍ２を介して負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）のソースに電源電位Ｖｃｃが供給される。また、駆動用ＭＩＳ（Ｄｒ１，Ｄｒ２）の一端と接続された第２層配線Ｍ２はデ−タ線ＤＬ，／ＤＬとなる。

以上の工程により、図１を用いて説明したＳＲＡＭメモリセルＭＣおよび周辺回路が、ほぼ完成する。

このように、本実施の形態１によれば、負荷用ＭＩＳ（Ｌｄ２）のドレイン（ｐ^＋型半導体領域１３）と、ＣＭＯＳインバータＩＮＶ１を構成する負荷用ＭＩＳ（Ｌｄ１）と駆動用ＭＩＳ（Ｄｒ１）とに共通するゲート電極Ｇの引き出し部ＧＭ１との両者に接する配線溝ＨＭ１、負荷用ＭＩＳ（Ｌｄ１）のドレイン（ｐ^＋型半導体領域１３）と、ＣＭＯＳインバータＩＮＶ２を構成する負荷用ＭＩＳ（Ｌｄ２）と駆動用ＭＩＳ（Ｄｒ２）とに共通するゲート電極Ｇの引き出し部ＧＭ２との両者に接する配線溝ＨＭ２を形成する際、上記引き出し部ＧＭ１，ＧＭ２の側壁に形成された第２サイドウォール９ａ１が素子分離２の端部を覆っていることから、第２サイドウォール９ａ１がエッチングされても、素子分離２を構成する酸化シリコン膜の削れを、負荷用ＭＩＳ（Ｌｄ１，Ｌｄ２）のｐ^＋型半導体領域１３の深さよりも小さく抑えることができる。これにより、素子分離２の端部における配線溝ＨＭ１，ＨＭ２に埋め込まれる局所配線１８ａ，１８ｂと半導体基板１との間のリーク電流が減少して、ＳＲＡＭのメモリセルＭＣにおけるスタンバイ不良などの発生を防止することができる。

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

例えば前記実施の形態では、ＳＲＡＭの製造方法に適用した場合について説明したが、第１ＭＩＳのソースまたはドレインと、上記第１ＭＩＳに隣接する第２ＭＩＳのゲート電極の素子分離上に設けられた引き出し部との両者に接続する導体膜を形成するいかなる半導体装置の製造方法に適用することが可能である。

本発明の半導体装置の製造方法は、例えば０.１８μｍプロセス世代以降の高集積が要求される半導体装置の製造に適用される。

本発明の一実施の形態であるＳＲＡＭのメモリセルを示す等価回路図である。 本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部平面図である。 本発明の一実施の形態であるＳＲＡＭの製造方法を示す半導体基板の要部断面図である。（ａ）はメモリセル領域の一部（図２のＡ−Ａ′線）、（ｂ）は周辺回路領域の一部を示す。 図２、３に続く製造工程における図２と同じ箇所の要部平面図である。 （ａ）、（ｂ）は、図２、３に続く製造工程における図３と同じ箇所の要部断面図である。 （ａ）、（ｂ）は、図４、５に続く製造工程における図３と同じ箇所の要部断面図である。 図６に続く製造工程における図２と同じ箇所の要部平面図である。 （ａ）、（ｂ）は、図６に続く製造工程における図３と同じ箇所の要部断面図である。 （ａ）、（ｂ）は、図７、８に続く製造工程における図３と同じ箇所の要部断面図である。 （ａ）、（ｂ）は、図９に続く製造工程における図３と同じ箇所の要部断面図である。 図１０に続く製造工程における図２と同じ箇所の要部平面図である。 （ａ）、（ｂ）は、図１０に続く製造工程における図３と同じ箇所の要部断面図である。 図１１、１２に続く製造工程における図２と同じ箇所の要部平面図である。 （ａ）、（ｂ）は、図１１、１２に続く製造工程における図３と同じ箇所の要部断面図である。 図１３、１４に続く製造工程における図２と同じ箇所の要部平面図である。 （ａ）、（ｂ）は、図１３、１４に続く製造工程における図３と同じ箇所の要部断面図である。

符号の説明

１ 半導体基板
１ａ 基板
１ｂ エピタキシャル層
２ 素子分離
４ ｐ型ウェル
５ ｎ型ウェル
６ ゲート絶縁膜
７ ｎ⁻型半導体領域
８ ｐ⁻型半導体領域
９ 窒化シリコン膜
９ａ１，９ａ２ 第２サイドウォール
１０ 酸化シリコン膜
１０ａ 第１サイドウォール
１１ レジストパターン
１２ ｎ^＋型半導体領域
１３ ｐ^＋型半導体領域
１４ コバルトシリサイド膜
１５ 窒化シリコン膜
１６ ＰＳＧ膜
１７ 酸化シリコン膜
１８ａ 局所配線
１８ｂ 局所配線
１９ 酸化シリコン膜
２０ 酸化シリコン膜
Ａ，Ｂ 記憶ノード
Ａｎ１，Ａｎ２，Ａｐ１，Ａｐ２ 活性領域
Ｃ１，Ｃ２，Ｃ３ コンタクトホール
ＤＬ，／ＤＬ データ線
Ｄｒ１，Ｄｒ２ 駆動用ＭＩＳ
Ｇ ゲート電極
ＧＭ１，ＧＭ２ 引き出し部
ＨＭ１，ＨＭ２ 配線溝
ＩＮＶ１，ＩＮＶ２ ＣＭＯＳインバータ
Ｌ１，Ｌ２，Ｌ１ａ 長さ
Ｌａ 距離
Ｌｄ１，Ｌｄ２ 負荷用ＭＩＳ
Ｍ０ 第０層配線
Ｍ１ 第１層配線
Ｍ２ 第２層配線
ＭＣ メモリセル
ＱｎＨ 高耐圧ｎＭＩＳ
ＱｎＬ 低耐圧ｎＭＩＳ
ＱｐＨ 高耐圧ｐＭＩＳ
ＱｐＬ 低耐圧ｐＭＩＳ
Ｐ１，Ｐ２ プラグ
Ｔｒ１，Ｔｒ２ 転送用ＭＩＳ
Ｖｃｃ 電源電圧
Ｖｓｓ 基準電圧
ＷＬ ワード線

Claims (5)

1. 第１ゲート電極を有する第１電界効果トランジスタと、第２ゲート電極を有する第２電界効果トランジスタとが素子分離によって電気的に分離され、
   前記素子分離上に延在する前記第２ゲート電極の引き出し部と、前記第１電界効果トランジスタのソースまたはドレインを構成する半導体領域とが導電層を介して電気的に接続された半導体装置の製造方法であって、以下の工程を含む：
   （ａ）半導体基板の主面に前記素子分離と、前記素子分離によって互いに電気的に分離された第１および第２活性領域を形成する工程；
   （ｂ）前記第１活性領域に前記第１電界効果トランジスタの第１ゲート電極を形成し、前記第２活性領域に前記第２電界効果トランジスタの第２ゲート電極を形成し、前記第２ゲート電極の前記引き出し部を前記素子分離上に延在させる工程；
   （ｃ）前記工程（ｂ）の後、前記半導体基板の主面上に第１絶縁膜および第２絶縁膜を順次形成する工程；
   （ｄ）前記第２絶縁膜を異方性エッチングすることにより、前記第１ゲート電極の側壁に前記第２絶縁膜からなる第１サイドウォールを形成し、前記第２ゲート電極の側壁に前記第２絶縁膜からなる第２サイドウォールを形成し、前記引き出し部の側壁に前記第２絶縁膜からなる第３サイドウォールを形成する工程；
   （ｅ）前記第１および第２サイドウォールを選択的に除去し、前記第３サイドウォールを前記引き出し部の側壁に残す工程；
   （ｆ）前記工程（ｅ）の後、前記第１絶縁膜を異方性エッチングすることにより、前記第１ゲート電極の側壁に前記第１絶縁膜からなる第４サイドウォールを形成し、前記第２ゲート電極の側壁に前記第１絶縁膜からなる第５サイドウォールを形成し、前記引き出し部の側壁に前記第１絶縁膜からなり、その端部が前記第１活性領域上に延在する第６サイドウォールを形成する工程；
   （ｇ）前記工程（ｆ）の後、前記半導体基板の主面上に第３絶縁膜を堆積する工程；
   （ｈ）前記第１電界効果トランジスタの前記半導体領域の一部と前記引き出し部の一部とに跨る領域の前記第３絶縁膜をエッチングすることにより、前記半導体領域の一部と前記引き出し部の一部とが露出する開口部を形成する工程；
   （ｉ）前記溝の内部に導電層を形成することにより、前記導電層を介して前記半導体領域と前記引き出し部とを電気的に接続する工程。
2. 前記第１絶縁膜は、窒化シリコンを主成分とする絶縁膜からなり、前記第２絶縁膜は、酸化シリコンを主成分とする絶縁膜からなることを特徴とする請求項１記載の半導体装置の製造方法。
3. 前記第３絶縁膜は、窒化シリコンを主成分とする絶縁膜の上部に酸化シリコンを主成分とする絶縁膜を形成した積層膜からなることを特徴とする請求項１記載の半導体装置の製造方法。
4. 前記第１ゲート電極は、一対の駆動用電界効果トランジスタ、一対の負荷用電界効果トランジスタおよび一対の転送用電界効果トランジスタにより構成されるＳＲＡＭの一方の負荷用電界効果トランジスタと一方の駆動用電界効果トランジスタとに共通のゲート電極であり、前記第２ゲート電極は、前記ＳＲＡＭの他方の負荷用電界効果トランジスタと他方の駆動用電界効果トランジスタとに共通のゲート電極であることを特徴とする請求項１記載の半導体装置の製造方法。
5. 前記素子分離は、前記半導体基板の主面に形成した溝の内部に酸化シリコンを主成分とする第４絶縁膜を埋め込んで形成され、前記工程（ｈ）のエッチングにおける前記第４絶縁膜の削れ量は、前記エッチングにおける前記半導体領域の削れ量よりも小さいことを特徴とする請求項１記載の半導体装置の製造方法。

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