JP2014090200A - 半導体装置とその製造方法 - Google Patents

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Abstract

【課題】半導体装置とその製造方法においてSRAMのセルサイズを縮小すること。
【解決手段】第１及び第２の活性領域３１ａ、３１ｂが画定された半導体基板３１と、第１の活性領域３１ａの上に形成され、第１の方向に延在するゲート電極３５と、半導体基板３１とゲート電極３５の上に形成された第１の絶縁膜４２と、第１の絶縁膜４２を貫通して形成され、ゲート電極３５と第１の活性領域３１ａのそれぞれに重なり、第１の方向に直交する第２の方向に延在する第１のプラグ７０ａと、第１の絶縁膜４２の上に形成された第２の絶縁膜６１と、第１の絶縁膜４２を貫通する第２のプラグ７０ｂと、第２の絶縁膜６１に埋め込まれ、第１及び第２のプラグ７０ａ、７０ｂと一体的に形成された配線７０と、第１及び第２の絶縁膜４２、６１を貫通する第３のプラグ７０ｃと、
を有する半導体装置による。
【選択図】図２４

Description

本発明は、半導体装置とその製造方法に関する。
半導体基板に形成される揮発性メモリには様々なタイプのものがあるが、なかでもSRAM(Static Random Access Memory)は高速動作が可能であり、キャッシュメモリ等に利用されている。
そのSRAMの一つのメモリセルは、複数のMOSトランジスタからなるフリップフロップ回路を有しており、そのフリップフロップ回路に情報が記憶される。
そのようなSRAMにおいては、セルサイズの縮小化を進めることにより、SRAMを備えた計算機等の電子機器の小型化に寄与することが可能となる。
2008 Symposium on VLSI Technology Digest of Technical Papers, p. 106-107, 2008
半導体装置とその製造方法においてSRAMのセルサイズを縮小することを目的とする。
以下の開示の一観点によれば、素子分離絶縁膜により第１の活性領域と第２の活性領域とが画定された半導体基板と、前記素子分離絶縁膜及び前記第１の活性領域の上に形成され、第１の方向に延在するゲート電極と、前記半導体基板と前記ゲート電極のそれぞれの上に形成された第１の絶縁膜と、前記第１の絶縁膜を貫通して形成されると共に、前記ゲート電極と前記第１の活性領域のそれぞれに重なり、前記第１の方向に直交する第２の方向に延在する長方形状の平面形状を有する第１のプラグと、前記第１の絶縁膜の上に形成された第２の絶縁膜と、前記第２の活性領域の上の前記第１の絶縁膜を貫通して形成された第２のプラグと、前記第２の絶縁膜に埋め込まれ、前記第１のプラグ及び前記第２のプラグと一体的に形成されると共に、前記第１のプラグ上から前記第２のプラグ上に延在する配線と、前記第１の絶縁膜と前記第２の絶縁膜とを貫通して形成された第３のプラグとを有する半導体装置が提供される。
また、その開示の別の観点によれば、半導体基板に素子分離絶縁膜を形成することにより、第１の活性領域と第２の活性領域とを前記半導体基板に画定する工程と、前記素子分離絶縁膜及び前記第１の活性領域の上に、第１の方向に延在するゲート電極を形成する工程と、前記半導体基板と前記ゲート電極のそれぞれの上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、前記第１の絶縁膜および第２の絶縁膜に、前記ゲート電極と前記第１の活性領域のそれぞれに重なり、且つ前記第１の方向に直交する第２の方向に延在する長方形状の平面形状の第１のホールと、前記第２の活性領域に重なる第２のホールと、第３のホールを、前記第１の絶縁膜および第２の絶縁膜を貫通して形成する工程と、前記第２の絶縁膜に、前記第１のホール上から前記第２のホール上に延在する溝を形成する工程と、前記第１のホール、前記第２のホール、前記第３のホール、および前記溝に導電材料を埋め込むことにより、第１のプラグ、第２のプラグ、第３のプラグ、および配線を形成する工程とを有し、前記配線は、前記第１のプラグおよび前記第２のプラグと一体的に形成されていることを特徴とする半導体装置の製造方法が提供される。
更に、その開示の他の観点によれば、半導体基板に素子分離絶縁膜を形成することにより、第１の活性領域と第２の活性領域、及び、前記第１の活性領域と前記第２の活性領域の間に第３の活性領域と第４の活性領域とを前記半導体基板に画定する工程と、前記第１の活性領域と前記第２の活性領域にp型のイオンを注入する工程と、前記第３の活性領域と前記第４の活性領域にn型のイオンを注入する工程と、前記第１の活性領域、前記第３の活性領域、及び前記素子分離絶縁膜の上に、第１の方向に延在する第１のゲート電極を形成する工程と、前記第２の活性領域、前記第４の活性領域、及び前記素子分離絶縁膜の上に、第１の方向に延在する第２のゲート電極を形成する工程と、前記第１の活性領域の上に、第１の方向に延在する第３のゲート電極を形成する工程と、前記第２の活性領域の上に、第１の方向に延在する第４のゲート電極を形成する工程と、前記第１のゲート電極、前記第２のゲート電極、前記第３のゲート電極、及び前記第４のゲート電極の上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜に、前記第２のゲート電極と前記第３の活性領域のそれぞれに重なる第１のホールと、前記第１のゲート電極と前記第４の活性領域のそれぞれに重なる第３のホールと、前記第１のゲート電極と前記第３のゲート電極の間にあり、前記第１の活性領域に重なる第２のホールと、前記第２のゲート電極と前記第４のゲート電極の間にあり、前記第２の活性領域に重なる第４のホールと、前記第１のゲート電極を挟んで前記第１のホールの反対側にあり、前記第３の活性領域に重なる第５のホールと、前記第２のゲート電極を挟んで前記第３のホールの反対側にあり、前記第４の活性領域に重なる第６のホールと、を前記第１の絶縁膜を貫通して形成する工程と、前記第１の絶縁膜に、前記第１のホール上から前記第２のホール上に延在する第１の溝と、前記第３のホール上から前記第４のホール上に延在する第２の溝と、を形成する工程と、前記第１のホール、前記第２のホール、前記第３のホール、前記第４のホール、前記第５のホール、前記第６のホール、前記第１の溝、及び前記第２の溝に導電材料を埋め込むことにより、第１のプラグ、第２のプラグ、第３のプラグ、第４のプラグ、第５のプラグ、第６のプラグ、第１の配線、及び第２の配線を形成する工程とを有し、前記第１のプラグは、前記第２のゲート電極及び前記第３の活性領域と接触し、前記第２のプラグは、前記第１の活性領域と接触し、前記第３のプラグは、前記第１のゲート電極及び前記第４の活性領域と接触し、前記第４のプラグは、前記第２の活性領域と接触し、前記第５のプラグは、前記第３の活性領域と接触し、前記第６のプラグは、前記第４の活性領域と接触し、前記第１の配線は、前記第１のプラグ及び前記第２のプラグと一体的に形成され、前記第２の配線は、前記第３のプラグ及び前記第４のプラグと一体的に形成される半導体装置の製造方法が提供される。
開示の半導体装置によれば、第１のプラグと第２のプラグと一体的に形成された配線が第２の絶縁膜に埋め込まれると共に、第１の絶縁膜と第２の絶縁膜を貫通して第３のプラグが形成される。このように第１の絶縁膜と第２の絶縁膜を貫通して第３のプラグを形成すると、上下のプラグ同士を接続するためのパッドを第２の絶縁膜に埋め込む必要がなく、そのパッドを省略した分だけSRAMのメモリセルの縮小化を図ることができる。
図１は、SRAMのメモリセルの平面レイアウトの一例を示す拡大平面図である。 図２は、SRAMのメモリセルの等価回路図である。 図３は、図１のI−I線に沿う断面図である。 図４は、MOSトランジスタのゲート長と、そのゲート長に適した直径のタングステンプラグの抵抗との関係を示すグラフである。 図５（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図６は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図７は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図８は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図９は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。 図１０は、第１実施形態に係る半導体装置の製造途中の断面図（その６）である。 図１１は、第１実施形態に係る半導体装置の製造途中の断面図（その７）である。 図１２は、第１実施形態に係る半導体装置の製造途中の断面図（その８）である。 図１３は、第１実施形態に係る半導体装置の製造途中の断面図（その９）である。 図１４は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図１５は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図１６は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図１７は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図１８は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。 図１９は、第１実施形態に係る半導体装置の製造途中の断面図（その６）である。 図２０は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図２１は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図２２は、第２実施形態に係る半導体装置の製造途中の断面図（その３）である。 図２３は、第２実施形態に係る半導体装置の製造途中の断面図（その４）である。 図２４は、第２実施形態に係る半導体装置の製造途中の断面図（その５）である。 図２５は、第２実施形態に係る半導体装置の製造途中の断面図（その６）である。 図２６は、第２実施形態に係る半導体装置の製造途中の平面図（その１）である。 図２７は、第２実施形態に係る半導体装置の製造途中の平面図（その２）である。 図２８は、第２実施形態に係る半導体装置の製造途中の平面図（その３）である。 図２９は、第２実施形態に係る半導体装置の製造途中の平面図（その４）である。 図３０は、比較例に係る半導体装置の製造途中の断面図（その１）である。 図３１は、比較例に係る半導体装置の製造途中の断面図（その２）である。 図３２は、比較例に係る半導体装置の製造途中の断面図（その３）である。 図３３は、第３実施形態に係る半導体装置の製造途中の断面図（その１）である。 図３４は、第３実施形態に係る半導体装置の製造途中の断面図（その２）である。 図３５は、第３実施形態に係る半導体装置の製造途中の断面図（その３）である。 図３６は、第３実施形態に係る半導体装置の製造途中の断面図（その４）である。 図３７は、第３実施形態に係る半導体装置の製造途中の断面図（その５）である。 図３８は、第３実施形態に係る半導体装置の製造途中の断面図（その６）である。
（予備的事項）
本実施形態の説明に先立ち、本実施形態の基礎となる予備的事項について説明する。
本願発明者は、SRAMのセルサイズの縮小化を図るべく、メモリセルの平面レイアウトについて種々の検討を行った。
図１は、そのような平面レイアウトのうちの一つを示すものであって、SRAMの一つのメモリセルCの拡大平面図に相当する。図１では、ワード線方向をXで示し、ビット線方向をYで示している。
この例では、シリコン基板１にSTI(Shallow Trench Isolation)用の素子分離絶縁膜２が形成され、この素子分離絶縁膜２によってシリコン基板１の第１の活性領域１ａと第２の活性領域１ｂが画定される。
そして、これらの活性領域１ａ、１ｂと素子分離絶縁膜２の上に、ポリシリコンよりなるゲート電極５がワード線方向に延在するように形成される。
そのゲート電極５と活性領域１ａ、１ｂとが重複する部分には、ドライバトランジスタTRdrive、アクセストランジスタTRaccess、ロードトランジスタTRloadが図示のようにメモリセルC内に各二つずつ形成される。
更に、各活性領域１ａ、１ｂの上には、上記のトランジスタTRdrive、TRaccess、TRloadのソース／ドレイン領域を上層に引き出すための第１〜第３のタングステンプラグ１５ａ〜１５ｃが形成される。
これらのタングステンプラグのうち、第１のタングステンプラグ１５ａは、ゲート電極５と第１の活性領域１ａに重なるような長方形状の平面形状を有し、ゲート電極５と第１の活性領域１ａとを直接接続する役割を担う。そのようなプラグはシェアドコンタクト（Shared Contact）とも呼ばれる。
そして、この第１のタングステンプラグ１５ａの上には、平面形状がL字型の第１の銅含有配線１８ａが形成される。第１の銅含有配線１８ａは、ビット線方向Yに延在し、第１のタングステンプラグ１５ａと第２のタングステンプラグ１５ｂとを接続する役割を担う。
また、第１の銅含有配線１８ａは、第１のタングステンプラグ１５ａとの接触抵抗を低減すべく、第１のタングステンプラグの上面の全てを覆うように形成される。
一方、第３のタングステンプラグ１５ｃの上には、ワード線方向Xに長い長方形状の平面形状を有する銅含有パッド１８ｂが形成される。
図２は、このSRAMのメモリセルCの等価回路図である。
図２に示されるように、一つのメモリセルCにおいては、二つのアクセストランジスタTRaccessのそれぞれのゲート電極５がワード線WLに電気的に接続される。また、ビット線BLは、二つのアクセストランジスタTRaccessのそれぞれのソース／ドレイン領域に電気的に接続される。
図３は、図１のI−I線に沿う断面図である。
図３に示されるように、ゲート電極５は、熱酸化膜よりなるゲート絶縁膜４を介してシリコン基板１の上に形成される。
また、ゲート電極５の横のシリコン基板１にはp型ソース／ドレイン領域７が形成され、そのソース／ドレイン領域７の表層部分はニッケルシリサイド層等の高融点金属シリサイド層１０により低抵抗化される。
そして、ゲート電極５の上には、窒化シリコンよりなるカバー絶縁膜１１と酸化シリコンよりなる第１の絶縁膜１２がこの順に形成され、これらの絶縁膜１１、１２に上記した第１のタングステンプラグ１５ａと第２のタングステンプラグ１５ｂが埋め込まれる。
更に、第１の絶縁膜１２の上には、シリコンカーバイド（SiC）よりなる第１の銅拡散防止絶縁膜１３と酸化シリコンよりなる第２の絶縁膜１４がこの順に形成される。
これらの絶縁膜１３、１４には第１の溝１４ａと第２の溝１４ｂが形成されており、これらの溝内にシングルダマシン法により既述の第１の銅含有配線１８ａと銅含有パッド１８ｂが埋め込まれる。上記したように、第１の銅含有配線１８ａは、第１のタングステンプラグ１５ａとの接触抵抗を低減すべく、第１のタングステンプラグ１５ａの上面の全てを覆うように形成される。
更に、第１の銅含有配線１８ａ、銅含有パッド１８ｂ、及び第２の絶縁膜１４の上には、シリコンカーバイドよりなる第２の銅拡散防止絶縁膜２１と酸化シリコンよりなる第３の絶縁膜２２が形成される。
その第３の絶縁膜２２には、第２の銅含有配線２５と銅含有プラグ２４が埋め込まれる。このうち、銅含有プラグ２４は、銅含有パッド１８ｂを介して第２の銅含有プラグ１５ｂと電気的に接続される。
このように銅含有パッド１８ｂを介して上下の各プラグ１５ｂ、２４を接続することで、銅含有パッド１８ｂと各プラグ１５ｂ、２４との接触面積が確保され、これらのプラグ１５ｂ、２４の間のコンタクト抵抗が上昇するのを防止できる。
更に、図１のように、銅含有パッド１８ｂの平面形状をワード線方向に長い長方形とすることにより、銅含有パッド１８ｂの面積が大きくなる。したがって、銅含有パッド１８ｂが埋め込まれる第２の溝１４ｂをフォトリソグラフィで形成するときにその溝１４ｂの形状が光近接効果の影響を受け難くなる。これにより、銅含有パッド１８ｂの形状が崩れ難くなり、上記した各プラグ１５ｂ、２４間のコンタクト抵抗の上昇の防止の実効を図ることが可能となる。
しかしながら、図１に示したSRAMの平面レイアウトでは、第１のタングステンプラグ１５ａの上面の全てを覆うべく第１の銅含有配線１８ａをL字型の平面形状にしたので、第１の銅含有配線１８ａと銅含有パッド１８ｂとの距離Dが短くなってしまう。
したがって、距離Dの短縮化によって第１の銅含有配線１８ａと銅含有パッド１８ｂとが電気的にショートする危険性を低減するために、第１の銅含有配線１８ａと銅含有パッド１８ｂとをビット線方向Yに互いに離す必要がある。よって、この構造では、メモリセルCがビット線方向Yに長くなり、メモリセルCの面積の縮小を図ることができないという問題がある。
更に、このようなL字型の第１の銅含有配線１８ａは、直線状の配線と比較してその外形が複雑なので、フォトリソグラフィで第１の溝１４ａを形成するときに使用する露光マスクに対するOPC(Optical Proximity Correction)処理が複雑になる。そのため、OPCの計算に長時間を要し、SRAMの設計が長期化するという別の問題も生じてしまう。
一方、MOSトランジスタの世代が進んでそのゲート長が短くなると、該MOSトランジスタの縮小化を図るためにタングステンプラグの直径も小さくしなければならない。但し、タングステンプラグの直径が小さくなると、タングステンプラグの抵抗が増大し、MOSトランジスタの特性に悪影響が出るおそれがある。
図４は、MOSトランジスタのゲート長と、そのゲート長に適した直径のタングステンプラグの抵抗との関係を示すグラフである。
なお、図４では、比較のために、ゲート長と、そのゲート長に適した直径の銅含有プラグの抵抗との関係についても併記してある。更に、MOSトランジスタのオン抵抗についても図４に併記してある。なお、オン抵抗は、MOSトランジスタのゲートがオン状態のときのソース／ドレイン間の抵抗であって、図４ではチャネル幅の広狭によりオン抵抗がどのように相違するかを示すべく、広、中、狭の三種類のチャンネル幅についてのオン抵抗を示してある。
MOSトランジスタが正常に動作するには、プラグの抵抗はオン抵抗の約１／１０以下であることが望ましいとされている。
図４に示されるように、タングステンプラグの抵抗は、ゲート長が４５nmよりも短い世代においてオン抵抗の１／１０を超えており、当該世代以降ではタングステンプラグは不向きであることが理解される。
一方、銅含有プラグのオン抵抗は、ゲート長が４５nmよりも短い世代以降でもオン抵抗の１／１０以下の値となっている。
このことから、第１〜第３のタングステンプラグ１５ａ〜１５ｃを用いた上記のSRAMでは、トランジスタTRdrive、TRaccess、TRloadの特性に影響を与えることなくこれらのトランジスタのゲート長を短くすることができない。
本願発明者は、このような知見に鑑みて、以下に説明するような本実施形態に想到した。
（第１実施形態）
図５〜図１３は、本実施形態に係る半導体装置の製造途中の断面図であり、図１４〜図１９はその平面図である。
なお、図５〜図１３では、ワード線方向に沿った第１の断面と、ビット線方向に沿った第２の断面とを併記する。これについては、後述の第２実施形態と第３実施形態の各断面図でも同様である。
この半導体装置はSRAMであって、以下のようにして製造される。
まず、図５（ａ）に示されるように、半導体基板としてのシリコン基板３１に深さが約３００nmの素子分離溝３１ｘを形成する。
そして、シリコン基板３１の上側全面にSTI用の素子分離絶縁膜３２としてCVD法により酸化シリコン膜を形成した後、シリコン基板３１の表面の余分な素子分離絶縁膜３２をCMP法により研磨して除去し、素子分離溝３１ｘ内にのみ素子分離絶縁膜３２を残す。
その後、素子分離絶縁膜３２の膜密度を上げるために、基板温度約１０００℃、処理時間約３０秒の条件で、素子分離絶縁膜３２に対してアニールを行う。
図１４は、本工程を終了後の平面図であり、先の図５（ａ）の第２の断面は図１４のＸ１−Ｘ１線に沿う断面に相当し、第１の断面は図１４のＹ１−Ｙ１線に沿う断面に相当する。
また、図１４では、ワード線方向をXで表し、これに垂直なビット方向をYで表している。
図１４に示されるように、素子分離絶縁膜３２によってシリコン基板３１には第１の活性領域３１ａと第２の活性領域３１ｂが画定される。これらの活性領域３１ａ、３２ａは、いずれもビット線方向Yに延在する。
次に、図５（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、第１の活性領域３１ａにおけるシリコン基板３１に、加速エネルギ３００keV、ドーズ量３×１０13cm-2の条件でリンをイオン注入し、nウェル３３を形成する。
更に、そのnウェル３３の表層部分に、イオン注入により閾値調整用のn型不純物拡散領域を形成する。そのn型不純物として、例えば、加速エネルギ１００keV、ドーズ量４×１０12cm-2の条件で砒素をイオン注入する。
なお、第２の活性領域３１ｂには、pウェル３９と閾値調整用のp型不純物拡散領域が形成される。そのpウェル３９を形成するために、例えば、加速エネルギ１５０keV、ドーズ量３×１０13cm-2の条件でボロンをイオン注入する。また、閾値調整用のp型不純物としては、加速エネルギ１０keV、ドーズ量４×１０12cm-2の条件でボロンをイオン注入する。
次いで、各ウェル３３、３９内の不純物を拡散させる目的で、基板温度１０００℃、処理時間１０秒の条件でアニールを行う。そのようなアニールはウェルアニールとも呼ばれる。
そして、シリコン基板３１の表面を熱酸化することにより、ゲート絶縁膜３４として厚さが約１．２nmの熱酸化膜を形成する。その熱酸化の条件は特に限定されないが、本実施形態では、RTO(Rapid Thermal Oxidation)法により基板温度約９００℃の条件でゲート絶縁膜３４を形成する。
更に、ゲート絶縁膜３４の上にCVD法により膜厚が約１００nmのポリシリコン膜を形成し、それをパターニングしてゲート電極３５を形成する。
その後、ゲート電極３５をマスクにしてシリコン基板３１にp型不純物としてボロンをイオン注入して、第１の活性領域３１ａにおけるシリコン基板３１にp型ソース／ドレインエクステンション３６ａを形成する。そのイオン注入条件は、例えば、加速エネルギが０．５keV、ドーズ量１×１０15cm-2である。
一方、第２の活性領域３１ｂにおけるシリコン基板３１には、加速エネルギを３keV、ドーズ量を１×１０15cm-2とする条件で砒素をイオン注入し、n型ソース／ドレインエクステンション３６ｂを形成する。
その後、各ゲート電極３５の横に酸化シリコン膜よりなる絶縁性サイドウォール３８を形成した後、第１の活性領域３１ａにおけるシリコン基板３１にp型不純物をイオン注入してp型ソース／ドレイン領域３７ａを形成する。そのp型不純物として、加速エネルギを５keV、ドーズ量を２×１０15cm-2とする条件でボロンをイオン注入する。
また、第２の活性領域３１ｂにおけるシリコン基板３１には、n型不純物としてリンを加速エネルギ１５keV、ドーズ量２×１０15cm-2の条件でイオン注入し、n型ソース／ドレイン領域３７ｂを形成する。
その後に、シリコン基板３１の上側全面にスパッタ法によりニッケル膜と窒化チタン膜との積層膜を形成し、その積層膜をアニールしてシリコンと反応させニッケルシリサイド層等の高融点金属シリサイド層４０を形成する。アニールの条件は特に限定されないが、本実施形態は基板温度を４００℃〜５５０℃とし、処理時間を数秒〜数十分とする。また、ニッケル膜の厚さは例えば５nm〜２０nmである。
そのアニールの後、硫酸と過酸化水素水との混合溶液をエッチング液として用い、素子分離絶縁膜３２等の上で未反応となっているニッケル層をウエットエッチングにより除去する。その結果、高融点金属シリサイド層４０は、ソース／ドレイン領域３７ａ、３７ｂとゲート電極３５の上にのみ残されることになる。
図１５は、本工程を終了後の平面図であり、先の図５（ｂ）の第２の断面は図１５のＸ２−Ｘ２線に沿う断面に相当し、第１の断面は図１５のＹ２−Ｙ２線に沿う断面に相当する。
図１５に示されるように、ゲート電極３５は、素子分離絶縁膜３２と各活性領域３１ａ、３１ｂのそれぞれの上に形成される。
そして、ゲート電極３５と各活性領域３１ａ、３１ｂとが重複する部分には、ドライバトランジスタTRdrive、アクセストランジスタTRaccess、ロードトランジスタTRloadが図示のようにメモリセルC内に各二つずつ形成される。
また、アクセストランジスタTRaccessとドライバトランジスタTRdriveは、第２の活性領域３１ｂにおいて各々のソース／ドレイン領域を共有する。
これらのトランジスタTRdrive、TRaccess、TRloadを備えたメモリセルCの等価回路は、予備的事項と同様の図２のようになる。
続いて、図６に示すように、シリコン基板３１の上側全面にカバー絶縁膜４１として窒化シリコン膜をCVD法により約５０nmの厚さに形成する。
更に、そのカバー絶縁膜４１の上に熱CVD法で酸化シリコン膜を５００nm程度の厚さに形成し、その酸化シリコン膜を第１の絶縁膜４２とする。
次いで、図７に示すように、第１の絶縁膜４２の上にフォトレジストを塗布し、それを露光、現像することにより、ホール形状の窓４６ａ〜４６ｃを備えた第１のレジストパターン４６を形成する。
そして、その第１のレジストパターン４６をマスクにしながらカバー絶縁膜４１と第１の絶縁膜４２とをドライエッチングし、これらの絶縁膜に第１〜第３のホール４２ａ〜４２ｃを形成する。
そのドライエッチングは、第１の絶縁膜４２とカバー絶縁膜４１とでエッチングガスを切り替えるRIE(Reactive Ion Etching)により行われる。第１の絶縁膜４２に対するエッチングでは、C2F6ガスとCH3ガスとの混合ガスがエッチングガスとして用いられ、カバー絶縁膜４１がエッチングのストッパとなる。また、カバー絶縁膜４１に対するエッチングでは、CF4ガスがエッチングガスとして使用され、高融点金属シリサイド層４０がエッチングのストッパとなる。
第１の断面に示されるように、第１のホール４２ａと第３のホール４２ｃは共にp型ソース／ドレイン領域３７ａの上に形成され、第１のホール４２ａは更にゲート電極３５に重なるように形成される。
また、第２の断面に示されるように、第２のホール４２ｂは、n型ソース／ドレイン領域３７ｂの上に形成される。
この後に、第１のレジストパターン４６は除去される。
次に、図８に示す断面構造を得るまでの工程について説明する。
まず、各ホール４２ａ〜４２ｃ内と第１の絶縁膜４２の上面に、バリアメタル膜としてスパッタ法によりタンタル膜と窒化タンタル膜とをこの順に形成する。各膜の膜厚については、タンタル膜が約５nm、窒化タンタル膜が約１０nmである。
そして、このバリアメタル膜の上にスパッタ法でシード層として銅膜を形成し、そのシード層を給電層にして銅めっき膜をすることにより、その銅めっき膜で各ホール４２ａ〜４２ｃを完全に埋め込む。
その後に、第１の絶縁膜４２上の余分な銅めっき膜、シード層、及びバリアメタル膜をCMP法により研磨して除去する。これにより、各ホール４２ａ〜４２ｃ内には、第１の絶縁膜を貫通する第１〜第３の銅含有プラグ４５ａ〜４５ｃが形成される。
図１６は、本工程を終了後の平面図であり、先の図８の第２の断面は図１６のＸ３−Ｘ３線に沿う断面に相当し、第１の断面は図１６のＹ３−Ｙ３線に沿う断面に相当する。
なお、図１６では、図が煩雑になるのを防ぐためにカバー絶縁膜４１と第１の絶縁膜４２を省略してある。
図１６に示すように、第１の銅含有プラグ４５ａは、ゲート電極３５と第１の活性領域３１ａのそれぞれに重なるように形成されると共に、第１のホール４２ａ（図８参照）に対応した長方形状の平面形状を有しており、その延在方向はビット線方向Yに平行である。
また、第２の銅含有プラグ４５ｂと第３の銅含有プラグ４５ｃは、いずれも正方形状の平面形状を有する。
次に、図９に示す断面構造を得るまでの工程について説明する。
まず、第１の絶縁膜４２と第１〜第３の銅含有プラグ４５ａ〜４５ｃのそれぞれの上に、CVD法により第１の銅拡散防止絶縁膜４３としてシリコンカーバイド膜を厚さ約５０nmに形成する。
更に、その第１の銅拡散防止絶縁膜４３の上にCVD法でシリコンオキシカーバイド（SiOC）膜を厚さ約１５０nmに形成し、そのシリコンオキシカーバイド膜を第２の絶縁膜４４とする。
そして、第２の絶縁膜４４の上に第２のレジストパターン４７を形成した後、それをマスクにして第１の銅拡散防止絶縁膜４３と第２の絶縁膜４４とをドライエッチングし、これらの絶縁膜に第１の溝４４ａと第２の溝４４ｂとを形成する。
このドライエッチングはRIEにより行われる。そのRIEでは、第２の絶縁膜４４に対するエッチングガスとしてCHF系又はCF系のガスを含むエッチングガスが使用される。なお、そのエッチングガスにアルゴンガスや窒素ガス等の不活性ガスを添加してもよい。
一方、第１の銅拡散防止絶縁膜４３に対するエッチングガスとしては、SO2ガス又はNF3ガスを含むガスが使用される。そのエッチングガスに対して第１の絶縁膜４２はエッチングストッパとして機能するので、各溝４４ａ、４４ｂの形成時のエッチングが第１の絶縁膜４２にまで及ぶのが防止される。
このようにして形成された第１の溝４４ａは、第２の断面に示されるように、第１の銅含有プラグ４５ａ上から第２の銅含有プラグ４５ｂ上に延在する。また、第１の断面に示されるように、その第１の溝４４ａは、第１の銅含有プラグ４５ａの側面のうち、ゲート電極３５寄りの側面４５ｘからビット線方向Yに離れて形成される。
一方、第２の溝４４ｂは、第３の銅含有プラグ４５ｃ上とその周囲の各膜４３、４４に形成される。
この後に、第２のレジストパターン４７は除去される。
次に、図１０に示す断面構造を得るまでの工程について説明する。
まず、各溝４４ａ、４４ｂ内と第２の絶縁膜４４の上面に、バリアメタル膜として厚さが約５nmのタンタル膜と厚さが約１０nmの窒化タンタル膜をこの順にスパッタ法で形成する。
更に、そのバリアメタル膜の上にスパッタ法でシード層として銅膜を形成し、そのシード層に給電を行いながら電界めっき法により銅めっき膜を成長させ、その銅めっき膜で各溝４４ａ、４４ｂを完全に埋め込む。
その後に、第２の絶縁膜４４の上の余分な銅めっき膜、シード層、及びバリアメタル膜をCMP法により研磨して除去する。これにより、第１の溝４４ａ内に第１の銅含有配線４８ａが形成されると共に、第２の溝４４ｂ内に銅含有パッド４８ｂが形成される。このように各銅含有プラグ４５ａ〜４５ｃの形成工程とは別の工程において第１の銅含有配線４８ａや銅含有パッド４８ｂを形成する方法はシングルダマシン法と呼ばれる。
ここで、上記のように第１の溝４４ａを第１の銅含有プラグ４５ａの側面４５ｘから離して形成したので、第１の銅含有配線４８ａは第１の銅含有プラグ４５ａの上面の一部のみを覆うように形成される。
また、銅含有パッド４８ｂは、第３の銅含有プラグ４５ｃとその周囲の第２の絶縁膜４４に埋め込まれるように形成される。
図１７は、本工程を終了後の平面図であり、先の図１０の第２の断面は図１７のＸ４−Ｘ４線に沿う断面に相当し、第１の断面は図１７のＹ４−Ｙ４線に沿う断面に相当する。
図１７に示されるように、第１の銅含有配線４８ａは、ワード線方向Xに沿って第１の銅含有プラグ４５ａ上から第２の銅含有プラグ４５ｂ上に延在し、ワード線方向Xに長い長方形状の平面形状を有する。
更に、その第１の銅含有配線４８ａは、第１の銅含有プラグ４５ａの側面４５ｘからビット線方向Yに後退量ΔYだけ後退して形成され、第１の銅含有プラグ４５ａの上面の一部のみを覆う。
なお、このように側面４５ｘから後退して第１の銅含有プラグ４５ａの上面が露出するのであれば、第１の銅含有配線４８ａの平面形状は上記の長方形状に限定されず、予備的事項の第１の銅含有配線１８ａ（図１参照）のようなL字型であってもよい。
一方、銅含有パッド４８ｂの平面形状はワード線方向Xに長い長方形である。このような形状とすることで、予備的事項と同様に、銅含有パッド４８ｂが埋め込まれる第２の溝の溝４４ｂ（図９参照）をフォトリソグラフィで形成するときに該溝４４ｂの形状が光近接効果の影響を受け難くなり、銅含有パッド４８ｂの形状が崩れるのを防止できる。
次いで、図１１に示すように、第２の絶縁膜４４、第１の銅含有配線４８ａ、及び銅含有パッド４８ｂのそれぞれの上に、CVD法により第２の銅拡散防止絶縁膜５１と第３の絶縁膜５２とをこの順に形成する。
これらの絶縁膜のうち、第２の銅拡散防止絶縁膜５１としては厚さが５０nm程度のシリコンカーバイド膜が形成され、第３の絶縁膜５２としては厚さが２５０nm程度のシリコンオキシカーバイド膜が形成される。
その後、ホール形状の窓５３ａを備えた第３のレジストパターン５３を第３の絶縁膜５２の上に形成し、それをマスクにして各絶縁膜５１、５２をドライエッチングすることにより、銅含有パッド４８ｂの上に第４のホール５２ａを形成する。
そのドライエッチングはRIEにより行われ、第３の絶縁膜５２に対するエッチングガスとしてはCHF系又はCF系のガスが使用される。これらのガスにアルゴンガスや窒素ガス等の不活性ガスを添加してもよい。
また、第２の銅拡散防止絶縁膜５１に対するエッチングガスとしては、SO2ガス又はNF3ガスを含むガスが使用される。
この後に、第３のレジストパターン５３は除去される。
続いて、図１２に示すように、第３の絶縁膜５２の上と第４のホール５２ａ内にフォトレジストを塗布し、それを露光、現像することにより、配線溝形状の窓５４ａを備えた第４のレジストパターン５４を形成する。第４のホール５２ａ下部ではその第４のレジストパターン５４は現像により除去されずに残存する。
そして、第４のレジストパターン５４をマスクにして第３の絶縁膜５２を途中の深さまでRIEによりドライエッチングする。これより、底面に第４のホール５２ａが露出する第３の溝５２ｂと、該第３の溝５２ｂから間隔がおかれた第４の溝５２ｃが第３の絶縁膜５２に形成される。
このときのエッチングガスとしては、CHF系又はCF系のガスを含むエッチングガスや、これらのガスにアルゴンガスや窒素ガス等の不活性ガスを添加してなるエッチングガスが使用される。
この後に、第４のレジストパターン５４は除去される。
次に、図１３に示す断面構造を得るまでの工程について説明する。
まず、各溝５２ｂ、５２ｃと第４のホール５２ａのそれぞれの内部と第３の絶縁膜５２の上面に、バリアメタル膜として厚さが約５nmのタンタル膜と厚さが約１０nmの窒化タンタル膜をこの順にスパッタ法で形成する。
更に、このバリアメタル膜の上にスパッタ法でシード層として銅膜を形成し、そのシード層に給電を行いながら電界めっき法により銅めっき膜を成長させ、その銅めっき膜で各溝５２ｂ、５２ｃと第４のホール５２ａとを完全に埋め込む。
その後に、第３の絶縁膜５２の上の余分な銅めっき膜、シード層、及びバリアメタル膜をCMP法により研磨して除去する。これにより、第３の溝５２ｂと第４のホール５２ａのそれぞれの内部には、第３の絶縁膜５２を貫通する第４の銅含有プラグ５５ａと第２の銅含有配線５５ｂが一体的に形成される。
また、第４の溝５２ｃ内には、ワード線（WL）となる第３の銅含有配線５５ｃが形成される。
このように第４の銅含有プラグ５５ａと第２の銅含有配線５５ｂとを一体的に形成する方法はデュアルダマシン法と呼ばれる。
その第４の銅含有プラグ５５ａは、銅含有パッド４８ｂを介して第３の銅含有プラグ４５ｃと電気的に接続されるが、このように銅含有パッド４８ｂを介して各プラグ４５ｃ、５５ａを接続することで、銅含有パッド４８ｂと各プラグ４５ｃ、５５ａとの接触面積が確保される。そのため、銅含有パッド４８ｂを介さずに各プラグ４５ｃ、５５ａを直接接続する場合と比較して、これらのプラグ４５ｃ、５５ａの間のコンタクト抵抗が上昇するのを防止できる。
その後に、第３の絶縁膜５２と各銅含有配線５５ｂ、５５ｃのそれぞれの上面に、第３の銅拡散防止絶縁膜５７としてCVD法により厚さが約５０nmのシリコンカーバイド膜を形成する。
図１８は、本工程を終了後の平面図であり、先の図１３の第２の断面は図１８のＸ５−Ｘ５線に沿う断面に相当し、第１の断面は図１８のＹ５−Ｙ５線に沿う断面に相当する。
この後は、図１９に示すように、第３の銅含有配線５５ｃの上方にデュアルダマシン法によりビット線BLと第４の銅含有配線５６とを形成する。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
上記した本実施形態によれば、図１７の平面図に示したように、第１の銅含有配線４８ａを第１の銅含有プラグ４５ａの側面４５ｘからビット線方向Yに後退させ、第１の銅含有プラグ４５ａの上面の一部のみを第１の銅含有配線４８ａで覆うようにした。
このようにすると、予備的事項のように第１の銅含有配線４８ａをL字型にする場合と比較して、第１の銅含有配線４８ａと同一層内にある導体パターン、例えば銅含有パッド４８ｂと第１の銅含有配線４８ａとの距離Dに余裕ができる。よって、その距離Dを詰めることにより、メモリセルCの縮小化を図ることが可能となる。
例えば、ゲート長が２２nmの世代について本願発明者が計算を行ったところ、予備的事項の図１の例ではメモリセルCのワード線方向Xの長さが０．５μm、ビット線方向Yの長さが０．２６４μmとなり、メモリセルCの面積は０．１３μm2となる。
これに対し、本実施形態の図１７のレイアウトでは、メモリセルCのワード線方向Xの長さが０．５６２μm、ビット線方向Yの長さが０．１８４μmとなり、メモリセルCの面積は０．１０μm2となる。なお、メモリセルCのワード線方向Xの長さが予備的事項におけるよりも長くなったのは、銅含有パッド４８ｂと同一層内に形成される別の銅含有パッド４８ｃの面積を確保すべく、当該銅含有パッド４８ｃのワード線方向Xの長さAを長くしたためである。また、その銅含有パッド４８ｃと更に別の銅含有パッド４８ｄ間の間隔Bを確保しようとしたたこともその原因の一つである。
このように、本実施形態では、メモリセルCの面積を予備的事項よりも約２３％少なくでき、SRAMのセルサイズの縮小化に寄与できることが確認できた。
更に、上記のように第１の銅含有配線４８ａを第１の銅含有プラグ４５ａの側面４５ｘからビット線方向に後退させたことで、第１の銅含有配線４８ａの平面形状がワード線方向に長い長方形状に単純化される。
これにより、予備的事項のように第１の銅含有配線４８ａをL字状にする場合と比較して、第２のレジストパターン４７（図９参照）を露光するときの露光マスクに対するOPC処理が簡単になり、その露光マスクの設計を短時間で行うことが可能となる。
しかも、本実施形態では、各活性領域３１ａ、３１ｂに接続された各プラグ４５ａ〜４５ｃとして、タングステンプラグよりも抵抗の低い銅含有プラグを形成する。そのため、図４で説明したように、MOSトランジスタの世代が進んでゲート長が４５nm以下となっても、MOSトランジスタのオン抵抗の約１／１０以下に各銅含有プラグ４５ａ〜４５ｃの抵抗を維持することができる。これにより、各トランジスタTRdrive、TRaccess、TRloadの特性を維持しながらこれらのトランジスタを縮小化でき、SRAMのメモリセルを更に縮小することができる。
また、第１の銅含有プラグ４５ａはタングステンプラグと比較して抵抗が小さいので、第１の銅含有プラグ４５ａの上面の一部のみを銅含有配線４８ａで覆っても、第１の銅含有プラグ４５ａと銅含有配線４８ａとの接触抵抗を低い状態に維持できる。
（第２実施形態）
図２０〜図２５は、本実施形態に係る半導体装置の製造途中の断面図であり、図２６〜図２９はその平面図である。なお、図２０〜図２９において第１実施形態と同じ要素には第１実施形態と同じ符号を付し、以下ではその説明を省略する。
第１実施形態では、図１０を参照して説明したように、シングルダマシン法により第１の銅含有配線４８ａを形成した。これに対し、本実施形態では、デュアルダマシン法によりその銅含有配線を形成する。
本実施形態に係る半導体装置を製造するには、まず、第１実施形態の図５〜図６の工程を行った後、図２０に示すように、第１の絶縁膜４２の上にエッチングストッパ膜６０としてCVD法によりシリコンカーバイド膜を５０nm程度の厚さに形成する。
なお、エッチングストッパ膜６０はシリコンカーバイド膜に限定されず、窒化シリコン膜をエッチングストッパ膜６０として形成してもよい。
更に、このエッチングストッパ膜６０の上に第２の絶縁膜６１と反射防止絶縁膜６２とをこの順に形成する。第２の絶縁膜６１は、例えば、CVD法により形成された１５０nm程度の厚さの酸化シリコン膜である。また、反射防止絶縁膜６２としては、CVD法により酸窒化シリコン膜が３０nm程度の厚さに形成される。
図２６は、本工程を終了後の平面図であり、先の図２０の第２の断面は図２６のＸ６−Ｘ６線に沿う断面に相当し、第１の断面は図２６のＹ６−Ｙ６線に沿う断面に相当する。
なお、図２６では、第１及び第２の活性領域３１ａ、３１ｂや、ゲート電極３５の平面レイアウトを見やすくするために、各絶縁膜４１、４２、６０〜６２については省略してある。
図２６に示されるように、ゲート電極３５と活性領域３１ａ、３１ｂとが重複する部分には、第１実施形態と同様にドライバトランジスタTRdrive、アクセストランジスタTRaccess、ロードトランジスタTRloadが形成される。
次いで、図２１に示すように、ホール形状の窓６３ａ〜６３ｃを備えた第１のレジストパターン６３を反射防止絶縁膜６２の上に形成する。
その第１のレジストパターン６３は各絶縁膜４２、６０〜６２に対するエッチングのマスクとして使用され、RIEによりこれらの絶縁膜４２、６０〜６２に第１〜第３のホール４２ａ〜４２ｃが形成される。
そのRIEにおけるエッチングガスは特に限定されない。エッチングストッパ膜６０に対するエッチングガスとしては、例えば、SO2ガス又はNF3ガスを含むガスが使用される。
一方、第１の絶縁膜４２と第２の絶縁膜６１に対するエッチングガスとしては、例えば、C2F6ガスとCH3ガスとの混合ガスが使用される。このエッチングガスに対し、カバー絶縁膜４１のエッチング速度は第１の絶縁膜４２のそれよりも遅いので、このエッチングはカバー絶縁膜４１の上面で停止する。
第１の断面に示されるように、このように形成された各ホールのうち、第１のホール４２ａと第３のホール４２ｃは共にp型ソース／ドレイン領域３７ａの上に形成され、第１のホール４２ａは更にゲート電極３５に重なるように形成される。
一方、第２の断面に示されるように、第２のホール４２ｂは、n型ソース／ドレイン領域３７ｂの上に形成される。
次いで、図２２に示すように、エッチングガスをCF4ガスに切り替えてRIEを行うことにより、各コンタクトホール４２ａ〜４２ｃの下のカバー絶縁膜４１をドライエッチングして除去する。
この後に、第１のレジストパターン６３は除去される。
続いて、図２３に示すように、反射防止絶縁膜６２の上に再びフォトレジストを塗布し、それを露光、現像して、第１のホール４２ａに重なる配線溝形状の窓６５ａを備えた第２のレジストパターン６５を形成する。
第１のホール４２ａと第２のホール４２ｂのそれぞれの下部では第２のレジストパターン６５は現像により除去されずに残存する。また、第２のホール４２ｃは、その第２のレジスト６５で完全に充填される。
そして、第２のレジストパターン６５をマスクにして反射防止絶縁膜６２と第２の絶縁膜６１とをRIEによりドライエッチングすることにより、これらの絶縁膜６１、６２に第１の溝６１ａを形成する。
このドライエッチングでは、エッチングストッパ膜６０のエッチング速度が第２の絶縁膜６１のそれよりも遅くなるようなエッチングガス、例えばC2F6ガスとCH3ガスとの混合ガスが使用される。これにより、エッチングストッパ膜６０の上でエッチングが停止し、第１の絶縁膜４２までエッチングが及ぶことはない。
また、このようにして形成された第１の溝６１ａは、第２の断面に示されるように、第１のホール４２ａの上から第２のホール４２ｂの上に延在する。
この後に、第１のレジストパターン６５は除去される。
次に、図２４に示す断面構造を得るまでの工程について説明する。
まず、各ホール４２ａ〜４２ｃと第１の溝６１ａのそれぞれの内部と、反射防止絶縁膜６２の上面に、バリアメタル膜としてスパッタ法によりタンタル膜と窒化タンタル膜とをこの順に形成する。バリアメタル膜の膜厚は特に限定されないが、本実施形態ではタンタル膜を約５nm、窒化タンタル膜を約１０nmとする。
更に、このバリアメタル膜の上にスパッタ法でシード層として銅膜を形成し、そのシード層を給電層にして銅めっき膜をすることにより、その銅めっき膜で各ホール４２ａ〜４２ｃと第１の溝６１ａを完全に埋め込む。
その後に、反射防止絶縁膜６２上の余分な銅めっき膜、シード層、及びバリアメタル膜をCMP法により研磨して除去する。
これにより、デュアルダマシン法により各ホール４２ａ〜４２ｃ内に第１〜第３の銅含有プラグ７０ａ〜７０ｃが形成されると共に、エッチングストッパ膜６０上の第１の溝６１ａ内に第１の銅含有配線７０が形成される。
デュアルダマシン法により形成された第１の銅含有配線７０は、第１の銅含有プラグ７０ａ及び第２の銅含有プラグ７０ｂと一体的に形成される。また、第３の銅含有プラグ７０ｃは、第１の絶縁膜４２と第２の絶縁膜６１を貫通し、ソース／ドレイン領域３７ａと電気的に接続される。
図２７は、本工程を終了後の平面図であり、先の図２４の第２の断面は図２７のＸ７−Ｘ７線に沿う断面に相当し、第１の断面は図２７のＹ７−Ｙ７線に沿う断面に相当する。
図２７に示されるように、第１の銅含有プラグ７０ａは、第１のホール４２ａ（図２４参照）に対応した長方形状の平面形状を有する。
そして、第１の銅含有配線７０は、L字型の平面形状を有しており、上記の第１の銅含有プラグ７０ａを覆うように形成される。
このように第１の銅含有配線７０をL字型にしても、本実施形態では第３の銅含有プラグ７０ｃの上に第１実施形態のような銅含有パッド４８ｂ（図１７参照）を形成しないので、銅含有パッド４８ｂを省いた分のスペースを作ることができる。そのため、第１の銅含有配線７０と第３の銅含有プラグ７０ｃとの距離Dを詰めることで、ビット線方向YにおけるメモリセルCの長さを短くでき、セルサイズの縮小化を実現できる。
次に、図２５に示すように、第１実施形態で説明した図１１〜図１３の工程を行うことにより、第３の絶縁膜５２やワード線（WL）となる第３の銅含有配線５５ｃ等を形成する。
図２８は、本工程を終了後の平面図であり、先の図２５の第２の断面は図２８のＸ８−Ｘ８線に沿う断面に相当し、第１の断面は図２８のＹ８−Ｙ８線に沿う断面に相当する。
この後は、図２９に示すように、第１実施形態と同様にして第３の銅含有配線５５ｃの上方にデュアルダマシン法によりビット線BLと第４の銅含有配線５６とを形成する。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
上記した本実施形態によれば、図２４を参照して説明したように、デュアルダマシン法を用いて、第１の銅含有配線７０の形成と同時に第３の銅含有プラグ７０ｃを形成した。
デュアルダマシン法により形成された第３の銅含有プラグ７０ｃは第２の絶縁膜６１を貫通して形成されるので、第３の銅含有プラグ７０ｃと第４の銅含有プラグ５５ａ（図２５参照）とのコンタクトを取るための銅含有パッド４８ｂ（図１３参照）が不要となる。
そのため、図２７を参照して説明したように、銅含有パッド４８ｂを省いた分だけ第１の銅含有配線７０を余裕をもって引き回すことができ、第１の銅含有配線７０と第３の銅含有プラグ７０ｃとの距離Dを詰めてセルサイズの縮小化を図ることが可能となる。
しかも、デュアルダマシン法はシングルダマシン法よりも工程数を低減することができるので、本実施形態は第１実施形態よりもプロセスを簡略化することが可能となる。
但し、図２５に示されるように、デュアルダマシン法により第３の銅含有プラグ７０ｃを形成すると、第１実施形態と比較して第３のホール４２ｃの深さが第２の絶縁膜６１の厚さの分だけ深くなり、第３のホール４２ｃのアスペクト比が第１実施形態よりも増大する。
そのようなアスペクト比の増大によって、第３のホール４２ｃ内のバリアメタル膜や銅めっき膜等の埋め込み性が低下するおそれがあるので、埋め込み性の良好な新規の成膜装置やプロセスの導入が必要になる可能性がある。
この問題を回避するために、第３のホール４２ｃの直径x1をなるべく大きくし、第３のホール４２ｃのアスペクト比の増大を抑えるのが好ましい。これについては後述の第３実施形態でも同様である。
直径x1をどの程度大きくするかは特に限定されないが、例えば、当該直径x1を第４のホール５２ａの直径x2よりも大きくするのが好ましい。
但し、直径x1を大きくし過ぎるとセルサイズの縮小化を阻害するおそれがあるので、直径x1の上限については直径x2の１．２倍程度とするのが好ましい。
なお、図２５のように各ホール４２ｃ、５２ａの断面形状がテーパ状となっている場合は、各プラグ７０ｃ、５５ａの底面においてこれらのホール４２ｃ、５２ａの直径x1、x2同士を比較すればよい。
ところで、本実施形態では、第１の絶縁膜４２と第２の絶縁膜６１の間にエッチングストッパ膜６０を形成した。そのエッチングストッパ膜６０は、図２３の工程でエッチングにより第１の溝６１ａを形成するときに、第１の絶縁膜４２がエッチングされるのを防止する役割を担う。
図３０〜図３２は、このように第１の絶縁膜４２のエッチングが防止されることで得られる利点を説明するための比較例に係る半導体装置の製造途中の断面図である。なお、図３０〜図３２において本実施形態と同じ要素には本実施形態と同じ符号を付し、以下ではその説明を省略する。
図３０に示されるように、この比較例は、本実施形態のエッチングストッパ膜６０と第２の絶縁膜６１を省いたものである。そして、既述の２１及び図２２の工程と同様に、第１のレジストパターン６３をマスクにしてカバー絶縁膜４１と第１の絶縁膜４２をドライエッチングし、これらの絶縁膜４１、４２に第１〜第３のホール４２ａ〜４２ｃを形成する。
その第１のレジストパターン６３を除去した後、図３１に示すように、本実施形態と同様にして反射防止絶縁膜６２の上に第２のレジストパターン６５を形成する。
そして、第２のレジストパターン６５をマスクにしながら第１の絶縁膜４２を途中の深さまでドライエッチングし、第１の絶縁膜４２に第１の溝４２ｄを形成する。
このとき、第１の溝４２ｄの底面Aは、第２のレジストパターン６５で覆われていないため、エッチング雰囲気に曝されることで図示のように面取りがなされた形状となる。
次いで、第２のレジストパターン６５を除去した後、図３２に示すように、デュアルダマシン法により第１〜第３のホール４２ａ〜４２ｃに第１〜第３の銅含有プラグ７０ａ〜７０ｃを形成すると共に、第１の溝４２ｄ内に第１の銅含有配線７０を形成する。
このような比較例によれば、図３１のように第１の溝４２ｄの底面Aが面取りされるので、図３２のようにゲート電極３５と第１の銅含有配線７０との距離dが短くなり、第１の銅含有配線７０とゲート電極３５との間の耐圧が低下するという不都合を招いてしまう。
これに対し、本実施形態では、図２３のように第１の溝６１ａの底面をエッチングストッパ膜で保護してあるので、第１の溝６１ａの底面がエッチングされて上記のように第１の銅含有配線７０とゲート電極３５との間の耐圧が低下するのを防止できる。
（第３実施形態）
本実施形態でも、第２実施形態と同様に、デュアルダマシン法により第１の銅含有配線７０を形成する。但し、以下に説明するように、本実施形態では第１の銅含有配線７０が埋め込まれる絶縁膜の積層構造が第２実施形態とは異なる。
図３３〜図３８は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において第１、第２実施形態で説明したのと同じ要素にはこれらの実施形態と同じ符号を付し、以下ではその説明を省略する。
また、本実施形態に係る半導体装置の平面レイアウトは第２実施形態と同様なので、半導体装置の平面図についても省略する。
本実施形態に係る半導体装置を製造するには、まず、第１実施形態で説明した図５〜図６の工程を行った後、図３３に示すように、第１の絶縁膜４２の上に第２の絶縁膜８１を形成する。
その第２の絶縁膜８１は、例えば、CVD法で形成された厚さが約１５０nmのシリコンオキシカーバイド膜である。
更に、この第２の絶縁膜８１の上に反射防止絶縁膜８２としてCVD法により酸窒化シリコン膜を約３０nmの厚さに形成する。
次に、図３４に示すように、反射防止絶縁膜８２の上にフォトレジストを塗布し、それを露光、現像することにより、ホール形状の窓６３ａ〜６３ｃを備えた第１のレジストパターン６３を形成する。
そして、この第１のレジストパターン６３をマスクにして各絶縁膜４２、８１、８２を順にRIEによりドライエッチングし、これらの絶縁膜４２、８１、８２に第１〜第３のホール４２ａ〜４２ｃを形成する。
このドライエッチングで使用し得るエッチングガスとしては、例えば、C2F6ガスとCH3ガスとの混合ガスがある。このエッチングガスに対するエッチング速度は、カバー絶縁膜４１の方が第１の絶縁膜４２よりも遅いので、このエッチングはカバー絶縁膜４１の上面で停止する。
続いて、図３５に示すように、エッチングガスをCF4ガスに切り替えてRIEを行うことにより、各コンタクトホール４２ａ〜４２ｃの下のカバー絶縁膜４１をドライエッチングして除去する。
この後に、第１のレジストパターン６３は除去される。
次に、図３６に示すように、反射防止絶縁膜８２の上に再びフォトレジストを塗布し、それを露光、現像することにより、第１のホール４２ａに重なる配線溝形状の窓６５ａを備えた第２のレジストパターン６５を形成する。
この第２のレジストパターン６５は、第１のホール４２ａと第２のホール４２ｂのそれぞれの下部では現像により除去されずに残存する。また、第２のホール４２ｃは、その第２のレジスト６５で完全に充填される。
そして、第２のレジストパターン６５をマスクにし、反射防止絶縁膜８２と第２の絶縁膜８１をドライエッチングすることにより、底面に第１のホール４２ａと第２のホール４２ｂが露出する第１の溝８１ａを形成する。
このドライエッチングはRIEにより行われ、エッチングガスとしては、CHF系又はCF系のガスを含むエッチングガスが使用される。なお、そのエッチングガスにアルゴンガスや窒素ガス等の不活性ガスを添加してもよい。
そのようなエッチングガスに対し、第１の絶縁膜４２のエッチング速度は第２の絶縁膜８１のそれよりも遅いので、第１の絶縁膜４２はエッチングのストッパ膜として機能するようになり、エッチングは第１の絶縁膜４２の上面で停止する。
その後に、第２のレジストパターン６５は除去される。
次いで、図３７に示すように、第２実施形態と同様にして第１〜第３のホール４２ａ〜４２ｃ内と第１の溝８１ａ内にバリアメタル膜、シード層、及び銅めっき膜をこの順に形成する。
これにより、第１〜第３のホール４２ａ〜４２ｃ内に、デュアルダマシン法により第１〜第３の銅含有プラグ７０ａ〜７０ｃが埋め込まれることになる。そして、第１の溝８１ａ内には、第１及び第２の銅含有プラグ７０ａ、７０ｂと一体的に形成された第１の銅含有配線７０が埋め込まれる。
次いで、図３８に示すように、第１実施形態で説明した図１１〜図１３の工程を行うことにより、第３の絶縁膜５２やワード線（WL）となる第３の銅含有配線５５ｃ等を形成する。
この後は、第１実施形態と同様にしてシリコン基板３１の上側全面に絶縁膜を形成し、その絶縁膜にデュアルダマシン法によりビット線BLとなる銅含有配線を形成する工程に移るが、その説明については以下では省略する。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
本実施形態によれば、図３６に示したように、第１の絶縁膜４２のエッチング速度が第２の絶縁膜８１のそれよりも遅くなるようなエッチングガスを用いることで、第１の絶縁膜４２をエッチングのストッパ膜として機能させた。そのため、このエッチングの際に第１の溝８１ａの底面が面取りされるおそれがなく、図３２の比較例のようにゲート電極３５と第１の銅含有配線７０との距離dが縮まってこれらの間の耐圧が低下するのを抑制することが可能となる。
更に、本実施形態では、このように第１の絶縁膜４２をエッチングストッパとするので、第２実施形態で形成したエッチングストッパ膜６０が不要となり、第２実施形態と比較してプロセスを簡略化することも可能となる。
以上説明した各実施形態に関し、更に以下の付記を開示する。
（付記１） 素子分離絶縁膜によりSRAMのメモリセルの第１の活性領域と第２の活性領域とが画定された半導体基板と、
前記素子分離絶縁膜及び前記第１の活性領域の上に形成され、第１の方向に延在するゲート電極と、
前記半導体基板と前記ゲート電極のそれぞれの上に形成された第１の絶縁膜と、
前記第１の絶縁膜を貫通して形成されると共に、前記ゲート電極と前記第１の活性領域のそれぞれに重なり、前記第１の方向に直交する第２の方向に延在する長方形状の平面形状を有する第１の銅含有プラグと、
前記第２の活性領域の上の前記第１の絶縁膜を貫通して形成された第２の銅含有プラグと、
前記第１の絶縁膜の上に形成された第２の絶縁膜と、
前記第２の絶縁膜に埋め込まれて前記第１の銅含有プラグ上から前記第２の銅含有プラグ上に延在すると共に、前記第１の銅含有プラグの側面から前記第２の延在方向に後退して形成され、前記第１の銅含有プラグの上面の一部のみを覆う銅含有配線と、
を有することを特徴とする半導体装置。
（付記２） 前記第１の絶縁膜を貫通して形成された第３の銅含有プラグと、
前記第３の銅含有プラグの上とその周囲の前記第２の絶縁膜に埋め込まれた銅含有パッドと、
前記第２の絶縁膜の上に形成された第３の絶縁膜と、
前記銅含有パッドの上の前記第３の絶縁膜を貫通して形成された第４の銅含有プラグとを更に有することを特徴とする付記１に記載の半導体装置。
（付記３） 素子分離絶縁膜により第１の活性領域と第２の活性領域とが画定された半導体基板と、
前記素子分離絶縁膜及び前記第１の活性領域の上に形成され、第１の方向に延在するゲート電極と、
前記半導体基板と前記ゲート電極のそれぞれの上に形成された第１の絶縁膜と、
前記第１の絶縁膜を貫通して形成されると共に、前記ゲート電極と前記第１の活性領域のそれぞれに重なり、前記第１の方向に直交する第２の方向に延在する長方形状の平面形状を有する第１の銅含有プラグと、
前記第１の絶縁膜の上に形成された第２の絶縁膜と、
前記第２の活性領域の上の前記第１の絶縁膜と前記第２の絶縁膜とを貫通して形成された第２の銅含有プラグと、
前記第２の絶縁膜に埋め込まれ、前記第１の銅含有プラグ及び前記第２の銅含有プラグと一体的に形成されると共に、前記第１の銅含有プラグ上から前記第２の銅含有プラグ上に延在する銅含有配線と、
前記第１の絶縁膜と前記第２の絶縁膜とを貫通して形成された第３の銅含有プラグと、
を有することを特徴とする半導体装置。
（付記４） 前記第２の絶縁膜の上に形成された第３の絶縁膜と、
前記第３の銅含有プラグの上の前記第３の絶縁膜を貫通して形成された第４の銅含有プラグとを更に有し、
前記第３の銅含有プラグの直径が、前記第４の銅含有プラグの直径よりも大きいことを特徴とする付記３に記載の半導体装置。
（付記５） 前記第３の銅含有プラグの前記直径は、該第３の銅含有プラグの底面での直径であり、
前記第４の銅含有プラグの前記直径は、該第４の銅含有プラグの底面での直径であることを特徴とする付記４に記載の半導体装置。
（付記６） 前記第１の絶縁膜と前記第２の絶縁膜との間にエッチングストッパ膜が形成され、
前記銅含有配線が前記エッチングストッパ膜の上に形成されたことを特徴とする付記３〜５のいずれかに記載の半導体装置。
（付記７） 前記第１の絶縁膜は、前記第２の絶縁膜の絶縁膜に対するエッチングストッパ膜であることを特徴とする付記３〜５のいずれかに記載の半導体装置。
（付記８） 前記第１の活性領域は、前記メモリセルが備えるロードトランジスタのソース／ドレイン領域を含み、
前記第２の活性領域は、前記メモリセルが備えるドライバトランジスタとアクセストランジスタのそれぞれに共通のソース／ドレイン領域を含むことを特徴とする付記１〜７のいずれかに記載の半導体装置。
（付記９） 半導体基板に素子分離絶縁膜を形成することにより、SRAMのメモリセルの第１の活性領域と第２の活性領域とを前記半導体基板に画定する工程と、
前記素子分離絶縁膜及び前記第１の活性領域の上に、第１の方向に延在するゲート電極を形成する工程と、
前記半導体基板と前記ゲート電極のそれぞれの上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜に、前記ゲート電極と前記第１の活性領域のそれぞれに重なり、且つ前記第１の方向に直交する第２の方向に延在する長方形状の平面形状の第１のホールを形成する工程と、
前記第２の活性領域の上の前記第１の絶縁膜に第２のホールを形成する工程と、
前記第１のホールと前記第２のホールのそれぞれに第１の銅含有プラグと第２の銅含有プラグを埋め込む工程と、
前記第１の銅含有プラグ、前記第２の銅含有プラグ、及び前記第１の絶縁膜のそれぞれの上に第２の絶縁膜を形成する工程と、
前記第２の絶縁膜に、前記第１の銅含有プラグ上から前記第２の銅含有プラグ上に延在し、且つ前記第１の銅含有プラグの側面から前記第２の延在方向に離れた溝を形成する工程と、
前記溝に銅含有配線を埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１０） 半導体基板に素子分離絶縁膜を形成することにより、SRAMのメモリセルの第１の活性領域と第２の活性領域とを前記半導体基板に画定する工程と、
前記素子分離絶縁膜及び前記第１の活性領域の上に、第１の方向に延在するゲート電極を形成する工程と、
前記半導体基板と前記ゲート電極のそれぞれの上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、
前記第１の絶縁膜と前記第２の絶縁膜をパターニングして、前記ゲート電極と前記第１の活性領域のそれぞれに重なり且つ前記第１の方向に直交する第２の方向に延在する長方形状の平面形状の第１のホールと、前記第２の活性領域の上の第２のホールと、第３のホールとを形成する工程と、
前記第２の絶縁膜をパターニングして、前記第１のホールの上から前記第２のホールの上に延在する溝を形成する工程と、
前記第１〜第３のホール内に第１〜第３の銅含有プラグを埋め込むと共に、前記第１の銅含有プラグと前記第２の銅含有プラグのそれぞれと一体的に形成された銅含有配線を前記溝内に埋め込む工程と、
を有することを特徴とする半導体装置の製造方法。
１…シリコン基板、１ａ、１ｂ…第１及び第２の活性領域、２…素子分離絶縁膜、４…ゲート絶縁膜、５…ゲート電極、７…p型ソース／ドレイン領域、１０…高融点金属シリサイド層、１１…カバー絶縁膜、１２…第１の絶縁膜、１３…第１の銅拡散防止絶縁膜、１４…第２の絶縁膜、１４ａ、１４ｂ…第１及び第２の溝、１５ａ〜１５ｃ…第１〜第３のタングステンプラグ、１８ａ…第１の銅含有配線、１８ｂ…銅含有パッド、２１…第２の銅拡散防止絶縁膜、２２…第３の絶縁膜、２４…銅含有プラグ、２５…第２の銅含有配線、３１…シリコン基板、３２…素子分離絶縁膜、３１ａ、３１ｂ…第１及び第２の活性領域、３１ｘ…素子分離溝、３３…nウェル、３４…ゲート絶縁膜、３５…ゲート電極、３６ａ…p型ソース／ドレインエクステンション、３６ｂ…n型ソース／ドレインエクステンション、３７ａ…p型ソース／ドレイン領域、３７ｂ…n型ソース／ドレイン領域、３８…絶縁性サイドウォール、３９…pウェル、４０…高融点金属シリサイド層、４１…カバー絶縁膜、４２…第１の絶縁膜、４２ａ〜４２ｃ…第１〜第３のホール、４３…第１の銅拡散防止絶縁膜、４４…第２の絶縁膜、４４ａ、４４ｂ…第１及び第２の溝、４５ａ〜４５ｃ…第１〜第３の銅含有プラグ、４６…第１のレジストパターン、４６ａ〜４６ｃ…窓、４７…第２のレジストパターン、４８ａ…第１の銅含有配線、４８ｂ…銅含有パッド、５１…第２の銅拡散防止絶縁膜、５２…第２の絶縁膜、５２ａ…第４のホール、５２ｂ…第３の溝、５２ｃ…第４の溝、５３…第３のレジストパターン、５３ａ…窓、５４…第４のレジストパターン、５４ａ…窓、５５ａ…第４の銅含有プラグ、５５ｂ…第２の銅含有配線、５５ｃ…第３の銅含有配線、５７…第３の銅拡散防止絶縁膜、６０…エッチングストッパ膜、６１…第２の絶縁膜、６１ａ…第１の溝、６２…反射防止絶縁膜、６３…第１のレジストパターン、６３ａ〜６３ｃ…窓、７０…第１の銅含有配線、７０ａ〜７０ｃ…第１〜第３の銅含有プラグ、８１…第２の絶縁膜、８２…反射防止絶縁膜、８１ａ…第１の溝。

Claims (11)

  1. 素子分離絶縁膜により第１の活性領域と第２の活性領域とが画定された半導体基板と、
    前記素子分離絶縁膜及び前記第１の活性領域の上に形成され、第１の方向に延在するゲート電極と、
    前記半導体基板と前記ゲート電極のそれぞれの上に形成された第１の絶縁膜と、
    前記第１の絶縁膜を貫通して形成されると共に、前記ゲート電極と前記第１の活性領域のそれぞれに重なり、前記第１の方向に直交する第２の方向に延在する長方形状の平面形状を有する第１のプラグと、
    前記第１の絶縁膜の上に形成された第２の絶縁膜と、
    前記第２の活性領域の上の前記第１の絶縁膜を貫通して形成された第２のプラグと、
    前記第２の絶縁膜に埋め込まれ、前記第１のプラグ及び前記第２のプラグと一体的に形成されると共に、前記第１のプラグ上から前記第２のプラグ上に延在する配線と、
    前記第１の絶縁膜と前記第２の絶縁膜とを貫通して形成された第３のプラグと、
    を有することを特徴とする半導体装置。
  2. 前記第２の絶縁膜の上に形成された第３の絶縁膜と、
    前記第３のプラグの上の前記第３の絶縁膜を貫通して形成された第４のプラグとを更に有し、
    前記第３のプラグの直径が、前記第４のプラグの直径よりも大きいことを特徴とする請求項１に記載の半導体装置。
  3. 前記第１の絶縁膜と前記第２の絶縁膜との間にエッチングストッパ膜が形成され、
    前記配線が前記エッチングストッパ膜の上に形成されたことを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 半導体基板に素子分離絶縁膜を形成することにより、第１の活性領域と第２の活性領域とを前記半導体基板に画定する工程と、
    前記素子分離絶縁膜及び前記第１の活性領域の上に、第１の方向に延在するゲート電極を形成する工程と、
    前記半導体基板と前記ゲート電極のそれぞれの上に第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜の上に第２の絶縁膜を形成する工程と、
    前記第１の絶縁膜および第２の絶縁膜に、前記ゲート電極と前記第１の活性領域のそれぞれに重なり、且つ前記第１の方向に直交する第２の方向に延在する長方形状の平面形状の第１のホールと、前記第２の活性領域に重なる第２のホールと、第３のホールを、前記第１の絶縁膜および第２の絶縁膜を貫通して形成する工程と、
    前記第２の絶縁膜に、前記第１のホール上から前記第２のホール上に延在する溝を形成する工程と、
    前記第１のホール、前記第２のホール、前記第３のホール、および前記溝に導電材料を埋め込むことにより、第１のプラグ、第２のプラグ、第３のプラグ、および配線を形成する工程とを有し、
    前記配線は、前記第１のプラグおよび前記第２のプラグと一体的に形成されていることを特徴とする半導体装置の製造方法。
  5. 前記第２の絶縁膜の形成前に、前記第１の絶縁膜の上に第３の絶縁膜を形成する工程を更に有し、前記溝を形成する工程は、前記第３の絶縁膜をエッチングストッパ膜として前記第２の絶縁膜をエッチングし、前記溝は前記第３の絶縁膜を露出することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記第１のプラグ、前記第２のプラグ、前記第３のプラグ、および前配線は、銅を含むことを特徴とする請求項４又は５に記載の半導体装置の製造方法。
  7. 半導体基板に素子分離絶縁膜を形成することにより、第１の活性領域と第２の活性領域、及び、前記第１の活性領域と前記第２の活性領域の間に第３の活性領域と第４の活性領域とを前記半導体基板に画定する工程と、
    前記第１の活性領域と前記第２の活性領域にp型のイオンを注入する工程と、
    前記第３の活性領域と前記第４の活性領域にn型のイオンを注入する工程と、
    前記第１の活性領域、前記第３の活性領域、及び前記素子分離絶縁膜の上に、第１の方向に延在する第１のゲート電極を形成する工程と、
    前記第２の活性領域、前記第４の活性領域、及び前記素子分離絶縁膜の上に、第１の方向に延在する第２のゲート電極を形成する工程と、
    前記第１の活性領域の上に、第１の方向に延在する第３のゲート電極を形成する工程と、
    前記第２の活性領域の上に、第１の方向に延在する第４のゲート電極を形成する工程と、
    前記第１のゲート電極、前記第２のゲート電極、前記第３のゲート電極、及び前記第４のゲート電極の上に第１の絶縁膜を形成する工程と、
    前記第１の絶縁膜に、前記第２のゲート電極と前記第３の活性領域のそれぞれに重なる第１のホールと、前記第１のゲート電極と前記第４の活性領域のそれぞれに重なる第３のホールと、前記第１のゲート電極と前記第３のゲート電極の間にあり、前記第１の活性領域に重なる第２のホールと、前記第２のゲート電極と前記第４のゲート電極の間にあり、前記第２の活性領域に重なる第４のホールと、前記第１のゲート電極を挟んで前記第１のホールの反対側にあり、前記第３の活性領域に重なる第５のホールと、前記第２のゲート電極を挟んで前記第３のホールの反対側にあり、前記第４の活性領域に重なる第６のホールと、を前記第１の絶縁膜を貫通して形成する工程と、
    前記第１の絶縁膜に、前記第１のホール上から前記第２のホール上に延在する第１の溝と、前記第３のホール上から前記第４のホール上に延在する第２の溝と、を形成する工程と、
    前記第１のホール、前記第２のホール、前記第３のホール、前記第４のホール、前記第５のホール、前記第６のホール、前記第１の溝、及び前記第２の溝に導電材料を埋め込むことにより、第１のプラグ、第２のプラグ、第３のプラグ、第４のプラグ、第５のプラグ、第６のプラグ、第１の配線、及び第２の配線を形成する工程とを有し、
    前記第１のプラグは、前記第２のゲート電極及び前記第３の活性領域と接触し、前記第２のプラグは、前記第１の活性領域と接触し、前記第３のプラグは、前記第１のゲート電極及び前記第４の活性領域と接触し、前記第４のプラグは、前記第２の活性領域と接触し、前記第５のプラグは、前記第３の活性領域と接触し、前記第６のプラグは、前記第４の活性領域と接触し、前記第１の配線は、前記第１のプラグ及び前記第２のプラグと一体的に形成され、前記第２の配線は、前記第３のプラグ及び前記第４のプラグと一体的に形成されることを特徴とする半導体装置の製造方法。
  8. 前記第１の絶縁膜は、第２の絶縁膜及び前記第２の絶縁膜上の第３の絶縁膜を含むことを特徴とする請求項７記載の半導体装置の製造方法。
  9. 前記第３の絶縁膜の形成前に、前記第２の絶縁膜の上に第４の絶縁膜を形成する工程を更に有し、前記第１の溝及び前記第２の溝を形成する工程は、前記第４の絶縁膜をエッチングストッパ膜として前記第３の絶縁膜をエッチングし、前記第１の溝及び前記第２の溝は、前記第４の絶縁膜を露出することを特徴とする請求項７又は８に記載の半導体装置の製造方法。
  10. 前記第１の絶縁膜の上に第５の絶縁膜を形成する工程と、前記第５のプラグに接触する第７のプラグを前記第５の絶縁膜内に形成する工程を更に有し、前記第５のプラグの直径が、前記第７のプラグの直径よりも大きいことを特徴とする請求項７乃至９のいずれか１項に記載の半導体装置の製造方法。
  11. 前記第１のプラグ、前記第２のプラグ、前記第３のプラグ、前記第４のプラグ、前記第５のプラグ、前記第６のプラグ、前記第１の配線、及び前記第２の配線は、銅を含むことを特徴とする請求項７乃至１０のいずれか１項に記載の半導体装置の製造方法。
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