KR100274175B1 - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

반도체 장치 및 반도체 장치의 제조 방법 Download PDF

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Abstract

접속 저항을 저감시키고, 기억 노드의 용량을 증가시킴으로써 소프트 에러 내성을 향상시킬 수 있는 반도체 장치 및 반도체 장치의 제조 방법을 제공한다.
부하 트랜지스터의 P+형 소스/드레인 영역(9)과, 드라이버 트랜지스터의 N+형 소스/드레인 영역(8b)과의 접속을, 직접 컨택트 홀(14e)을 통해 P+형 소스/드레인 영역 인출 배선(12a)과 N+형 소스/드레인 영역 인출 배선(15d)으로 행한다. 또한, 부하 트랜지스터의 드레인 영역 인출 배선과 접지 배선을 입체적으로 중첩하여 형성하고, 및 한쪽의 기억 노드에 접속되는 드라이버 트랜지스터의 드레인 영역 인출 배선과 다른쪽의 기억 노드에 접속되는 부하 트랜지스터의 드레인 영역 인출 배선을 입체적으로 중첩하여 형성함으로써 기억 노드 축적 전하를 구성한다.

Description

반도체 장치 및 반도체 장치의 제조 방법
본 발명은, 반도체 장치 및 그 반도체 장치의 제조 방법에 관한 것으로, 보다 특정적으로는 메모리 셀을 갖는 반도체 장치 및 그 제조 방법에 관한 것이다.
종래, 휘발성 반도체 장치의 일종으로서, SRAM(Static Random Access Memory)이 알려져 있다. SRAM에서는, 매트릭스(행렬) 형태로 배치된 상보형 데이타선(비트선)과 워드선과의 교차부에 메모리 셀을 배치한다. 도 32는, 종래의 SRAM의 메모리 셀부를 도시한 등가 회로도이다. 도 32를 참조하여, 이하 SRAM의 회로 구성에 대해 설명한다.
종래의 SRAM의 메모리 셀은, 2개의 억세스 트랜지스터(A1, A2)와, 2개의 드라이버 트랜지스터(D1, D2)와, 2개의 부하 트랜지스터(P1, P2)에 의해 구성되어 있다. 또한, 2개의 부하 트랜지스터(P1, P2)와, 2개의 드라이버 트랜지스터(D1, D2)에 의해 플립플롭 회로가 구성된다. 이 플립플롭 회로에 의해, 크로스 커플링(교차접속)시킨 2개의 기억 노드(N1, N2)를 구성한다. 기억 노드(N1, N2)는 High(N1), Low(N2), 또는 Low(N1), High(N2)의 쌍안정 상태를 갖는다. 이 쌍안정 상태는 소정의 전원 전압이 제공되고 있는 한 계속 유지된다.
억세스 트랜지스터(A1, A2)의 한쪽의 소스/드레인 영역은, 플립플롭 회로의 입출력 단자인 기억 노드(N1, N2)에 접속된다. 또한, 억세스 트랜지스터(A1, A2)의 다른쪽의 소스/드레인 영역은 비트선에 접속된다. 또한, 억세스 트랜지스터(A1, A2)의 게이트 전극은 워드선에 접속된다. 이 워드선에 의해, 억세스 트랜지스터(A1, A2)의 ON/OFF가 제어된다.
또한, 드라이버 트랜지스터(D1, D2)의 드레인 영역은 억세스 트랜지스터(A1, A2)의 한쪽의 소스/드레인 영역에 각각 접속되어 있다. 드라이버 트랜지스터(D1, D2)의 소스 영역은, GND선(VEE선)에 접속되어 있다. 드라이버 트랜지스터(D1)의 게이트 전극은, 억세스 트랜지스터(A2)의 소스/드레인 영역에 접속되어 있고, 드라이버 트랜지스터(D2)의 게이트 전극은, 억세스 트랜지스터(A1)의 소스/드레인 영역에 접속되어 있다. 부하 트랜지스터(P1, P2)의 한쪽의 소스/드레인 영역은, 억세스 트랜지스터(A1, A2)의 한쪽의 소스/드레인 영역에 접속되어 있고, 다른쪽의 소스/드레인 영역은 전원선(VCC선)에 접속되어 있다.
동작으로는, 데이타를 기록할 때는 워드선(WL)을 선택하여 억세스 트랜지스터(A1, A2)를 ON시킨다. 그리고, 원하는 논리값에 따라 비트선쌍에 강제적으로 전압을 인가함으로써, 플립플롭 회로의 쌍안정 상태를 상기한 어떤 한 상태로 설정한다.
데이타를 판독할 때는, 억세스 트랜지스터(A1, A2)를 ON 시킨다. 그리고, 기억 노드(N1, N2)의 전위를 비트선에 전달한다.
이러한 SRAM에서, 부하 트랜지스터로서 기판 상에 형성된 PMOS를 이용한 이른바 6개의 트랜지스터형의 SRAM 셀(이하 Full-CMOS형 SRAM 셀이라함)이 실용화되고 있다.
이 Full-CMOS형 SRAM 셀에서, 플립플롭 회로의 한쪽의 인버터를 구성하는 부하 트랜지스터의 PMOS의 드레인 영역(P+확산 영역)과 드라이버 트랜지스터인 NMOS의 드레인 영역(N+확산 영역)을 접속할 필요가 있다.
종래, Full-CMOS형 SRAM 셀에서, 트랜지스터 상호의 확산층을 접속하는 배선 및 근접하는 상호를 접속하는 배선 모두를 의미하는 인터컨택트(국소 배선)에는, 오믹 접촉을 얻을 수 있는 금속 배선을 이용하고 있었다. 예를 들면, 배선에 금속 배선을 이용하는 종래 기술로는, 특개평9-55440호 공보에 도시되는 완전 CMOS 형 SRAM이 알려져 있다. 이 반도체 장치의 구성은, 텅스텐 매립 전극에 의해 금속 배선층과 기판을 접속하고, 또한 근접하는 상호를 접속하는 국소 배선용 접속 구멍도 텅스텐 매립 전극에 의해 접속하는 구성이다.
그러나, 일반적으로 금속 배선은 가공이 곤란하고, 패턴의 피치가 적어지지 않기 때문에, 고미세화가 곤란하다고 하는 문제점이 있었다. 또한, 일반적으로 금속 배선은 내열성이 떨어지고, 패턴 형성 후의 열처리가 제한된다고 하는 문제점도 있었다.
그래서, 종래의 Full-CMOS형 SRAM 셀에서, 특히 부하 트랜지스터인 PMOS의 드레인 영역과 드라이버 트랜지스터인 NMOS의 드레인 영역을 접속하는 배선으로서, 다결정 실리콘막을 이용하는 것을 생각할 수 있다. 그러나, 종래의 SRAM에서, 부하 트랜지스터인 PMOS의 드레인 영역과 드라이버 트랜지스터인 NMOS의 드레인 영역을 접속하는 배선으로서, 다결정 실리콘막을 이용한 경우, 이하에 설명하는 문제점이 발생한다.
도 33은, 종래의 SRAM의 문제점을 설명하기 위한 등가 회로도이고, 도 34는 종래의 SRAM의 문제점을 설명하기 위한 단면 구조도이다.
도 34에서, 51은 N-형 실리콘 기판, 52는 P형 웰 영역, 53은 N형 웰 영역, 54는 소자 분리를 위한 필드 절연막이다. 필드 절연막(54)에 의해 둘러싸인 P형 웰 영역(52)의 표면에는, 드라이버 트랜지스터가 형성되어 있다. 드라이버 트랜지스터는 N+형 소스/드레인 영역(55a, 55b), N-형 소스/드레인 영역(56a∼56c), 게이트 산화막(58), 게이트 전극(59a), 측벽 산화막(60)으로 구성되어 있다.
또한, 필드 절연막(54)에 의해 둘러싸인 N형 웰 영역(53) 표면에는, 부하 트랜지스터가 형성되어 있다. 부하 트랜지스터는, P+형 소스/드레인 영역(67), 게이트 산화막(58), 게이트 전극(59b), 측벽 산화막(60)으로 구성되어 있다. 그리고 전면을 덮도록, 실리콘 산화막(61)이 형성되어 있다. 드라이버 트랜지스터의 N+형 소스/드레인 영역(55b)과 부하 트랜지스터의 P+형 소스/드레인 영역(57) 상에는 컨택트 홀(62a, 62b)이 형성되어 있다. 그리고, 컨택트 홀(62a, 62b)의 내부와 실리콘 산화막(61) 상에는 다결정 실리콘막(63)이 형성되어 있다. 이 다결정 실리콘막(63)은, 붕소등의 P형 불순물이 도핑된 P형 다결정 실리콘막이다. 이 P형 다결정 실리콘막에 의해 드라이버 트랜지스터의 N+형 소스/드레인 영역(55b)과 부하 트랜지스터의 P+형 소스/드레인 영역(57)이 접속되어 있다.
그러나, 1층의 배선으로 트랜지스터사이의 접속을 행하면, 하나의 도전형의 다결정 실리콘막으로, 부하 소자인 PMOS의 드레인 영역과 드라이버 트랜지스터인 NMOS의 드레인 영역을 접속하게 된다. 1층의 하나의 도전형의 다결정 실리콘막으로 접속을 행한 경우, 도 33, 도 34에 도시한 바와 같이 나중의 열처리에 의한 다결정 실리콘막으로부터의 실리콘 기판 속으로의 불순물 확산에 의해, 실리콘 기판속에 PN 다이오드를 형성해 버린다는 문제점이 새롭게 발생한다.
이것은, P형의 불순물을 포함하는 다결정 실리콘막(63) 속의 P형 불순물이 기판으로 확산하고, N+형 소스/드레인 영역(55b) 속에 P+확산 영역(64)을 형성해 버리기 때문이다. 이 결과, 기억 노드(N1, N2)의 High 측이 VCC-Vbi(Vbi: PN 접합의 빌트인 포텐셜≒0.8V)까지 밖에 상승되지 않기 때문에, 기억 노드의 High 노드가 불안정하게 되기 쉽다. 이와 같이, High 노드가 불안정해지면, 소프트 에러 내성의 열화가 현저해진다.
여기서 소프트 에러에 대해 설명한다. 소프트 에러는, 이하와 같은 현상을 말한다. 패키지 재료등의 외부로부터의 α선이 입사하여 발생된 전자·정공쌍 중, 전자가 메모리 셀의 기억 노드에 모아진다. 이 때문에 메모리 셀의 기억 정보가 반전되어 랜덤에러가 생긴다. 이 에러를 소프트 에러라고 부른다. 이와 같이, 메모리 셀의 High 노드 전위가 저하하여 기억 노드에 축적되는 전하가 저감되어 버리면, 소프트 에러 내성이 열화한다고 하는 문제가 생긴다.
또한, 다결정 실리콘막으로 부하 트랜지스터인 PMOS의 드레인 영역과 드라이버 트랜지스터인 NMOS의 드레인 영역을 접속한 경우, 실리콘 기판 중에 형성되는 PN 다이오드의 문제나 다결정 실리콘막의 배선 저항 자체가 높기 때문에, 부하 트랜지스터인 PMOS의 드레인 영역과 드라이버 트랜지스터인 NMOS의 드레인 영역의 접속 저항이 높아져 버린다. 이 때문에, 기억 노드에의 전하의 공급이 곤란해지고, 메모리 셀의 High 노드에 축적되는 전하가 저감되어 버린다. 그 결과, 소프트 에러가 발생하기 쉬워진다고 하는 문제가 생긴다.
또한, Full-CMOS형 SRAM 셀은, 2개의 PMOS와 4개의 NMOS를 레이아웃해야 하기 때문에, 셀 면적이 다른 SRAM에 비해 커진다고 하는 문제점이 있었다.
본 발명은, 이러한 종래의 Full-CMOS형 SRAM 셀의 문제점을 개선하기 위해 이루어진 것으로, 본 발명 중 하나의 목적은 패턴화가 용이하고 메모리 셀 사이즈의 고미세화 및 고집적화가 가능한 반도체 장치를 제공하는 것이다.
또한, 본 발명의 또 다른 목적은, 1층의 동일 도전형의 다결정 실리콘막으로 PMOS 드레인과 NMOS 드레인을 접속할 때에 문제가 되는, 다결정 실리콘막으로부터 실리콘 기판내로의 불순물의 확산을 방지함으로써, 실리콘 기판중에 형성되는 이상적인 PN 다이오드의 형성을 방지하는 것이다. 이것에 의해, 기억 노드의 High 노드를 안정화시키고, 소프트 에러 내성의 열화를 개선하는 것이 가능한 반도체 장치를 제공하는 것이다.
또한, 본 발명의 또 다른 목적은 다결정 실리콘막의 배선 저항 자체가 높기 때문에 문제가 되는 PMOS 드레인과 NMOS 드레인의 접속 저항을 저감하는 것 및 기억 노드의 용량을 증가시킴으로써, 기억 노드의 High 노드를 안정화시키고, 소프트 에러 내성의 열화를 개선하는 것이 가능한 반도체 장치를 제공하는 것이다.
또한, 본 발명의 또 다른 목적은, 메모리 셀 사이즈의 고미세화와 고집적화를 꾀함과 동시에, 소프트 에러 내성의 열화를 개선할 수 있는 반도체 장치의 제조 방법을 제공하는 것에 있다.
본 발명에 따른 반도체 장치는, 적어도 2층의 배선층이 접속 구멍을 통해 전기적으로 접속된 배선 접속 구조를 갖는 반도체 장치에 있어서, 주표면을 갖는 반도체 기판과, 반도체 기판의 주표면에 형성된, 제1 불순물 영역와 제2 불순물 영역과, 반도체 기판상에 형성되고, 제1 불순물 영역의 표면에 달하는 제1 관통 구멍을 갖는 제1 절연막과, 제1 절연막상에 형성되고, 제1 관통 구멍을 통해 제1 불순물 영역에 전기적으로 접속된 제1 배선과, 제1 배선을 덮도록 형성된 제2 절연막과, 제2 절연막 상에 형성된 제2 배선을 구비한 것이다. 제2 배선은, 제1 절연막, 제1 배선 및 제2 절연막을 관통하도록 형성된 제2 관통 구멍을 통해 제2 불순물 영역에 전기적으로 접속되어 있고, 제1 불순물 영역과 제2 불순물 영역과의 접속이, 제1 배선, 제2 배선 및 제2 불순물 영역을 제2 관통 구멍 내에서 접속함에 따라 이루어지고, 제1 배선과 제2 배선 중 어느 한쪽 배선이 다결정 실리콘막으로 형성되어 있는 것이다.
또한, 본 발명에 관한 반도체 장치는 제1 배선과 제2 배선의 다른 배선이 다결정 실리콘막으로 형성되어 있는 것이다.
또한, 본 발명에 따른 반도체 장치는, 제1 배선과 제1 불순물 영역의 도전형이 p 형이고, 제2 배선과 제2 불순물 영역의 도전형이 n형이다.
또한, 본 발명에 관한 반도체 장치는, 제1 및 제2 부하 트랜지스터와, 제1 및 제2 드라이버 트랜지스터와, 제1 및 제2 억세스 트랜지스터를 구비한 SRAM에 있어서, 제1 배선이 제1 및 제2 부하 트랜지스터의 드레인 영역 인출 배선이고, 제2 배선이 제1 및 제2 드라이버 트랜지스터의 드레인 영역 인출 배선이다.
또한, 본 발명에 따른 반도체 장치는, 제2 배선은 제1 및 제2 드라이버 트랜지스터의 드레인 영역 인출 배선외에 제2 배선과 동일한 제조 공정에서 제2 절연막 상에 형성된 접지 배선을 더 포함하고, 제1 및 제2 부하 트랜지스터의 드레인 영역 인출 배선이 제2 절연막을 통해 접지 배선과 상호 입체적으로 중첩되어 형성되어 있고, 제1 부하 트랜지스터의 드레인 영역 인출 배선이 제2 절연막을 통해 제2 드라이버 트랜지스터의 드레인 영역 인출 배선과 상호 입체적으로 중첩되어 형성되어 있는 것이다.
또한, 본 발명에 따른 반도체 장치는 제1 배선은 제1 및 제2 부하 트랜지스터의 드레인 영역 인출 배선외에 제1 배선과 동일한 제조 공정에서 형성된 전원 배선을 더 포함하고, 전원 배선과 접지 배선이 상호 입체적으로 중첩되어 형성되어 있는 것이다.
또한, 본 발명에 따른 반도체 장치는, 제1 배선과 제2 배선의 접속부 계면에 얇은 산화막을 구비하고 있는 것이다.
또한, 본 발명에 따른 반도체 장치는 제1 배선과 제2 배선의 접속부 계면에 얇은 금속막을 구비하고 있는 것이다.
또한, 본 발명에 따른 반도체 장치는, 제1 배선이 고융점 금속막과 다결정 실리콘막과의 복합막으로 형성되어 있는 것이다.
또한, 본 발명에 따른 반도체 장치는, 제2 배선이 금속 배선으로 형성되어 있는 것이다.
또한, 본 발명에 따른 반도체 장치는, 제1 배선과 제1 불순물 영역의 도전형이 n형이고, 제2 배선과 제2 불순물 영역의 도전형이 p형으로 형성되어 있는 것이다.
또한, 본 발명에 따른 반도체 장치는 제1 및 제2 부하 트랜지스터와, 제1 및 제2 드라이버 트랜지스터와, 제1 및 제2 억세스 트랜지스터를 구비한 SRAM에 있어서, 제1 배선이 제1 및 제2 드라이버 트랜지스터의 드레인 영역 인출 배선이고, 제2 배선이 제1 및 제2 부하 트랜지스터의 드레인 영역 인출 배선이다.
또한, 본 발명에 따른 반도체 장치는, 제1 배선은 제1 및 제2 드라이버 트랜지스터의 드레인 영역 인출 배선외에 제1 배선과 동일한 제조 공정에서 제1 절연막 상에 형성된 접지 배선을 더 포함하고, 접지 배선이 제2 절연막을 통해 제1 및 제2 부하 트랜지스터의 드레인 영역 인출 배선과 상호 입체적으로 중첩되어 형성되어 있고, 제2 드라이버 트랜지스터의 드레인 영역 인출 배선이 제2 절연막을 통해 제1 부하 트랜지스터의 드레인 영역 인출 배선과 상호 입체적으로 중첩되어 형성되어 있는 것이다.
또한, 본 발명에 따른 반도체 장치는, 제2 배선은 제1 및 제2 부하 트랜지스터의 드레인 영역 인출 배선외에 제2 배선과 동일한 제조 공정에서 형성된 전원 배선를 더 포함하고, 전원 배선과 접지 배선이 상호 입체적으로 중첩되어 형성되고 있는 것이다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 적어도 2층의 배선층이 접속 구멍을 통해 전기적으로 접속된 배선 접속 구조를 갖는 반도체 장치의 제조 방법에 있어서, 반도체 기판의 주표면에 제1 불순물 영역과 제2 불순물 영역을 형성하는 공정과, 반도체 기판 표면을 덮도록 제1 절연막을 형성하는 공정과, 제1 절연막에 제1 불순물 영역의 표면에 달하는 제1 관통 구멍을 형성하는 공정과, 제1 절연막에 형성된 제1 관통 구멍을 통해 제1 불순물 영역에 전기적으로 접속하도록, 제1 배선을 제1 절연막 상에 형성하는 공정과, 제1 배선을 덮도록 제2 절연막을 형성하는 공정과, 제1 절연막과 제1 배선과 제2 절연막에, 제2 불순물 영역의 표면에 달하는 제2 관통 구멍을 형성하는 공정과, 제2 관통 구멍을 통해 제2 불순물 영역에 전기적으로 접속하도록, 제2 배선을 제2 절연막 상에 형성하는 공정을 포함하는 것이다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은 제1 절연막과 제1 배선과 제2 절연막에 제2 불순물 영역의 표면에 달하는 제2 관통 구멍을 형성하는 공정 후에, 제2 관통 구멍의 형성에 의해 노출된 제1 배선을 포함하는 노출 표면에 티탄을 형성하는 공정과, 티탄을 어닐링 처리함으로써 티탄 실리사이드를 형성하는 공정을 포함하는 것이다.
도 1은 본 발명의 제1 실시 형태에서의 SRAM의 메모리 셀부의 평면 레이아웃도.
도 2는 도 1에 도시한 메모리 셀부의 A-A선을 따른 단면도.
도 3은 본 발명의 제1 실시 형태에서의 효과를 설명하기 위한 회로도.
도 4는 본 발명의 제1 실시 형태에서의 효과를 설명하기 위한 그래프.
도 5는 본 발명의 제1 실시 형태에서의 SRAM의 메모리 셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도.
도 6은 도 5에 도시한 메모리 셀부의 A-A 선에 따른 단면도.
도 7은 본 발명의 제1 실시 형태에서의 SRAM의 메모리 셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도.
도 8은 도 7에 도시한 메모리 셀부의 A-A 선에 따른 단면도.
도 9는 본 발명의 제1 실시 형태에서의 SRAM의 메모리 셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도.
도 10은 도 9에 도시한 메모리 셀부의 A-A 선에 따른 단면도.
도 11은 본 발명의 제2 실시 형태에서의 SRAM의 메모리 셀부의 평면 레이아웃도.
도 12는 도 11에 도시한 메모리 셀부의 B-B 선에 따른 단면도.
도 13은 본 발명의 제2 실시 형태에서의 SRAM의 메모리 셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도.
도 14는 도 13에 도시한 메모리 셀부의 B-B 선에 따른 단면도.
도 15는 본 발명의 제2 실시 형태에서의 SRAM의 메모리 셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도.
도 16은 도 15에 도시한 메모리 셀부의 B-B 선에 따른 단면도.
도 17은 본 발명의 제2 실시 형태에서의 SRAM의 메모리 셀부의 제조 프로세스를 설명하기 위한 평면 레이아웃도.
도 18은 도 17에 도시한 메모리 셀부의 B-B 선에 따른 단면도.
도 19는 본 발명의 제3 실시 형태에서의 SRAM의 메모리 셀부의 단면도.
도 20은 본 발명의 제3 실시 형태에서의 SRAM의 메모리 셀부의 제조 프로세스를 설명하기 위한 단면도.
도 21은 본 발명의 제3 실시 형태에서의 SRAM의 메모리 셀부의 제조 프로세스를 설명하기 위한 단면도.
도 22는 본 발명의 제3 실시 형태에서의 SRAM의 메모리 셀부의 제조 프로세스를 설명하기 위한 단면도.
도 23은 본 발명의 제3 실시 형태에서의 SRAM의 메모리 셀부의 제조 프로세스를 설명하기 위한 단면도.
도 24는 본 발명의 제3 실시 형태에서의 SRAM의 메모리 셀부의 제조 프로세스를 설명하기 위한 단면도.
도 25는 본 발명의 제4 실시 형태에서의 SRAM의 메모리 셀부의 단면도.
도 26은 본 발명의 제5 실시 형태에서의 SRAM의 메모리 셀부의 단면도.
도 27은 본 발명의 제6 실시 형태에서의 SRAM의 메모리 셀부의 단면도.
도 28은 본 발명의 제6 실시 형태에서의 SRAM의 메모리 셀부의 제조 프로세스를 설명하기 위한 단면도.
도 29는 본 발명의 제6 실시 형태에서의 SRAM의 메모리 셀부의 제조 프로세스를 설명하기 위한 단면도.
도 30은 본 발명의 제6 실시 형태에서의 SRAM의 메모리 셀부의 제조 프로세스를 설명하기 위한 단면도.
도 31은 본 발명의 제6 실시 형태에서의 SRAM의 메모리 셀부의 제조 프로세스를 설명하기 위한 단면도.
도 32는 종래의 SRAM의 메모리 셀부를 도시하는 등가 회로도.
도 33은 종래의 SRAM의 메모리 셀부의 문제점을 설명하기 위한 등가 회로도.
도 34는 종래의 SRAM의 메모리 셀부의 문제점을 설명하기 위한 단면 구조도.
<도면의 주요 부분에 대한 부호의 설명>
1 : N-형 실리콘 기판
2 : 필드 절연막
3 : P-형 웰 영역
4 : N-형 웰 영역
5a : 워드선
5b, 5c : 인출부
6a, 6b, 6c : N-형 소스/드레인 영역
7 : 측벽 산화막
8a, 8b : N+형 소스/드레인 영역
9 : P+형 소스/드레인 영역
10 : 실리콘 산화막
12a, 12b : P+형 소스/드레인 영역 인출 배선
12c : VCC배선
13 : 실리콘 산화막
15a, 15b : 비트선 컨택트 패드
15c : GND 배선
15d, 15e : N+형 소스/드레인 영역 인출 배선
16 : 층간 절연막
18a, 18d : GND선
18b, 18c : 비트선
20a, 20b : 비트선 컨택트 패드
20c : GND 배선
20d, 20e : N+형 소스/드레인 인출 배선
22 : VCC배선
22b, 22c : P+형 소스/드레인 영역 인출 배선
23a, 23b, 23c, 23d, 23e : 산화막
24a : N형의 다결정 실리콘막
24b : 금속 실리사이드막
25a, 25b : 비트선 컨택트 패드
25c : GND 선
25d, 25e : N+형 소스/드레인 영역 인출 배선
26a, 26b, 26c, 26d, 26e : 티탄 실리사이드
이하, 본 발명의 실시 형태를 도면에 기초하여 설명한다.
제1 실시 형태.
도 1은 본 발명의 제1 실시 형태에 따른 SRAM의 메모리 셀부의 평면 레이아웃도이고, 도 2는 도 1의 A-A선에 따른 단면 구조도이다.
우선, 도 2를 참조하여 제1 실시 형태에 의한 SRAM의 메모리 셀부의 단면 구조에 대해 설명한다.
이 제1 실시 형태에 의한 메모리 셀부에서는, N-형 실리콘 기판(1)의 표면에 P-형 웰 영역(3)과 N-형 웰 영역(4)이 형성되어 있다. 또한, P-형 웰 영역(3)과 N-형 웰 영역(4)의 표면의 소정의 영역에는 소자 분리를 위한 필드 절연막(2)이 형성되어 있다. 필드 절연막(2)에 의해 둘러싸인 N-형 웰 영역(4) 표면에는, P+형 소스/드레인 영역(9)이 형성되어 있다. 또한, P-형 웰 영역(3) 표면에는, 소정의 간격을 두어 N+형 소스/드레인 영역(8a, 8b)이 형성되어 있다. N+형 소스/드레인 영역(8a, 8b)의 양측에는 N-형 소스/드레인 영역(6a∼6c)이 형성되어 있다. N-형 소스/드레인 영역(6a∼ 6c)과, N+형 소스/드레인 영역(8a, 8b)에 의해 LDD(Lightly Doped Drain) 구조의 소스/드레인 영역이 구성된다.
N+형 소스/드레인 영역(8a, 8b) 사이에 위치하는 채널 영역 상에는, 게이트 절연막(30)을 통해 억세스 트랜지스터의 게이트 전극(5a)이 형성되어 있다. 또한, 게이트 산화막(30)을 통한 P-형 웰 영역(3)과 필드 절연막(2) 상에 걸쳐 드라이버 트랜지스터와 부하 트랜지스터로 구성되는 인버터(2)로부터 드라이버 트랜지스터와 부하 트랜지스터에 의해 구성되는 인버터(1)에의 인출부(5c)가 형성되어 있다. 또한, N-형 웰 영역(4)의 필드 절연막(2) 상에는 드라이버 트랜지스터와 부하 트랜지스터에 의해 구성되는 인버터(1)로부터 드라이버 트랜지스터와 부하 트랜지스터에 의해 구성되는 인버터(2)에의 인출부(5b)가 형성되어 있다.
억세스 트랜지스터의 게이트 전극(5a)(도 1에서, 5a는 워드선임)과 인출부(5b, 5c)(도 1에서 5b, 5c는 드라이버 트랜지스터와 부하 트랜지스터의 게이트 전극 배선임)는, 제1층의 다결정 실리콘막으로 형성되어 있다. 그 측 표면에는, 측벽 산화막(7)이 형성되어 있다. 또한, 전면을 덮도록 실리콘 산화막(10)이 형성되어 있다. 실리콘 산화막(10)의 소정 영역에는 컨택트 홀(11a∼11d)이 형성되어 있다.
컨택트 홀(11a∼11d)이 형성된 실리콘 산화막(10) 상에는 제2층의 다결정 실리콘막이 형성되어 있다. 이 제2층의 다결정 실리콘막은, 붕소(B) 등의 P형 불순물이 도핑된 P형 다결정 실리콘막이다. 이 제2층의 다결정 실리콘막에 의해, 컨택트 홀(11a) 내와 실리콘 산화막(10) 상에는 P+형 소스/드레인 영역(9)에 접촉하도록, P+형 소스/드레인 영역 인출 배선(12a)이 형성되어 있다. P+형 소스/드레인 영역 인출 배선(12b)은, 인버터(2) 상에서도 형성되어 있다. 또한, 실리콘 산화막(10) 상에는 VCC배선(12c)도 형성되어 있다.
P+형 소스/드레인 영역 인출 배선(12a)과 VCC배선(12c)과 실리콘 산화막(10)의 상부를 덮도록, 실리콘 산화막(13)이 형성되어 있다. 그 실리콘 산화막(13), P+형 소스/드레인 영역 인출 배선(12a)의 일부 및 실리콘 산화막(10)에는 직접 컨택트 홀(14a∼14g)이 형성되어 있다. 직접 컨택트 홀(14a∼14g)을 매립하도록, 제3층의 다결정 실리콘막이 형성된다. 제3층의 다결정 실리콘에는, N형 불순물인 인이 도핑되어 있다.
우선, 직접 컨택트 홀(14a, 14b)을 매립하도록 형성되어 있는 것은, 비트선 컨택트 패드(15a, 15b)이다. 15c는, GND 배선이다. 15d, 15e는 N+형 소스/드레인 영역 인출 배선이다. N+형 소스/드레인 영역 인출 배선(15d)에 의해 N+형 소스/드레인 영역(8b), N-형 소스/드레인 영역(6c), 인출부(5c), P+형 소스/드레인 영역 인출 배선(12a)이 접속되어 있다.
또한, 실리콘 산화막(13)과 제3층의 다결정 실리콘막으로 형성된 15a∼15e를 덮도록 층간 절연막(16)이 형성되어 있다. 층간 절연막(16)의, 비트선 컨택트 패드(15a) 상에 위치하는 영역에는 비트선 컨택트 홀(17b)이 형성되어 있다. 이 비트선 컨택트 홀(17b) 내에서 비트선 컨택트 패드(15a)에 전기적으로 접촉됨과 동시에 층간 절연막(16)의 상부 표면상을 따라 연장되도록 비트선(18b)이 형성되어 있다.
비트선(18b)은, 알루미늄 등으로 이루어진 금속 배선에 의해 형성되어 있다. 도 2에서는 비트선(18b)만 도시되어 있지만, 실제로는 도 1에 도시한 바와 같이 하나의 메모리 셀 내에 비트선(18b, 18c)이 간격을 두고 상호 평행하게 연장되도록 형성되어 있다. 또한, 비트선(18b, 18c)과 동일한 금속 배선으로 GND선(18a)과 GND 선(18d)도 형성된다.
상기된 바와 같이, 제1 실시 형태에 따른 SRAM의 메모리 셀에서는 부하 트랜지스터의 드레인 영역인 P+형 소스/드레인 영역(9)과, 드라이버 트랜지스터의 소스/드레인 영역인 N+형 소스/드레인 영역(8b)의 접속이, 2층의 다결정 실리콘막을 이용하여 형성되어 있으므로, 내열성이 높고 신뢰성이 있는 접속을 얻을 수 있음과 동시에, 금속 배선과 비교하여 패터닝이 용이하기 때문에 미세화가 가능하고, 고집적화가 가능한 반도체 장치를 얻을 수 있는 효과가 있다.
또한, 이하 제1 실시 형태에 따른 메모리 셀의 특징을 후술하는 제1 실시 형태의 제조 프로세스를 설명하기 위한 도 5∼도 10을 참조하여 설명한다.
제1 실시 형태에 따른 메모리 셀에서는 도 9에 도시한 바와 같이 제2층의 다결정 실리콘막인 P+형 소스/드레인 영역 인출 배선(12a)과, 제3층의 다결정 실리콘막인 GND 배선(15c)이 입체적으로 상호 중첩되도록 형성되어 있다. 이에 따라 도 3에 도시하는 SRAM의 등가 회로도에서의 기억 노드 축적 전하(Q1)가 구성되고, 기억 노드의 용량을 증가시킬 수 있다.
또한, 도 9에 도시한 바와 같이 P+형 소스/드레인 영역 인출 배선(12b)과, GND 배선(15c)이 입체적으로 상호 중첩되도록 형성되어 있다. 이에 따라 도 3에 도시하는 SRAM의 등가 회로도에서의 기억 노드 축적 전하(Q2)가 구성되고, 기억 노드의 용량을 증가시킬 수 있다. 또한, 도 9에 도시한 바와 같이 P+형 소스/드레인 영역 인출 배선(12a)과, N+형 소스/드레인 영역 인출 배선(15e)이 입체적으로 상호 중첩되도록 형성되어 있다. 이에 따라 도 3에 도시하는 SRAM의 등가 회로도에서의 기억 노드 축적 전하(Q3)가 구성되고, 기억 노드의 용량을 증가시킬 수 있다.
이상의 구성에 의해, 도 3에 도시한 바와 같이 SRAM의 셀의 등가 회로에서의 기억 노드의 용량(Q1∼Q3)을 증가시킬 수 있다. 따라서, 기억 노드의 High 노드가 안정적으로 유지되고 있으므로 소프트 에러 내성을 현저히 향상시킬 수 있다.
이에 따라, 종래 다결정 실리콘막을 PMOS 드레인과 NMOS 드레인의 접속 배선으로 했을 때, 다결정 실리콘막의 배선 저항 자체가 높기 때문에 접속 저항이 수 ㏀∼수 ㏁로 높아지고, 기억 노드의 전하의 공급이 곤란해져 메모리 셀의 High 노드에 축적되는 전하가 저감하여 High 노드가 불안정해지고, 이에 따라 소프트 에러 내성의 열화가 생기는 문제를 해결할 수 있다.
또한, 도 33 및 도 34에 도시한 바와 같이, 종래의 반도체 장치에서는 1층의 하나의 도전형의 P형 다결정 실리콘막으로 부하 트랜지스터의 P+형 소스/드레인 영역(57)과, 드라이버 트랜지스터의 N+형 소스/드레인 영역(55b)의 접속을 행한 경우, P형 다결정 실리콘막(63)으로부터 확산한 불순물이, N+형 소스/드레인 영역(55b) 중에 P+확산 영역(64)을 형성하고, 실리콘 기판 중에 이상적인 PN 다이오드를 형성해 버린다고 하는 문제점이 있었다. 이에 따라, 기억 노드(N1, N2)의 High 측이 VCC-Vbi(Vbi: PN 접합의 빌트인 포텐셜≒0.8V)까지 밖에 상승되지 않기 때문에, 기억 노드의 High 노드가 불안정해지기 쉬워 소프트 에러 내성의 열화가 현저했다.
그러나, 제1 실시 형태에 따른 SRAM의 메모리 셀에서는 제2층의 다결정 실리콘막인 P형 다결정 실리콘막과 제3층의 다결정 실리콘막인 N형 다결정 실리콘막으로 PN 다이오드를 형성했으므로, 결정 입계에 형성되는 전자 트랩, 홀 트랩, 중성 트랩 등의 영향으로 누설 전류가 증가하므로, 도 4에 도시한 바와 같이 접속 저항을 저감할 수 있다.
도 4는, 제1 실시 형태의 SRAM의 효과를 도시하는 그래프이다. 도 4에서, 횡축은 전압, 종축은 전류를 나타내고 있다. 도 4에서, 종래 실리콘 기판 중에 이상적인 다이오드를 형성한 SRAM에서는 빌트인 포텐셜(0.8V) 이하에서는, 순방향의 전류는 그래프에 표시할 수 없을 정도의 적은 전류밖에 흐르지 않는다. 그러나, 제1 실시 형태의 구조에서는 빌트인 포텐셜(0.8V) 이하에서도 전류가 흐르므로 접속 저항을 저감할 수 있고, 기억 노드에의 전하의 공급이 용이해진다. 이에 따라, 기억 노드의 High 노드가 안정되고, 그 결과 소프트 에러 내성이 개선된다.
또한, 제1 실시 형태에 의한 메모리 셀에서는 도 9에 도시한 바와 같이 직접 컨택트 구멍(14e)을 통해 N+형 소스/드레인 영역 인출 배선(15d), P+형 소스/드레인 영역 인출 배선(12a), N+형 소스 드레인 영역(8b), 드라이버 트랜지스터와 부하 트랜지스터로 구성되는 인버터(2)로부터 드라이버 트랜지스터와 부하 트랜지스터로 구성되는 인버터(1)에의 인출부(5c)가 서로 접속되어 있다.
이에 따라, 좁은 면적에서 이들 많은 배선층의 접속이 프로세스 스텝의 증가를 억제하여 실현 가능해지고, 고집적화가 가능한 반도체 장치를 얻을 수 있다고 하는 효과가 있다.
또한, 도 7와 도 9에 도시한 바와 같이 VCC배선(12c)은 제2층의 다결정 실리콘막으로 형성되어 있고, GND 배선(15c)은 제3층의 다결정 실리콘막으로 형성되어 있다. 이와 같이, VCC배선(12c)과 GND 배선(15c)을 별도의 층으로 형성하고 또한 중첩하여 형성하고 있기 때문에, 이들을 동일한 배선층으로 형성한 경우보다도 점유 면적의 저감이 가능하고, 고집적화가 가능한 반도체 장치를 얻을 수 있다고 하는 효과가 있다.
다음에, 도 5∼도 10을 참조하여 제1 실시 형태에 의한 SRAM의 메모리 셀의 제조 프로세스에 대해 설명한다. 또, 도 5, 도 7, 도 9는 평면 레이아웃도이고, 각각의 평면 레이아웃도의 A-A 선에 따른 단면도가 도 6, 도 8, 도 10이다.
우선, 도 5 및 도 6에 도시한 바와 같이 N-형 실리콘 기판(1) 상에 예를 들면 LOCOS (Local Oxidation of Silicon) 법을 이용하여 SiO2막으로 이루어진 2000∼ 5000Å정도의 막 두께를 갖는 필드 절연막(2)을 형성한다. 이 필드 절연막(2)은, 예를 들면 SiO2막(도시하지 않음)을 패드막으로 하고, 그 위에 형성된 Si3N4막을 내산화성 마스크로서 이용하여 선택적으로 열산화함으로써 형성된다.
그 후, 패드막인 SiO2막 및 Si3N4막을 제거함으로써, N-형 기판(1) 상에 반도체층을 노출시킨다. 그 후, N-형 실리콘 기판(1)의 주표면 전면에, 예를 들면 붕소(B) 등의 P형 불순물을 예를 들면 200∼700KeV에서, 1×1012∼3×1013㎝-2정도로 주입한다. 또한, 붕소(B) 등의 P형 불순물을 예를 들면 30∼70KeV정도로 1×1012∼2×1013㎝-2정도로 주입함으로써, 억세스 트랜지스터 및 드라이버 트랜지스터의 임계치 전압(Vth)의 설정을 행한다. 이와 같이 함으로써, N-형 실리콘 기판(1)의 주표면에, 1016∼1018/㎤정도의 불순물 농도를 갖는 P-형 웰 영역(3)이 형성된다.
또한, 마찬가지로 N-실리콘 기판(1)의 주표면 전면에, 예를 들면 인(P) 등의 N형 불순물을 예를 들면 700∼1500KeV에서 1×1012∼3×1013㎝-2정도로 주입한다. 또한, 붕소등의 P형 불순물을 예를 들면 10∼50KeV정도로 1×1012∼2×1013㎝-2정도주입하여 부하 트랜지스터의 임계치 전압(Vth) 설정을 행한다. 이와 같이 함으로써, N-형 실리콘 기판(1)의 주표면에 1016∼1018/㎤ 정도의 불순물 농도를 갖는 N-형 웰 영역(4)이 형성된다.
다음에, N-형 실리콘 기판(1)의 전면을 열산화함으로써, SiO2막으로 이루어진 약 40∼100Å의 막 두께를 갖는 게이트 절연막(도시하지 않음)을 형성한다. 그 게이트 절연막 상에, LPCVD (Low Pressure Chemical Vapor Deposition) 법을 이용하여 예를 들면 포스핀(PH3) 등의 가스를 혼입함으로써, 인 농도 1.0∼8.0×1020㎝-3으로 500∼2000Å 정도의 막두께를 갖는 인도프된 다결정 실리콘막을 퇴적시킨다. 상기 인도프된 다결정 실리콘막은, 제1층의 다결정 실리콘막이다.
그리고, 포트리소그래피 기술과 반응성 이온 에칭(Reactive Ion Etching : RIE) 법을 이용하여, 상기된 인도프된 다결정 실리콘막과 그 하측의 게이트 절연막을 패터닝한다. 이에 따라, 도 5에 도시한 바와 같이 워드선(5a), 드라이버 트랜지스터 및 부하 트랜지스터의 게이트 전극용 배선(5b, 5c), 게이트 산화막(30)을 형성한다.
또, 본 발명에서의 단면 구조도의 절단면에서는 드라이버 트랜지스터와 부하 트랜지스터의 게이트 전극은 도시되어 있지 않다. 본 발명에서의 단면 구조도에서, 5b는 드라이버 트랜지스터와 부하 트랜지스터로 구성되는 인버터(1)로부터 상대방 노드(인버터 : 2) 로의 인출부, 5c는 드라이버 트랜지스터와 부하 트랜지스터로 구성되는 인버터(2)로부터 상대방 노드(인버터 : 1)에의 인출부가 도시되어 있다.
또, 제1층의 다결정 실리콘막은 예를 들면 텅스텐 실리사이드(WSi2) 막 등의 금속 실리사이드막과, 인도프된 다결정 실리콘막으로 이루어진 이른바 폴리사이드 배선에 의해 형성해도 좋다. 이 제1층의 다결정 실리콘막은, 약10∼100Ω/□의 시트 저항을 갖는다.
이 후, 도 6에 도시한 바와 같이 워드선(5a), 인출부(5b, 5c)를 마스크로 하여, 상기 P-형 웰 영역(3)의 소정의 영역 표면에, 예를 들면 비소(As)를 30∼70KeV에서 45도의 주입 각도에서 웨이퍼를 회전시키면서, 예를 들면 약 1.0∼ 5.0×1013㎝-2의 도우즈량으로 주입한다. 이에 따라, 약 1017∼1019/㎤ 정도의 불순물 농도를 갖는 N-형 소스/드레인 영역(6a∼6c)을 형성한다.
또한, LPCVD법을 이용하여, 전면에 500∼2000Å정도의 막두께로 SiO2막(도시하지 않음)을 퇴적시킨 후, 그 SiO2막을 이방성 에칭한다. 이에 따라, 워드선(5a) 및 인출부(5b, 5c)의 측면에 500∼2000Å 정도의 폭의 측벽 산화막(7)을 형성한다.
이 후, 워드선(5a)과 측벽 산화막(7), 인출부(5c)와 그 측벽 산화막(7)을 마스크로 하여, 상기 P-형 웰 영역(3)의 주표면에, 예를 들면 비소(As)를 50KeV에서 약 1.0∼5.0×1015㎝-2정도의 도우즈량으로 주입한다. 이에 따라, N+형 소스/드레인 영역(8a, 8b)을 형성한다. 이 N+형 소스/드레인 영역은 1020∼1021/㎤ 정도의 불순물 농도를 갖는다. 이와 같이 함으로써, 저농도의 N-형 소스/드레인 영역(6a∼6c)과, 고농도의 N+형 소스/드레인 영역(8a, 8b)으로 이루어진, LDD (Lightly Doped Drain) 구조의 소스/드레인 영역이 형성된다.
또한, N-형 웰 영역(4)의 주표면 상에, 예를 들면 BF2를 20KeV에서 약 1.0∼5.0×1015㎝-2의 도우즈량으로 주입한다. 이에 따라, P+형 소스/드레인 영역(9)을 형성한다. 상기 P+형 소스/드레인 영역은, 약 1020∼1021/㎤ 정도의 불순물 농도를 갖는다.
다음에, 도 7 및 도 8에 도시한 바와 같이, LPCVD 법을 이용하여 전면에 1000∼10000Å 정도의 두께를 갖는 실리콘 산화막(10)을 형성한다. 포트리소그래피 기술과 RIE 법을 이용하여, 실리콘 산화막(10)의 소정의 영역을 선택적으로 제거함으로써, P+형 소스/드레인 영역(9)의 일부를 노출시키도록 한 컨택트 홀(11a∼11d)을 형성한다. 그리고, 그 노출된 P+형 소스/드레인 영역(9)의 상부 표면에 형성된 자연 산화막을, 불산(HF) 등을 이용하여 제거한다.
그 후, LPCVD 법을 이용하여 200∼1000Å 정도의 막 두께를 갖는 제2층의 다결정 실리콘막을 퇴적시킨 후, 포트리소그래피 기술과 RIE 법을 이용하여 패터닝한다. 이 후, 예를 들면 BF2를 20KeV에서 약 1.0×1014㎝-2∼5.0×1015㎝-2정도의 도우즈량으로 제2층의 다결정 실리콘막(12a, 12b, 12c)의 전면에 주입한다.
이 후, 예를 들면 램프 어닐링법을 이용하여, 제2층의 다결정 실리콘막(12a∼12c) 중의 붕소를 활성화시킨다.
그 결과, 상기 제2층의 다결정 실리콘(12a∼12c)은, 약 0.1K∼100㏀/□의 시트 저항치가 되고, 다결정 실리콘막(12a, 12b)은 P+형 소스/드레인 영역 인출 배선, 다결정 실리콘막(12c)은 VCC배선이 된다.
그 후, 도 9 및 도 10에 도시한 바와 같이 LPCVD 법을 이용하여 두께 약 100∼1000Å의 실리콘 산화막(13)을 퇴적시킨 후, 포토리소그래피 기술과 RIE 법을 이용하여, 직접 컨택트 홀(14a∼14g)을 형성한다. 또, 직접 컨택트 홀(14e)은, 그 하층에 형성되어 있는 P+형 소스/드레인 영역 인출 배선(12a)을 관통하여, N+형 소스/드레인 영역(8b) 및 제1층의 다결정 실리콘막으로 형성된 인출부(5c)의 일부도 노출하도록 형성된다.
또한, 직접 컨택트 홀(14g)은 그 하층에 형성되어 있는 P+형 소스/드레인 영역 인출 배선(12b)을 관통하여, N+형 소스/드레인 영역(8b)이 노출하도록 형성된다.
그리고, 직접 컨택트 홀(14a∼14g) 내에 노출된 예를 들면 N+형 소스/드레인 영역(8b)의 표면 상에 형성된 자연 산화막을 불산(HF) 등을 이용하여 제거한다.
그 후, LPCVD 법을 이용하여 제3층의 다결정 실리콘막이 되는 인도프된 다결정 실리콘막(도시하지 않음)을 형성한다. 상기 인도프된 다결정 실리콘막은, 약1000∼2000Å의 두께로, 인(P) 농도 약 1.0∼8.0×1020㎝-3정도가 되도록 형성한다. 그리고, 포토리소그래피 기술과 RIE 법을 이용하여, 인도프된 다결정 실리콘막을 패터닝한다. 이에 따라, 비트선 컨택트 패드(15a, 15b), GND 배선(15c), N+형 소스/드레인 영역 인출 배선(15d, 15e)을 형성한다. 상기 제3층의 다결정 실리콘막은, 약 10∼100Ω/□의 시트 저항을 갖는다.
그 결과, 직접 컨택트 홀(14e)을 통해, N+형 소스/드레인 인출 전극(15d), P+형 소스/드레인 인출 전극(12a), N+형 소스/드레인 영역(8b) 및 제1층의 다결정 실리콘막으로 형성된 인출부(5c)가 서로 접속된다.
또한, 직접 컨택트 홀(14g)을 통해, N+형 소스/드레인 영역 인출 배선(15e), P+형 소스/드레인 영역 인출 배선(12b), N+형 소스/드레인 영역(8b)이 서로 접속된다.
이 실시 형태에서는 제3층의 다결정 실리콘막을 인도프된 다결정 실리콘막만으로 형성했지만, 본 발명은 이것에 한정되지 않고, 예를 들면 텅스텐 실리사이드막(WSi2) 등의 금속 실리사이드와 인도프된 다결정 실리콘막으로 이루어지는 이른바 폴리사이드 배선을 이용해도 좋다.
이 후, 도 1 및 도 2에 도시된 바와 같이 LPCVD 법을 이용하여, 전면에 두께 약 3000∼10000Å의 SiO2막을 퇴적하여 층간 절연막(16)을 형성한 후, 컨택트 홀(17a, 17d) 및 비트선 컨택트 홀(17b, 17c)을 형성한다. 그리고, 금속 배선으로서 예를 들면 두께 약 1000∼5000Å의 알루미늄으로 이루어진 GND선(18a, 18d) 및 비트선(18b, 18c)을 형성한다. 상기 금속 배선은, 약 0.05∼1Ω/□의 시트 저항을 갖는다.
이와 같이 함으로써, 제1 실시 형태에 따른 SRAM의 메모리 셀은 완성된다.
또, 본 실시 형태에서 사용한 실리콘 산화막(SiO2) 막(13)을 대신하여, 실리콘 질화막(Si3N4막)/실리콘 산화막(SiO2또는 SiON)의 2층막을 이용해도 좋다. 이에 따라, 실리콘 질화막과 실리콘 산화막의 유전체막을 형성한다. 또, 상기 유전체막은 Si3N4막/SiO2막의 2층막에 한하지 않고, Si3N4막으로 이루어진 단층막을 이용해도 좋고, SiO2막/Si3N4막/SiO2막 등의 복합막이나 그 외의 유전율이 높은 고유전체막을 이용해도 좋다.
제2 실시 형태.
도 11은, 본 발명의 제2 실시 형태에 따른 SRAM의 메모리 셀부의 평면 레이아웃도이고, 도 12는 도 11의 B-B 선에 따른 단면도이다. 우선, 도 12를 참조하여, 제2 실시 형태에 의한 구조에 대해 설명한다. 본 제2 실시 형태의 구조는, 도 2에 도시한 제1 실시 형태에 의한 구조와 제1층째의 다결정 실리콘막의 형성까지는 기본적으로 동일하다. 단, 제2 실시 형태에서는 제2층의 다결정 실리콘막으로 N+형 소스/드레인 영역(8b)과의 접속을 행하는 N형의 다결정 실리콘막을 형성하고, 제3층의 다결정 실리콘막으로, P+형 소스/드레인 영역(9)과의 접속을 행하는 P형의 다결정 실리콘막을 형성하는 구조로 되어 있다.
제2 실시 형태에 의한 메모리 셀에서는 도 12에 도시한 바와 같이 컨택트 홀(21c)을 통해 P+형 소스/드레인 영역 인출 배선(22c), N+형 소스/드레인 영역 인출 배선(20e), P+형 소스-드레인 영역(9), 드라이버 트랜지스터와 부하 트랜지스터로 구성되는 인버터(1)로부터 드라이버 트랜지스터와 부하 트랜지스터로 구성되는 인버터(2)에의 인출부(5b)가 서로 접속되어 있다.
이에 따라, 좁은 면적에서 이들의 많은 배선용의 접속이 프로세스 스텝의 증가를 억제하여 실현 가능하고, 고집적화가 가능한 반도체 장치를 얻을 수 있다고 하는 효과가 있다.
또한, 도 12에 도시한 바와 같이 VCC배선(22a)은 제3층의 다결정 실리콘막으로 형성되어 있고, GND 배선(20c)은 제2층의 다결정 실리콘막으로 형성되어 있다. 이와 같이, VCC배선(22a)과 GND 배선(20c)을 별도의 층으로 형성하고 또한 중첩하여 형성하고 있기 때문에, 이들을 동일한 배선층으로 형성한 경우보다도 점유 면적의 저감이 가능하고, 고집적화가 가능한 반도체 장치를 얻을 수 있다고 하는 효과가 있다.
또한, 도 17에 도시한 바와 같이 제1 실시 형태와 마찬가지로 GND 배선(20c)과 P+형 소스/드레인 영역 인출 배선(22b), GND 배선(20c)과 P+형 소스/드레인 영역 인출 배선(22c), P+형 소스/드레인 영역 인출 배선(22b)과 N+형 소스/드레인 영역 인출 배선(20e) 사이에 용량을 형성하고 있으므로, 기억 노드의 용량을 증가시킬 수 있고, High 노드가 안정적으로 유지되므로 소프트 에러 내성을 현저히 향상시킬 수 있는 제1 실시 형태와 동일한 효과를 얻을 수 있다.
또한, 제2층의 다결정 실리콘막인 N형 다결정 실리콘막과 제3층의 다결정 실리콘막인 P형 다결정 실리콘막으로 PN 다이오드를 형성했으므로, 결정 입계로 형성되는 전자 트랩, 홀 트랩, 중성 트랩 등의 영향으로 누설 전류가 증가하고, 제1 실시 형태와 마찬가지로 빌트인 포텐셜 이하에서도 전류가 흐르므로 접속 저항을 저감할 수 있다.
이에 따라, 기억 노드에의 전하의 공급이 용이해지고, 기억 노드의 High 노드가 안정적이 된다. 그 결과 소프트 에러 내성이 개선된다.
다음에, 도 13∼도 18을 참조하여 제2 실시 형태에 의한 메모리 셀부의 제조프로세스를 설명한다. 또, 도 13, 도 15, 도 17은 평면 레이아웃도이고, 각각의 평면 레이아웃도의 B-B 선에 따른 단면도가 도 14, 도 16, 도 18이다.
본 제2 실시 형태에 따른 메모리 셀부의 제조 프로세스에서는, 우선 도 5 및 도 6에 도시한 제1 실시 형태에 의한 제조 프로세스와 동일한 프로세스로 도 13 및 도 14에 도시하는 구조까지 형성한다. 이 후, 도 15 및 도 16에 도시한 바와 같이 LPCVD 법을 이용하여 전면에 약1000∼10000Å의 두께의 실리콘 산화막(10)을 퇴적시킨다. 그 후, 포트리소그래피 기술과 RIE 법을 적용하여 패터닝을 행하고, N+형 소스/드레인 영역(8a, 8b)의 일부가 노출하도록 컨택트 홀(19a∼19f)을 형성한다.
그리고, 컨택트 홀 내에 노출된 예를 들면 N+형 소스/드레인 영역(8a, 8b)의 표면 상에 형성된 자연 산화막을 불산(HF) 등을 이용하여 제거한다.
그 후, LPCVD 법을 이용하여 제2층의 다결정 실리콘막이 될 인도프된 다결정 실리콘막(도시하지 않음)을 형성한다. 이 인도프된 다결정 실리콘막은 약 200∼2000Å의 두께이고, 인(P) 농도 약 1.0∼8.0×1020㎝-3정도가 되도록 형성한다. 그리고, 포토리소그래피 기술과 RIE 법을 이용하여, 인도프된 다결정 실리콘막을 패터닝한다. 이에 따라, 비트선 컨택트 패드(20a, 20b), GND 배선(20c), N+형 소스/드레인 영역 인출 배선(20d, 20e)을 형성한다.
다음에, 도17 및 도 18에 도시한 바와 같이 LPCVD 법을 이용하여 전면에 1000∼10000Å 정도의 두께를 갖는 실리콘 산화막(SiO2) 막(13)을 형성한다. 그리고, 포토리소그래피 기술과 RIE 법을 이용하여, 실리콘 산화막(13)의 소정의 영역을 선택적으로 제거함으로써, P+형 소스/드레인 영역(9)의 일부를 노출시키도록 한 컨택트 홀(21a∼21e)을 형성한다. 컨택트 홀(21c)은, 하층에 형성되어 있는 N+형 소스/드레인 영역 인출 배선(20e)을 관통하여 P+형 소스/드레인 영역(9) 및 인출부(5b)의 일부도 표출하도록 형성된다.
또한, 컨택트 홀(21b)은 하층에 형성된 N+형 소스/드레인 영역 인출 배선(20d)을 관통하여 P+형 소스/드레인 영역(9)이 표출하도록 형성된다.
그리고, 그 노출된 P+형 소스/드레인 영역(9)의 상부 표면에 형성된 자연 산화막을, 불산(HF)등을 이용하여 제거한다.
그 후, LPCVD 법을 이용하여 약 200∼2000Å정도의 막 두께를 갖는 제3층의 다결정 실리콘막(도시하지 않음)을 퇴적시킨 후, 포트리소그래피 기술과 RIE 법을 이용하여 패터닝한다. 이 후, 예를 들면 BF2을 20KeV에서 약 1.0×1014㎝-2∼5.0×1015㎝-2정도의 도우즈량으로 제3층의 다결정 실리콘막(22a, 22b, 22c)의 전면으로 주입한다.
이 후, 예를 들면 램프 어닐링법을 이용하여, 제3층의 다결정 실리콘막(22a∼22c) 중의 붕소를 활성화시킨다. 상기 제3층의 다결정 실리콘막인 22a는 VCC배선이다. 또한, 22b와 22c는 P+형 소스/드레인 영역 인출 배선이다.
그 결과, 도 12에 도시한 바와 같이 컨택트 홀(21c)을 통해 P+형 소스/드레인 영역 인출 배선(22c), 하층에 형성되어 있는 N+형 소스/드레인 영역 인출 배선(20e), P+형 소스/드레인 영역(9), 제1층의 다결정 실리콘막으로 형성된 인출부(5b)가 서로 접속된다.
또한, 도 17에 도시한 바와 같이 컨택트 홀(21b)을 통해 P+형 소스/드레인 영역 인출 배선(22b), 하층에 형성된 N+형 소스/드레인 영역 인출 배선(20d), P+형 소스/드레인 영역(9)이 서로 접속된다.
그 후, 도 11 및 도 12에 도시된 바와 같이 제1 실시 형태와 마찬가지로 LPCVD 법을 이용하여 전면에 두께 약 3000∼10000Å의 SiO2막을 퇴적시켜 층간 절연막(16)을 형성한 후, 컨택트 홀(17a, 17d) 및 비트선 컨택트 홀(17b, 17c)을 형성한다. 그리고, 금속 배선으로서 예를 들면 두께 약1000∼5000Å의 알루미늄으로 이루어진 GND선(18a, 18d) 및 비트선(18b, 18c)을 형성한다. 비트선(18c)은, 층간 절연막(16)과 실리콘 산화막(13)을 관통한 비트선 컨택트 홀(17c)에 의해, 제2층의 다결정 실리콘막으로 형성된 비트선 컨택트 패드(20b)에 접속된다. 이 금속 배선은, 약 0.05∼1Ω/□의 시트 저항을 갖는다.
이와 같이 함으로써, 제2 실시 형태에 의한 SRAM의 메모리 셀은 완성된다.
제3 실시 형태.
도 19는, 본 발명의 제3 실시 형태에 따른 SRAM의 메모리 셀부의 단면 구조도이다. 또 도 19는, 비트선, GND 등의 형성전의 단면 구조도이다. 상기 제3 실시 형태의 구조는, 도 10에 도시한 제1 실시 형태에 의한 구조와 기본적으로 동일하다. 단, 제3 실시 형태에서는 N+형 소스/드레인 영역 인출 배선(15d)과 P+형 소스/드레인 영역 인출 배선(12a)의 접속부에 얇은 산화막(23a, 23d)이 형성된 구조로 되어 있다. 이 접속부에 얇은 산화막(23a, 23d)을 설치함에 따라, 가령 PN 다이오드가 형성된 경우에도 터널링에 의해 도통하므로 저저항의 접속을 얻을 수 있는 효과가 있다. 이에 따라, 기억 노드의 전하의 공급이 용이해지고, 그 결과 소프트 에러 내성이 개선되어지는 효과가 있다.
다음에, 도 20∼도 24를 참조하여 제3 실시 형태에 의한 SRAM의 메모리 셀부의 제조 프로세스를 설명한다. 이 제3 실시 형태에 의한 메모리 셀부의 제조 프로세스에서는 우선, 도 8에 도시한 제1 실시 형태에 의한 제조 프로세스와 동일한 프로세스로 도 20까지 형성한다. 이 후, 도 21에 도시한 바와 같이 LPCVD 법을 이용하여 전면에 약100∼1000Å의 실리콘 산화막(13)을 형성한다. 그 후, 도 22에 도시한 바와 같이 포토리소그래피 기술과 RIE 법을 이용하여 직접 컨택트 홀(14a∼14g)을 형성한다.
이 후, 도 23에 도시한 바와 같이 예를 들면 산소 분위기 속에서 어닐링 처리하여 직접 컨택트 홀(14e) 중에 노출된 인출부(5c), N+형 소스/드레인 영역(8b), P+형 소스/드레인 영역 인출 배선(12a)의 노출된 영역을 산화하여 산화막(23a∼23e)을 형성한다. 그리고, 도 24에 도시한 바와 같이 전면에 이방성의 RIE 법을 적용하므로써, 상기 산화막(23b, 23c, 23e)을 선택적으로 제거한다.
그리고, 불산(HF) 등으로 자연 산화막을 제거한 후, LPCVD 법을 이용하여 제3층의 다결정 실리콘막이 되는 인도프된 다결정 실리콘막(도시하지 않음)을 형성한다. 이 인도프된 다결정 실리콘막은, 약 1000∼2000Å의 두께로, 인(P) 농도 약1.0∼8.0×1020㎝-3정도가 되도록 형성한다. 그리고, 도 19에 도시한 바와 같이 포토리소그래피 기술과 RIE 법을 이용하여 인도프된 다결정 실리콘막을 패터닝한다. 이에 따라, 비트선 컨택트 패드(15a, 15b), GND 배선(15c), N+형 소스/드레인 영역 인출 배선(15d, 15e)을 형성한다. 이 제3층의 다결정 실리콘막은, 약10∼100Ω/□의 시트저항을 갖는다.
그 결과, 직접 컨택트 홀(14e)를 통해, N+형 소스/드레인 영역 인출 배선(15d), P+형 소스/드레인 영역 인출 배선(12a), N+형 소스/드레인 영역(8b) 및 제1층의 다결정 실리콘막으로 형성된 인출부(5c)가 서로 접속된다. 또한, 부하 트랜지스터의 드레인 영역과 드라이버 트랜지스터의 드레인 영역과의 접속 배선의 접속부인 N+형 소스/드레인 영역 인출 배선(15d)과 P+형 소스/드레인 영역 인출 배선(12a)의 접속부에, 얇은 산화막(23a, 23d)을 설치했으므로, 터널 효과에 의해 저저항의 접속이 얻어진다. 터널 효과란, 예를 들면 산화막 등의 절연막에 고전계를 걸었을 때, 캐리어가 산화막 중에 주입되어 도통하는 현상을 말한다. 이에 따라, 기억 노드에의 전하의 공급이 용이해지고, 기억 노드의 High 노드가 안정화된다. 그 결과 소프트 에러 내성이 개선된다고 하는 효과를 갖는다.
그 후, 제1 실시 형태와 마찬가지로 층간 절연막(16), 비트선 등을 형성하고, 제3 실시 형태에 따른 SRAM의 메모리 셀은 완성된다.
제4 실시 형태.
도 25는, 본 발명의 제4 실시 형태에 따른 SRAM의 메모리 셀부의 단면 구조도이다. 이 제4 실시 형태의 구조는, 도 2에 도시한 제1 실시 형태에 따른 구조와 기본적으로 동일하다. 단, 제4 실시 형태에서는 제1 실시 형태의 제2층의 다결정 실리콘막이, P형의 다결정 실리콘막(24a)과 예를 들면 텅스텐 실리사이드(WSi2) 막 등의 금속 실리사이드막(24b)으로 이루어지는 이른바 폴리사이드 배선으로 형성된 구조로 되어 있다. 즉, 제1 실시 형태의 P+형 소스/드레인 영역 인출 배선(12a)이, 제4 실시 형태에서는 P형의 다결정 실리콘막(24a)과 금속 실리사이드(24b)로 이루어진 폴리사이드 배선으로 형성되어 있다.
이러한 구조로 함으로써, 부하 트랜지스터의 드레인 영역인 P+형 소스/드레인 영역(9)과 드라이버 트랜지스터의 드레인 영역인 N+형 소스/드레인 영역(8b)과의 접속이, P형으로부터 N형에의 직접 접속이 아니라 금속 실리사이드막을 통하는 패스(P형으로부터 금속 실리사이드막을 통해 N형에의 접속과 N형으로부터 금속 실리사이드막을 통해 P형에의 접속)로 형성되므로 보다 저저항화할 수 있다. 이에 따라, 기억 노드에의 전하의 공급이 용이해져 High 노드가 안정화되고, 그 결과 소프트 에러 내성이 개선된다고 하는 효과를 갖는다.
제5 실시 형태.
도 26은, 본 발명의 제5 실시 형태에 따른 SRAM의 메모리 셀부의 단면 구조도이다. 제5 실시 형태의 구조는, 기본적으로 제1 실시 형태의 도 2와 동일하다. 단, 제5 실시 형태에서는 제1 실시 형태에서 제3층의 다결정 실리콘막으로 형성되어 있는 배선을 금속 배선으로 형성하고 있다. 금속 배선에서, 25a 및 25b는 비트선 컨택트 패드, 25c는 GND배선, 25d 및 25e는 N+형 소스/드레인 영역 인출 배선이다.
이상과 같이 구성함으로써, 접속이 저저항화할 수 있으므로 기억 노드에의 전하의 공급이 용이해져 High 노드가 안정화되고, 그 결과 소프트 에러 내성이 개선되어지는 효과를 갖는다.
제6 실시 형태.
도 27은 본 발명의 제6 실시 형태에 따른 SRAM의 메모리 셀부의 단면 구조도이다. 또 도 27은, 비트선, GND 선의 형성전의 단면 구조도이다. 이 제6 실시 형태의 구조는, 도 10에 도시한 제1 실시 형태에 의한 구조와 기본적으로 동일하다. 단, 제6 실시 형태에서는 N+형 소스/드레인 영역 인출 배선(15d)과 P+형 소스/드레인 영역 인출 배선(12a)와의 접속부에 얇은 티탄 실리사이드막(26a, 26d)이 형성되어 있다. 또한, 인출부(5c), N+형 소스/드레인 영역(8b), N-형 소스/드레인 영역(6c)이 N+형 소스/드레인 영역 인출 배선(15d)과 접하는 접속 부분에도 티탄 실리사이드막(26b, 26c)이 설치되어 있다. 또한, 비트선 컨택트 패드(15a)와 N+형 소스/드레인 영역(8a)의 접속 부분에도 티탄 실리사이드막(26e)이 설치되어 있다.
이와 같이, 접속부에 얇은 금속막을 설치함에 따라, 저저항의 접속을 얻을 수 있다. 이에 따라, 기억 노드로의 전하의 공급이 용이해져 기억 노드의 High 노드가 안정화되고, 그 결과 소프트 에러 내성이 개선된다고 하는 효과가 있다.
다음에, 도 28∼도 31을 참조하여 제6 실시 형태에 따른 SRAM의 메모리 셀부의 제조 프로세스를 설명한다. 이 제6 실시 형태에 따른 메모리 셀부의 제조 프로세스에서는 우선 도 8에 도시한 제1 실시 형태에 따른 제조 프로세스와 동일한 프로세스로 도 28까지 형성한다. 그 후, 도 29에 도시한 바와 같이 LPCVD 법을 이용하여 전면에 약 100∼1000Å의 실리콘 산화막(13)을 형성한다. 그 후, 도 30에 도시한 바와 같이 포토리소그래피 기술과 RIE 법을 이용하여 직접 컨택트 홀(14a∼14g)을 형성한다.
그 후, 도 31에 도시한 바와 같이, 예를 들면 전면에 약 200∼1000Å 정도의 두께의 티탄(Ti)을 스패터법을 이용하여 형성한다. 그리고, 예를 들면 램프 어닐링을 이용하여 약700∼800℃에서 30초 어닐링하여 노출되어 있는 실리콘면 상에 티탄 실리사이드(TiSi2)를 형성한다. 그 후, 황산과 과산화수소수의 혼합액을 이용하여 미반응의 티탄을 제거하고, 또한 700∼900℃에서 30초 어닐링하여 티탄 실리사이드를 완전히 형성하고, 26a∼26e를 형성한다.
이렇게 함으로써, 직접 컨택트 홀(14e) 중에 노출된 인출부(5c), N+형 소스/드레인 영역(8b), P+형 소스/드레인 영역 인출 배선(12a)의 노출된 영역에 티탄 실리사이드막(26a∼26d)을 형성한다. 또한, N+형 소스/드레인 영역(8a)의 노출된 부분에도 티탄 실리사이드막(26e)을 형성한다.
그리고, 불산(HF) 등으로 자연 산화막을 제거한 후, LPCVD 법을 이용하여 제3층의 다결정 실리콘막이 되는 인도프된 다결정 실리콘막(도시하지 않음)을 형성한다. 이 인도프된 다결정 실리콘막은, 약 1000∼2000Å의 두께로, 인(P) 농도 약1.0∼8.0×1020㎝-3정도가 되도록 형성한다. 그리고, 포토리소그래피 기술과 RIE 법을 이용하여, 인도프된 다결정 실리콘막을 패터닝한다. 이에 따라, 도 27에 도시한 바와 같이 비트선 컨택트 패드(15a, 15b), GND 배선(15c), N+형 소스/드레인 영역 인출 배선(15d, 15e)을 형성한다. 이 제3층의 다결정 실리콘막은, 약10∼100Ω/□의 시트 저항을 갖는다.
그 후, 제1 실시 형태와 마찬가지로 층간 절연막(16), 비트선 등을 형성하고, 제6 실시 형태에 따른 SRAM의 메모리 셀은 완성된다.
이상과 같이, 본 발명의 제6 실시 형태에서는 부하 트랜지스터의 드레인 영역과 드라이버 트랜지스터의 드레인 영역과의 접속부에 얇은 금속막을 설치하고 있으므로, 저저항의 접속을 얻을 수 있다. 이에 따라, 기억 노드에의 전하의 공급이 용이해져 기억 노드의 High 노드가 안정화되고, 그 결과 소프트 에러 내성이 개선된다고 하는 효과가 있다.
이상과 같이, 본 발명에 따른 반도체 장치에 따르면, 제2 배선은 제1 절연막, 제1 배선 및 제2 절연막을 관통하도록 형성된 제2 관통 구멍을 통해, 제2 불순물 영역에 전기적으로 접속되어 있고, 제1 불순물 영역과 제2 불순물 영역과의 접속이, 제1 배선, 제2 배선 및 제2 불순물 영역을 제2 관통 구멍내에서 접속하여 이루어져 있으므로, 좁은 면적에서 이들의 많은 배선층의 접속이 프로세스 공정을 증가시키지 않고 행할 수 있다. 또한, 제1 배선과 제2 배선 중 어느 한쪽의 배선이 다결정 실리콘막이므로, 내열성이 높은 신뢰성이 있는 접속을 얻을 수 있음과 동시에 금속 배선과 비교하여 패터닝이 용이하기 때문에 미세화가 가능하다. 이에 따라, 고집적화할 수 있다.
또한, 제1 배선과 제2 배선의 다른쪽의 배선이 다결정 실리콘막이므로, 내열성이 높은 신뢰성이 있는 접속을 얻을 수 있음과 동시에 금속 배선과 비교하여 패터닝이 용이하기 때문에 미세화가 가능하고, 고집적화할 수 있다.
또한, 제1 배선과 제1 불순물 영역의 도전형이 p형이고, 제2 배선과 제2 불순물 영역의 도전형이 n 형이므로, 접속되는 배선과 불순물 영역이 동일 도전형인 제1 배선과 제2 배선으로 제1 불순물 영역와 제2 불순물 영역과의 접속이 행해지고 있다. 따라서, 불순물 영역은 도전형이 다른 배선 중의 불순물이, 불순물 영역으로 확산하는 것을 방지할 수 있다. 이에 따라, 반도체 기판중에 이상적인 PN 다이오드를 형성하는 것을 방지할 수 있고, 기억 노드의 High 노드가 안정화되고, 소프트 에러 내성이 개선된다.
또한, 반도체 장치는 SRAM으로서, 제1 배선이 부하 트랜지스터의 드레인 영역 인출 배선이고, 제2 배선이 드라이버 트랜지스터의 드레인 영역의 인출 배선이므로, p형의 제1 배선인 부하 트랜지스터의 드레인 영역 인출 배선과 n형의 제2 배선인 드라이버 트랜지스터의 드레인 영역 인출 배선을 접속하므로써, p형의 제1 불순물 영역과 n형의 제2 불순물 영역을 접속할 수 있고, 기억 노드의 High 노드가 안정화되어 소프트 에러 내성이 개선된다.
또한, 제1 및 제2 부하 트랜지스터의 드레인 영역 인출 배선이 제2 절연막을 통해 접지 배선과 상호 입체적으로 중첩되어 형성되어 있고, 제1 부하 트랜지스터의 드레인 영역 인출 배선이 제2 절연막을 통해 제2 드라이버 트랜지스터의 드레인 영역 인출 배선과 상호 입체적으로 중첩되어 형성되어 있으므로, 이들에 의해 기억 노드 축적 전하가 구성되고, 기억 노드의 용량을 증가시킬 수 있다. 그 결과, 기억 노드의 전하의 저감을 방지할 수 있고, 기억 노드의 High 노드가 안정적으로 유지되므로, 소프트 에러 내성을 현저히 향상시킬 수 있다.
또한, 제1 배선과 동일한 제조 공정에서 형성된 전원 배선을 더 포함하고, 전원 배선과 접지 배선이 상호 입체적으로 중첩되어 형성되어 있으므로, 동일한 배선층으로 전원 배선과 접지 배선을 형성한 경우보다 점유 면적을 저감시킬 수 있다. 이에 따라, 고집적화가 가능하다.
또한, 제1 배선과 제2 배선의 접속부 계면에 얇은 산화막을 구비하고 있으므로, 제1 배선과 제2 배선의 접속 저항이 저감된다. 이에 따라, 기억 노드에의 전하의 공급이 용이해지고, 기억 노드의 High 노드가 안정화되어 소프트 에러 내성이 개선된다.
또한, 제1 배선과 제2 배선의 접속부 계면에 얇은 금속막을 구비하고 있으므로, 제1 배선과 제2 배선의 접속 저항을 저감할 수 있다. 이에 따라, 기억 노드에의 전하의 공급이 용이해지고, High 노드가 안정화되어, 소프트 에러 내성이 개선된다.
또한, 제1 배선이 고융점 금속막과 다결정 실리콘막과의 복합막이므로, 제1 배선과 제2 배선의 접속이 p형으로부터 n형에의 직접 접속이 아니라 금속막을 통한 패스로 형성된다. 이에 따라, 접속 저항을 저감할 수 있고, 기억 노드로의 전하의 공급이 용이해지고, High 노드가 안정화되어, 소프트 에러 내성이 개선된다.
또한, 본 발명에 따른 반도체 장치는 제2 배선이, 금속 배선이므로 접속 저항을 저감할 수 있고, 기억 노드에의 전하의 공급이 용이해진다. 그 결과, High 노드가 안정화되고, 소프트 에러 내성이 개선된다.
또한, 제1 배선과 제1 불순물 영역의 도전형이 n형이고, 제2 배선과 제2 불순물 영역의 도전형이 p형이므로, 접속되는 배선과 불순물 영역이 동일 도전형인 제1 배선과 제2 배선으로 제1 불순물 영역과 제2 불순물 영역의 접속이 행해지고 있다. 따라서, 불순물 영역은 도전형이 다른 배선 중의 불순물이, 불순물 영역으로 확산하는 것을 방지할 수 있다. 이에 따라, 반도체 기판 중에 이상적인 PN 다이오드를 형성하는 것을 방지할 수 있고, 기억 노드의 High 노드가 안정화되어, 소프트 에러 내성이 개선된다.
또한, 반도체 장치는 SRAM으로서, 제1 배선이 드라이버 트랜지스터의 드레인 영역 인출 배선이고, 제2 배선이 부하 트랜지스터의 드레인 영역 인출 배선이므로, n 형의 제1 배선인 드라이버 트랜지스터의 드레인 영역 인출 배선과 p 형의 제2 배선인 부하 트랜지스터의 드레인 영역 인출 배선을 접속함으로써, n 형의 제1 불순물 영역과 p 형의 제2 불순물 영역을 접속할 수 있고, 기억 노드의 High 노드가 안정화되어 소프트 에러 내성이 개선된다.
또한, 본 발명에 따른 반도체 장치는 접지 배선이 제2 절연막을 통해 제1 및 제2 부하 트랜지스터의 드레인 영역 인출 배선과 상호 입체적으로 중첩되어 형성되어 있고, 제2 드라이버 트랜지스터의 드레인 영역 인출 배선이 제2 절연막을 통해 제1 부하 트랜지스터의 드레인 영역 인출 배선과 상호 입체적으로 중첩되어 형성되어 있으므로, 이들에 의해 기억 노드 축적 전하가 구성되고, 기억 노드의 용량을 증가시킬 수 있다. 그 결과, 기억 노드 전하의 저감을 방지할 수 있고, 기억 노드의 High 노드가 안정적으로 유지되므로, 소프트 에러 내성을 현저히 향상시킬 수 있다.
또한, 본 발명에 따른 반도체 장치는 제2 배선과 동일한 제조 공정에서 형성된 전원 배선을 더 포함하고, 전원 배선과 접지 배선이 상호 입체적으로 중첩되어 형성되므로, 동일한 배선층에서 전원 배선과 접지 배선을 형성한 경우보다 점유 면적를 저감시킬 수 있다. 이에 따라, 고집적화도 가능하다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 제1 절연막에 형성된 제1 관통 구멍을 통해 제1 불순물 영역에 전기적으로 접속하도록 제1 배선을 제1 절연막상에 형성하고, 제1 배선을 덮도록 제2 절연막을 형성하고, 제1 절연막과 제1 배선과 제2 절연막에 제2 불순물 영역의 표면에 달하는 제2 관통 구멍을 형성하여 제2 관통 구멍을 통해, 제2 불순물 영역에 전기적으로 접속하도록, 제2 배선을 제2 절연막상에 형성하므로, 프로세스 공정을 증가시키지 않고, 좁은 면적에서 많은 배선층을 접속할 수 있고, 고집적화가 가능해진다.
또한, 제2 관통 구멍을 형성하는 공정 후에, 제2 관통 구멍의 형성에 의해 노출된 제1 배선을 포함하는 노출 표면에 티탄을 형성하고, 티탄을 어닐링 처리함으로써 티탄 실리사이드를 형성하므로, 제1 배선과 제2 배선의 접속 저항을 저감할 수 있다. 이에 따라, 기억 노드에의 전하의 공급이 용이해지고, High 노드가 안정화되어, 소프트 에러 내성이 개선된다.

Claims (3)

  1. 적어도 2층의 배선층이 접속 구멍을 통해 전기적으로 접속된 배선 접속 구조를 갖는 반도체 장치에 있어서,
    주표면을 갖는 반도체 기판,
    상기 반도체 기판의 주표면에 형성된, 제1 불순물 영역과 제2 불순물 영역,
    상기 반도체 기판 상에 형성되고, 상기 제1 불순물 영역의 표면에 달하는 제1 관통 구멍을 갖는 제1 절연막,
    상기 제1 절연막상에 형성되고, 상기 제1 관통 구멍을 통해 상기 제1 불순물 영역에 전기적으로 접속된 제1 배선,
    상기 제1 배선을 덮도록 형성된 제2 절연막, 및
    상기 제2 절연막 상에 형성된 제2 배선
    을 구비하고,
    상기 제2 배선은, 상기 제1 절연막, 상기 제1 배선 및 상기 제2 절연막을 관통하도록 형성된 제2 관통 구멍을 통해, 상기 제2 불순물 영역에 전기적으로 접속되어 있고,
    상기 제1 불순물 영역과 상기 제2 불순물 영역과의 접속이, 상기 제1 배선, 상기 제2 배선 및 상기 제2 불순물 영역을 상기 제2 관통 구멍 내에서 접속함으로써 이루어져 있고,
    상기 제1 배선과 상기 제2 배선 중 어느 한쪽 배선이 다결정 실리콘막인 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 반도체 장치가, 제1 및 제2 부하 트랜지스터, 제1 및 제2 드라이버 트랜지스터, 및 제1 및 제2 억세스 트랜지스터를 구비한 SRAM에서, 상기 제1 배선이 상기 제1 및 상기 제2 부하 트랜지스터의 드레인 영역 인출 배선이고, 상기 제2 배선이 상기 제1 및 상기 제2 드라이버 트랜지스터의 드레인 영역 인출 배선인 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 반도체 장치가, 제1 및 제2 부하 트랜지스터, 제1 및 제2 드라이버 트랜지스터, 및 제1 및 제2 억세스 트랜지스터를 구비한 SRAM에서, 상기 제1 배선이 상기 제1 및 상기 제2 드라이버 트랜지스터의 드레인 영역 인출 배선이고, 상기 제2 배선이 상기 제1 및 상기 제2 부하 트랜지스터의 드레인 영역 인출 배선인 것을 특징으로 하는 반도체 장치.
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