JP3843367B2 - 半導体集積回路装置の製造方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造方法および半導体集積回路装置技術に関し、特に、DRAM(Dynamic Random Access Memory)を有する半導体集積回路装置の製造方法および半導体集積回路装置技術に適用して有効な技術に関するものである。
【0002】
【従来の技術】
DRAMは、そのメモリセルが1つのメモリセル選択用MISトランジスタと、それに直列に接続されたキャパシタとから構成されているため、集積度が高く、ビット当たりの単価を安くすることができる等から大容量のメモリを必要とする各種コンピュータのメイン・メモリや通信機器等に広く使用されている。
【0003】
ところで、DRAMのメモリ容量は益々増大する傾向にあり、それに伴ってDRAMのメモリセルの集積度を向上させる観点からメモリセルの専有面積も縮小せざるを得ない方向に進んでいる。
【0004】
しかし、DRAMのメモリセルにおける情報蓄積用容量素子(キャパシタ)の容量値は、DRAMの動作マージンやソフトエラー等を考慮する観点等から世代によらず一定量が必要であり、一般に比例縮小できないことが知られている。
【0005】
そこで、限られた小さな占有面積内に必要な蓄積容量を確保できるようなキャパシタ構造の開発が進められており、その1つとして、2層のキャパシタ電極を容量絶縁膜を介して積み重ねてなる、いわゆるスタックトキャパシタ等のような立体的なキャパシタ構造が採用されている。
【0006】
スタックトキャパシタは、キャパシタ電極をメモリセル選択MOS・FET(Metal Oxide Semiconductor Field Effect Transistor )の上層に配置する構造が一般的であり、その代表的な例としては筒形やフィン形のキャパシタ構造がある。いずれの場合もキャパシタの高さ方向に寸法を大きくとることで、キャパシタの幅方向の寸法を大きくしないで(すなわち、小さな占有面積で)、大きな蓄積容量を確保できるという特徴がある。
【0007】
なお、メモリセルを有するDRAMについては、特開平7−122654号公報などに記載があり、この文献には、情報蓄積容量素子をビット線の上方の層に設ける、いわゆるキャパシタ・オーバー・ビットライン(Capacitor Over Bitline;以下、COBと略す)構造について開示されている。
【0008】
【発明が解決しようとする課題】
ところが、上記した技術においては、以下の課題があることを本発明者は見出した。
【0009】
すなわち、異なる配線層間または配線と半導体基板との間を電気的に接続する接続孔のアスペクト比が大きくなり、接続孔の穴あけおよび導体膜での埋め込みが困難であるという問題である。この問題は、特に、DRAMの情報蓄積用容量素子がスタックトキャパシタで構成される場合において、そのキャパシタの上層の配線層と下層の配線層とを接続する接続孔部分で問題となる。これは、当該キャパシタは占有面積を大きくすることなく容量を増大させる観点から高くする傾向にあるので、当該接続孔が深くなることに起因している。
【0010】
また、本発明者は本発明結果に基づいて、DRAMの配線構造の観点から公知例を調査した結果、その種の技術については、例えばPCT公開9719468が見出された。この公報には、DRAMのキャパシタと半導体基板との間に3層の埋込配線層を設ける構造が開示されている。そして、ここには、プラグを多段に重ねる構造については開示されているが、ビット線と同層の埋込配線を多段に重ねたプラグを通じてキャパシタよりも上層の配線層に引き出す構造については何ら言及されていない。
【0011】
本発明の目的は、異なる配線層間を接続する接続孔の穴あけおよび導体膜での埋め込みを容易にすることのできる技術を提供することにある。
【0012】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0013】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0014】
本発明の半導体集積回路装置の製造方法は、メモリセル選択トランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるメモリセルを半導体基板に複数設けている半導体集積回路装置の製造方法であって、前記半導体基板上にビット線および第1の配線を同一配線層に形成する工程と、前記ビット線の上層に他の配線層を介さずに前記情報蓄積用容量素子を形成する工程と、前記情報蓄積用容量素子上に第2の配線を形成する工程とを有し、前記第1の配線と第2の配線との間に、前記第1の配線に直接接触された状態で電気的に接続された第1の接続部と、前記第1の接続部に直接接触された状態で電気的に接続された第2の接続部とを形成する工程を有するものである。
【0015】
また、本発明の半導体集積回路装置の製造方法は、前記第2の接続部の平面寸法を、前記第1の接続部の平面寸法よりも大きくしたものである。
【0016】
また、本発明の半導体集積回路装置の製造方法は、前記第2の接続部の平面寸法を、その平面寸法内に前記第1の接続部を複数包含できるように第1の接続部の平面寸法よりも大きくしたものである。
【0017】
また、本発明の半導体集積回路装置の製造方法は、メモリセル選択トランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるメモリセルを半導体基板に複数設けている半導体集積回路装置の製造方法であって、
(a)前記半導体基板上にビット線および第1の配線を同一配線層に形成する工程と、
(b)前記半導体基板上にビット線および第1の配線を被覆する第1の絶縁膜を形成する工程と、
(c)前記第1の絶縁膜において、前記メモリセルの形成領域以外の領域に前記第1の配線が露出される第1の接続孔を穿孔する工程と、
(d)前記第1の接続孔内に第1の導体膜を埋め込み、第1の接続部を形成する工程と、
(e)前記第1の絶縁膜および第1の接続部の上面を覆うように、前記第1の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第2の絶縁膜を形成する工程と、
(f)前記メモリセルの形成領域において、前記ビット線よりも上層に情報蓄積用容量素子を形成する工程と、
(g)前記メモリセルの形成領域以外の領域において、前記情報蓄積用容量素子の上方の配線層と前記第1の接続部との間に設けられた第2の絶縁膜および第2の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第3の絶縁膜に前記第1の接続部が露出する第2の接続孔を穿孔する工程と、
(h)前記第2の接続孔内に第2の導体膜を埋め込み、前記第1の接続部に直接接触された状態で電気的に接続された第2の接続部を形成する工程とを有するものである。
【0018】
また、本発明の半導体集積回路装置の製造方法は、メモリセル選択トランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるメモリセルを半導体基板に複数設けている半導体集積回路装置の製造方法であって、
(a)前記半導体基板上にビット線および第1の配線を同一配線層に形成する工程と、
(b)前記半導体基板上にビット線および第1の配線を被覆する第1の絶縁膜を形成する工程と、
(c)前記第1の絶縁膜において、前記メモリセルの形成領域以外の領域に前記第1の配線が露出される第1の接続孔を穿孔する工程と、
(d)前記第1の接続孔内に第1の導体膜を埋め込み、第1の接続部を形成する工程と、
(e)前記メモリセルの形成領域において、前記ビット線よりも上層に情報蓄積用容量素子を形成する工程と、
(f)前記メモリセルの形成領域以外の領域において、前記情報蓄積用容量素子の上方の配線層と前記第1の接続部との間に設けられた絶縁膜に前記第1の接続部が露出する第2の接続孔を穿孔する工程と、
(g)前記第2の接続孔内に第2の導体膜を埋め込み、前記第1の接続部に直接接触された状態で電気的に接続された第2の接続部を形成する工程とを有するものである。
【0019】
また、本発明の半導体集積回路装置の製造方法は、メモリセル選択トランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるメモリセルを半導体基板に複数設けている半導体集積回路装置の製造方法であって、
(a)前記半導体基板上にビット線および第1の配線を同一配線層に形成する工程と、
(b)前記半導体基板上にビット線および第1の配線を被覆する第1の絶縁膜を形成する工程と、
(c)前記第1の絶縁膜において、前記メモリセルの形成領域以外の領域に前記第1の配線が露出される第1の接続孔を穿孔し、かつ、前記メモリセルの形成領域に前記ビット線が露出される情報蓄積用容量素子用の接続孔を穿孔する工程と、
(d)前記第1の接続孔および前記情報蓄積用容量素子用の接続孔内に第1の導体膜を埋め込み、それぞれ第1の接続部および情報蓄積用容量素子用の接続部を形成する工程と、
(e)前記第1の絶縁膜、第1の接続部および情報蓄積用容量素子用の接続部の上面を覆うように、前記第1の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第2の絶縁膜を形成する工程と、
(f)前記メモリセルの形成領域において、前記ビット線よりも上層に情報蓄積用容量素子を形成する工程と、
(g)前記メモリセルの形成領域以外の領域において、前記情報蓄積用容量素子の上方の配線層と前記第1の接続部との間に設けられた第2の絶縁膜および第2の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第3の絶縁膜に前記第1の接続部が露出する第2の接続孔を穿孔する工程と、
(h)前記第2の接続孔内に第2の導体膜を埋め込み、前記第1の接続部に直接接触された状態で電気的に接続された第2の接続部を形成する工程とを有するものである。
【0020】
また、本発明の半導体集積回路装置の製造方法は、メモリセル選択トランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるメモリセルを半導体基板に複数設けている半導体集積回路装置の製造方法であって、
(a)前記半導体基板上にビット線および第1の配線を同一配線層に形成する工程と、
(b)前記半導体基板上にビット線および第1の配線を被覆する第1の絶縁膜を形成する工程と、
(c)前記第1の絶縁膜上に、前記第1の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第2の絶縁膜を形成する工程と、
(d)前記メモリセルの形成領域において、前記ビット線よりも上層に情報蓄積用容量素子を形成する工程と、
(e)前記メモリセルの形成領域以外の領域において、前記情報蓄積用容量素子の上方の配線層と前記第1の配線との間に設けられた第1の絶縁膜、第2の絶縁膜およびその上に形成され第2の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第3の絶縁膜に前記第1の配線が露出する配線層間の接続孔を穿孔する工程と、
(f)前記配線層間の接続孔内に導体膜を埋め込み、前記第1の配線に直接接触された状態で電気的に接続された配線層間の接続部を形成する工程とを有し、
前記配線層間の接続孔の形成工程は、
前記第3の絶縁膜上に接続孔形成用のマスクパターンを形成する工程と、
前記マスクパターンをエッチングマスクとして、前記第2の絶縁膜と第3の絶縁膜とのエッチング選択比を相対的に大きくした状態で第3の絶縁膜の方が第2の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行うことにより、前記マスクパターンから露出する第3の絶縁膜に第2の絶縁膜の一部が露出する第1の孔を穿孔する第1のエッチング処理工程と、
前記第1のエッチング処理工程後、前記マスクパターンをエッチングマスクとして、前記第2の絶縁膜と第3の絶縁膜とのエッチング選択比を相対的に大きくした状態で第2の絶縁膜の方が第3の絶縁膜よりもエッチング除去され易い条件でエッチング処理することにより、前記第1の孔の底部から露出する第2の絶縁膜を除去し第2の絶縁膜に第1の絶縁膜の一部が露出される第2の孔を穿孔する第2のエッチング処理工程と、
前記第2のエッチング処理工程後、前記第2の絶縁膜と第1の絶縁膜とのエッチング選択比を相対的に大きくした状態で第1の絶縁膜の方が第2の絶縁膜よりもエッチング除去され易い条件でエッチング処理し、前記第2の孔の底部から露出する第1の絶縁膜を除去することにより、前記第1の配線が露出する配線層間の接続孔を穿孔する第3のエッチング処理工程とを有するものである。
【0021】
また、本発明の半導体集積回路装置の製造方法は、
前記(d)工程は、前記情報蓄積用容量素子を構成する第1の電極を形成する工程と、その第1の電極の表面に容量絶縁膜を形成する工程と、その容量絶縁膜を覆う第2の電極を形成する工程とを有し、
前記(e)工程は、前記第3の絶縁膜に、前記第2の電極を貫通する第2の電極引き出し用の接続孔を穿孔する工程を有し、
前記配線層間の接続孔および第2の電極引き出し用の接続孔の形成工程は、
前記第3の絶縁膜上に接続孔形成用のマスクパターンを形成する工程と、
前記マスクパターンをエッチングマスクとして、前記第2の絶縁膜と第3の絶縁膜とのエッチング選択比を相対的に大きくした状態で第3の絶縁膜の方が第2の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行うことにより、前記マスクパターンから露出する第3の絶縁膜に、前記配線層間の接続孔を形成する孔であって前記第2の絶縁膜の一部が露出する第1の孔と、前記第2の電極引き出し用の接続孔を形成するための孔であって前記第2の電極を貫通し、かつ、底部が第3の絶縁膜の途中位置まで延びる第1の孔とを穿孔する第1のエッチング処理工程と、
前記第1のエッチング処理工程後、前記マスクパターンをエッチングマスクとして、前記第2の絶縁膜と第3の絶縁膜とのエッチング選択比を相対的に大きくした状態で第2の絶縁膜の方が第3の絶縁膜よりもエッチング除去され易い条件でエッチング処理することにより、前記配線層間の接続孔用の第1の孔の底部から露出する第2の絶縁膜を除去し第1の絶縁膜の一部が露出される前記配線層間の接続孔用の第2の孔を穿孔する第2のエッチング処理工程と、
前記第2のエッチング処理工程後、前記第2の絶縁膜と第1の絶縁膜とのエッチング選択比を相対的に大きくした状態で第1の絶縁膜の方が第2の絶縁膜よりもエッチング除去され易い条件でエッチング処理することにより、前記配線層間絶縁膜の接続孔用の第2の孔の底部から第1の配線が露出する配線層間の接続孔を穿孔する第3のエッチング処理工程とを有し、
前記(f)工程は、前記配線層間の接続孔および第2の電極引き出し用の接続孔内に導体膜を埋め込み、それぞれ前記第1の配線に直接接触された状態で電気的に接続された配線層間の接続部および第2の電極に電気的に接続された第2の電極引き出し用の接続部を形成する工程とを有するものである。
【0022】
本発明の半導体集積回路装置の製造方法は、半導体基板の第1領域に、第1MISFETとこれに直列接続された容量素子とで構成されたメモリセルが形成され、半導体基板の第2領域には、第2MISFETが形成された半導体集積回路装置であって、
(a)半導体基板の第2領域に、第1配線を形成する工程と、
(b)前記第1配線上に、第1絶縁膜を形成する工程と、
(c)前記第1絶縁膜に、第1開孔を形成し、前記第1配線の一部を露出する工程と、
(d)前記第1開孔内に選択的に第1導体層を形成する工程と、
(e)前記第1絶縁膜および第1導体層上に第2絶縁膜を形成する工程と、
(f)前記第2絶縁膜上に第3絶縁膜を形成する工程と、
(g)前記第1領域において、前記第3絶縁膜に第2開孔を形成する工程と、
(h)前記第2開孔の内壁に沿って第2導体層を選択的に形成する工程と、
(i)前記第2導体層上に第4絶縁膜と、第3導体層を形成する工程と、
(j)前記第2領域において、前記第3絶縁膜および第2絶縁膜に、前記第1導体層の一部を露出するように、第3開孔を形成する工程と、
(k)前記第3開孔内に第4導体層を形成する工程とを有し、
前記第2開孔の形成工程は、前記第2絶縁膜に対して前記第3絶縁膜のエッチングレートが大となる条件で、前記第3絶縁膜にエッチングが施され、
前記第3開孔の形成工程は、前記第2絶縁膜に対して前記第3絶縁膜のエッチングレートが大となる条件で、前記第3絶縁膜にエッチングが施された後、前記第3絶縁膜に対して前記第2絶縁膜のエッチングレートが大となる条件で、前記第2絶縁膜にエッチングが施されるものである。
【0023】
また、本発明の半導体集積回路装置の製造方法は、半導体基板の第1領域に、第1MISFETとこれに直列接続された容量素子とで構成されたメモリセルが形成され、半導体基板の第2領域には、第2MISFETが形成された半導体集積回路装置であって、
(a)半導体基板の第2領域に、第1配線を形成する工程と、
(b)前記第1配線上に、第1絶縁膜を形成する工程と、
(c)前記第1絶縁膜上に第2絶縁膜を形成する工程と、
(d)前記第2絶縁膜上に第3絶縁膜を形成する工程と、
(e)前記第1領域において、前記第3絶縁膜に第2開孔を形成する工程と、
(f)前記第2開孔の内壁に沿って第1導体層を選択的に形成する工程と、
(g)前記第1導体層上に第4絶縁膜と、第2導体層を形成する工程と、
(h)前記第2領域において、前記第3絶縁膜および第2絶縁膜に、前記第1配線の一部を露出するように、第3開孔を形成する工程と、
(i)前記第3開孔内に第3導体層を形成する工程とを有し、
前記第2開孔の形成工程は、前記第2絶縁膜に対して前記第3絶縁膜のエッチングレートが大となる条件で、前記第3絶縁膜にエッチングが施され、
前記第3開孔の形成工程は、前記第2絶縁膜に対して前記第3絶縁膜のエッチングレートが大となる条件で、前記第3絶縁膜にエッチングが施された後、前記第1絶縁膜に対して前記第2絶縁膜のエッチングレートが大となる条件で、前記第2絶縁膜にエッチングが施され、さらに、前記第1配線の一部を露出するように前記第1絶縁膜にエッチングが施されるものである。
【0024】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する(なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する)。
【0025】
(実施の形態1)
図1〜図8は本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【0026】
本実施の形態1においては、例えば256M・DRAMに本発明の技術的思想を適用した場合について説明する。
【0027】
図1はそのDRAMの製造工程中における要部断面図を示している。半導体基板1は、例えばp−形のシリコン単結晶からなる。この半導体基板1のメモリ領域(図1の左側)には、深いnウエル2nwが形成されている。この深いnウエル2nwには、例えばn形不純物のリンが導入されている。
【0028】
この深いnウエル2nw内にはpウエル3pwm が形成されている。このpウエル3pwm は、その下方に設けられた深いnウエル2nwとpウエル3pwm の側部に設けられたnウエルによって取り囲まれて周辺回路領域等から電気的に分離されている。このpウエル3pwm には、例えばp形不純物のホウ素が導入されている。
【0029】
また、半導体基板1において周辺回路領域等(図1の右側)には、メモリ領域のpウエル3pwm とほぼ同じ程度の深さ領域にpウエル3pwp が形成されている。このpウエル3pwp には、例えばp形不純物のホウ素が導入されている。
【0030】
また、半導体基板1において周辺回路領域等には、メモリセル領域のpウエル3pwm とほぼ同じ程度の深さ領域にnウエル3nwp が形成されている。nウエル3nwp には、例えばn形不純物のリンまたはヒ素が導入されている。
【0031】
このような半導体基板1の主面部には、例えば浅い溝掘り埋込形の素子分離領域(トレンチアイソレーション)4が形成されている。すなわち、この素子分離領域4は、半導体基板1の厚さ方向に掘られた分離溝4a内に分離用の絶縁膜4b1,4b2 が埋め込まれて形成されている。
【0032】
この分離用の絶縁膜4b1,4b2 は、例えば酸化シリコン等からなる。なお、この素子分離領域4の上面は、その高さが半導体基板1の主面の高さとほぼ一致するように平坦に形成されている。
【0033】
この製造工程において、メモリセル領域におけるpウエル3pwm 上にはDRAMのメモリセルを構成するメモリセル選択用MOS・FETQが形成されている。このメモリセル選択用MOS・FETQは、pウエル3pwm の上部に互いに離間して形成された一対の半導体領域5a, 5bと、半導体基板1上に形成されたゲート絶縁膜5iと、その上に形成されたゲート電極5gとを有している。なお、メモリセル選択用MOS・FETQのしきい電圧は、例えば1Vまたはその前後である。
【0034】
半導体領域5a, 5bは、メモリセル選択用MOS・FETQのソース・ドレインを形成するための領域であり、この領域には、例えばn形不純物のヒ素が導入されている。この半導体領域5a, 5bの間においてゲート電極5gの直下にはメモリセル選択用MOS・FETQのチャネル領域が形成される。
【0035】
また、ゲート電極5gは、ワード線WLの一部によって形成されており、例えばn形の低抵抗ポリシリコン膜、窒化チタンおよびタングステン膜が下層から順に堆積されて形成されている。
【0036】
このゲート電極5gにおける窒化チタン膜は、低抵抗ポリシリコン膜上にタングステン膜を直接積み重ねた場合に、その接触部に製造プロセス中の熱処理によりシリサイドが形成されてしまうのを防止する等のためのバリア金属膜である。
【0037】
このバリア金属膜としては、窒化チタンに限定されるものではなく種々変更可能であり、例えば窒化タングステン等を用いても良い。この窒化タングステンの場合は、例えば次の第1〜第3の優れた特徴がある。
【0038】
第1に、窒化タングステンは酸化処理に対する耐性が高い。ゲート電極5g等をパターニングした後に、ゲート電極5g下のゲート絶縁膜も若干削れてしまう場合があるので、そのパターニング後にゲート絶縁膜等の削れを修復をすべくライト酸化処理を施す。このため、バリア金属膜も耐酸化性の高い材料が好ましい。特に、タングステン系の材料の場合、ライト酸化の雰囲気を制御することで、タングステン系金属を酸化させずにSiを酸化させる領域を広くとることができる。第2に、窒化タングステンの場合はライト酸化後のゲート絶縁膜の耐圧が良好である。第3に、窒化タングステンの場合はゲート縦方向抵抗(金属−ポリシリコン間抵抗)が小さい。
【0039】
メモリセル選択用MOS・FETQのゲート電極5gにおけるタングステン膜は、配線抵抗を下げる機能を有しており、これを設けたことにより、ゲート電極5g(すなわち、ワード線WL)のシート抵抗を2〜2.5Ω/□程度にまで低減できる。これは、タングステンシリサイドの比抵抗15〜10μΩcmの約1/10にできる。
【0040】
これにより、DRAMのアクセス速度を向上させることが可能となっている。また、1本のワード線WLに接続可能なメモリセルの数を増加させることができるので、メモリ領域全体の占有面積を縮小することができ、半導体チップのサイズを縮小することができる。
【0041】
例えば本実施の形態1ではワード線WLに512個のメモリセルを接続できる。これは、ワード線WLに256個のメモリセルを接続可能な場合に比べて半導体チップのサイズを約6%縮小することができ、さらに微細なクラスの半導体チップでは、10%弱の半導体チップのサイズの低減効果が得られる。したがって、1回の製造プロセスにより製造される半導体チップの個数を増加させることができるので、DRAMのコスト低減を推進することが可能となる。また、半導体チップのサイズを変えないならば素子集積度の向上が図れる。
【0042】
ゲート絶縁膜5iは、例えば酸化シリコンからなり、その厚さは、例えば7nm程度である。また、このゲート絶縁膜5iを酸窒化膜(SiON膜)によって形成しても良い。これにより、ゲート絶縁膜中における界面準位の発生を抑制することができ、また、同時にゲート絶縁膜中の電子トラップも低減することができるので、ゲート絶縁膜5iにおけるホットキャリア耐性を向上させることが可能となる。したがって、極薄のゲート絶縁膜5iの信頼性を向上させることが可能となる。
【0043】
このようなゲート絶縁膜5iの酸窒化方法としては、例えばゲート絶縁膜5iを酸化処理によって成膜する際にNH3 ガス雰囲気やNO2 ガス雰囲気中において高温熱処理を施すことによりゲート絶縁膜5i中に窒素を導入する方法、酸化シリコン等からなるゲート絶縁膜5iを形成した後、その上面に窒化膜を形成する方法、半導体基板の主面に窒素をイオン注入した後にゲート絶縁膜5iの形成のための酸化処理を施す方法またはゲート電極形成用のポリシリコン膜に窒素をイオン注入した後、熱処理を施して窒素をゲート絶縁膜に析出させる方法等がある。
【0044】
このメモリセル選択用MOS・FETQのゲート電極5g、すなわち、ワード線WLの上面には、例えば窒化シリコンからなるキャップ絶縁膜6が形成されている。また、このキャップ絶縁膜6、ゲート電極5g(ワード線WL)および互いに隣接するワード線WL間における半導体基板1の主面上には、例えば窒化シリコンからなる絶縁膜7が形成されている。
【0045】
一方、周辺回路領域(図1の右側)におけるpウエル3pwp 上にはnチャネル形のMOS・FETQnが形成されている。nチャネル形のMOS・FETQnは、pウエル3pWp の上部に互いに離間して形成された一対の半導体領域8a, 8bと、半導体基板1上に形成されたゲート絶縁膜8iと、その上に形成されたゲート電極8gとを有している。なお、このMOS・FETQnにおけるしきい電圧は、例えば0.1Vまたはその前後である。
【0046】
半導体領域8a, 8bは、nチャネル形のMOS・FETQnのソース・ドレインを形成するための領域であり、この半導体領域8a, 8bの間においてゲート電極8gの直下にnチャネル形のMOS・FETQnのチャネル領域が形成される。
【0047】
この半導体領域8a, 8bはLDD(Lightly Doped Drain )構造となっている。すなわち、半導体領域8a, 8bは、それぞれ低濃度領域8a1,8b1 と、高濃度領域8a2,8b2 とを有している。この低濃度領域8a1,8b1 は、チャネル領域側に形成されており、高濃度領域8a2,8b2 は、チャネル領域から離間する位置に形成されている。
【0048】
この低濃度領域8a1,8b1 には、例えばn形不純物のAsが導入されている。また、高濃度領域8a2,8b2 には、例えばn形不純物のAsが導入されているが、その不純物濃度は低濃度領域8a1,8b1 中の不純物濃度よりも高く設定されている。なお、半導体領域8a, 8bの主面部には、例えばチタンシリサイド等からなるシリサイド層8cが形成されている。
【0049】
また、ゲート電極8gは、例えばn形の低抵抗ポリシリコン膜、窒化チタン膜およびタングステン膜が下層から順に堆積されてなる。このゲート電極8gにおける窒化チタン膜は、低抵抗ポリシリコン膜上にタングステン膜を直接積み重ねた場合に、その接触部に製造プロセス中の熱処理によりシリサイドが形成されてしまうのを防止するためのバリア金属膜である。このバリア金属として窒化タングステン膜を用いても良い。
【0050】
また、ゲート電極8gにおけるタングステン膜等の金属膜は、配線抵抗を下げる機能を有しており、これを設けたことにより、ゲート電極8gのシート抵抗を2〜2.5Ω/□程度にまで低減できる。これにより、DRAMの動作速度を向上させることが可能となっている。
【0051】
ゲート絶縁膜8iは、例えば酸化シリコンからなり、その厚さは、前記メモリセル選択用MOS・FETQのゲート絶縁膜5iと同様に、例えば7nm程度である。また、このゲート絶縁膜8iを酸窒化膜(SiON膜)によって形成しても良い。これにより、上記したように極薄のゲート絶縁膜8iのホットキャリア耐性を向上させることが可能となっている。
【0052】
このゲート電極8gの上面には、例えば窒化シリコンからなるキャップ絶縁膜6が形成されている。また、このキャップ絶縁膜6およびゲート電極8gの側面側には、例えば窒化シリコンからなるサイドウォール9が形成されている。
【0053】
なお、このサイドウォール9は、主として上記したnチャネル形のMOS・FETQnの低濃度領域8a1,8b1 と高濃度領域8a2,8b2 とを半導体基板1上に形成するためのイオン注入用のマスクとして用いてられいる。
【0054】
すなわち、ゲート電極8gの形成後、サイドウォール9の形成前に、ゲート電極8gをマスクとして低濃度領域8a1,8b1 形成用の不純物を半導体基板1にイオン注入し、サイドウォール9形成後にゲート電極8gおよびサイドウォール9をマスクとして高濃度領域8a2,8b2 形成用の不純物を半導体基板1にイオン注入する。
【0055】
また、周辺回路領域におけるnウエル3nwp 上にはpチャネル形のMOS・FETQpが形成されている。pチャネル形のMOS・FETQpは、nウエル3nWp の上部に互いに離間して形成された一対の半導体領域10a, 10bと、半導体基板1上に形成されたゲート絶縁膜10iと、その上に形成されたゲート電極10gとを有している。なお、このMOS・FETQpにおけるしきい電圧は、例えば0.1Vまたはその前後である。
【0056】
半導体領域10a, 10bは、pチャネル形のMOS・FETQpのソース・ドレインを形成するための領域であり、この半導体領域10a, 10bの間においてゲート電極10gの直下にpチャネル形のMOS・FETQpのチャネル領域が形成される。
【0057】
この半導体領域10a, 10bはLDD(Lightly Doped Drain )構造となっている。すなわち、半導体領域10a, 10bは、それぞれ低濃度領域10a1,10b1 と、高濃度領域10a2,10b2 とを有している。この低濃度領域10a1,10b1 は、チャネル領域側に形成されており、高濃度領域10a2,10b2 はチャネル領域から離間した位置に形成されている。
【0058】
低濃度領域10a1,10b1 には、例えばp形不純物のホウ素が導入されている。また、高濃度領域10a2,10b2 には、例えばp形不純物のホウ素が導入されているが、その不純物濃度は低濃度領域10a1,10b1 中の不純物濃度よりも高く設定されている。なお、半導体領域10a, 10bの上層部には、例えばチタンシリサイド等からなるシリサイド層10cが形成されている。
【0059】
ゲート電極10gは、例えばn形の低抵抗ポリシリコン膜、窒化チタン膜およびタングステン膜が下層から順に堆積されて形成されている。
【0060】
このゲート電極10gにおける窒化チタン膜は、低抵抗ポリシリコン膜上にタングステン膜を直接積み重ねた場合に、その接触部に製造プロセス中の熱処理によりシリサイドが形成されてしまう等を防止するためのバリア金属膜である。このバリア金属として窒化タングステン膜を用いても良い。
【0061】
また、ゲート電極10gにおけるタングステン膜等の金属膜は、配線抵抗を下げる機能を有しており、これを設けたことにより、ゲート電極10gのシート抵抗を2〜2.5Ω/□程度にまで低減できる。これにより、DRAMの動作速度を向上させることが可能となっている。
【0062】
ゲート絶縁膜10iは、例えば酸化シリコンからなり、その厚さは、前記メモリセル選択用MOS・FETQのゲート絶縁膜5iと同様に、例えば7nm程度である。また、このゲート絶縁膜10iを酸窒化膜(SiON膜)によって形成しても良い。これにより、極薄のゲート絶縁膜10iのホットキャリア耐性を向上させることが可能となっている。
【0063】
このゲート電極10gの上面には、例えば窒化シリコンからなるキャップ絶縁膜6が形成されている。また、このキャップ絶縁膜6およびゲート電極10gの側面には、例えば窒化シリコン等からなるサイドウォール9が形成されている。
【0064】
なお、このサイドウォール9は、主として上記したpチャネル形のMOS・FETQpの低濃度領域10a1,10b1 と高濃度領域10a2,10b2 とを半導体基板1上に形成するためのイオン注入用のマスクとして用いられている。
【0065】
すなわち、ゲート電極10gの形成後、サイドウォール9の形成前に、ゲート電極10gをマスクとして低濃度領域10a1,10b1 形成用の不純物を半導体基板1にイオン注入し、サイドウォール9形成後にゲート電極10gおよびサイドウォール9をマスクとして高濃度領域10a2,10b2 形成用の不純物を半導体基板1にイオン注入する。
【0066】
これらのnチャネル形のMOS・FETQnおよびpチャネル形のMOSによって、DRAMのセンスアンプ回路、カラムデコーダ回路、カラムドライバ回路、ロウデコーダ回路、ロウドライバ回路、I/Oセレクタ回路、データ入力バッファ回路、データ出力バッファ回路および電源回路等のような周辺回路が形成されている。
【0067】
このようなメモリセル選択用MOS・FETQ、pチャネル形のMOS・FETQpおよびnチャネル形のMOS・FETQn等の半導体集積回路素子は、半導体基板1上に堆積された層間絶縁膜11a〜11cによって被覆されている。
【0068】
層間絶縁膜11a〜11cは、例えば酸化シリコン等からなる。このうち、層間絶縁膜11aは、例えばSOG(Spin On Glass )膜によって堆積されている。また、層間絶縁膜11b, 11cは、例えばプラズマCVD法等によって堆積されている。そして、層間絶縁膜11cの上面の高さがメモリ領域と周辺回路領域とでほぼ一致するように平坦化されている。
【0069】
メモリ領域における層間絶縁膜11a〜11c、絶縁膜7には、半導体領域5a, 5bが露出するような接続孔12a, 12bが穿孔されている。この接続孔12a, 12bの下部寸法においてゲート電極5g(ワード線WL)の幅方向の寸法は、互いに隣接するゲート電極5g(ワード線WL)の側面の絶縁膜7部分によってほぼ規定されている。
【0070】
これは、接続孔12a, 12bがゲート電極5g(ワード線WL)側面の絶縁膜7によって自己整合的に穿孔されているからである。すなわち、層間絶縁膜11a〜11cと絶縁膜7とのエッチング選択比を大きくした状態で接続孔12a, 12bを穿孔している。
【0071】
これにより、この接続孔12a, 12bのパターンを転写するための露光処理に際して、その接続孔12a, 12bのパターンとメモリセル選択用MOS・FETQsの活性領域との相対的な平面位置が多少ずれてしまったとしても、この接続孔12a, 12bからゲート電極5g(ワード線WL)の一部が露出しないようになっている。したがって、合わせ余裕を小さくすることができるので、メモリセルのサイズを縮小することが可能となっている。
【0072】
この接続孔12a, 12b内にはそれぞれプラグ13a, 13bが埋め込まれている。プラグ13a, 13bは、例えばn形不純物のリンが含有された低抵抗ポリシリコンからなり、それぞれメモリセル選択用MOS・FETQの半導体領域5a, 5bと電気的に接続されている。なお、プラブ13bの上面には、例えばチタンシリサイド等のようなシリサイド膜が形成されている。
【0073】
層間絶縁膜11c上には層間絶縁膜11dが堆積されている。この層間絶縁膜11dは、例えば酸化シリコン等からなり、例えばプラズマCVD法等によって形成されている。この層間絶縁膜11d上には、ビット線BLおよび第1層配線14(14a〜14c)が形成されている。このビット線BLおよび第1層配線14の幅は、例えば0.1μm程度、厚さは、例えば0.1μm程度である。
【0074】
このビット線BLは、例えばチタン膜、窒化チタン膜およびタングステン膜が下層から順に堆積されてなり、層間絶縁膜11dに穿孔された接続孔15を通じてプラグ13bと電気的に接続され、さらに、プラグ13bを通じてメモリセル選択MOS・FETQの半導体領域5bと電気的に接続されている。
【0075】
ビット線BLはワード線WLの延在方向に対して交差する方向に延びている。したがって、図1に示すような断面にはビット線BLは通常示されないが、ビット線BLが配置されている配線層を示すために等の理由からビット線BLを示している。
【0076】
一方、周辺回路領域の第1層配線14は、ビット線BLと同様に、例えばチタン膜、窒化チタン膜およびタングステン膜が下層から順に堆積されてなる。なお、このビット線BLおよび第1層配線14の構成材料は上述のものに限定されるものではなく種々変更可能であり、例えばアルミニウム(Al)の単体膜、Alからなる導体膜にSiやCuを導入してなる合金膜または銅(Cu)の単体膜でも良い。また、このビット線BLや第1層配線14の表面(上面および側面)に、例えば窒化シリコンからなる絶縁膜を被覆する構造としても良い。
【0077】
このうち、第1層配線14aは、層間絶縁膜11a〜11dに穿孔された接続孔16を通じてnチャネル形のMOS・FETQnの半導体領域8aと電気的に接続されている。また、第1層配線14bは、層間絶縁膜11a〜11dも穿孔された接続孔16を通じてnチャネル形のMOS・FETQnの半導体領域8bおよびpチャネル形のMOS・FETQpの半導体領域10aと電気的に接続されている。さらに、第1層配線14cは、層間絶縁膜11a〜11dに穿孔された接続孔16を通じてpチャネル形のMOS・FETQpの半導体領域10bと電気的に接続されている。
【0078】
層間絶縁膜11dの上面には、層間絶縁膜(第1の絶縁膜)11e〜11gが下層から順に堆積されており、これにより、ビット線BLおよび第1層配線14が被覆されている。層間絶縁膜11e〜11gは、例えば酸化シリコン等からなる。このうち、層間絶縁膜11eは、例えばSOG膜によって形成されている。また、層間絶縁膜11f, 11gは、例えばプラズマCVD法等によって形成されている。そして、層間絶縁膜11gの上面の高さがメモリセル領域と周辺回路領域とでほぼ一致するように平坦化処理が施されている。
【0079】
まず、このような半導体基板1に対して、フォトリソグラフィ処理およびドライエッチング処理を施すことにより、図2に示すように、層間絶縁膜11e〜11gに第1層配線14bの一部が露出するような接続孔(第1の接続孔)17aを穿孔する。
【0080】
この接続孔17aの深さは、例えば0.7μm程度であり、その直径は、特に限定されないが、例えばゲート加工長〜ゲート加工長の1.5倍程度(0.2〜0.3μm)、好ましくは0.25μm程度である。
【0081】
続いて、図3に示すように、層間絶縁膜11gの上面および接続孔17a内に導体膜18をブランケットCVD法等によって被着する。すなわち、相対的に薄い導体膜をスパッタリング法等によって被着した後、その上に相対的に厚い導体膜をCVD法等によって被着することで導体膜18を形成する。この際、接続孔17aがその上部まで完全に導体膜18で埋め込まれるようにする。この薄い導体膜は、例えば窒化チタンからなり、厚い導体膜は、例えばタングステン等からなる。接続孔17aから露出する第1層配線14がアルミニウムやポリシリコンの場合、厚い導体膜をCVD法で成膜する際に用いる6フッ化タングステンガスがアルミニウムやシリコンと反応して高抵抗な3フッ化アルミニウム(AlF3 )や揮発性の高い4フッ化炭素(CF4 )を生成してしまう問題がある。厚い導体膜の被着前に被着する薄い導体膜は、これを抑制する機能を有しているが、接続孔17aの微細化(高アスペクト化)に伴い接続孔17a内に充分に被着できない場合が生じるので、上述の問題が顕在化する場合が生じる。しかし、本実施の形態では第1層配線14がタングステン(接続孔17aから露出する部分)からなるので、上記した成膜ガスの反応による問題が生じない。したがって、接続孔17aでの接続不良や抵抗の変動・増大を抑制できるので、半導体集積回路装置の歩留まりおよび信頼性を向上させることが可能となる。
【0082】
その後、半導体基板1に対して異方性のドライエッチング処理あるいはCMP(Chemical Mechanical Polishing )処理を施すことにより、層間絶縁膜11g上面の導体膜18は除去し、導体膜18が接続孔17a内のみに残されるようにすることで、図4に示すように、接続孔17a内にプラグ(第1の接続部)18aを形成する。このプラグ18aは、第1層配線14に直接接触された状態で電気的に接続されている。
【0083】
この接続孔17aは、直径が小さくても浅いので、アスペクト比を小さくでき、その穴あけも導体膜18による埋め込みも比較的容易である。したがって、接続孔17a内のプラグ18aと第1層配線14bとを良好に電気的に接続することが可能となっている。
【0084】
次いで、メモリセル領域における層間絶縁膜11e〜11gにプラグ13aの上面が露出するような接続孔19をフォトリソグラフィ技術およびドライエッチング技術によって形成した後、接続孔19内にプラグ(容量素子用導体膜)20を形成する。この接続孔19の直径は、特に限定されないが、例えばゲート加工長〜ゲート加工長の1.5倍(0.2〜0.3μm)程度、好ましくは0.25μm程度である。
【0085】
このプラグ20は、例えばn型不純物(例えばP(リン))をドープした低抵抗ポリシリコン膜をCVD法等で層間絶縁膜11g上および接続孔19内に被着した後、このポリシリコン膜を異方性のドライエッチング法またはCMP法によってエッチバックして接続孔19の内部に残すことにより形成する。
【0086】
ただし、本実施の形態1では、周辺回路領域のプラグ18aを形成した後、メモリ領域のプラグ20を形成する場合について説明したが、これに限定されるものではなく、その逆でも良い。すなわち、メモリ領域のプラグ20を形成した後、周辺回路領域のプラグ18aを形成しても良い。
【0087】
次いで、層間絶縁膜11gの上面、プラグ18aの露出面およびプラグ20の露出面を覆うように、例えば厚さ100nm程度の窒化シリコン等からなる絶縁膜(第2の絶縁膜)21をプラズマCVD法等によって形成する。
【0088】
この絶縁膜21は、後述する情報蓄積用容量素子の蓄積電極を形成する工程で下部電極の間の酸化シリコン膜をエッチングする際のエッチングストッパとして機能する。また、情報蓄積容量素子の蓄積電極の倒壊を防止するように機能する。さらに、本実施の形態1では、プラグ18aの上面が露出するような接続孔を形成する工程でプラグ18a上の酸化シリコン膜をエッチング除去する際のエッチングストッパとして機能する。
【0089】
次に、図5に示すように、絶縁膜21上に、例えば厚さ1.3μm程度の酸化シリコン等からなる層間絶縁膜(第3の絶縁膜)11hを、例えばオゾン(O3 )とテトラエトキシシラン(TEOS)とをソースガスに用いたプラズマCVD法等によって堆積した後、その層間絶縁膜11hおよび下層の絶縁膜21に、プラグ20の上面が露出するような溝22をフォトリソグラフィ技術およびエッチング技術によって形成する。
【0090】
この溝22の形成に際しては、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を大きくした状態でのエッチング処理を施す。すなわち、まず、酸化シリコン膜の方が速くエッチング除去されるようなエッチング処理を施すことにより、フォトレジストパターンから露出する層間絶縁膜11h部分を除去する。この時、下層の絶縁膜21は窒化シリコン等からなるのでエッチングストッパとして機能する。続いて、窒化シリコンの方が速くエッチング除去されるようなエッチング処理を施すことにより絶縁膜21部分を除去する。この時、絶縁膜21の下層の層間絶縁膜11gは酸化シリコン等からなるので、この絶縁膜21の除去の際に大幅に除去されることもない。
【0091】
このような溝22の形成工程後、半導体基板1上に、例えばn型不純物(例えばP(リン))をドープした膜厚60nm程度の低抵抗ポリシリコンからなる導体膜をCVD法で堆積する。この低抵抗ポリシリコンからなる導体膜は、情報蓄積用容量素子の蓄積電極材料として使用される。
【0092】
続いて、その低抵抗ポリシリコンからなる導体膜上に、溝22の深さよりも厚い膜厚(例えば2μm程度)の酸化シリコン等からなる絶縁膜をスピン塗布した後、その絶縁膜をエッチバックし、さらに層間絶縁膜11h上の低抵抗ポリシリコンからなる導体膜をエッチバックすることにより、溝22の内側(内壁および底部)に低抵抗ポリシリコンからなる導体膜を残す。
【0093】
その後、周辺回路領域の層間絶縁膜11hを覆うフォトレジスト膜をマスクに溝22の内部の絶縁膜と溝22の隙間の層間絶縁膜11hをウェットエッチングにより除去して情報蓄積用容量素子の蓄積電極(第1の電極)23aを形成する。
【0094】
この際、溝22の隙間には窒化シリコン等からなる絶縁膜21が残っているので、その下層の層間絶縁膜11gの上部がエッチングされることはない。
【0095】
また、この際、本実施の形態1においては、蓄積電極23aの下部を、残された絶縁膜21によって支えることができるので、その固定強度を向上させることができ、その倒壊を防止することが可能となっている。
【0096】
さらに、周辺回路領域の層間絶縁膜11hを覆うフォトレジスト膜は、その一端をメモリアレイの最も外側に形成される蓄積電極23aと周辺回路領域との境界部に配置する。このようにすると、そのフォトレジスト膜の端部に合わせずれが生じた場合でも、メモリアレイの最も外側に形成される蓄積電極23aの溝22の内部に絶縁膜が残ったり、周辺回路領域の層間絶縁膜11hがエッチングされたりすることはない。
【0097】
次いで、そのフォトレジスト膜を除去した後、蓄積電極23aを構成する低抵抗ポリシリコンの酸化を防止するために、半導体基板1をアンモニア雰囲気中、800℃程度で熱処理して低抵抗ポリシリコンからなる蓄積電極23aの表面を窒化した後、蓄積電極23aの上部に、例えば膜厚20nm程度の酸化タンタルからなる絶縁膜膜23bをCVD法で堆積する。
【0098】
続いて、半導体基板1に対して、例えば800℃程度で熱処理を施して酸化タンタルからなる絶縁膜23bを活性化する。この絶縁膜23bは、情報蓄積用容量素子の容量絶縁膜材料として使用される。
【0099】
その後、絶縁膜23bの表面上に、例えば膜厚150nm程度の窒化チタン等からなる導体膜をCVD法とスパッタリング法とで堆積した後、その導体膜および絶縁膜23bをフォトリソグラフィ技術およびドライエッチング技術でパターニングする。
【0100】
これにより、上部電極(第2の電極)23cと、酸化タンタル等からなる絶縁膜23bと、低抵抗ポリシリコンからなる蓄積電極23aとで構成される例えばクラウン形の情報蓄積用容量素子Cを形成する。このようにしてメモリセル選択用MOS・FETQとこれに直列に接続された情報蓄積用容量素子Cとで構成されるDRAMのメモリセルが完成する。
【0101】
次に、情報蓄積用容量素子Cを覆うように、層間絶縁膜11h上に、例えば膜厚100nm程度の酸化シリコン等からなる層間絶縁膜(第3の絶縁膜)11iを堆積する。この層間絶縁膜11iは、例えばオゾン(O3 )とテトラエトキシシラン(TEOS)とをソースガスに用いたプラズマCVD法で堆積する。
【0102】
続いて、層間絶縁膜11i上に、周辺回路領域に接続孔を穿孔するためのフォトレジストパターン24aを形成した後、これをマスクとして、ここから露出する層間絶縁膜11i, 11hおよび絶縁膜21をエッチング除去することにより、プラグ18aの上部が露出するような接続孔(第2の接続孔)17bを穿孔する。この接続孔17bの直径は、特に限定されないが、例えばゲート加工長×1.5〜ゲート加工長×3(0.3〜0.6)μm程度、好ましくは0.4μm程度であり、上記した接続孔17aの直径よりも大きい。また、その深さは、特に限定されないが、1.8μm程度である。
【0103】
この接続孔17bの形成に際しては、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を大きくした状態でのエッチング処理を施す。すなわち、まず、酸化シリコン膜の方が速くエッチング除去されるようなエッチング処理を施すことにより、フォトレジストパターン24aから露出する層間絶縁膜11i, 11h部分を除去する。この時、下層の絶縁膜21は窒化シリコン等からなるのでエッチングストッパとして機能する。続いて、窒化シリコンの方が速くエッチング除去されるようなエッチング処理を施すことにより絶縁膜21部分を除去する。この時、絶縁膜21の下層の層間絶縁膜11gは酸化シリコン等からなるので、この絶縁膜21の除去の際に大幅に除去されることもない。
【0104】
このように周辺回路領域に接続孔17bを穿孔した後、図6に示すように、層間絶縁膜11iの上面および接続孔17b内に導体膜25をブランケットCVD法等によって被着する。
【0105】
すなわち、例えば窒化チタン膜からなる薄い導体膜をスパッタリング法等によって被着した後、その上にタングステン膜からなる厚い導体膜をCVD法等によって被着することで導体膜25を形成する。この際、接続孔17bがその上部まで導体膜25で完全に埋め込まれるようにする。
【0106】
その後、半導体基板1に対して異方性のドライエッチング処理を施すことにより、層間絶縁膜11i上面の導体膜25を除去し、接続孔17b内の導体膜25が残されるようにすることで、図7に示すように、接続孔17b内にプラグ(第2の接続部)25aを形成する。このプラグ25aは、プラグ18aに直接接触された状態で電気的に接続されている。
【0107】
次いで、層間絶縁膜11i上に、例えば窒化チタンからなる導体膜をスパッタリング法等によって堆積した後、その上に、例えばアルミニウム(Al)またはAl−Si−Cu合金等のAl合金をスパッタリング法によって堆積し、さらに、その上に、例えば窒化チタン等からなる導体膜をスパッタリング法等によって堆積する。
【0108】
続いて、その積層導体膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることにより、図8に示すように、第2層配線26を形成する。この第2層配線26の幅は、特に限定されないが、例えば0.7μm程度、厚さは、特に限定されないが、例えば0.8μm程度である。
【0109】
その後、層間絶縁膜11i上に、例えば酸化シリコンからなる層間絶縁膜11j, 11k, 11mをCVD法等によって堆積し、その上に、上記第2層配線26と同様にして第3層配線を形成する。
【0110】
その後、その第3層配線を被覆するように、例えば酸化シリコン膜の単体膜または酸化シリコン膜上に窒化シリコン膜を積み重ねた積層膜からなる表面保護膜をCVD法等によって堆積することでDRAMを製造する。
【0111】
このように本実施の形態1においては、DRAMの周辺回路領域において第2層配線26と第1層配線14とを電気的に接続する接続孔17a, 17bを2回に分けて形成し、かつ、それぞれの接続孔17a, 17bの穿孔後に導体膜を埋め込みプラグ18a, 25aを形成している。したがって、本実施の形態1においては、第1層配線14と第2層配線26とが、その配線層間において高さ方向に互いに直接接触された状態で積み重ねられた2個のプラグ18a, 25aによって互いに電気的に接続される構造となっている。
【0112】
ところで、DRAMの周辺回路領域において、第1層配線14と第2層配線26とを接続する接続孔を1回の処理で穿孔する技術の場合、すなわち、第2層配線形成用の導体膜を被着する工程に先立って、第1層配線14と第2層配線26との間の絶縁膜に、第1層配線14の一部が露出するような1つの接続孔を穿孔する技術の場合は、接続孔のアスペクト比が大きくなり、穴あけおよび導体膜での埋め込みが困難となる。
【0113】
メモリセル領域においては、第1層配線14と第2層配線26との間に情報蓄積用容量素子Cが設けられているが、その高さは、小さな占有面積で大きな容量を確保する観点から高くなる傾向にある。したがって、情報蓄積用容量素子Cが高くなればなるほど、周辺回路領域における第1層配線14と第2層配線26との間の絶縁膜も厚くなるので、当該接続孔も深くなりアスペクト比が大きくなる。また、上記接続孔を1回で穿孔する技術の場合は、その孔径を微細な第1層配線14に合わせて設定しなければならないのでその孔径が微細にならざるを得ず、アスペクト比が大きくなる。この結果、その接続孔内への導体膜の埋め込みが困難となり、接続孔での接続不良や抵抗の変動・増大が生じ、DRAMの歩留まりおよび信頼性が低下する場合がある。
【0114】
また、上記接続孔を1回で穿孔する場合、層間絶縁膜11h、11g、11f、11eの膜厚のウエハ内ばらつきを考慮して、オーバーエッチングをする必要がある。しかし、このオーバーエッチングにより、接続孔が半導体基板表面まで達してしまい、第2層配線と半導体基板とがショートしてしまう危険性がある。
【0115】
これに対して本実施の形態1においては、周辺回路領域において第1層配線14と第2層配線26とを接続する接続孔を、接続孔17a, 17bの2回に分けて穿孔し、かつ、その各々を各々の穿孔後に導体膜で埋め込むことにより、その接続孔17a, 17bの穴あけおよび導体膜の埋め込みを容易にすることができるので、第1層配線14と第2層配線26との接続上の信頼性を向上させることができ、DRAMの歩留まりおよび信頼性を向上させることが可能となっている。
【0116】
特に、本実施の形態1においては、第2層配線形成用の導体膜を被着する工程の直前の段階で開ける接続孔17bを浅くでき、また、その直径を大きくすることができるので、そのアスペクト比を小さくすることができる。
【0117】
これは、当該接続孔17bはプラグ18aの上部が露出する深さまで穿孔すれば良いので、その深さを、第1層配線14の一部が露出するような接続孔を穿孔する場合よりも、プラグ18aの高さ(あるいは層間絶縁膜11e〜11gの厚さ)分だけ浅くすることができるからである。すなわち、ここでの接続孔17a内のプラグ18aは、接続孔17bを浅くし、そのアスペクト比を小さくするための機能を有している。
【0118】
また、本実施の形態1においては、図9および図10に示すように、第2層配線形成用の導体膜を被着する工程の直前の段階で開ける接続孔17bの直径を大きくできるので、そのアスペクト比を小さくすることができる。これは、例えば次のような理由からである。
【0119】
周辺回路領域に第1層配線14の一部が露出するような接続孔を穿孔する技術の場合、その直径は、素子と接続される微細な第1層配線14の幅、第1層配線14との平面的な位置合わせおよび隣接する第1層配線14の間隔等の制約を受けるため、あまり大きくすることができない。
【0120】
これに対して本実施の形態1では、周辺回路領域の接続孔17bはプラグ18aの上部が露出するように穿孔すれば良く、その直径は第1層配線14からの制約をあまり受けずプラグ18aからの制約を受ける。しかし、その制約は第1層配線14からの制約よりも緩いので、接続孔17bの直径を比較的大きく設定することが可能となっている。ここでの接続孔17a内のプラグ18aは、接続孔17bの直径を大きく設定可能なように制約緩和機能を有している。
【0121】
図9および図10では、第1層配線と第2層配線とを接続する接続孔を1回で穿孔する通常の設定の場合と同様に、第1層配線14の幅を、接続孔17a、17bとの合わせ余裕(0.15μm)を考慮して設定した場合が示されている。すなわち、接続孔17a、17bを配線の中央に配置した場合に接続孔17a、17bの両側に0.15μmの合わせ余裕が取られるように配線幅を設定している。しかし、本実施の形態では、第1層配線14との平面位置合わせずれを考慮する必要性のある接続孔17aが情報蓄積用容量素子Cの形成層よりも下層に形成され第1層配線14の形成層に対して近いことから、接続孔17aと第1層配線14との間に生じる平面的な位置合わせずれ量を比較的小さくすることができ、その平面的な合わせずれを考慮しないで第1層配線14の幅を設定できる。すなわち、第1層配線14の幅が接続孔からの制約を受けない。第1層配線14の幅を全体的に幅広とすることもないし、第1層配線14の一部(接続孔17aが配置される箇所)に幅広パターンを設ける必要もない。したがって、第1層配線14の幅を縮小でき、第1層配線14を高密度に配置することが可能となる。例えば接続孔17aが接続される第1層配線14の幅を接続孔17aの直径と同等にできる。このため、半導体チップのサイズ縮小を推進できる。
【0122】
このような本実施の形態1においては、以下の効果を得ることが可能となる。
【0123】
(1).DRAMの周辺回路領域において第1層配線14と第2層配線26とを電気的に接続する接続孔を接続孔17a, 17bの2段に分け、それぞれにプラグ18a, 25aを埋め込むことにより、その接続孔17a, 17bの穴あけおよび導体膜の埋め込みを容易にすることが可能となる。
【0124】
(2).接続孔17bの直径を接続孔17aの直径よりも大径としたことにより、接続孔17bを形成するためのフォトリソグラフィ工程での位置合わせ精度を緩和することができる。また、接続孔17bを形成するためのエッチング工程での穴あけ処理を容易にすることができる。さらに、接続孔17b内への導体膜の埋め込みを容易に、かつ、良好にすることが可能となる。
【0125】
(3).上記(1) または(2) により、第1層配線14と第2層配線26とを電気的に接続する接続孔17a, 17bでの導通不良を低減することができるので、DRAMの歩留まりおよび信頼性を向上させることが可能となる。
【0126】
(4).上記(1) により、筒状の情報蓄積用容量素子Cの高さの設定に際して、周辺回路領域に穿孔する接続孔17a, 17bから受ける制約を緩和することができるので、当該情報蓄積用容量素子Cを高くすることができる。したがって、情報蓄積用容量素Cの占有面積を増大させることなく、また、高度で複雑なプロセス技術を新たに導入することなく、情報蓄積に寄与する容量を増大させることが可能となる。
【0127】
(5).上記(4) により、メモリセル領域の面積を増大させることなく、DRAMのリフレッシュ特性および読み出し/書き込み動作の信頼性を向上させることが可能となる。
【0128】
(実施の形態2)
図11〜図18は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【0129】
本実施の形態2においても、例えば256M・DRAMに本発明の技術的思想を適用した場合について説明する。
【0130】
まず、図1に示した層間絶縁膜11d〜11gに、図11に示すように、プラグ13aの上面が露出するような接続孔19をフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。
【0131】
続いて、層間絶縁膜11g上および接続孔19内に、例えば低抵抗ポリシリコンからなる導体膜をCVD法によって被着した後、その導体膜をエッチバック法またはCMP法等によって削る。この場合も前記実施の形態1と同様に、その導体膜が接続孔19内のみに残るようにし、層間絶縁膜11gの上面には残らないようにすることで、プラグ20を形成する。
【0132】
その後、層間絶縁膜11gおよびプラグ20の上面を被覆するように、例えば窒化シリコン等からなる絶縁膜(第2の絶縁膜)21aをCVD法等によって被着した後、その上面に、例えば酸化シリコン等からなる層間絶縁膜(第4の絶縁膜)11h1 をCVD法等によって被着する。
【0133】
次いで、図12に示すように、層間絶縁膜11e〜11g、絶縁膜21aおよび層間絶縁膜11h1 に第1層配線14bの一部が露出するような接続孔17aをフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。この接続孔17aの直径は、特に限定されないが、例えばゲート加工長〜ゲート加工長×1.5μm、好ましくは0.25μm程度である。また、その深さは、特に限定されないが、例えば1.2μm程度である。
【0134】
続いて、層間絶縁膜11h1 の上面および接続孔17a内に導体膜18をブランケットCVD法等によって被着する。すなわち、例えば窒化チタン膜からなる薄い導体膜をスパッタリング法等によって被着した後、その上にタングステン膜からなる厚い導体膜をCVD法等によって被着することで導体膜18を形成する。この際、接続孔17aがその上部まで完全に導体膜18で埋め込まれるようにする。
【0135】
その後、半導体基板1に対して異方性のドライエッチング処理あるいはCMP処理を施すことにより、層間絶縁膜11h1 上面の導体膜18を除去し、導体膜18が接続孔17a内のみに残されるようにすることで、図13に示すように、接続孔17a内にプラグ(第1の接続部)18aを形成する。
【0136】
次いで、層間絶縁膜11h1 およびプラグ18aの上面を被覆するように、例えば窒化シリコン等からなる絶縁膜(第5の絶縁膜)21bをCVD法等によって被着した後、その上面に、例えば酸化シリコン等からなる層間絶縁膜(第6の絶縁膜)11h2 をCVD法等によって被着する。
【0137】
続いて、図14に示すように、その層間絶縁膜11h1,11h2 および絶縁膜21a, 21bに、プラグ20の上面が露出するような溝22をフォトリソグラフィ技術およびエッチング技術によって形成する。
【0138】
この溝22の形成に際して、層間絶縁膜11h1 をエッチング除去する場合は、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を大きくした状態でのエッチング処理を施す。
【0139】
すなわち、まず、酸化シリコン膜の方が速くエッチング除去されるようなエッチング処理を施すことにより、フォトレジストパターンから露出する層間絶縁膜11h1 部分を除去する。この時、下層の絶縁膜21aは窒化シリコン等からなるのでエッチングストッパとして機能する。
【0140】
続いて、窒化シリコンの方が速くエッチング除去されるようなエッチング処理を施すことにより絶縁膜21a部分を除去する。この時、絶縁膜21aの下地の層間絶縁膜11gは酸化シリコン等からなるので、この絶縁膜21aの除去の際に大幅に除去されることもない。
【0141】
このような溝22の形成工程後、半導体基板1上に、例えばn型不純物(例えばP(リン))をドープした膜厚60nm程度の低抵抗ポリシリコンからなる導体膜をCVD法で堆積する。この低抵抗ポリシリコンからなる導体膜は、情報蓄積用容量素子の蓄積電極材料として使用される。
【0142】
続いて、その低抵抗ポリシリコンからなる導体膜上に、溝22の深さよりも厚い膜厚(例えば2μm程度)の酸化シリコン等からなる絶縁膜をスピン塗布した後、その絶縁膜をエッチバックし、さらに層間絶縁膜11h2 上の低抵抗ポリシリコンからなる導体膜をエッチバックすることにより、溝22の内側(内壁および底部)に低抵抗ポリシリコンからなる導体膜を残す。
【0143】
その後、周辺回路領域の層間絶縁膜11h1 を覆うフォトレジスト膜をマスクに溝22の内部の絶縁膜と溝22の隙間の層間絶縁膜11h2 をウェットエッチングにより除去して情報蓄積用容量素子の蓄積電極23aを形成する。
【0144】
この時、溝22の隙間には窒化シリコン等からなる絶縁膜21bが残っているので、その下層の層間絶縁膜11h1 の上部がエッチングされることはない。また、層間絶縁膜11h1 および絶縁膜21bは蓄積電極23aが倒れてしまうのを防止する機能を有している。この場合、絶縁膜21bおよび層間絶縁膜11h1 の膜厚の分、前記実施の形態1の場合よりも蓄積電極23aの倒壊防止能力を向上させることが可能となっている。
【0145】
また、周辺回路領域の層間絶縁膜11h2 を覆うフォトレジスト膜は、その一端をメモリアレイの最も外側に形成される蓄積電極23aと周辺回路領域との境界部に配置する。このようにすると、そのフォトレジスト膜の端部に合わせずれが生じた場合でも、メモリアレイの最も外側に形成される蓄積電極23aの溝22の内部に絶縁膜が残ったり、周辺回路領域の層間絶縁膜11h2 がエッチングされたりすることはない。
【0146】
次いで、前記実施の形態1と同様にして、上部電極23cと、酸化タンタル等からなる絶縁膜23bと、低抵抗ポリシリコンからなる蓄積電極23aとで構成される例えば筒状の情報蓄積用容量素子Cを形成する。これにより、メモリセル選択用MOS・FETQとこれに直列に接続された情報蓄積用容量素子Cとで構成されるDRAMのメモリセルが完成する。
【0147】
続いて、情報蓄積用容量素子Cを覆うように、層間絶縁膜11h2 上に、例えば膜厚100nm程度の酸化シリコン等からなる層間絶縁膜(第7の絶縁膜)11iを前記実施の形態1と同様に堆積する。
【0148】
その後、層間絶縁膜11i上に、周辺回路領域に接続孔を穿孔するためのフォトレジストパターンを形成した後、これをマスクとして、ここから露出する層間絶縁膜11i, 11h2 および絶縁膜21bをエッチング除去することにより、図15に示すように、プラグ18aの上部が露出するような接続孔17bを穿孔する。
【0149】
この接続孔17bの直径は、例えばゲート加工長(1.5〜3.0倍)μm程度、好ましくは0.4μm程度であり、上記した接続孔17aの直径よりも大きい。また、本実施の形態1では、プラグ18aの上部が情報蓄積用容量素子Cの高さの途中位置にあるので、接続孔17bの深さを前記実施の形態1の場合よりも浅くすることができる。したがって、接続孔17bの穴あけを前記実施の形態1の場合よりも容易にすることが可能となっている。その深さは、特に限定されないが、例えば1.3μm程度である。
【0150】
この接続孔17bの形成に際しては、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を大きくした状態でのエッチング処理を施す。すなわち、まず、酸化シリコン膜の方が速くエッチング除去されるようなエッチング処理を施すことにより、フォトレジストパターンから露出する層間絶縁膜11i, 11h2 部分を除去する。この時、下層の絶縁膜21bは窒化シリコン等からなるのでエッチングストッパとして機能する。続いて、窒化シリコンの方が速くエッチング除去されるようなエッチング処理を施すことにより絶縁膜21部分を除去する。この時、絶縁膜21bの下層の層間絶縁膜11h1 は酸化シリコン等からなるので、この絶縁膜21bの除去の際に大幅に除去されることもない。
【0151】
このように周辺回路領域に接続孔17bを穿孔した後、図16に示すように、前記実施の形態1と同様にして層間絶縁膜11iの上面および接続孔17b内に導体膜25を被着する。
【0152】
続いて、半導体基板1に対して異方性のドライエッチング処理を施すことにより、層間絶縁膜11i上面の導体膜25を除去し、接続孔17b内の導体膜25が残されるようにすることで、図16に示すように、接続孔17b内にプラグ(第2の接続部)25aを形成する。
【0153】
本実施の形態2の場合、接続孔17bの深さが前記実施の形態1の場合よりも浅いので、前記実施の形態1の場合よりも導体膜の埋め込みが容易である。このように本実施の形態2においても、周辺回路領域において、プラグ18a上にプラグ25aが直接接触した状態で積み重ねられ互いに電気的に接続される構造となっている。
【0154】
その後、図18に示すように、前記実施の形態1と同様に、第2層配線26を形成した後、層間絶縁膜11i上に、例えば酸化シリコンからなる層間絶縁膜を堆積した後、その上に、上記第2層配線26と同様にして第3層配線を形成し、さらに、その第3層配線を被覆するように、例えば酸化シリコン膜の単体膜または酸化シリコン膜上に窒化シリコン膜を積み重ねた積層膜からなる表面保護膜を堆積することでDRAMを製造する。
【0155】
このような本実施の形態2においては、前記実施の形態1で得られた効果の他に以下の効果を得ることが可能である。
【0156】
(1).情報蓄積用容量素子Cを形成する際に、蓄積電極23aを層間絶縁膜11h1 および絶縁膜21a, 21bで支えるので、蓄積電極23aの倒壊防止能力を向上させることが可能となる。
【0157】
(2).プラグ18aの最上部の高さを、情報蓄積用容量素子Cの高さの途中位置にすることにより、前記実施の形態1の場合よりも接続孔17bを浅くすることができるので、そのアスペクト比を小さくすることができる。したがって、接続孔17bの穴あけおよび導体膜での埋め込みをさらに容易にすることが可能となる。
【0158】
(実施の形態3)
図19〜図25は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【0159】
本実施の形態3においても、例えば256M・DRAMに本発明の技術的思想を適用した場合について説明する。
【0160】
まず、図1に示した層間絶縁膜11d〜11gに、図19に示すように、プラグ13aの上面が露出するような接続孔19および第1層配線14bの一部が露出するような接続孔17aをフォトリソグラフィ技術およびドライエッチング技術によって穿孔する。
【0161】
すなわち、本実施の形態3においては、メモリセル領域の接続孔19と周辺回路領域の接続孔17aとを同時に穿孔する。これにより、レジスト塗布、露光および現像の一連のフォトリソグラフィ処理を1回分減らすことができるので、製造工程を簡略化することが可能である。また、フォトリソグラフィ工程を減らせるので、異物の付着率を低減でき、DRAMの歩留まりおよび信頼性を向上させることが可能となる。
【0162】
なお、この場合の接続孔19の直径は、特に限定されないが、例えば0.2μm程度、深さは、特に限定されないが、例えば0.8μm程度である。また、この場合の接続孔17aの直径は、特に限定されないが、例えば0.25μm程度、深さは、特に限定されないが、例えば0.7μm程度である。
【0163】
続いて、図20に示すように、層間絶縁膜11g上および接続孔17a, 19内に、例えば窒化チタンからなる導体膜27をCVD法によって被着した後、その導体膜27をエッチバック法またはCMP法等によって削る。
【0164】
この場合、その導体膜27が接続孔17a, 19内のみに残るようにし、層間絶縁膜11gの上面には残らないようにする。これにより、図21に示すように、接続孔19内にプラグ27aを形成するとともに、接続孔17a内にプラグ27bを形成する。
【0165】
すなわち、本実施の形態3においては、メモリセル領域の情報蓄積用容量素子用のプラグ27aを形成する際に周辺回路領域のプラグ27bも同時に形成する。これにより、導体膜の被着およびエッチバック等のような一連の処理を1回分減らすことができるので、DRAMの製造工程数の低減および簡略化が可能となる。
【0166】
ただし、プラグ27a, 27bを形成するための導体膜27は、窒化チタンに限定されるものではなく種々変更可能であり、例えば窒化チタン上にタングステンを被着してなる積層膜でも良い。この場合、窒化チタン膜は、例えばスパッタリングリング法で形成し、タングステン膜は、例えばCVD法で形成しても良く、両方ともCVD法で形成しても良い。
【0167】
その後、層間絶縁膜11gおよびプラグ27a, 27bの上面を被覆するように、例えば窒化シリコン等からなる絶縁膜21をCVD法等によって被着した後、図22に示すように、その上面に、例えば酸化シリコン等からなる層間絶縁膜11hをCVD法等によって被着する。
【0168】
次いで、前記実施の形態1と同様にして、上部電極23cと、酸化タンタル等からなる絶縁膜23bと、蓄積電極23aとで構成される例えば筒状の情報蓄積用容量素子Cを形成する。これにより、メモリセル選択用MOS・FETQとこれに直列に接続された情報蓄積用容量素子Cとで構成されるDRAMのメモリセルが完成する。
【0169】
なお、プラグ27aが窒化チタンの場合は、蓄積電極23aは、例えばポリシリコン膜、タングステン、窒化タングステンで構成すると良い。また、プラグ27aが窒化チタンとタングステンとの積層膜の場合は、蓄積電極23aは、例えばタングステン、窒化タングステンで構成すると良い。
【0170】
続いて、情報蓄積用容量素子Cを覆うように、層間絶縁膜11h上に、例えば膜厚100nm程度の酸化シリコン等からなる層間絶縁膜11iを前記実施の形態1と同様に堆積する。
【0171】
その後、層間絶縁膜11i上に、周辺回路領域に接続孔を穿孔するためのフォトレジストパターン24aを形成した後、これをマスクとして、ここから露出する層間絶縁膜11i, 11hおよび絶縁膜21をエッチング除去することにより、プラグ27bの上部が露出するような接続孔17bを前記実施の形態1と同様に穿孔する。
【0172】
この接続孔17bの直径は、例えばゲート加工長の1.5〜3.0倍程度、好ましくは0.4μm程度であり、上記した接続孔17aの直径よりも大きい。また、その深さは、特に限定されないが、例えば1.8μm程度である。
【0173】
このように周辺回路領域に接続孔17bを穿孔した後、図23に示すように、前記実施の形態1と同様にして層間絶縁膜11iの上面および接続孔17b内に導体膜25を被着し、さらに、半導体基板1に対して異方性のドライエッチング処理を施すことにより、層間絶縁膜11i上面の導体膜25を除去し、接続孔17b内の導体膜25が残されるようにすることで、図24に示すように、接続孔17b内にプラグ25aを形成する。このように本実施の形態3においても、周辺回路領域において、プラグ27b上にプラグ25aが直接接触した状態で積み重ねられ互いに電気的に接続される構造となっている。
【0174】
その後、図25に示すように、前記実施の形態1と同様に、第2層配線26を形成した後、層間絶縁膜11i上に、例えば酸化シリコンからなる層間絶縁膜を堆積した後、その上に、上記第2層配線26と同様にして第3層配線を形成し、さらに、その第3層配線を被覆するように、例えば酸化シリコン膜の単体膜または酸化シリコン膜上に窒化シリコン膜を積み重ねた積層膜からなる表面保護膜を堆積することでDRAMを製造する。
【0175】
このような本実施の形態3においては、前記実施の形態1で得られた効果の他に以下の効果を得ることが可能である。
【0176】
(1).周辺回路領域における接続孔17aをメモリセル領域における接続孔19の穿孔工程と同時に穿孔し、また、接続孔19, 17aを同時に埋め込みその各々にプラグ27a, 27bを同時に形成することにより、DRAMの製造工程数を大幅に低減することができ、DRAMの製造工程を簡略化することが可能となる。
【0177】
(2).周辺回路領域における接続孔17aをメモリセル領域における接続孔19の穿孔工程と同時に穿孔し、また、接続孔19, 17aを同時に埋め込みその各々にプラグ27a, 27bを同時に形成することにより、DRAMの製造工程中に発生する異物の発生率を低減できるので、DRAMの歩留まりおよび信頼性を向上させることが可能となる。
【0178】
(実施の形態4)
図26〜図28は本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【0179】
本実施の形態4においても、例えば256M・DRAMに本発明の技術的思想を適用した場合について説明する。本実施の形態4においては、前記実施の形態1の図1〜図4で説明した工程を同様に経て図26に示すようにプラグ18aを形成した後、層間絶縁膜11g上に、例えば厚さ100nm程度の窒化シリコン膜からなる絶縁膜21を前記実施の形態1等と同様に形成する。図4と異なるのは、メモリセルの接続孔19が絶縁膜21を被着した後に形成したことである。そして、接続孔19内に、前記実施の形態1等と同様にプラグ20を形成する。この接続孔19の直径は、特に限定されないが、例えばゲート加工長〜ゲート加工長×1.5倍μm程度、好ましくは0.25μm程度である。このプラグ18a、19の形成順序は逆でも良い。
【0180】
その後、図27に示すように、層間絶縁膜11gおよびプラグ27a, 27bの上面を被覆するように、例えば酸化シリコン等からなる層間絶縁膜11hをCVD法等によって被着した後、前記実施の形態1と同様にして、上部電極23cと、酸化タンタル等からなる絶縁膜23bと、蓄積電極23aとで構成される例えば筒状の情報蓄積用容量素子Cを形成する。これにより、メモリセル選択用MOS・FETQとこれに直列に接続された情報蓄積用容量素子Cとで構成されるDRAMのメモリセルが完成する。
【0181】
その後、前記実施の形態1等と同様にして、層間絶縁膜11h上に、層間絶縁膜11i、周辺回路領域に接続孔を穿孔するためのフォトレジストパターン24aを下層から順に形成した後、これをマスクとして、ここから露出する層間絶縁膜11i, 11hおよび絶縁膜21をエッチング除去することにより、プラグ18aの上部が露出するような接続孔17bを前記実施の形態1と同様に穿孔する。
【0182】
その後、前記実施の形態1と同様にして接続孔17b内に導体膜を埋め込み、図28に示すようにプラグ25aを形成する。これ以降は前記実施の形態1と同じなので説明を省略する。
【0183】
このような本実施の形態4においては、前記実施の形態1と同じ効果を得ることが可能となる。
【0184】
(実施の形態5)
図29および図32は本発明の他の実施の形態である半導体集積回路装置の要部平面図、図30および図31は図29の半導体集積回路装置の一部を破断した要部斜視図である。
【0185】
本実施の形態5においては、図29、図30および図31に示すように、上段の接続孔17bの直径が、下段の2つの接続孔17aを包含する程度に個々の接続孔17aの直径よりも大きく、かつ、上段の接続孔17b内の1つのプラグ25aが、下段に並列に配置された2つの接続孔17a内のプラグ18aと直接接触された状態で電気的に接続される構造となっている。すなわち、次の通りである。
【0186】
下段の接続孔17aおよび上段の接続孔17bは、平面的には、第1層配線14と第2層配線26との交差領域に配置されている。このうち、下段の2個の接続孔17aは、例えば平面円形状に形成され、第1層配線14の長手方向に沿って並列に配置されている。なお、接続孔17a内のプラグ18aは第1層配線14と直接接触された状態で電気的に接続されている。ただし、接続孔17aを第1層配線14の幅方向に沿って2個並列に配置しても良い。すなわち、微細な2個の接続孔17aを流れる電流の方向に対して垂直な方向に沿って配置する。これにより、微細な接続孔17aに流れる電流を分散できるので、接続孔17a, 17b内でのエレクトロマイグレーション耐性を向上させることが可能となる。また、接続孔17aの数は2個に限定されるものではない。
【0187】
一方、上段の接続孔17bは、例えば下段の接続孔17aと同じく平面円形状に形成されているが、その直径が、下段の接続孔17aの直径よりも大きく、しかも、2個の接続孔17aを含む大きさで形成されている。
【0188】
上段の接続孔17b内のプラグ25aは、その下部が下段の2個の接続孔17a内のプラグ18aと直接接触された状態で電気的に接続され、かつ、その上部が第2層配線26と電気的に接続されている。このように、本実施の形態5では、1個のプラグ25aに2個のプラグ18aを電気的に接続することにより、プラグ18a, 25aにおける抵抗を下げることが可能となっている。ただし、接続孔17bの平面形状は円形状に限定されるものではなく種々変更可能であり、例えば図32に示すように、楕円形状でも良い。この場合も上段の接続孔17bを示す領域内に下段の2個の接続孔17aを示す領域が含まれている。
【0189】
このような本実施の形態5によれば、前記実施の形態1で得られた効果の他に、以下の効果を得ることが可能となる。
【0190】
(1).第1層配線14と第2層配線26とを電気的に接続する接続孔17a, 17bにおいて、接続孔17aを複数にして並列配置したことにより、プラグ25aと第1層配線14bとの間の抵抗を下げることができるので、全体的な配線抵抗を低下させることが可能となる。
【0191】
(2).接続孔17bの平面的な大きさを2つの接続孔17aを平面的に包含できる大きさとしたことにより、接続孔17bの穴あけおよび導体膜での埋め込みを容易にすることが可能となる。
【0192】
(実施の形態6)
図33〜図36は本発明のさらに他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【0193】
本実施の形態6は、本発明を、例えばDRAMの製造方法に適用したもので、図33はその製造工程中における要部断面図を示している。図中、前記実施の形態1等と同符号のものは前記実施の形態1等で説明したものと同様に同材料で形成されている。なお、層間絶縁膜11e〜11gの総厚は、例えば0.4μm程度、絶縁膜21の厚さは、例えば0.1μm程度、層間絶縁膜11hの厚さは、例えば1.3μm程度、層間絶縁膜11iの厚さは、例えば0.6μm程度(したがって層間絶縁膜11h、11iの総厚は、例えば1.9μm程度)である。絶縁膜21は、前記実施の形態1と同様に情報蓄積用容量素子Cの蓄積電極23aを形成時の溝を掘る際のエッチングストッパとして用いられている。
【0194】
まず、本実施の形態6においては、層間絶縁膜11iを前記実施の形態1等と同様に形成した後、その上にフォトレジスト膜24bを形成する。このフォトレジスト膜24bは、第1層配線と第2層配線とを接続する配線層間用の接続孔および情報蓄積用容量素子Cのプレート電極23cを引き出すための電極引き出し用の接続孔を穿孔するためのマスクパターンであり、プレート電極23cおよび第1層配線14の平面一部が露出される平面円形状の開口部が形成されている。
【0195】
続いて、フォトレジスト膜24bをエッチングマスクとして、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を相対的に大きくした状態で酸化シリコン膜の方が窒化シリコン膜よりもエッチング除去され易い条件でエッチング処理を施すことにより、そのフォトレジスト膜24bから露出する層間絶縁膜11i、11hを除去し、DRAMの周辺回路領域に接続孔(第1の孔、第2の孔)17c1、17d1を穿孔する。
【0196】
接続孔17c1 は、配線層間を接続する孔であって、その底面から絶縁膜(第2の絶縁膜)21が露出されている。接続孔17c1 においては絶縁膜21がエッチングストッパとして機能している。このエッチング処理では、例えば窒化シリコン膜に対する選択比が15の条件で、酸化シリコン膜換算で3.0μm相当のエッチング処理を施したが、窒化シリコン膜からなる絶縁膜21の残膜量は最も薄い部分でも厚さ0.02μm程度が確保された。
【0197】
一方、接続孔17d1 は、プレート電極(第2の電極)23cを引き出すための孔であって、層間絶縁膜11iおよびプレート電極23cを貫通してその下層の層間絶縁膜11hの途中深さ位置まで掘られている。接続孔17c1 ,17d1 を同処理工程で穿孔しているのにもかかわらず、一方の接続孔17d1 が絶縁膜21まで達し得ないのは、底部から絶縁膜21が露出する接続孔17c1 ではその途中深さ位置にプレート電極23cが介在されず障害がないのに対して、層間絶縁膜11hの途中深さ位置で終端している接続孔17d1 ではその途中深さ位置に上部電極23cが介在され、その一部をエッチング除去するようになる分、エッチング速度が遅れるからである。
【0198】
その後、フォトレジスト膜24bをエッチングマスクとして、接続孔17c1から露出する絶縁膜21を層間絶縁膜11g、11h、11iに対して選択的にエッチング除去することにより、図34に示すように、接続孔17c1の底部から半導体基板1側に延びる接続孔(第1の孔)17c2を形成する。すなわち、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を相対的に大きくした状態で窒化シリコン膜の方が酸化シリコン膜よりもエッチング除去され易い条件でエッチング処理を施す。
【0199】
次いで、フォトレジスト膜24bをエッチングマスクとして、酸化シリコン膜と窒化シリコン膜とのエッチング選択比を相対的に大きくした状態で酸化シリコン膜の方が窒化シリコン膜よりもエッチング除去され易い条件でエッチング処理を施すことにより、接続孔17c1 (17c2), 17d1 の底部から露出する層間絶縁膜11e〜11g、11hをエッチング除去し、図35に示すように、接続孔17c、17dを穿孔する。
【0200】
この接続孔17cの底面からは第1層配線14の一部が露出されている。この図35では、説明上、その接続孔17cと第1層配線14との相対的な平面位置が若干ずれてしまった場合を示している。本実施の形態では、このエッチング処理に際して、層間絶縁膜11e〜11gの総厚0.4μmに対して50%のオーバーエッチング処理(0.2μm相当)を施した結果、その接続孔17cの目外れ領域において、接続孔17cの底部が第1層配線14の下層の層間絶縁膜11b〜11dの途中深さ位置まで掘られてしまっている。しかし、目外れ領域における接続孔17Cの底部と半導体基板1との間には、少なくとも0.4μmの絶縁膜の残膜量が確保されており、両者が電気的に接続される恐れはない。すなわち、上記オーバーエッチング量を大きくできるので、微細でアスペクト比の高い接続孔17cであっても、その内部での導通不良や抵抗の増大・変動の発生を抑制できる。したがって、DRAMの歩留まりおよび信頼性を向上させることが可能となる。
【0201】
一方、接続孔17dの底面からは絶縁膜21が露出されている。このエッチング処理では酸化シリコン膜の方がエッチング除去され易い条件としているので、接続孔17dが窒化シリコン膜からなる絶縁膜21を貫通して第1層配線14に達することはない。通常、プレート電極23cを引き出すための接続孔の直下には、その接続孔がその穿孔時に第1層配線14の配線層深さまで達する恐れがあるので、第1層配線14を設けないが、本実施の形態ではそのような恐れがないので、プレート電極23cを引き出すための接続孔17dの直下にも第1層配線14を配置することが可能となる。したがって、半導体チップのサイズ縮小や第1層配線14の高密度配置を推進することが可能となる。
【0202】
続いて、前記実施の形態1等と同様に、例えば窒化チタン膜からなる導体膜およびタングステン等からなる導体膜を下層から順に被着した後、これをエッチバックすることにより、プラグ25b,25cを形成する。この場合も、第1層配線14がタングステンからなるので、プラグ形成用のタングステン膜の成膜処理に際して、第1層配線14がエッチングされたり、高抵抗な層が形成されたりすることもない。プラグ25bは第1層配線14と直接接触された状態で電気的に接続されている。プラグ25cは接続孔17dの内側面から露出するプレート電極23cの一部を通じてプレート電極23cと電気的に接続されている。
【0203】
その後、前記実施の形態1等と同様に、第2層配線26を形成した後、層間絶縁膜11i上に、例えば酸化シリコン膜からなる層間絶縁膜11jをCVD法によって成膜し第2層配線26を被覆する。その後、層間絶縁膜11jに接続孔28を穿孔した後、その内部にプラグ29をプラグ25c,25dと同様に形成し、さらに、層間絶縁膜11j上に、第3層配線30を第2層配線26と同様に形成する。このようにしてDRAMを製造する。
【0204】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0205】
例えば前記実施の形態1〜6においては、情報蓄積用容量素子の形状を筒形の場合について説明したが、これに限定されるものではなく種々適用可能であり、例えばフィン形の情報蓄積用容量素子にも適用できる。
【0206】
また、前記実施の形態1〜6においては、情報蓄積用容量素子を形成する場合に、層間絶縁膜に溝を形成した後、その溝内に蓄積電極を形成する方法について説明したが、これに限定されるものではなく種々変更可能であり、例えば次のようにしても良い。
【0207】
まず、蓄積電極形成用の導体膜を層間絶縁膜上に堆積した後、その上に絶縁膜を堆積する。続いて、その絶縁膜および導体膜をパターニングすることにより蓄積電極の底部を形成するとともに、その上に絶縁膜のパターンを形成する。その後、その絶縁膜および蓄積電極の底部の表面を覆うように蓄積電極形成用の導体膜を被着した後、それをエッチバックすることで上記絶縁膜の側壁のみに導体膜を残し、蓄積電極の側壁部を形成する。その後、蓄積電極の底部および側壁部に囲まれた絶縁膜を除去することで蓄積電極を形成する。
【0208】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるDRAM技術に適用した場合について説明したが、それに限定されるものではなく、例えばSRAM(Static Random Access Memory )やフラッシュメモリ(EEPROM;Electrically Erasable Programmable ROM)等のような他のメモリ回路チップ、マイクロプロセッサ等のような論理回路チップまたは同一半導体チップに論理回路とメモリ回路とを有する論理付きメモリ回路チップ等、他の半導体集積回路装置に適用できる。
【0209】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0210】
(1).本発明によれば、DRAMの周辺回路領域において第1層配線と第2層配線とを電気的に接続する接続孔を第1の接続孔および第2の接続孔の2段に分け、それぞれの接続孔内に第1の埋込導体膜および第2の埋込導体膜を埋め込み形成することにより、その第1の接続孔および第2の接続孔の穴あけおよび導体膜での埋め込みを容易にすることが可能となる。
【0211】
(2).上記(1) により、第1の接続孔および第2の接続孔での導通不良を低減することができるので、DRAMの歩留まりおよび信頼性を向上させることが可能となる。
【0212】
(3).上記(1) により、スタック形の情報蓄積用容量素子の高さの設定に際して、周辺回路領域に穿孔する接続孔から受ける制約を緩和することができるので、当該情報蓄積用容量素子を高くすることができる。したがって、情報蓄積用容量素の占有面積を増大させることなく、また、高度で複雑なプロセス技術を新たに導入することなく、情報蓄積に寄与する容量を増大させることが可能となる。
【0213】
(4).上記(3) により、メモリセル領域の面積を増大させることなく、DRAMのリフレッシュ特性および読み出し/書き込み動作の信頼性を向上させることが可能となる。
【0214】
(5).本発明によれば、第2の接続孔の直径を第1の接続孔の直径よりも大径としたことにより、第2の接続孔を形成するためのフォトリソグラフィ工程での位置合わせ精度を緩和することができる。また、第2の接続孔を形成するためのエッチング工程での穴あけ処理を容易にすることができる。さらに、第2の接続孔内への導体膜の埋め込みを容易に、かつ、良好にすることが可能となる。
【0215】
(6).本発明によれば、DRAMの周辺回路領域における第1の接続孔をメモリセル領域における情報蓄積用容量素子に用いる接続孔の穿孔工程と同時に穿孔し、また、その各々の接続孔を同時に埋め込みその各々に埋込導体膜を同時に形成することにより、DRAMの製造工程数を大幅に低減することができ、DRAMの製造工程を簡略化することが可能となる。
【0216】
(7).本発明によれば、DRAMの周辺回路領域における第1の接続孔をメモリセル領域における情報蓄積用容量素子に用いる接続孔の穿孔工程と同時に穿孔し、また、その各々の接続孔を同時に埋め込みその各々に埋込導体膜を同時に形成することにより、DRAMの製造工程中に発生する異物の発生率を低減できるので、DRAMの歩留まりおよび信頼性を向上させることが可能となる。
【0217】
(8).本発明によれば、第2の接続孔の直径を、第1の接続孔を複数包含できるように第1の接続孔の直径よりも大きくし、かつ、第2の接続孔内の1個の第2の埋込導体膜と、複数の第1の接続孔内における各々の第1の埋込導体膜とを電気的に接続することにより、第2の埋込導体膜と下層の接続部との間の抵抗を下げることができるので、全体的な配線抵抗を低下させることが可能となる。
【0218】
(9).本発明によれば、第2の接続孔の直径を、第1の接続孔を複数包含できるように第1の接続孔の直径よりも大きくし、かつ、第2の接続孔内の1個の第2の埋込導体膜と、複数の第1の接続孔内における各々の第1の埋込導体膜とを電気的に接続することにより、第2の接続孔の穴あけおよび導体膜での埋め込みを容易にすることが可能となる。
【0219】
(10). 本発明によれば、DRAMにおける情報蓄積用容量素子を挟む第1の配線と第2の配線とを電気的に接続する接続孔を穿孔する際に、オーバーエッチング処理を施した場合に、その接続孔の目外れ領域において接続孔の底部と半導体基板との間に所定量の絶縁膜を確保することができる。すなわち、そのオーバーエッチング量を大きくできるので、微細でアスペクト比の高い接続孔であっても良好に穴あけすることができ、その内部での導通不良や抵抗の増大・変動の発生を抑制できる。したがって、半導体集積回路装置の歩留まりおよび信頼性を向上させることが可能となる。
【0220】
(11). 本発明によれば、情報蓄積用容量素子の第2の電極と第1の配線との間に第2の絶縁膜を設けることにより、第2の電極を引き出すための接続孔を形成する際に、第2の絶縁膜をエッチングストッパとして機能させることができる。このため、その接続孔の底部が下層の第1の配線まで達する恐れが生じないので、その接続孔の直下にも第1の配線を配置することが可能となる。したがって、半導体チップのサイズ縮小や第1の配線の高密度配置を推進することが可能となる。
【図面の簡単な説明】
【図1】本発明の一実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図2】図1に続く半導体集積回路装置の製造工程中における要部断面図である。
【図3】図1に続く半導体集積回路装置の製造工程中における要部断面図である。
【図4】図1に続く半導体集積回路装置の製造工程中における要部断面図である。
【図5】図1に続く半導体集積回路装置の製造工程中における要部断面図である。
【図6】図1に続く半導体集積回路装置の製造工程中における要部断面図である。
【図7】図1に続く半導体集積回路装置の製造工程中における要部断面図である。
【図8】図1に続く半導体集積回路装置の製造工程中における要部断面図である。
【図9】図8の半導体集積回路装置の接続孔を示す要部平面図である。
【図10】図8の半導体集積回路装置の接続孔を示す要部平面図である。
【図11】本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図12】図11に続く半導体集積回路装置の製造工程中における要部断面図である。
【図13】図12に続く半導体集積回路装置の製造工程中における要部断面図である。
【図14】図13に続く半導体集積回路装置の製造工程中における要部断面図である。
【図15】図14に続く半導体集積回路装置の製造工程中における要部断面図である。
【図16】図15に続く半導体集積回路装置の製造工程中における要部断面図である。
【図17】図16に続く半導体集積回路装置の製造工程中における要部断面図である。
【図18】図17に続く半導体集積回路装置の製造工程中における要部断面図である。
【図19】本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図20】図19に続く半導体集積回路装置の製造工程中における要部断面図である。
【図21】図20に続く半導体集積回路装置の製造工程中における要部断面図である。
【図22】図21に続く半導体集積回路装置の製造工程中における要部断面図である。
【図23】図22に続く半導体集積回路装置の製造工程中における要部断面図である。
【図24】図23に続く半導体集積回路装置の製造工程中における要部断面図である。
【図25】図24に続く半導体集積回路装置の製造工程中における要部断面図である。
【図26】本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図27】図26に続く半導体集積回路装置の製造工程中における要部断面図である。
【図28】図27に続く半導体集積回路装置の製造工程中における要部断面図である。
【図29】本発明の他の実施の形態である半導体集積回路装置の要部平面図である。
【図30】図29の半導体集積回路装置の一部を破断した要部斜視図である。
【図31】図29の半導体集積回路装置の一部を破断した要部斜視図である。
【図32】本発明の他の実施の形態である半導体集積回路装置の要部平面図である。
【図33】本発明の他の実施の形態である半導体集積回路装置の製造工程中における要部断面図である。
【図34】図33に続く半導体集積回路装置の製造工程中における要部断面図である。
【図35】図34に続く半導体集積回路装置の製造工程中における要部断面図である。
【図36】図35に続く半導体集積回路装置の製造工程中における要部断面図である。
【符号の説明】
1 半導体基板
2nw 深いnウエル
3pwm pウエル
3pwp pウエル
4 素子分離領域
4a 分離溝
4b1,4b2 分離用の絶縁膜
5a, 5b 半導体領域
5i ゲート絶縁膜
5g ゲート電極
6 キャップ絶縁膜
7 絶縁膜
8a, 8b 半導体領域
8a1,8b1 低濃度領域
8a2,8b2 高濃度領域
8c シリサイド層
8i ゲート絶縁膜
8g ゲート電極
9 サイドウォール
10a, 10b 半導体領域
10a1,10b1 低濃度領域
10a2,10b2 高濃度領域
10c シリサイド層
10i ゲート絶縁膜
10g ゲート電極
11a〜11d 層間絶縁膜
11e〜11g 層間絶縁膜(第1の絶縁膜)
11h 層間絶縁膜(第3の絶縁膜)
11h1 層間絶縁膜(第2の絶縁膜)
11h2 層間絶縁膜
11i 層間絶縁膜(第3の絶縁膜)
12a, 12b 接続孔
13a, 13b プラグ
14, 14a〜14c 第1層配線
15 接続孔
16 接続孔
17a 接続孔(第1の接続孔)
17b 接続孔(第2の接続孔)
18 導体膜
18a プラグ(第1の接続部)
19 接続孔
20 プラグ(容量素子用導体膜)
21 絶縁膜(第2の絶縁膜)
21a 絶縁膜(第2の絶縁膜)
21b 絶縁膜(第5の絶縁膜)
22 溝
23a 蓄積電極(第1の電極)
23b 容量絶縁膜
23c プレート電極(第2の電極)
24a, 24b フォトレジストパターン
25 導体膜
25a プラグ(第2の接続部)
26 第2層配線
27 導体膜
27a プラグ(容量素子用導体膜)
27b プラグ
28 接続孔
29 プラグ
30 第3層配線
Q メモリセル選択用MOS・FET
C 情報蓄積用容量素子
Qn MOS・FET
Qp MOS・FET
BL ビット線
WL ワード線
Claims (6)
- メモリセル選択トランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるメモリセルを半導体基板に複数設けている半導体集積回路装置の製造方法であって、
(a)前記半導体基板上にビット線および第1の配線を同一配線層に形成する工程と、
(b)前記半導体基板上にビット線および第1の配線を被覆する第1の絶縁膜を形成する工程と、
(c)前記第1の絶縁膜上に、前記第1の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第2の絶縁膜を形成する工程と、
(d)前記第2の絶縁膜上に、その第2の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第3の絶縁膜を形成した後、前記メモリセルの形成領域において、前記ビット線よりも上層に前記第3の絶縁膜および前記第2の絶縁膜に溝を形成して前記溝内に情報蓄積用容量素子を形成する工程と、
(e)前記メモリセルの形成領域以外の領域において、前記情報蓄積用容量素子の上方の配線層と前記第1の配線との間に設けられた前記第1の絶縁膜、第2の絶縁膜および第3の絶縁膜に前記第1の配線が露出する配線層間の接続孔を穿孔する工程と、
(f)前記配線層間の接続孔内に導体膜を埋め込み、前記第1の配線に直接接触された状態で電気的に接続された配線層間の接続部を形成する工程とを有し、
前記配線層間の接続孔の形成工程は、
前記第3の絶縁膜上に接続孔形成用のマスクパターンを形成する工程と、
前記マスクパターンをエッチングマスクとして、前記第2の絶縁膜と第3の絶縁膜とのエッチング選択比を相対的に大きくした状態で第3の絶縁膜の方が第2の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行うことにより、前記マスクパターンから露出する第3の絶縁膜に第2の絶縁膜の一部が露出する第1の孔を穿孔する第1のエッチング処理工程と、
前記第1のエッチング処理工程後、前記マスクパターンをエッチングマスクとして、前記第2の絶縁膜と第3の絶縁膜とのエッチング選択比を相対的に大きくした状態で第2の絶縁膜の方が第3の絶縁膜よりもエッチング除去され易い条件でエッチング処理することにより、前記第1の孔の底部から露出する第2の絶縁膜を除去し第2の絶縁膜に第1の絶縁膜の一部が露出されるように前記第1の孔をさらに深く穿孔する第2のエッチング処理工程と、
前記第2のエッチング処理工程後、前記第2の絶縁膜と第1の絶縁膜とのエッチング選択比を相対的に大きくした状態で第1の絶縁膜の方が第2の絶縁膜よりもエッチング除去され易い条件でエッチング処理し、前記第1の孔の底部から露出する第1の絶縁膜を除去することにより、前記第1の配線が露出する配線層間の接続孔を穿孔する第3のエッチング処理工程とを有することを特徴とする半導体集積回路装置の製造方法。 - 請求項1記載の半導体集積回路装置の製造方法において、
前記(d)工程は、前記情報蓄積用容量素子を構成する第1の電極を形成する工程と、その第1の電極の表面に容量絶縁膜を形成する工程と、その容量絶縁膜を覆う第2の電極を形成する工程とを有し、
前記(e)工程は、前記第3の絶縁膜に、前記第2の電極を貫通する第2の電極引き出し用の接続孔を穿孔する工程を有し、
前記配線層間の接続孔および第2の電極引き出し用の接続孔の形成工程は、
前記第3の絶縁膜上に接続孔形成用のマスクパターンを形成する工程と、
前記マスクパターンをエッチングマスクとして、前記第2の絶縁膜と第3の絶縁膜とのエッチング選択比を相対的に大きくした状態で第3の絶縁膜の方が第2の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行うことにより、前記マスクパターンから露出する第3の絶縁膜に、前記配線層間の接続孔を形成する孔であって前記第2の絶縁膜の一部が露出する第1の孔と、前記第2の電極引き出し用の接続孔を形成するための孔であって前記第2の電極を貫通し、かつ、底部が第3の絶縁膜の途中位置まで延びる第2の孔とを穿孔する第1のエッチング処理工程と、
前記第1のエッチング処理工程後、前記マスクパターンをエッチングマスクとして、前記第2の絶縁膜と第3の絶縁膜とのエッチング選択比を相対的に大きくした状態で第2の絶縁膜の方が第3の絶縁膜よりもエッチング除去され易い条件でエッチング処理することにより、前記配線層間の接続孔用の第1の孔の底部から露出する第2の絶縁膜を除去し第1の絶縁膜の一部が露出される前記配線層間の接続孔用の第1の孔を深く穿孔する第2のエッチング処理工程と、
前記第2のエッチング処理工程後、前記第2の絶縁膜と第1の絶縁膜とのエッチング選択比を相対的に大きくした状態で第1の絶縁膜の方が第2の絶縁膜よりもエッチング除去され易い条件でエッチング処理することにより、前記配線層間の接続孔用の第1の孔の底部から第1の配線が露出する配線層間の接続孔を深く穿孔する第3のエッチング処理工程とを有し、
前記(f)工程は、前記配線層間の接続孔および第2の電極引き出し用の接続孔内に導体膜を埋め込み、それぞれ前記第1の配線に直接接触された状態で電気的に接続された配線層間の接続部および第2の電極に電気的に接続された第2の電極引き出し用の接続部を形成する工程とを有することを特徴とする半導体集積回路装置の製造方法。 - 請求項2記載の半導体集積回路装置の製造方法において、前記第1の配線がタングステンまたはタングステンシリサイドで構成され、前記配線層間の接続部および第2の電極引き出し用の接続部の導体膜が第1の金属膜とその上にCVD法で形成されたタングステンからなる第2の金属膜とで構成されることを特徴とする半導体集積回路装置の製造方法。
- メモリセル選択トランジスタと、これに直列に接続された情報蓄積用容量素子とで構成されるメモリセルを半導体基板に複数設けている半導体集積回路装置の製造方法であって、(a)前記半導体基板上にビット線および第1の配線を同一配線層に形成する工程と、(b)前記半導体基板上にビット線および第1の配線を被覆する第1の絶縁膜を形成する工程と、(c)前記第1の絶縁膜上に、前記第1の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第2の絶縁膜を形成する工程と、(d)前記第2の絶縁膜上に、その第2の絶縁膜に対してエッチング選択比を相対的に大きくとれる材料からなる第3の絶縁膜を形成した後、前記メモリセルの形成領域において、前記ビット線よりも上層に前記第3の絶縁膜および前記第2の絶縁膜に溝を形成して前記溝内に情報蓄積用容量素子の第1の電極、誘電体膜、一部が前記第1の配線領域に延在する第2の電極を形成する工程と、(e)前記メモリセルの形成領域以外の領域において、前記情報蓄積用容量素子の上方の配線層と前記第1の配線との間に設けられた前記第1の絶縁膜、第2の絶縁膜および第3の絶縁膜に前記第1の配線が露出する配線層間の接続孔と前記第2の電極を貫通する第2の電極引き出し用の接続孔を穿孔する工程と、(f)前記配線層間の接続孔および第2の電極引き出し用の接続孔内に導体膜を埋め込み、それぞれ前記第1の配線に直接接触された状態で電気的に接続された配線層間の接続部および第2の電極に電気的に接続された第2の電極引き出し用の接続部を形成する工程とを有し、
前記配線層間の接続孔および第2の電極引き出し用の接続孔の形成工程(e)は、
前記第3の絶縁膜上に接続孔形成用のマスクパターンを形成する工程と、
前記マスクパターンをエッチングマスクとして、前記第2の絶縁膜と第3の絶縁膜とのエッチング選択比を相対的に大きくした状態で第3の絶縁膜の方が第2の絶縁膜よりもエッチング除去され易い条件でエッチング処理を行うことにより、前記マスクパターンから露出する第3の絶縁膜に、前記配線層間の接続孔を形成する孔であって前記第2の絶縁膜の一部が露出する第1の孔と、前記第2の電極引き出し用の接続孔を形成するための孔であって前記第2の電極を貫通し、かつ、底部が第3の絶縁膜の途中位置まで延びる第2の孔とを穿孔する第1のエッチング処理工程と、
前記第1のエッチング処理工程後、前記マスクパターンをエッチングマスクとして、前記第2の絶縁膜と第3の絶縁膜とのエッチング選択比を相対的に大きくした状態で第2の絶縁膜の方が第3の絶縁膜よりもエッチング除去され易い条件でエッチング処理することにより、前記配線層間の接続孔用の第1の孔の底部から露出する第2の絶縁膜を除去し第1の絶縁膜の一部が露出される前記配線層間の接続孔用の第1の孔を深く穿孔する第2のエッチング処理工程と、
前記第2のエッチング処理工程後、前記第2の絶縁膜と第1の絶縁膜とのエッチング選択比を相対的に大きくした状態で第1の絶縁膜の方が第2の絶縁膜よりもエッチング除去され易い条件でエッチング処理することにより、前記配線層間の接続孔用の第1の孔の底部から第1の配線が露出する配線層間の接続孔を深く穿孔する第3のエッチング処理工程とを有することを特徴とする半導体集積回路装置の製造方法。 - 請求項4記載の半導体集積回路装置の製造方法において、前記第2の絶縁膜はシリコン窒化膜で、前記第1の絶縁膜および第3の絶縁膜はシリコン酸化膜であることを特徴とする半導体集積回路装置の製造方法。
- 請求項4記載の半導体集積回路装置の製造方法において、前記第1の配線がタングステンまたはタングステンシリサイドで構成され、前記配線層間の接続部および第2の電極引き出し用の接続部の導体膜が第1の金属膜とその上にCVD法で形成されたタングステンからなる第2の金属膜とで構成されることを特徴とする半導体集積回路装置の製造方法。
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