JP2005252289A - 半導体集積回路装置の製造方法および半導体集積回路装置 - Google Patents
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Abstract
【課題】 ビット線等配線の線幅をフォトリソグラフィの加工限界を越えて縮小された寸法で加工する。
【解決手段】 ビット線ＢＬ上に情報蓄積用容量素子Ｃを有するＤＲＡＭにおいて、ＤＲＡＭのワード線ＷＬとして機能するゲート電極上に形成された配線形成用の絶縁膜１７に配線溝１８を形成し、配線溝１８の側壁にサイドウォールスペーサ１９を形成する。サイドウォールスペーサ１９でその間隔が狭められた配線溝１８内に、たとえばタングステン膜からなるビット線ＢＬおよび第１層配線を配線溝１８に埋め込んで形成する。ビット線ＢＬは接続プラグ２１を介して半導体基板１に接続され、ビット線ＢＬと接続プラグ２１とは配線溝１８の底部で接続される。
【選択図】 図５
【解決手段】 ビット線ＢＬ上に情報蓄積用容量素子Ｃを有するＤＲＡＭにおいて、ＤＲＡＭのワード線ＷＬとして機能するゲート電極上に形成された配線形成用の絶縁膜１７に配線溝１８を形成し、配線溝１８の側壁にサイドウォールスペーサ１９を形成する。サイドウォールスペーサ１９でその間隔が狭められた配線溝１８内に、たとえばタングステン膜からなるビット線ＢＬおよび第１層配線を配線溝１８に埋め込んで形成する。ビット線ＢＬは接続プラグ２１を介して半導体基板１に接続され、ビット線ＢＬと接続プラグ２１とは配線溝１８の底部で接続される。
【選択図】 図５
Description
本発明は、半導体集積回路装置およびその製造技術に関し、特に、高集積化に適した記憶保持動作が必要な随時書き込み読み出しメモリ（ＤＲＡＭ：Dynamic Random Access Memory）に適用して有効な技術に関するものである。
一般にＤＲＡＭの基本構造としてトレンチ型とスタックド型が知られている。トレンチ型は、情報蓄積用容量素子（キャパシタ）を基板に掘ったトレンチの内部に形成するものであり、スタックド型は、情報蓄積用容量素子を基板表面の転送用トランジスタ（メモリセル選択用ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor））の上部に形成するものである。スタックド型は、さらに情報蓄積用容量素子をビット線の下部に配置するＣＵＢ（Capacitor Under Bit-line）型および上部に配置するＣＯＢ（Capacitor Over Bit-line）型に分類される。量産が開始された６４Ｍビット以降の製品では、セル面積の縮小性に優れたスタックド型でＣＯＢ型が主流となりつつある。
ＣＯＢ型のメモリセルを有するＤＲＡＭの構造を例示すれば、以下の通りである。
すなわち、ＣＯＢ型のメモリセルを有するＤＲＡＭのメモリセルは、半導体基板の主面上にマトリクス状に配置された複数のワード線と複数のビット線との交点に配置され、１個のメモリセル選択用ＭＩＳＦＥＴとこれに直列に接続された１個の情報蓄積用容量素子とで構成されている。メモリセル選択用ＭＩＳＦＥＴは、周囲を素子分離領域で囲まれた活性領域に形成され、主としてゲート酸化膜、ワード線と一体に構成されたゲート電極およびソース、ドレインを構成する一対の半導体領域で構成されている。ビット線は、メモリセル選択用ＭＩＳＦＥＴの上部に配置され、その延在方向に隣接する２個のメモリセル選択用ＭＩＳＦＥＴによって共有されるソース、ドレインの一方と電気的に接続されている。情報蓄積用容量素子は、同じくメモリセル選択用ＭＩＳＦＥＴの上部に配置され、上記ソース、ドレインの他方と電気的に接続されている。メモリセルの微細化に伴う情報蓄積用容量素子の蓄積電荷量（Ｃs)の減少を補うために、ビット線の上部に配置した情報蓄積用容量素子の下部電極（蓄積電極）を円筒状に加工することによってその表面積を増やし、その上部に容量絶縁膜と上部電極（プレート電極）とを形成している。
上記メモリセルの構造は、たとえば、特開平７−７０８４号公報、特願昭６２−１９８０４３号公報、特願昭６３−１０６３５号公報または特開平８−１６７７０２号公報等に記載されている。
特開平７−７０８４号公報
特開昭６２−１９８０４３号公報
特開昭６３−１０６３５号公報
特開平８−１６７７０２号公報
従来においてＤＲＡＭのメモリセルのセル面積を最小とする設計を行えば、情報蓄積用容量素子の下部電極を活性領域あるいは活性領域上の接続プラグに接続する接続孔（以下容量電極接続孔という）パターンとビット線パターンとを最小加工寸法で形成する必要がある。ところが、これらパターンを最小加工寸法で形成するには、加工上の大きな課題がある。以下図面を用いて説明する。図７２は、容量電極接続孔の加工上の課題を説明するための断面図であり、ビット線の延在方向に垂直な方向でのメモリセル部の断面を示している。
つまり、図７２（ａ）に示すように、ＤＲＡＭのメモリセルが、半導体基板２０１の主面の分離領域２０２で囲まれた活性領域２０３と、活性領域２０３に形成され、メモリセル選択用ＭＩＳＦＥＴのソース・ドレインとなる半導体領域２０４と、半導体領域２０４上に形成された接続プラグ２０５と、活性領域２０３上に形成され、上部電極２０６、容量絶縁膜２０７および下部電極２０８からなる情報蓄積用容量素子Ｃと、接続プラグ２０５と情報蓄積用容量素子Ｃとの間に形成されたビット線２０９とを含む場合、ＤＲＡＭのメモリセルを最小加工寸法で形成するためには、活性領域２０３、ビット線２０９、および、接続プラグ２０５と下部電極２０８とを接続する容量電極接続孔２１０を最小加工寸法で形成する必要がある。ところが、容量電極接続孔２１０を加工する際のビット線２０９との合わせ余裕２１１が十分に確保できず、合わせずれあるいは加工寸法変動による、下部電極２０８とビット線２０９との短絡が発生する可能性が生じ、製造歩留りの低下を招く確率が高くなる。
この問題を回避するため、容量電極接続孔２１０の加工をビット線２０９に対して自己整合的に行う方法がある。これは、図７２（ｂ）に示すように、ビット線２０９の上部をシリコン窒化膜２１２でカバーし、さらにビット線２０９の側面をシリコン窒化膜のサイドウォールスペーサ２１３で保護し、容量電極接続孔２１０パターンによるシリコン酸化膜２１４、２１５のエッチングの際に、エッチング条件を調整してシリコン窒化膜のシリコン酸化膜に対する選択比を十分高く設定することによりシリコン窒化膜を削らずにシリコン酸化膜のみをエッチングして、ビット線２０９の露出を防止する方法である。この方法によれば、容量電極接続孔２１０のパターンの合わせずれが発生しても下部電極２０８とビット線２０９との短絡を防ぐことができる。
しかしながら、この構造では図７２（ｂ）に示すように、ビット線２０９の厚さに加えてシリコン窒化膜２１２厚さが必要となり、接続プラグ２０５からシリコン酸化膜２１４の表面までの厚さが大きくなる。このため、情報蓄積用容量素子Ｃまでの高さ２１６が高くなり、結果としてセル自体の高さが高くなり、周辺回路領域との段差が増大するという新たな課題が発生する。
本発明の目的は、ビット線の線幅をフォトリソグラフィの加工限界を越えて縮小できる技術を提供することにある。
また、本発明の他の目的は、メモリセルの高さを大きくすることなく、ビット線と情報蓄積用容量素子の下部電極との短絡を防止することができる半導体集積回路装置の構造および製造方法を提供することにある。
また、本発明のさらに他の目的は、ビット線容量を低減できる技術を提供し、検出感度が高く、ノイズ耐性に優れた半導体集積回路装置を提供することにある。
また、本発明のさらに他の目的は、フォトリソグラフィに適した単純な平面パターンを採用した半導体集積回路装置の構造を提供し、加工マージンを向上できる技術を提供することにある。
また、本発明のさらに他の目的は、ＤＲＡＭの高集積化に適した半導体集積回路装置の構造および製造方法を提供し、半導体集積回路装置の信頼性、歩留まりおよび性能を向上できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明の半導体集積回路装置は、半導体基板または半導体層を有する基板の主面の分離領域と、その分離領域に囲まれた活性領域上にゲート絶縁膜を介して形成され、たとえばＤＲＡＭのワード線として機能するゲート電極、ゲート電極下のチャネル領域、チャネル領域を挟んで形成された第１および第２半導体領域を含むメモリセル選択用ＭＩＳＦＥＴと、第１半導体領域に電気的に接続され、たとえばビット線として機能する金属配線と、第２半導体領域に電気的に接続され、金属配線よりも上層に形成された情報蓄積用容量素子とを有する半導体集積回路装置であって、ゲート電極上の何れかの層に形成された第１絶縁膜に配線溝を有し、金属配線が、配線溝に埋め込んで形成されているものである。
このような半導体集積回路装置によれば、金属配線が、第１絶縁膜に形成された配線溝に埋め込んで形成されているため、金属配線の線幅を金属配線をパターニングにより形成する場合に比較して細くすることができる。すなわち、第１絶縁膜上に金属膜を堆積し、この金属膜をパターニングして金属配線を形成するよりも、第１絶縁膜に配線溝をパターニングにより形成する方が微細加工が容易であり、金属配線の線幅を細く形成できる。
この結果、金属配線間に形成されることとなる容量電極接続孔の加工により金属配線が露出することなく、情報蓄積用容量素子の下部電極とビット線である金属配線との短絡を防止して半導体集積回路装置の信頼性を向上できる。なお、この容量電極接続孔の加工の際には自己整合的な加工法を採用する必要はなく、前記したメモリセルの高さが高くなる不都合の発生もない。
また、金属配線の線幅を細くできることにより金属配線間の間隔を長くでき、金属配線間の容量つまりビット線の容量を低減して、蓄積電荷の検出感度を向上し、またビット線に接続されるトランジスタの応答速度を向上して半導体集積回路装置の性能を向上できる。
（２）前記半導体集積回路装置において、金属配線とゲート電極との間の第２絶縁膜に形成された第１接続孔と、第１接続孔内に形成され、第１半導体領域に電気的に接続された導電性の接続プラグとをさらに有し、配線溝の底部において、金属配線の底部と接続プラグの上部とが電気的に接続されているものとすることができる。あるいは、ゲート電極を覆う第３絶縁膜上に、第１半導体領域上の第３絶縁膜に形成された第２接続孔と、第２接続孔を覆う導電膜とをさらに有し、配線溝の底部において、金属配線の底部と導電膜の上部とが電気的に接続されているものとすることができる。
このような半導体集積回路装置によれば、ビット線である金属配線と第１半導体領域との接続を接続プラグあるいは導電膜を介して行うことができる。
また、活性領域または金属配線のパターンは、第１方向に延在する直線形状の平面パターンとすることができる。メモリセル面積を最小化するには、活性領域および金属配線を最小加工寸法で形成する必要があることは前記した通りであるが、これらのパターンを単純な直線形状の平面パターンとすることにより、フォトリソグラフィの露光の際の光の干渉を最小限に抑えて加工マージンを増加できる。この結果、半導体集積回路装置の製造歩留まりを向上し、また半導体集積回路装置の信頼性を向上できる。
また、金属配線と第１半導体領域との接続を接続プラグあるいは導電膜を介して行う場合には、活性領域および金属配線のパターンは、第１方向に延在する直線形状の平面パターンとし、第１方向に垂直な第２方向において、互いのパターン間に挿入されるような平面配置で構成するとともに、接続プラグまたは導電膜を活性領域中央の第１半導体領域から第２方向の金属配線部分まで延在するパターンで配置することができる。このような場合には、活性領域および金属配線のパターンをともに単純な直線パターンとして加工マージンを向上し、かつ、接続プラグまたは導電膜を用いて第１半導体領域と金属配線とを確実に接続できる。
なお、これらの場合、配線溝を形成し、これに金属膜を埋め込んで金属配線を形成するため、配線溝の加工の際に接続プラグまたは導電膜の上部を同時に露出させることができ、接続プラグまたは導電膜に接続するための接続孔を形成する必要がない。この結果、接続プラグまたは導電膜を覆う絶縁膜を形成する必要がなく、この膜厚分だけの標高を低くすることが可能となる。また、接続プラグまたは導電膜に接続するための接続孔の加工工程を省略して工程を簡略化できる。
（３）前記半導体集積回路装置において、活性領域および金属配線は第１方向に延在するほぼ直線的な平面パターンで構成され、活性領域または金属配線の一方または両方に第１方向に垂直な第２方向に張り出した領域を有し、領域の配線溝の下部に形成された第３接続孔を介して金属配線と第１半導体領域とが直接接続されているものとすることができる。すなわち、金属配線の形成と同時に、金属配線と第１半導体領域とを接続する接続部の形成を行うものである。このような場合、接続プラグあるいは導電膜を形成する工程を省略し、工程を簡略化できる。
（４）前記（１）〜（３）の半導体集積回路装置において、配線溝または第３接続孔の側壁には絶縁体であるサイドウォールスペーサを形成でき、金属配線の幅を、サイドウォールスペーサの厚さの総和に相当する幅だけ配線溝の幅よりも狭くすることができる。
このような半導体集積回路装置によれば、金属配線の線幅を単に金属配線を配線溝に埋め込んで形成する場合よりもさらに細くすることが可能であり、前記した（１）の効果をさらに確実にかつ顕著に奏することができる。
なお、この場合の金属配線の表面の標高は、第１絶縁膜の表面の標高よりも低くすることができる。これは、後に説明する金属配線の形成工程においてこれをＣＭＰ法を用いて形成する場合に過剰に研磨した場合の金属配線に対応する。すなわち、サイドウォールスペーサは一般に配線溝の上部付近ではその膜厚が薄く、配線溝の底部では膜厚が厚い。このような状況では、金属配線が配線溝の上部つまりサイドウォールスペーサの膜厚が薄い領域にまで形成されていればサイドウォールスペーサによる線幅縮小の効果が顕著に得られなくなる可能性がある。そこで、金属配線の形成の際に十分な過剰研磨を行い、サイドウォールスペーサの幅が十分に厚くなっている領域まで金属配線の研磨するものである。
また、サイドウォールスペーサは、シリコン酸化膜またはシリコン窒化膜とすることができる。本発明のサイドウォールスペーサにより金属配線の線幅を細くしているため、容量電極接続孔の加工の際には自己整合的な加工法を用いる必要がないことは前記したとおりである。このため、容量電極接続孔を開口する材料としてシリコン酸化膜を用いても、サイドウォールスペーサにシリコン窒化膜を用いる必要はない。しかしながら、シリコン窒化膜を用いた場合には、仮に大きな合わせずれが生じた場合やプロせず条件の変動が生じた場合であっても、容量電極接続孔の加工により金属配線が露出することを避けることができる。一方、サイドウォールスペーサにシリコン酸化膜を用いれば、シリコン酸化膜の低誘電率に起因してビット線として機能する金属配線の線間容量を低減できる。
また、前記（１）〜（３）の半導体集積回路装置において、配線溝の底部には、第１絶縁膜またはサイドウォールスペーサに対してエッチング選択比を有する第４絶縁膜が形成されてもよい。このような場合、第１絶縁膜への配線溝の形成の際に第４絶縁膜をエッチングストッパに用いることができ、また、サイドウォールスペーサの形成の際に第４絶縁膜をエッチングストッパに用いることができる。なお、第１絶縁膜またはサイドウォールスペーサはシリコン酸化膜とすることができ、第４絶縁膜はシリコン窒化膜とすることができる。
（５）本発明の半導体集積回路装置の製造方法は、導体からなる基板または表面に半導体層を有する基板と、基板の主面の分離領域に囲まれた活性領域上にゲート絶縁膜を介して形成されたゲート電極と、ゲート電極下のチャネル領域と、チャネル領域を挟んで形成された第１および第２半導体領域と、第１半導体領域に電気的に接続された金属配線と、第２半導体領域に電気的に接続され、金属配線よりも上層に形成された情報蓄積用容量素子とを有する半導体集積回路装置の製造方法であって、（ａ）基板の主面に分離領域を形成し、さらに絶縁膜および導電膜を順次形成し、絶縁膜および導電膜をパターニングすることによりゲート絶縁膜およびゲート電極を形成する工程、（ｂ）ゲート電極間に不純物をイオン注入して第１および第２半導体領域を形成する工程、（ｃ）基板の全面に第１絶縁膜を形成し、第１絶縁膜に配線溝を形成する工程、（ｄ）配線溝の内部を含む第１絶縁膜上に金属膜を堆積し、配線溝以外の領域の金属膜を除去し、金属配線を形成する工程、（ｅ）基板の全面を覆う第５絶縁膜を堆積し、第５絶縁膜上に情報蓄積用容量素子を形成する工程、を含むものである。
このような半導体集積回路装置の製造方法によれば、前記した（１）の半導体集積回路装置を製造できる。また、このような製造方法によれば、従来技術においてメモリセルの標高を高くする要因であった図７２（ｂ）におけるシリコン酸化膜２１５やシリコン窒化膜２１２を設ける必要がない。この結果、メモリセルの高さを低減することができ、周辺回路領域との段差を小さくして情報蓄積用容量素子の上部に形成される金属配線のパターニングにおけるフォトリソグラフィマージンを増加し、また、金属配線の断線等の不良を低減できる。
また、前記（ｃ）工程の前に、基板の全面に第２絶縁膜を形成し、第１および第２半導体領域上の第２絶縁膜に第１接続孔を形成する工程と、第１および第２半導体領域に接続される接続プラグを第１接続孔内に埋め込んで形成する工程とを有し、（ｃ）工程における配線溝の形成により、第１半導体領域に接続される接続プラグの上部または上面を配線溝の底部に露出することができる。
このような半導体集積回路装置の製造方法によれば、第１半導体領域と金属配線とを接続する接続プラグを有する半導体集積回路装置を製造でき、また、配線溝の形成と同時に接続プラグとの接続部を形成することが可能となる。このため、接続プラグを露出するための接続孔の形成等の他の工程を省略でき、半導体集積回路装置の製造工程を簡略化できる。
また、（ｃ）工程の前に、ゲート電極を覆う第３絶縁膜を堆積し、第１半導体領域上の第３絶縁膜に第２接続孔を形成する工程と、第２接続孔の内部を含む第３絶縁膜上に導電膜を堆積し、第２接続孔を覆うように導電膜をパターニングする工程とを有し、（ｃ）工程における配線溝の形成により、導電膜の一部を配線溝の底部に露出することができる。
このような半導体集積回路装置の製造方法によれば、第１半導体領域と金属配線とを接続する導電膜を有する半導体集積回路装置を製造でき、またこの方法によっても、配線溝の形成と同時に導電膜との接続部を形成して製造工程を簡略化できる。なお、この方法によれば、前記した接続プラグを形成する工程と比較してＣＭＰ法による平坦化工程を少なくできる。すなわち、接続プラグを形成する方法では、接続プラグの形成される接続孔の形成前に絶縁膜を平坦化する必要があるが、本方法の導電膜を形成する方法では、導電膜が形成される絶縁膜は平坦である必要はない。このため導電膜をパターニングする前の絶縁膜の形成工程においてＣＭＰ工程を省略できる。ＣＭＰ工程では基板全面での平坦性の確保を図る必要から絶縁膜の膜厚を厚くする必要があるが、本方法ではＣＭＰ工程が省略されているため、その分の絶縁膜の膜厚の低減を図ることができ、メモリセルの標高を低く抑えることが可能となる。
また、（ｃ）工程の後、配線溝領域に重複し第１半導体領域を露出する平面パターンを有する第３接続孔を形成する工程を有し、（ｄ）工程における金属膜の堆積の際に金属膜が第３絶縁膜の内部にも形成されるものとすることができる。
このような半導体集積回路装置の製造方法によれば、金属配線と第１半導体領域とが直接接続された構成の半導体集積回路装置を製造できる。すなわち、金属配線をいわゆるデュアルダマシン法で形成できる。
なお、接続プラグあるいは導電膜を形成し、配線溝の形成と同時にこれら接続プラグあるいは導電膜の一部を露出する前記の製造方法では、ビット線である金属配線と接続プラグあるいは導電膜とが直接配線溝の底部で接続されるため、接続プラグあるいは導電膜と金属配線とを隔てる絶縁膜が必要でなく、必然的にその絶縁膜に開口する接続孔も必要でない。この結果、絶縁膜が不要になることの帰結としてセル高さを低減し、また、接続孔が不要になることの帰結としてマスク枚数を低減できる。
（６）また、本発明の半導体集積回路装置の製造方法は、（ａ）基板の主面のメモリセル形成領域および周辺回路形成領域のそれぞれにおいて、分離領域に囲まれた活性領域上にゲート絶縁膜を介してゲート電極を形成し、ゲート電極下のチャネル領域と、チャネル領域を挟んで半導体領域を形成する工程、（ｂ）基板上にシリコン膜を形成し、シリコン膜をパターニングすることで、メモリセル形成領域において半導体領域上に導電膜を形成する工程、（ｃ）基板上および導電膜上に第１絶縁膜を形成し、第１絶縁膜を研磨して平坦化する工程、（ｄ）前記（ｃ）工程の後、周辺回路領域において、第１絶縁膜に半導体領域を露出する接続孔を形成する工程、（ｅ）前記（ｄ）工程の後、メモリセル形成領域において第１配線を形成し、周辺回路領域において第２配線を形成する工程、を含み、メモリセル形成領域において、第１配線は半導体領域と導電膜を介して接続され、周辺回路領域において、第２配線は接続孔を介して半導体領域に接続されるものである。
このような半導体集積回路装置の製造方法によれば、前記（５）の半導体集積回路装置の製造方法のような接続プラグを形成するための第２絶縁膜と、接続プラグと接続する配線を形成するための第１絶縁膜とを別々に形成せずに済み、第１絶縁膜を形成する工程のみの１つへ工程を簡素化することができる。
（７）また、本発明の半導体集積回路装置の製造方法は、前記（５）の製造方法において、（ｄ）工程の前に、配線溝または第３接続孔の内部を含む第１絶縁膜上に、配線溝の幅の２分の１よりも薄い膜厚の第６絶縁膜を堆積し、第６絶縁膜を異方性エッチングすることにより、配線溝または第３接続孔の側壁にサイドウォールスペーサを形成する工程を有するものである。
このような半導体集積回路装置の製造方法によれば、配線溝の側壁にサイドウォールスペーサを形成して金属配線の線幅を小さくすることができる。すなわち、配線溝の加工は第１絶縁膜のフォトリソグラフィのよるエッチング加工で形成されるためフォトリソグラフィの加工限界以下で形成することはできないが、本方法のように配線溝の側壁にサイドウォールスペーサを形成すればサイドウォールスペーサに挟まれた間隔はフォトリソグラフィの加工限界以下となり、この間に埋め込んで形成された金属配線の線幅はその加工限界以下に形成されることとなる。このため、容量電極接続孔の形成の際に十分な加工マージンを確保して半導体集積回路装置の製造歩留まりを向上し、また、信頼性を向上できる。
なお、金属配線を形成するための金属膜の除去は、ＣＭＰ法による研磨により行われ、研磨を過剰に行うことによって配線溝内の金属配線の表面にディッシングを発生させることができる。あるいは、金属配線を形成するための金属膜の除去は、ＣＭＰ法による研磨により行われ、研磨を過剰に行うことによって配線溝上部のサイドウォールスペーサの幅が狭くなっている部分をも金属膜とともに除去することができる。このような場合、サイドウォールスペーサの膜厚の小さい配線溝の上部に金属配線を形成せず、金属配線の線幅を効果的に細くできる。
なお、前記した製造方法において、ゲート電極と第１絶縁膜との間の何れかの層に、第１絶縁膜または第６絶縁膜に対してエッチング選択比を有する第４絶縁膜を形成し、第１絶縁膜の配線溝の形成の際、または第６絶縁膜の異方性エッチングによるサイドウォールスペーサの形成の際に第４絶縁膜をエッチングストッパとして用いることができる。第１および第６絶縁膜としては、シリコン酸化膜を例示でき、第４絶縁膜としてはシリコン窒化膜を例示できる。
また、前記した製造方法において、（ｅ）工程における情報蓄積用容量素子とその下層の第２半導体領域または第２半導体領域上の接続プラグとを接続する接続孔の加工工程は、第５絶縁膜上に第１および第５絶縁膜に対してエッチング選択比を有する第１被膜を堆積する第１工程、第２半導体領域上の第１被膜に開口を形成する第２工程、開口の口径の２分の１以下の膜厚を有し、第１および第５絶縁膜に対してエッチング選択比を有する第２被膜を堆積する第３工程、第２被膜を異方性エッチングすることにより開口の内壁に第２被膜のサイドウォールスペーサを形成する第４工程、第１被膜および第２被膜のサイドウォールスペーサをハードマスクとして第５絶縁膜とその下層に存在する絶縁膜とをエッチングする第５工程、を含むことができる。
このような半導体集積回路装置の製造方法によれば、容量電極接続孔をフォトリソグラフィの加工限界以下の加工寸法で加工することができ、前記した金属配線の配線幅を細くできる方法との相乗効果により情報蓄積用容量素子の下部電極と金属配線（ビット線）との短絡をより確実に防止できる。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）ビット線等配線の線幅をフォトリソグラフィの加工限界を越えて縮小された寸法で加工できる。
（２）メモリセルの高さを大きくすることなく、ビット線と情報蓄積用容量素子の下部電極との短絡を防止することができる。
（３）メモリセルの高さを低くできる。
（４）ビット線容量を低減し、検出感度が高く、ノイズ耐性に優れた半導体集積回路装置を提供できる。
（５）フォトリソグラフィに適した単純な平面パターンを採用した半導体集積回路装置の構造が提供でき、加工マージンを向上できる。
（６）ＤＲＡＭの高集積化に適した半導体集積回路装置の構造および製造方法を提供でき、半導体集積回路装置の信頼性、歩留まりおよび性能を向上できる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
（実施の形態１）
図１は、本発明の一実施の形態であるＤＲＡＭを形成した半導体チップ全体の一例を示した平面図である。図示のように、単結晶シリコンからなる半導体チップ１Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向）およびＹ方向（半導体チップ１Ａの短辺方向）に沿って多数のメモリアレイＭＡＲＹがマトリクス状に配置されている。Ｘ方向に沿って互いに隣接するメモリアレイＭＡＲＹの間にはセンスアンプＳＡが配置されている。半導体チップ１Ａの主面の中央部には、ワードドライバＷＤ、データ線選択回路などの制御回路や、入出力回路、ボンディングパッドなどが配置されている。
図１は、本発明の一実施の形態であるＤＲＡＭを形成した半導体チップ全体の一例を示した平面図である。図示のように、単結晶シリコンからなる半導体チップ１Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向）およびＹ方向（半導体チップ１Ａの短辺方向）に沿って多数のメモリアレイＭＡＲＹがマトリクス状に配置されている。Ｘ方向に沿って互いに隣接するメモリアレイＭＡＲＹの間にはセンスアンプＳＡが配置されている。半導体チップ１Ａの主面の中央部には、ワードドライバＷＤ、データ線選択回路などの制御回路や、入出力回路、ボンディングパッドなどが配置されている。
図２は、本実施の形態１のＤＲＡＭの等価回路図である。図示のように、このＤＲＡＭのメモリアレイ（ＭＡＲＹ）は、マトリクス状に配置された複数のワード線ＷＬ（ＷＬ０、ＷＬ１、ＷＬｎ…）と複数のビット線ＢＬおよびそれらの交点に配置された複数のメモリセルにより構成されている。１ビットの情報を記憶する１個のメモリセルは、１個の情報蓄積用容量素子Ｃとこれに直列に接続された１個のメモリセル選択用ＭＩＳＦＥＴＱｓとで構成されている。メモリセル選択用ＭＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積用容量素子Ｃと電気的に接続され、他方はビット線ＢＬと電気的に接続されている。ワード線ＷＬの一端は、ワードドライバＷＤに接続され、ビット線ＢＬの一端は、センスアンプＳＡに接続されている。
図３は、図１のメモリアレイＭＡＲＹの一部を拡大した平面図である。なお、この平面図および以下の平面図では部材を構成するパターンの形状を示し、実際の部材の形状を表すものではない。メモリアレイＭＡＲＹには、活性領域Ｌ１が配置され、Ｙ方向にワード線ＷＬが、Ｘ方向にビット線ＢＬが形成されている。ワード線ＷＬと活性領域Ｌ１との重なる領域では、ワード線ＷＬは、メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極として機能する。ワード線ＷＬのゲート電極として機能する領域に挟まれた活性領域Ｌ１の領域、つまり活性領域Ｌ１の中央部分にはビット線ＢＬに接続する接続プラグＢＰが形成されている。接続プラグＢＰは活性領域Ｌ１とビット線ＢＬにまたがるようにＹ方向に長い形状を有しており、活性領域Ｌ１の中央部分とビット線とは接続プラグＢＰを介して接続される。活性領域Ｌ１の両端領域は容量電極接続孔ＳＮＣＴを介して情報蓄積用容量素子Ｃに接続される。
本実施の形態においては、ビット線ＢＬと活性領域Ｌ１とは、Ｘ方向に延在した直線形状で形成されている。このように直線形状で形成されるため、ビット線ＢＬおよび活性領域Ｌ１の加工の際のフォトリソグラフィにおいて露光光の干渉を少なくし、加工マージンを向上できる。また、ビット線ＢＬと活性領域Ｌ１はフォトリソグラフィの加工限界で形成されるが、ビット線ＢＬはその加工限界よりも細く形成されている。このため、容量電極接続孔ＳＮＣＴの加工マージンを向上して半導体集積回路装置の信頼性を向上できる。また、ビット線ＢＬ間の距離を増加してビット線容量を低減し半導体集積回路装置の性能を向上できる。
図４は、本実施の形態のＤＲＡＭ領域のメモリセルの部分（Ａ領域）と周辺回路の一部（Ｂ領域）について示した断面図であり、図３におけるＣ−Ｃ線断面を示す。図５は、ＤＲＡＭ領域のメモリセルの部分について示した断面図であり、（ａ）は図３におけるＡ−Ａ線断面を、（ｂ）は図３におけるＤ−Ｄ線断面を、（ｃ）は図３におけるＢ−Ｂ線断面を示す。なお、本実施の形態では０．１８μｍの設計ルールでの製造技術を例示する。
半導体基板１の主面には、Ａ領域のｐ形ウェル２、Ｂ領域のｐ形ウェル３およびｎ形ウェル４が形成されている。半導体基板１は、たとえば１０Ω・ｃｍの抵抗率のｐ形の単結晶シリコンからなる。また、ｐ形ウェル２の主面にはしきい値電圧調整層５が形成され、ｐ形ウェル２を囲むようにｎ形のディープウェル６が形成されている。なお、他の各ウェルにも、しきい値電圧調整層が形成されていてもよい。
各ウェルの主面には、分離領域７が形成されている。分離領域７はシリコン酸化膜からなり、半導体基板１の主面に形成された浅溝８に埋め込んで形成される。浅溝８は、たとえば０．３μｍの深さを有し、内壁には熱酸化されたシリコン酸化膜が形成されてもよい。
ｐ形ウェル２の主面にはＤＲＡＭのメモリセル選択用ＭＩＳＦＥＴＱｓが形成されている。また、ｐ形ウェル３およびｎ形ウェル４の主面には各々ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐが形成されている。
メモリセル選択用ＭＩＳＦＥＴＱｓは、ｐ形ウェル２の主面上にゲート絶縁膜１０を介して形成されたゲート電極１１と、ゲート電極１１の両側のｐ形ウェル２の主面に形成された半導体領域１２とを有する。
ゲート絶縁膜１０は、たとえば７〜８ｎｍの膜厚を有する熱酸化により形成されたシリコン酸化膜からなる。
ゲート電極１１は、たとえば５０ｎｍの膜厚の多結晶シリコン膜と１００ｎｍの膜厚のタングステンシリサイド（ＷＳｉ２）膜との積層膜とすることができる。多結晶シリコン膜には、たとえばリン（Ｐ）を３×１０20atoms/cm3程度導入することができる。なお、タングステンシリサイド膜に限られず、コバルトシリサイド（ＣｏＳｉ）膜、チタンシリサイド（ＴｉＳｉ）膜等の他のシリサイド膜であってもよい。また、ゲート電極１１は、たとえば膜厚７０ｎｍの多結晶シリコン膜、膜厚５０ｎｍの窒化チタン膜および膜厚１００ｎｍのタングステン膜の積層膜とすることもできる。
半導体領域１２にはｎ形の不純物、たとえば砒素（Ａｓ）またはリンが導入されている。
メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極１１の上層にはシリコン窒化膜からなるキャップ絶縁膜１３が形成され、さらにその上層をシリコン窒化膜１４で覆われる。キャップ絶縁膜１３の膜厚はたとえば２００ｎｍであり、シリコン窒化膜１４の膜厚はたとえば３０ｎｍである。シリコン窒化膜１４は、ゲート電極１１の側壁にも形成され、後に説明する接続孔を形成する際の自己整合加工に利用される。なお、メモリセル選択用ＭＩＳＦＥＴＱｓのゲート電極１１は、ＤＲＡＭのワード線として機能するものであり、分離領域７の上面にはワード線ＷＬの一部が形成されている。
一方、ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐは、各々ｐ形ウェル３およびｎ形ウェル４の主面上に形成され、ゲート絶縁膜１０を介して形成されたゲート電極１１と、ゲート電極１１の両側の各ウェルの主面に形成された半導体領域１５とから構成される。ゲート絶縁膜１０およびゲート電極１１は前記と同様である。半導体領域１５は低濃度不純物領域１５ａと高濃度不純物領域１５ｂとからなり、いわゆるＬＤＤ（Lightly Doped Drain ）構造を形成している。半導体領域１５に導入される不純物は、ＭＩＳＦＥＴの導電形に応じてｎ形またはｐ形の不純物が導入される。
ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐのゲート電極１１の上層にはシリコン窒化膜からなるキャップ絶縁膜１３が形成され、さらにその上層およびゲート電極１１とキャップ絶縁膜１３との側壁がシリコン窒化膜１４で覆われる。キャップ絶縁膜１３とシリコン窒化膜１４は前記と同様である。
メモリセル選択用ＭＩＳＦＥＴＱｓ、ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐのゲート電極１１間のギャップには、絶縁膜１６が埋め込まれている。絶縁膜１６は、たとえばＳＯＧ（Spin On Glass）膜、ＴＥＯＳ（テトラメトキシシラン）を原料ガスとしプラズマＣＶＤ法により形成されたシリコン酸化膜（以下ＴＥＯＳ酸化膜という）がＣＭＰ（Chemical Mechanical Polishing）法により平坦化されたＴＥＯＳ酸化膜およびＴＥＯＳ酸化膜の積層膜とすることができる。
絶縁膜１６上には配線形成用の絶縁膜１７が形成されている。絶縁膜１７は、たとえばＴＥＯＳ酸化膜とすることができる。
絶縁膜１７には、配線溝１８が形成され、配線溝１８の側壁にはサイドウォールスペーサ１９が形成されている。配線溝１８は後に説明するようにフォトリソグラフィによる加工限界で形成される。また、サイドウォールスペーサ１９は、たとえばシリコン窒化膜で構成される。サイドウォールスペーサ１９はシリコン酸化膜で構成されてもよい。
サイドウォールスペーサ１９で挟まれた配線溝１８の内部には、ビット線ＢＬおよび第１層配線２０が形成される。ビット線ＢＬおよび第１層配線２０は後に説明するようにＣＭＰ法を用いて同時に形成される。ビット線ＢＬおよび第１層配線２０は、たとえばタングステン膜から構成されるが、他の金属、たとえば銅膜等を用いてもよい。
このように、配線溝１８内に埋め込んでビット線ＢＬが形成されるため、後に説明する情報蓄積用容量素子Ｃまでの層間高さを小さくすることができる。すなわち、ビット線ＢＬを金属膜のフォトリソグラフィによるパターニングを用いて形成しようとすれば、後に説明する接続プラグとビット線ＢＬとを絶縁する絶縁膜が必要であるが、本実施の形態の場合にはそれが必要でない。このため、その絶縁膜の膜厚に相当するだけの層間幅を小さくして素子高さを低減できる。
また、配線溝１８の内壁にサイドウォールスペーサ１９が形成されるため、ビット線ＢＬの幅を小さくすることができる。すなわち、サイドウォールスペーサ１９の幅に相当するだけ配線溝１８の幅を狭くして、そこに形成されるビット線ＢＬの線幅を細くできる。これは、ビット線ＢＬの線幅をフォトリソグラフィによる加工限界以下の加工精度で形成できることを意味する。このため、後に説明する情報蓄積用容量素子Ｃと接続プラグとを接続する容量電極接続孔の加工の際に加工マージンを大きくして、容量電極接続孔の加工パターンの合わせずれが発生しても、情報蓄積用容量素子Ｃとビット線ＢＬとの短絡に起因する不良を発生しない。この結果ＤＲＡＭの信頼性および製品の歩留まりを向上できる。
また、容量電極接続孔の加工マージンを大きくとれるため、従来採用していたような容量電極接続孔の加工の際のビット線ＢＬに対する自己整合加工を採用する必要がない。このため、自己整合加工に必要なビット線ＢＬのキャップ絶縁膜が不要であり、このためキャップ絶縁膜の膜厚に相当するだけ素子の高さを低減できる。この結果、先の素子高さの低減効果とも併せてメモリセル領域（Ａ領域）と周辺回路領域（Ｂ領域）との段差を低減し、あるいはＢ領域の絶縁膜厚さを低減し、段差に起因する第２層以上の配線の加工性の向上とその断線の防止を図ることができ、あるいは第２層配線とその下層の配線等への接続孔の加工性を向上できる。
また、ビット線ＢＬの線幅が細く形成できることから、ビット線ＢＬ間の距離を大きくしてビット線ＢＬ間の線間容量を低減できる。この結果、センスアンプの検出感度を向上してノイズ耐性を向上し、ＤＲＡＭの性能を向上できる。
なお、ビット線ＢＬは配線溝１８が形成された絶縁膜１７の表面の標高よりも低く形成されている。これは、サイドウォールスペーサ１９の上部付近における膜厚が図示するとおり薄くなる傾向にあり、このような場合、サイドウォールスペーサ１９の上部付近にまでビット線ＢＬを形成したのではビット線ＢＬの線幅縮小の効果が十分に得られない恐れがある。そのため、後に説明するようにビット線ＢＬおよび第１層配線２０の形成の際にＣＭＰ法による研磨を過剰に行い、故意にディッシングを発生させてビット線ＢＬの線幅を十分に細く形成したものである。これによりビット線ＢＬの線幅縮小の効果を確実に奏することができる。
ビット線ＢＬは接続プラグ２１を介して一対のメモリセル選択用ＭＩＳＦＥＴＱｓに共有される半導体領域１２に接続される。接続プラグ２１は図３の平面図にも示されるように、活性領域Ｌ１のパターンとビット線ＢＬのパターンに重なるようにＹ方向に長く形成される。なお、ビット線ＢＬと接続プラグ２１とは配線溝１８の底部で接続されている。これは、後に説明するように配線溝１８の形成の際に接続プラグ２１の上部が同時に露出されることに基づく。
また、メモリセル選択用ＭＩＳＦＥＴＱｓの他方の半導体領域１２上には情報蓄積用容量素子に接続される接続プラグ２２が形成されている。接続プラグ２１、２２は、ｎ形の不純物たとえばリンが２×１０20atoms/cm3程度導入された多結晶シリコン膜とすることができる。
なお、周辺回路領域（Ｂ領域）に形成されたｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐの高濃度不純物領域１５ｂにはビット線ＢＬが直接接続される。このようにビット線ＢＬを高濃度不純物領域１５ｂに直接接続することにより接続プラグを形成した場合に比較して接続プラグの抵抗および接続抵抗を低減し、ｎチャネルＭＩＳＦＥＴＱｎおよびｐチャネルＭＩＳＦＥＴＱｐの動作速度を向上できる。なお、高濃度不純物領域１５ｂの表面にはコバルト、チタン、タンタル、タングステン等のシリサイド膜を形成できる。
ビット線ＢＬおよび第１層配線２０は、層間絶縁膜２３で覆われている。層間絶縁膜２３は、たとえばＴＥＯＳ酸化膜とすることができる。
層間絶縁膜２３の上層のＡ領域には、シリコン窒化膜からなる絶縁膜２４が形成され、さらに情報蓄積用の情報蓄積用容量素子Ｃが形成されている。絶縁膜２４は後に説明するように情報蓄積用容量素子Ｃの下部電極２７を形成する際のエッチングストッパとして機能する薄膜である。
情報蓄積用容量素子Ｃは、接続プラグ２２に接続プラグ２５を介して接続される下部電極２７と、たとえばシリコン窒化膜および酸化タンタルからなる容量絶縁膜２８と、たとえば窒化チタンからなるプレート電極２９とから構成される。接続プラグ２５は容量電極接続孔２６内に形成され、容量電極接続孔２６は前記したとおりビット線ＢＬから十分に離れて形成されるため、ビット線ＢＬと接続プラグ２５とが短絡する恐れはない。
情報蓄積用容量素子Ｃの上層には、たとえばＴＥＯＳ酸化膜からなる絶縁膜３０が形成されている。なお、Ｂ領域の層間絶縁膜２３の上層には情報蓄積用容量素子Ｃと同層に絶縁膜が形成されてもよい。この絶縁膜により、情報蓄積用容量素子Ｃの標高に起因するＡ領域とＢ領域との間の段差の発生を防止することができ、フォトリソグラフィの焦点深度に余裕を持たせることができ、工程を安定にして微細加工に対応することができる。
絶縁膜３０の上層には第２層配線３１が形成され、第２層配線３１と上部電極２９あるいは第１層配線２０との間はプラグ３２で接続される。第２層配線３１は、たとえば窒化チタン膜、アルミニウム膜および窒化チタン膜の積層膜とすることができ、プラグ３２は、たとえばチタン膜、窒化チタン膜およびタングステン膜の積層膜とすることができる。
なお、第２層配線３１上にはさらに層間絶縁膜を介して第３層配線あるいはそれ以上の配線層を有してもよいが、説明を省略する。
本実施の形態１のＤＲＡＭによれば、前記したとおり、ビット線ＢＬを配線溝１８内に埋め込んで形成し、また配線溝１８の側壁にサイドウォールスペーサ１９を形成するため、ビット線ＢＬの線幅を細くできる。これにより容量電極接続孔２６の加工を十分な加工マージンをもって行うことができ、接続プラグ２５とビット線ＢＬとの短絡を防止できる。また、情報蓄積用容量素子Ｃの形成される高さを低減することが可能となる。さらに、ビット線ＢＬ間の線間容量を低減してＤＲＡＭの性能を向上できる。
次に、本実施の形態１のＤＲＡＭの製造方法を図面を用いて説明する。図６〜図４２は本実施の形態１のＤＲＡＭの製造方法の一例を工程順に示した断面図または平面図である。なお、特に示さない限り断面図は図３におけるＣ−Ｃ線断面および周辺回路部分の断面を示す。
まず、たとえば１０Ω・ｃｍ程度の抵抗率を有するｐ形の半導体基板１を用意し、この半導体基板１の主面に深さがたとえば0.３μｍの浅溝８を形成する。その後半導体基板１に熱酸化を施し、シリコン酸化膜を形成してもよい。さらにシリコン酸化膜を堆積してこれをＣＭＰ法により研磨して浅溝８内にのみシリコン酸化膜を残し、分離領域７を形成する。
なお、このときの分離領域７で囲まれる活性領域Ｌ１のパターンは、図６（ａ）に示されるように、直線状の平面パターンである。このため、フォトリソグラフィによる浅溝８の加工において、露光光の干渉等の加工精度の低下要因を極力排除して、フォトリソグラフィの加工限界付近でも精度よく加工を行うことができる。
次に、フォトレジストをマスクにして加速エネルギ２３００ｋｅＶ、ドーズ量１×１０13／ｃｍ2のリンイオンを注入してディープウェル６を形成する。次に、フォトレジストをマスクにして加速エネルギ１０００ｋｅＶのリンイオンをドーズ量１×１０13／ｃｍ2、加速エネルギ４６０ｋｅＶのリンイオンをドーズ量３×１０12／ｃｍ2、加速エネルギ１８０ｋｅＶのリンイオンをドーズ量５×１０11／ｃｍ2の条件で重ねてイオン注入し、ｎ形ウェル４を形成する。さらにフォトレジストをマスクにして加速エネルギ５００ｋｅＶのボロンイオンをドーズ量１×１０13／ｃｍ2、加速エネルギ１５０ｋｅＶのボロンイオンをドーズ量３×１０12／ｃｍ2、加速エネルギ５０ｋｅＶのボロンイオンをドーズ量５×１０11／ｃｍ2の条件で重ねてイオン注入し、ｐ形ウェル２，３を形成する（図６（ｂ））。さらに半導体基板１の全面に、加速エネルギ７０ｋｅＶの２沸化ボロン（ＢＦ2）イオンをドーズ量1.５×１０12／ｃｍ2の条件でイオン注入してもよい。
次に、ｐ形ウェル２，３、ｎ形ウェル４が形成された活性領域に熱酸化法によりゲート絶縁膜１０を形成し、さらに、ＤＲＡＭのメモリセル領域（Ａ領域）が開口したフォトレジストをマスクとして、加速エネルギ２０ｋｅＶのボロンイオンをドーズ量３×１０12／ｃｍ2の条件でイオン注入し、メモリセル選択用ＭＩＳＦＥＴＱｓのしきい値電圧調整層５を形成する（図７）。しきい値電圧調整層５によりメモリセル選択用ＭＩＳＦＥＴＱｓのしきい電圧を０．７Ｖ程度に調整できる。
次に、半導体基板１の全面に、たとえば不純物としてリンが３×１０20／ｃｍ3の濃度で導入された多結晶シリコン膜を５０ｎｍの膜厚で形成し、次に、たとえば１００ｎｍの膜厚でタングステンシリサイド膜を堆積する。さらにシリコン窒化膜をたとえば２００ｎｍの膜厚で堆積する。多結晶シリコン膜およびシリコン窒化膜は、たとえばＣＶＤ（Chemical Vapor Deposition）法により、タングステンシリサイド膜はスパッタ法により形成できる。その後、シリコン窒化膜、タングステンシリサイド膜および多結晶シリコン膜をフォトリソグラフィ技術およびエッチング技術を用いてパターニングし、ゲート電極１１（ワード線ＷＬ）およびキャップ絶縁膜１３を形成する（図８（ｂ））。このときのワード線ＷＬ（キャップ絶縁膜１３も同様である。）のパターンを図８（ａ）に示す。ワード線ＷＬは、直線状にパターニングされており、フォトリソグラフィがその加工限界においても容易に行うことができることがわかる。
次に、キャップ絶縁膜１３およびゲート電極１１とフォトレジストをマスクとして、メモリセルが形成される領域（Ａ領域）および周辺回路領域（Ｂ領域）のｎチャネルＭＩＳＦＥＴＱｎが形成される領域に不純物たとえばヒ素（Ａｓ）またはリンをイオン注入し、半導体領域１２およびｎチャネルＭＩＳＦＥＴＱｎの低濃度不純物領域１５ａを形成する。その後、周辺回路領域（Ｂ領域）のｐチャネルＭＩＳＦＥＴＱｐが形成される領域に不純物たとえばボロン（Ｂ）をイオン注入し、ｐチャネルＭＩＳＦＥＴＱｐの低濃度不純物領域１５ａを形成する。（図９）。
次に、半導体基板１の全面にシリコン窒化膜１４を、たとえば３０ｎｍの膜厚で堆積する。なお、メモリセルが形成される領域（Ａ領域）にのみ形成されたフォトレジスト膜をマスクとして、シリコン窒化膜１４を異方性エッチングし、Ａ領域の半導体基板１上にのみシリコン窒化膜１４を残存させると同時にＢ領域のゲート電極１１の側壁にサイドウォールスペーサを形成してもよい。
次に、メモリセルが形成される領域（Ａ領域）および周辺回路領域（Ｂ領域）のｎチャネルＭＩＳＦＥＴＱｎが形成される領域にフォトレジスト膜を形成し、このフォトレジスト膜とシリコン窒化膜１４をマスクにして不純物たとえばボロンをイオン注入し、ｐチャネルＭＩＳＦＥＴＱｐの高濃度不純物領域１５ｂを形成し、さらに、メモリセルが形成される領域（Ａ領域）および周辺回路領域（Ｂ領域）のｐチャネルＭＩＳＦＥＴＱｐが形成される領域にフォトレジスト膜を形成し、このフォトレジスト膜とシリコン窒化膜１４をマスクにして不純物たとえばリンをイオン注入し、ｎチャネルＭＩＳＦＥＴＱｎの高濃度不純物領域１５ｂを形成しおよびを形成する（図１０）。
次に、たとえば膜厚が４００ｎｍのシリコン酸化膜をＣＶＤ法により形成し、さらにこのシリコン酸化膜をＣＭＰ（Chemical Mechanical Polishing）法により研磨して平坦化し、絶縁膜１６を形成する。
この後、図１１に示すような接続プラグ２１および接続プラグ２２のパターンに相当する接続孔を開口し、プラグインプラを施した後に不純物がドープされた多結晶シリコン膜を堆積し、この多結晶シリコン膜をＣＭＰ法により研磨して接続プラグ２１、２２を形成する（図１２）。なお、図１２において、（ａ）は図３におけるＣ−Ｃ線断面および周辺回路部分の断面を示し、（ｂ）は図３におけるＡ−Ａ線断面を、（ｃ）は図３におけるＤ−Ｄ線断面を、（ｄ）は図３におけるＢ−Ｂ線断面を示す。以下、図１３、１４、１６、１７、１９、２０、２２、２３、２５〜２７において同様である。
プラグインプラは、たとえばリンイオンを加速エネルギ５０ｋｅＶ、ドーズ量１×１０13／ｃｍ2とすることができる。また、多結晶シリコン膜への不純物の導入は、たとえばＣＶＤ法により濃度２×１０20／ｃｍ3のリンを導入して行うことができる。なお、この接続孔は、２段階のエッチングにより開口して半導体基板１の過剰エッチングを防止することができる。また、接続プラグ２１、２２の形成はエッチバック法により形成することもできる。
次に、配線形成用の絶縁膜１７を形成する（図１３）。絶縁膜１７は、たとえばＣＶＤ法によるシリコン酸化膜とすることができ、膜厚は、たとえば２００ｎｍとする。
次に、絶縁膜１７に深さが２００ｎｍの配線溝１８を形成する（図１４）。配線溝１８は、フォトリソグラフィの加工限界で形成され、たとえば０．１８μｍの溝幅で形成される。図１５にその平面パターンを示す。配線溝１８は直線形状のパターンで形成されるため、フォトリソグラフィの加工限界においても十分な加工精度で形成できる。
次に、配線溝１８を覆う絶縁膜３３を半導体基板１の全面に堆積する（図１６）。絶縁膜３３は、たとえばＣＶＤ法により形成されたシリコン酸化膜あるいはシリコン窒化膜とすることができ、その膜厚は、たとえば６０ｎｍとする。
次に、絶縁膜３３を異方性エッチングすることにより、配線溝１８の側壁にサイドウォールスペーサ１９を形成する（図１７）。サイドウォールスペーサ１９の厚さは、絶縁膜３３の厚さで規定され、ほぼ６０ｎｍである。このように、サイドウォールスペーサ１９を形成するため、配線溝１８の溝幅をサイドウォールスペーサ１９の厚さに相当するだけ狭くすることができる。すなわち、フォトリソグラフィの加工限界である０．１８μｍで加工される配線溝１８の幅を、厚さ６０ｎｍのサイドウォールスペーサ１９に挟まれた幅である６０ｎｍまで狭くすることができる。これは、後に説明するビット線ＢＬの幅をフォトリソグラフィの加工限界である０．１８μｍよりも細い６０ｎｍで形成できることを意味する。
なお、この異方性エッチング工程により、絶縁膜１６の一部が過剰にエッチングされ、配線溝１８が若干深く形成されるが、これにより接続プラグ２１の表面を確実に露出することができる（図１７（ｂ））。これにより接続プラグ２１とビット線ＢＬとの接続を信頼性よく行える。また、配線溝１８の加工およびサイドウォールスペーサ１９の加工により、接続プラグ２１との接続部の露出が同時に行える。従来法では、ビット線と接続プラグとを接続する接続孔を加工した後にビット線の形成を行っていたが、本実施の形態の方法では、このような接続孔の加工工程が不要である。このため工程を簡略化できる。さらに、サイドウォールスペーサ１９の加工の際の過剰エッチングにより、配線溝１８が若干深く形成されるため、ビット線ＢＬの高さを高くしてその断面積を大きくすることができる。このビット線ＢＬの断面積を増加する効果は、後に説明するように、ビット線ＢＬと周辺回路の第１層配線２０とが同時に形成されるため、第１層配線２０の抵抗値の低減効果としても同時に得られる。このためビット線ＢＬおよび第１層配線２０の抵抗値を低減してＤＲＡＭの性能を向上できる。
次に、周辺回路領域（Ｂ領域）の高濃度不純物領域１５ｂ上に開口を有するフォトレジスト膜をマスクとして、接続孔３４を形成する（図１８）。接続孔３４は、後に説明する第１層配線２０を直接高濃度不純物領域１５ｂに接続するためのものであり、これにより周辺回路領域（Ｂ領域）での配線抵抗を低減してＤＲＡＭの性能を向上できる。なお、接続孔３４が形成される領域にはあらかじめ接続プラグを形成していてもよい。
次に、たとえばスパッタ法により、膜厚が３００ｎｍのタングステン膜３５を半導体基板１の全面に形成する（図１９）。ここでは、タングステン膜３５を例示しているが、他の金属膜、たとえば、銅膜等を用いてもよい。ただし、半導体基板１への金属原子の熱拡散による信頼性の低下を考慮すれば、金属膜は高融点金属であることが好ましい。たとえばモリブデン、タンタル、ニオブ等を例示できる。
次に、タングステン膜３５を、たとえばＣＭＰ法により研磨し、配線溝１８およびサイドウォールスペーサ１９の上部以外のタングステン膜３５を除去し、ビット線ＢＬおよび第１層配線２０を形成する（図２０）。このときのビット線ＢＬの平面パターンを図２１に示す。ビット線ＢＬはサイドウォールスペーサ１９に挟まれた配線溝１８に形成され、その配線幅は約６０ｎｍである。
なお、第１層配線２０と高濃度不純物領域１５ｂとの接続部は、前記タングステン膜３５の形成工程において接続孔３４の内部にもタングステン膜３５が埋め込まれるため、本工程で同時に形成される。
また、このタングステン膜３５の研磨工程において、ＣＭＰ法による研磨を過剰に行い、タングステン膜３５の表面を配線溝１８が形成される絶縁膜１７の表面よりも、つまりサイドウォールスペーサ１９の上端部よりも低く形成できる。このように、タングステン膜３５の表面を低く形成するため、ビット線ＢＬの線幅縮小の効果を有効に奏することができる。すなわち、サイドウォールスペーサ１９の上端部は図２０（ｃ）等に示すように一般に薄くなる。このような場合に、サイドウォールスペーサ１９の上端部にまでビット線ＢＬを形成すると、ビット線ＢＬの下部の線幅が十分に細くなっているにもかかわらず、ビット線ＢＬの上部の線幅が太くなり、その線幅縮小の効果を十分に発揮できない。そこで、本実施の形態では、ＣＭＰ法による研磨を過剰に行い、ビット線ＢＬおよび第１層配線２０の形成される領域に積極的にディッシングを発生させて、その表面をサイドウォールスペーサ１９の上端部よりも低く形成させている。なお、ＣＭＰ法による研磨条件を調整し、配線溝１８が形成される絶縁膜１７およびサイドウォールスペーサ１９をタングステン膜３５と同時に研磨して除去してもよい。
なお、タングステン膜３５の除去にはエッチバック法を用いることもできる。
次に、半導体基板１の全面に、たとえばＣＶＤ法によりシリコン酸化膜を堆積し、このシリコン酸化膜をＣＭＰ法により研磨して平坦化し、層間絶縁膜２３を形成する（図２２）。
次に、半導体基板１の全面にシリコン窒化膜２４および多結晶シリコン膜３６を堆積する（図２３）。多結晶シリコン膜３６には、たとえば３×１０20／ｃｍ3の濃度のリンを導入でき、その膜厚はたとえば１００ｎｍである。
次に、図２４に示すようなＳＮＣＴのパターンで、多結晶シリコン膜３６に開口３７を形成する。開口３７の口径はたとえば０．２２μｍである。その後、半導体基板１の全面に多結晶シリコン膜３６と同様の多結晶シリコン膜を膜厚７０ｎｍで堆積し、これを異方性エッチングして開口３７の側壁にサイドウォールスペーサ３８を形成する（図２５）。サイドウォールスペーサ３８の幅は約７０ｎｍとなり、開口３７の口径はサイドウォールスペーサ３８により８０ｎｍに縮小される。
次に、多結晶シリコン膜３６およびサイドウォールスペーサ３８をハードマスクとしてエッチングを行い、容量電極接続孔２６を形成する（図２６）。容量電極接続孔２６の口径は８０ｎｍであり、その深さは約３００ｎｍである。
このように容量電極接続孔２６の口径を小さく形成できるため、開口３７を形成するためのマスクに合わせずれが発生しても、ビット線ＢＬと接触することがない。また、ビット線ＢＬの線幅が十分にひらいているため、その効果がより確実に発揮される。
次に、容量電極接続孔２６を埋め込む多結晶シリコン膜を堆積し、この多結晶シリコン膜、多結晶シリコン膜３６およびサイドウォールスペーサ３８をＣＭＰ法またはエッチバック法により除去して容量電極接続孔２６の内部に接続プラグ２５を形成する（図２７）。前記したとおり、接続プラグ２５とビット線ＢＬとが短絡されることはない。接続プラグ２５には、たとえば３×１０20／ｃｍ3の濃度のリンを導入できる。なお、多結晶シリコン膜、多結晶シリコン膜３６およびサイドウォールスペーサ３８の際には、シリコン窒化膜２４をＣＭＰ法またはエッチバック法のエッチストッパ膜として機能させることができる。
次に、たとえばＣＶＤ法によりシリコン酸化膜からなる絶縁膜３９を堆積し、情報蓄積用容量素子Ｃが形成される領域に溝４０を形成する（図２８、図２９、図３０）。なお、図２９において（ａ）は図３におけるＡ−Ａ線断面を、（ｂ）は図３におけるＤ−Ｄ線断面を、（ｃ）は図３におけるＢ−Ｂ線断面を示す。以下、図３２、３４、３６、３８、４０、４２において同様である。
絶縁膜３９の堆積はプラズマＣＶＤにより行うことができ、その膜厚はたとえば１．２μｍとする。
次に、溝４０を覆う多結晶シリコン膜４１を半導体基板１の全面に堆積し（図３１、３２）、さらに半導体基板１の全面にシリコン酸化膜４２を堆積する（図３３、３４）。多結晶シリコン膜４１にはリンをドープすることができ、その膜厚は０．０３μｍとすることができる。多結晶シリコン膜４１の膜厚が溝４０の寸法に対して十分に薄いため、多結晶シリコン膜４１は溝４０の内部にもステップカバレッジよく堆積される。シリコン酸化膜４２は、溝４０の内部に埋め込まれるように堆積する。溝４０の内部への埋め込み性を考慮すれば、シリコン酸化膜４２はＳＯＧ膜あるいはＴＥＯＳを用いたＣＶＤ法によるシリコン酸化膜とすることができる。
次に、絶縁膜３９上のシリコン酸化膜４２および多結晶シリコン膜４１を除去して、情報蓄積用容量素子Ｃの下部電極２７を形成する（図３５、３６）。シリコン酸化膜４２および多結晶シリコン膜４１の除去はエッチバック法またはＣＭＰ法により行うことができる。また、下部電極２７の内部には、シリコン酸化膜４２が残存している。
次に、ウェットエッチングを施し、絶縁膜３９およびシリコン酸化膜４２を除去する（図３７、３８）。これにより下部電極２７が露出される。なお、周辺回路領域（Ｂ領域）にフォトレジスト膜を形成し、これをマスクとしてＢ領域に絶縁膜３９を残存させてもよい。
なお、シリコン窒化膜２４はウェットエッチング工程でのエッチングストッパとして機能する。
次に、下部電極２７表面を窒化または酸窒化処理した後、酸化タンタル膜を堆積し容量絶縁膜２８を形成する。酸化タンタル膜の堆積は、有機タンタルガスを原料としたＣＶＤ法により形成できる。この段階での酸化タンタル膜はアモルファス構造を有するものである。ここで酸化タンタル膜に熱処理を施して結晶化（多結晶化）された酸化タンタル膜（Ｔａ2Ｏ5）とし、より強固な誘電体として容量絶縁膜２８を形成してもよい。また、容量絶縁膜２８はシリコン酸化膜に換算して５ｎｍの膜厚のシリコン窒化膜としてもよい。さらに、たとえば窒化チタン膜４３をＣＶＤ法により堆積する（図３９、４０）。
その後、フォトレジスト膜を用いて窒化チタン膜および多結晶酸化タンタル膜をパターニングし、容量絶縁膜２８およびプレート電極２９を形成する。このようにして下部電極２７、容量絶縁膜２８およびプレート電極２９からなる情報蓄積用容量素子Ｃが形成される。さらに半導体基板１の全面に絶縁膜３０を形成する（図４１、４２）。なお、プレート電極２９は、窒化チタン膜に代えて、たとえば４×１０20／ｃｍ3の濃度のリンを含む多結晶シリコン膜としてもよい。
次に、絶縁膜３０に接続孔を形成し、その接続孔を含む絶縁膜３０上に、たとえばチタン膜、窒化チタン膜およびタングステン膜を順次堆積し、これをＣＭＰ法またはエッチバック法により除去してプラグ３２を形成し、この後、絶縁膜３０上にたとえば窒化チタン膜、アルミニウム膜および窒化チタン膜からなる積層膜を堆積し、これをパターニングして第２層配線３１を形成する。これにより図４および図５に示すＤＲＡＭをほぼ完成する。さらに上層の配線層は第２層配線３１と同様に形成できるため、その詳細な説明は省略する。
本実施の形態のＤＲＡＭによれば、ビット線ＢＬの線幅が８０ｎｍ、容量電極接続孔２６の直径が８０ｎｍに形成することができ、両者の合わせ余裕を０．１５μｍと０．２μｍ製造技術では十分に大きな余裕を確保することができる。これによって、セル面積が０．４×０．８＝０．３２μｍ2という微細なＤＲＡＭセルを加工上の問題なく製造することが可能である。また、接続プラグ２１、２２の上面から情報蓄積用容量素子Ｃの下部電極２７の下面までの距離はわずかに0.３μｍに抑えることができ、結果的に基板表面からプレート電極２９の上面までのセルの高さを低くできる。
なお、本実施の形態１では、図１７に示す工程において、サイドウォールスペーサ１９の加工の際のエッチングを過剰に行い、配線溝１８の底部を深く形成する場合を説明したが、図４３に示すように、過剰なエッチングを行わず、配線溝１８の深さを絶縁膜１７の膜厚程度に止めることができる。この場合であっても、図４４に示すように、接続プラグ２１の表面が配線溝１８の底部で露出する限り、ビット線ＢＬと接続プラグ２１との接続が行われ、ＤＲＡＭを正常に機能させることができる。
また、配線溝１８が形成される絶縁膜１７の底部にシリコン窒化膜を形成することも可能である。すなわち、図４５に示すように、絶縁膜１６を形成した後、シリコン窒化膜４４を形成し、シリコン窒化膜４４と絶縁膜１７に接続孔を形成してこの接続孔に接続プラグ２１、２２を形成する。この後、前記図１３〜１７の工程と同様に絶縁膜１７に配線溝１８を形成し（図４６）、さらにサイドウォールスペーサ１９を形成する（図４７）。この場合、シリコン窒化膜４４が形成されているため、配線溝１８の加工の際のエッチング、あるいはサイドウォールスペーサ１９の加工の際のエッチングにおいてシリコン窒化膜４４をエッチングストッパとして機能させることができる。
（実施の形態２）
図４８は、実施の形態２のＤＲＡＭのメモリアレイＭＡＲＹの一部を拡大した平面図である。また、図４９は、本実施の形態のＤＲＡＭ領域のメモリセルの部分（Ａ領域）と周辺回路の一部（Ｂ領域）について示した断面図であり、図４８におけるＣ−Ｃ線断面を示す。図５０は、ＤＲＡＭ領域のメモリセルの部分について示した断面図であり、（ａ）は図４８におけるＡ−Ａ線断面を、（ｂ）は図４８におけるＤ−Ｄ線断面を、（ｃ）は図４８におけるＢ−Ｂ線断面を示す。
図４８は、実施の形態２のＤＲＡＭのメモリアレイＭＡＲＹの一部を拡大した平面図である。また、図４９は、本実施の形態のＤＲＡＭ領域のメモリセルの部分（Ａ領域）と周辺回路の一部（Ｂ領域）について示した断面図であり、図４８におけるＣ−Ｃ線断面を示す。図５０は、ＤＲＡＭ領域のメモリセルの部分について示した断面図であり、（ａ）は図４８におけるＡ−Ａ線断面を、（ｂ）は図４８におけるＤ−Ｄ線断面を、（ｃ）は図４８におけるＢ−Ｂ線断面を示す。
本実施の形態２のＤＲＡＭは、実施の形態１におけるＤＲＡＭと、そのビット線ＢＬと半導体領域１２との接続部分において相違するのみであり、他の構成についてはほぼ同様である。したがって、その相違する部分についてのみ以下に説明し、同様の構成部分については説明を省略する。
本実施の形態２のＤＲＡＭでは、活性領域Ｌ１の中央部分の半導体領域１２とビット線ＢＬとが実施の形態１の接続プラグ２１を介して接続されず、ビット線ＢＬと一体に形成される接続部ＢＬＣにおいて直接半導体領域１２と接続される。したがって、ビット線ＢＬの平面パターンと活性領域Ｌ１の平面パターンとは、その平行位置にずれが存在するため、互いに重複した領域を確保するために図４８に示すように、活性領域Ｌ１においてはビット線ＢＬの方向に突き出した張り出し領域Ｌ１１を有し、ビット線ＢＬにおいては接続部ＢＬＣが活性領域Ｌ１の方向に張り出して形成される。
次に、本実施の形態２のＤＲＡＭの製造方法を説明する。図５１〜図６０は、本実施の形態２のＤＲＡＭの製造方法の一例を工程順に示した断面図または平面図である。なお、断面図において、（ａ）は図４８におけるＣ−Ｃ線断面および周辺回路部分の断面を示し、（ｂ）は図４８におけるＡ−Ａ線断面を、（ｃ）は図４８におけるＤ−Ｄ線断面を、（ｄ）は図４８におけるＢ−Ｂ線断面を示す。
まず実施の形態１と同様に分離領域７を形成する。この分離領域７は、図５１に示されるような活性領域Ｌ１のパターンで形成され、張り出し領域Ｌ１１を有する。
次に、実施の形態１における図１０までの工程と同様に各部材を形成し、実施の形態１と同様に絶縁膜１６を形成する（図５２）。
次に、図５３に示すようなＳＮＣＴのパターンで接続孔を形成し、接続プラグ２２を実施の形態１と同様に形成する（図５４）。
次に、実施の形態１における図１３の工程と同様に、配線形成用の絶縁膜１７を形成し、さらに実施の形態１における図１４と同様に、絶縁膜１７に配線溝１８を形成する。この配線溝１８を形成した状態の平面図を図５５に示す。
次に、図５６に示す接続孔ＢＬＣＴのパターンで、配線溝１８に重ねて接続孔ＢＬＣＴを形成する（図５７）。接続孔ＢＬＣＴの形成は、接続プラグ２２が形成される接続孔の形成と同様に行うことができる。
次に、実施の形態１の図１６の工程と同様に、絶縁膜３３を形成し、この絶縁膜３３を異方性エッチングすることにより配線溝１８の側壁にサイドウォールスペーサ１９を形成する（図５８）。このとき、絶縁膜３３は、接続孔ＢＬＣＴの内部にまで形成されるため、サイドウォールスペーサ１９は接続孔ＢＬＣＴの内壁にも形成される。
次に、実施の形態１における図１９および図２０の工程と同様に、サイドウォールスペーサ１９でその幅が狭められた配線溝１８の内部にビット線ＢＬおよび第１層配線２０を形成する（図５９）。なお、接続孔ＢＬＣＴの内部には、ビット線ＢＬと一体に形成された接続部ＢＬＣが形成される。この状態の平面図を図６０に示す。
この後の工程は実施の形態１と同様であるため説明を省略する。
本実施の形態のＤＲＡＭによれば、ビット線ＢＬと半導体基板１の半導体領域１２に接続される接続部ＢＬＣとが一体で形成されるため、工程を簡略化し、また、その部分での接続抵抗を低減してＤＲＡＭの性能を向上できる。また、実施の形態１と同様に、ビット線ＢＬの配線幅の縮小の効果、セル高さの低減の効果、およびビット線間容量の低減効果が同様に得られることはいうまでもない。
（実施の形態３）
図６１は、実施の形態３のＤＲＡＭのメモリアレイＭＡＲＹの一部を拡大した平面図である。また、図６２は、本実施の形態のＤＲＡＭ領域のメモリセルの部分（Ａ領域）と周辺回路の一部（Ｂ領域）について示した断面図であり、図６１におけるＣ−Ｃ線断面を示す。図６３は、ＤＲＡＭ領域のメモリセルの部分について示した断面図であり、（ａ）は図６１におけるＡ−Ａ線断面を、（ｂ）は図６１におけるＤ−Ｄ線断面を、（ｃ）は図１６におけるＢ−Ｂ線断面を示す。
図６１は、実施の形態３のＤＲＡＭのメモリアレイＭＡＲＹの一部を拡大した平面図である。また、図６２は、本実施の形態のＤＲＡＭ領域のメモリセルの部分（Ａ領域）と周辺回路の一部（Ｂ領域）について示した断面図であり、図６１におけるＣ−Ｃ線断面を示す。図６３は、ＤＲＡＭ領域のメモリセルの部分について示した断面図であり、（ａ）は図６１におけるＡ−Ａ線断面を、（ｂ）は図６１におけるＤ−Ｄ線断面を、（ｃ）は図１６におけるＢ−Ｂ線断面を示す。
本実施の形態３のＤＲＡＭは、実施の形態１におけるＤＲＡＭと、そのビット線ＢＬと半導体領域１２との接続部分において相違するのみであり、他の構成についてはほぼ同様である。したがって、その相違する部分についてのみ以下に説明し、同様の構成部分については説明を省略する。
本実施の形態３のＤＲＡＭでは、活性領域Ｌ１の中央部分の半導体領域１２とビット線ＢＬとが実施の形態１の接続プラグ２１を介して接続されず、前記半導体領域１２を平面的に覆うパターンで形成された導電膜４５を介して接続される。導電膜４５は、絶縁膜４６上に形成され、たとえばリン等の不純物が導入された多結晶シリコン膜からなり、接続孔ＢＬＣＴを介して半導体領域１２に接続されている。
また、本実施の形態３のＤＲＡＭでは、活性領域Ｌ１の両端の半導体領域１２と情報蓄積用容量素子Ｃの下部電極２７とが、実施の形態１の接続プラグ２２および接続プラグ２５とを介して接続されず、接続プラグ２５のみで接続される。
なお、絶縁膜４６は、実施の形態１で説明したような２段階エッチングを行う必要がないため、シリコン窒化膜で構成する必要はなく、シリコン酸化膜で構成できる。また、本実施の形態３のＤＲＡＭでは、配線溝１８を形成するための絶縁膜４７が、ゲート電極１１を覆う絶縁膜をも兼ねるため、実施の形態１の絶縁膜１６、１７を別々に形成する必要はなく、後に説明するように工程を短縮できる。
次に、本実施の形態３のＤＲＡＭの製造方法を説明する。図６４〜図６９は、本実施の形態３のＤＲＡＭの製造方法の一例を工程順に示した断面図または平面図である。なお、断面図において、（ａ）は図６１におけるＣ−Ｃ線断面および周辺回路部分の断面を示し、（ｂ）は図６１におけるＡ−Ａ線断面を、（ｃ）は図６１におけるＤ−Ｄ線断面を、（ｄ）は図６１におけるＢ−Ｂ線断面を示す。
本実施の形態３のＤＲＡＭの製造方法は、実施の形態１における図１０までの工程と同様である。ただし、絶縁膜４６は、たとえばＣＶＤ法により形成されたシリコン酸化膜で構成する。この後、図６４に示すような接続孔ＢＬＣＴのパターンで、絶縁膜４６に接続孔ＢＬＣＴを形成する（図６５）。このとき、ゲート電極１１の側壁には、絶縁膜４６のサイドウォールスペーサが形成される。
次に、半導体基板１の全面に、たとえば、リンが導入された多結晶シリコン膜を堆積し、この多結晶シリコン膜を図６６で示した導電膜４５のパターンでパターニングする。これにより絶縁膜４６上に導電膜４５を形成する（図６７）。
次に、半導体基板１の全面に、たとえばＣＶＤ法により形成されたシリコン酸化膜からなる絶縁膜を堆積し、この絶縁膜をＣＭＰ法により研磨して配線形成用の絶縁膜４７を形成する。
ここまでの工程を実施の形態１の工程と比較すれば、実施の形態１においては、接続プラグ２１、２２を形成するための絶縁膜１６の形成において、および、配線形成用の絶縁膜１７の形成において、２回のＣＭＰ法による研磨工程を必要とする。これに対し、本実施の形態３では、配線形成用の絶縁膜４７を形成するためのＣＭＰ法による研磨工程の１回のみであり、実施の形態１と比較して少ないＣＭＰ法による研磨工程で済む。ＣＭＰ法による研磨工程では、半導体基板１の全面においてその平坦性をある程度確保する必要性から、必然的に絶縁膜の膜厚が大きくなり、このため、多くのＣＭＰ工程を有する方法により製造された半導体集積回路装置は、一般に標高が高くなる。このように標高が高くなると、上層配線の接続を行うための接続孔の深さが深くなる等の加工上好ましくない状況が発生する。しかし、本実施の形態３では、実施の形態１に比較してＣＭＰ工程が少なくなり、工程が簡略化、短縮化されるのみならず、素子の標高の増加を抑制して、上層配線および接続部材の加工を容易にすることが可能となる。
次に、実施の形態１と同様に、絶縁膜４７に配線溝１８を形成し、さらに配線溝１８の側壁にサイドウォールスペーサ１９を形成する（図６８）。なお、図６８においては、周辺回路の領域（Ｂ領域）に接続孔を形成した段階を示している。
次に、実施の形態１における図１９および図２０の工程と同様に、サイドウォールスペーサ１９でその幅が狭められた配線溝１８の内部にビット線ＢＬおよび第１層配線２０を形成する（図６９）。
この後の工程は実施の形態１と同様であるため説明を省略する。なお、本実施の形態３のＤＲＡＭでは、接続プラグ２２が形成されていないため、容量電極接続孔２６を半導体基板１の半導体領域１２に達するまで加工し、その内部に実施の形態１と同様にたとえば多結晶シリコン膜を形成して接続プラグ２５を形成する。
本実施の形態のＤＲＡＭによれば、ビット線ＢＬと半導体領域１２とを導電膜４５を介して接続し、絶縁膜４７で配線形成用の絶縁膜とゲート電極１１を埋め込む絶縁膜とを兼ねることができるため、工程を短縮し、またＣＭＰ工程を少なくして素子高さを抑制できる。また、実施の形態１と同様に、ビット線ＢＬの配線幅の縮小の効果、セル高さの低減の効果、およびビット線線間容量の低減効果が同様に得られることはいうまでもない。
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
たとえば、実施の形態１〜３では、情報蓄積用容量素子Ｃとして、上方に開口を有する円筒形状の下部電極を有する情報蓄積用容量素子の例を示したが、図７０あるいは図７１に示すような、情報蓄積用容量素子を用いてもよい。
すなわち、図７１は、実施の形態１における絶縁膜３９の溝４０内に形成された多結晶シリコン膜４１の内面を用いて下部電極を構成するものであり、絶縁膜３９をエッチングにより除去することなく残存させるものである。この場合、シリコン窒化膜２４は必要でない。
また、図７１は、単純スタック構造の下部電極を採用する場合の例であり、実施の形態１の図２６の後、容量電極接続孔２６を埋め込むと同時に、下部電極を構成する多結晶シリコン膜を同時に形成し、この多結晶シリコン膜と実施の形態１の多結晶シリコン膜３６をパターニングして下部電極を形成するものである。なお、サイドウォールスペーサ３８は下部電極の一部として構成される。また、シリコン窒化膜２４は本構成においても必要でない。
また、本実施の形態のビット線ＢＬの形成方法は、ＤＲＡＭに限られず、ＤＲＡＭを混載したロジック回路や、ＤＲＡＭを混載したフラッシュメモリ内臓のマイクロコンピュータ、その他のシステム混載チップへの適用が可能である。
本発明の半導体集積回路装置の製造方法および半導体集積回路は、たとえばＤＲＡＭをはじめ、ＤＲＡＭを混載したロジック回路や、ＤＲＡＭを混載したフラッシュメモリ内臓のマイクロコンピュータ、その他のシステム混載チップなどの半導体集積回路装置およびその製造工程に適用することができる。
１ 半導体基板
１Ａ 半導体チップ
２、３ ｐ形ウェル
４ ｎ形ウェル
５ ドーズ量
６ ディープウェル
７ 分離領域
８ 浅溝
１０ ゲート絶縁膜
１１ ゲート電極
１２、１５ 半導体領域
１３ キャップ絶縁膜
１４ シリコン窒化膜
１５ａ 低濃度不純物領域
１５ｂ 高濃度不純物領域
１６、１７、３０、３３、３９４６、４７ 絶縁膜
１８ 配線溝
１９、３８ サイドウォールスペーサ
２０ 第１層配線
２１、２２、２５ 接続プラグ
２３ 層間絶縁膜
２４ 絶縁膜（シリコン窒化膜）
２６ 容量電極接続孔
２７ 下部電極
２８ 容量絶縁膜
２９ プレート電極
２９ 上部電極
３１ 第２層配線
３２ プラグ
３４ 接続孔
３５ タングステン膜
３６、４１ 多結晶シリコン膜
３７ 開口
４０ 溝
４２ シリコン酸化膜
４３ 窒化チタン膜
４４ シリコン窒化膜
４５ 導電膜
２０１ 半導体基板
２０２ 分離領域
２０３ 活性領域
２０４ 半導体領域
２０５ 接続プラグ
２０６ 上部電極
２０７ 容量絶縁膜
２０８ 下部電極
２０９ ビット線
２１０ 容量電極接続孔
２１１ 合わせ余裕
２１２ シリコン窒化膜
２１３ サイドウォールスペーサ
２１４、２１５ シリコン酸化膜
ＢＬ ビット線
ＢＬＣ 接続部
ＢＬＣＴ 接続孔
ＢＰ 接続プラグ
Ｃ 情報蓄積用容量素子
Ｌ１ 活性領域
Ｌ１１ 張り出し領域
ＭＡＲＹ メモリアレイ
Ｑｎ ｎチャネルＭＩＳＦＥＴ
Ｑｐ ｐチャネルＭＩＳＦＥＴ
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
ＳＡ センスアンプ
ＳＮＣＴ 容量電極接続孔
ＷＤ ワードドライバ
ＷＬ ワード線
１Ａ 半導体チップ
２、３ ｐ形ウェル
４ ｎ形ウェル
５ ドーズ量
６ ディープウェル
７ 分離領域
８ 浅溝
１０ ゲート絶縁膜
１１ ゲート電極
１２、１５ 半導体領域
１３ キャップ絶縁膜
１４ シリコン窒化膜
１５ａ 低濃度不純物領域
１５ｂ 高濃度不純物領域
１６、１７、３０、３３、３９４６、４７ 絶縁膜
１８ 配線溝
１９、３８ サイドウォールスペーサ
２０ 第１層配線
２１、２２、２５ 接続プラグ
２３ 層間絶縁膜
２４ 絶縁膜（シリコン窒化膜）
２６ 容量電極接続孔
２７ 下部電極
２８ 容量絶縁膜
２９ プレート電極
２９ 上部電極
３１ 第２層配線
３２ プラグ
３４ 接続孔
３５ タングステン膜
３６、４１ 多結晶シリコン膜
３７ 開口
４０ 溝
４２ シリコン酸化膜
４３ 窒化チタン膜
４４ シリコン窒化膜
４５ 導電膜
２０１ 半導体基板
２０２ 分離領域
２０３ 活性領域
２０４ 半導体領域
２０５ 接続プラグ
２０６ 上部電極
２０７ 容量絶縁膜
２０８ 下部電極
２０９ ビット線
２１０ 容量電極接続孔
２１１ 合わせ余裕
２１２ シリコン窒化膜
２１３ サイドウォールスペーサ
２１４、２１５ シリコン酸化膜
ＢＬ ビット線
ＢＬＣ 接続部
ＢＬＣＴ 接続孔
ＢＰ 接続プラグ
Ｃ 情報蓄積用容量素子
Ｌ１ 活性領域
Ｌ１１ 張り出し領域
ＭＡＲＹ メモリアレイ
Ｑｎ ｎチャネルＭＩＳＦＥＴ
Ｑｐ ｐチャネルＭＩＳＦＥＴ
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
ＳＡ センスアンプ
ＳＮＣＴ 容量電極接続孔
ＷＤ ワードドライバ
ＷＬ ワード線
Claims (16)
- 半導体集積回路装置を製造する方法であって、
（ａ）基板の主面のメモリセル形成領域および周辺回路形成領域のそれぞれにおいて、分離領域に囲まれた活性領域上にゲート絶縁膜を介してゲート電極を形成し、前記ゲート電極下のチャネル領域と、前記チャネル領域を挟んで半導体領域を形成する工程、
（ｂ）前記基板上にシリコン膜を形成し、前記シリコン膜をパターニングすることで、前記メモリセル形成領域において前記半導体領域上に導電膜を形成する工程、
（ｃ）前記基板上および導電膜上に第１絶縁膜を形成し、前記第１絶縁膜を研磨して平坦化する工程、
（ｄ）前記（ｃ）工程の後、前記周辺回路領域において、前記第１絶縁膜に前記半導体領域を露出する接続孔を形成する工程、
（ｅ）前記（ｄ）工程の後、前記メモリセル形成領域において第１配線を形成し、前記周辺回路領域において第２配線を形成する工程、
を含み、
前記メモリセル形成領域において、前記第１配線は前記半導体領域と前記導電膜を介して接続され、
前記周辺回路領域において、前記第２配線は前記接続孔を介して前記半導体領域に接続されることを特徴とする半導体集積回路装置の製造方法。 - 請求項１において、
前記第１配線はＤＲＡＭ（Dynamic Random Access Memory）のビット線を構成し、
前記（ｅ）工程の後、前記メモリセル形成領域において、前記第１配線および第５絶縁膜上に前記ＤＲＡＭのメモリセルの容量素子を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。 - 請求項２において、
前記第２配線は前記接続孔を介して前記半導体領域に直接に接続されることを特徴とする半導体集積回路装置の製造方法。 - 請求項１において、
前記導電膜は、前記半導体領域を平面的に覆うパターンで形成されることを特徴とする半導体集積回路装置の製造方法。 - 半導体集積回路装置を製造する方法であって、
（ａ）前記基板の主面のメモリセル形成領域および周辺回路形成領域のそれぞれにおいて、分離領域に囲まれた活性領域上にゲート絶縁膜を介してゲート電極を形成し、前記ゲート電極下のチャネル領域と、前記チャネル領域を挟んで半導体領域を形成する工程、
（ｂ）前記メモリセル形成領域において前記半導体領域上に導電膜を形成する工程、
（ｃ）前記基板上および導電膜上に第１絶縁膜を形成し、前記第５絶縁膜を研磨して平坦化する工程、
（ｄ）前記（ｃ）工程の後、前記周辺回路領域において、前記第１絶縁膜に前記半導体領域を露出する接続孔を形成する工程、
（ｅ）前記（ｄ）工程の後、前記メモリセル形成領域において第１配線を形成し、前記周辺回路領域において第２配線を形成する工程、
を含み、
前記メモリセル形成領域において、前記第１配線は前記半導体領域と前記導電膜を介して接続され、
前記周辺回路領域において、前記第２配線は前記接続孔を介して前記半導体領域に直接接続されることを特徴とする半導体集積回路装置の製造方法。 - 請求項５において、
前記第１配線はＤＲＡＭ（Dynamic Random Access Memory)のビット線を構成し、
前記（ｅ）工程の後、前記メモリセル形成領域において、前記第１配線および第１絶縁膜上に前記ＤＲＡＭのメモリセルの容量素子を形成する工程を有することを特徴とする半導体集積回路装置の製造方法。 - 請求項６において、
前記（ｅ）工程の後、前記メモリセル形成領域および前記周辺回路領域上に層間絶縁膜を形成し、前記層間絶縁膜を研磨法により平坦化する工程と有し、
前記層間絶縁膜上に前記ＤＲＡＭのメモリセルの容量素子が形成されることを特徴とする半導体集積回路装置の製造方法。 - 請求項５において、
前記導電膜は、前記半導体領域を平面的に覆うパターンで形成されることを特徴とする半導体集積回路装置の製造方法。 - 半導体集積回路装置であって、
前記基板の主面のメモリセル形成領域および周辺回路形成領域のそれぞれにおいて、分離領域に囲まれた活性領域上にゲート絶縁膜を介してゲート電極が形成され、かつ前記ゲート電極下のチャネル領域と、前記チャネル領域を挟んで半導体領域が形成され、
前記基板上に形成されたシリコン膜をパターニングすることで、前記メモリセル形成領域において前記半導体領域上に導電膜が形成され、
前記パターニングでシリコン膜が除去された前記基板上および導電膜上に形成された第１絶縁膜が研磨されて、その表面が平坦化され、
前記周辺回路領域において、前記第１絶縁膜に前記半導体領域を露出する接続孔が形成され、
前記メモリセル形成領域において第１配線が形成され、前記周辺回路領域において第２配線が形成され、
前記メモリセル形成領域において、前記第１配線は前記半導体領域と前記導電膜を介して接続され、
前記周辺回路領域において、前記第２配線は接続孔を介して前記半導体領域に接続されることを特徴とする半導体集積回路装置。 - 請求項９において、
前記第１配線はＤＲＡＭ（Dynamic Random Access Memory）のビット線を構成し、
前記メモリセル形成領域において、前記第１配線および第１絶縁膜上に前記ＤＲＡＭのメモリセルの容量素子が形成されることを特徴とする半導体集積回路装置。 - 請求項９において、
前記第２配線は前記接続孔を介して前記半導体領域に直接に接続されることを特徴とする半導体集積回路装置。 - 請求項９において、
前記導電膜は、前記半導体領域を平面的に覆うパターンで形成されることを特徴とする半導体集積回路装置。 - 半導体集積回路装置であって、
前記基板の主面のメモリセル形成領域および周辺回路形成領域のそれぞれにおいて、分離領域に囲まれた活性領域上にゲート絶縁膜を介してゲート電極が形成され、かつ前記ゲート電極下のチャネル領域と、前記チャネル領域を挟んで半導体領域が形成され、
前記メモリセル形成領域において前記半導体領域上に導電膜が形成され、
前記基板上および導電膜上に形成された第１絶縁膜が研磨されて、その表面が平坦化され、
前記周辺回路領域において、前記第１絶縁膜に前記半導体領域を露出する接続孔が形成され、
前記メモリセル形成領域において第１配線が形成され、前記周辺回路領域において第２配線が形成され、
前記メモリセル形成領域において、前記第１配線は前記半導体領域と前記導電膜を介して接続され、
前記周辺回路領域において、前記第２配線は前記接続孔を介して前記半導体領域に直接に接続されることを特徴とする半導体集積回路装置。 - 請求項１３において、
前記第１配線はＤＲＡＭ（Dynamic Random Access Memory）のビット線を構成し、
前記メモリセル形成領域において、前記第１配線および第１絶縁膜上に前記ＤＲＡＭのメモリセルの容量素子が形成されることを特徴とする半導体集積回路装置。 - 請求項１４において、
前記メモリセル形成領域および前記周辺回路領域上に層間絶縁膜が形成され、
前記層間絶縁膜の表面は研磨法により平坦化され、
前記層間絶縁膜上に前記ＤＲＡＭのメモリセルの容量素子が形成されることを特徴とする半導体集積回路装置。 - 請求項１３において、
前記導電膜は、前記半導体領域を平面的に覆うパターンで形成されることを特徴とする半導体集積回路装置。
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| US8357612B2 (en) | 2008-07-04 | 2013-01-22 | Renesas Electronics Corporation | Method for manufacturing semiconductor device and semiconductor device |
-
2005
- 2005-04-07 JP JP2005110704A patent/JP2005252289A/ja active Pending
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