JP2000156477A

JP2000156477A - 半導体装置およびその製造方法

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Publication number: JP2000156477A
Application number: JP10251672A
Authority: JP
Inventors: Hisao Asakura; 久雄朝倉; Akira Nagai; 亮永井; Masabumi Miyamoto; 正文宮本; Toshihiro Sekiguchi; 敏宏関口; Yoshitaka Tadaki; ▲芳▼▲隆▼ 只木
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-09-04
Filing date: 1998-09-04
Publication date: 2000-06-06

Abstract

(57)【要約】【課題】自己整合的な加工を行うための絶縁膜を使用
する場合に、工程数の増加を抑制する。【解決手段】周辺回路領域のｎＭＩＳＦＥＴのソース
・ドレイン領域を構成するｎ⁺型半導体領域２１および
ガードリング領域Ｇのｎ⁺型半導体領域２３を、メモリ
セル領域Ｍのゲート電極１２（ワード線ＷＬ）に対して
自己整合的に接続孔加工するための、あるいは、半導体
基板１の分離領域８の接続孔加工の際の過剰エッチング
を防止するためのシリコン窒化膜からなる絶縁膜２０を
通過させたイオン注入法による不純物の注入により形成
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
技術に関し、特に、接続孔をゲート電極配線に対して自
己整合的に開口するための絶縁膜を有する半導体装置の
製造技術に適用して有効な技術に関するものである。

【０００２】

【従来の技術】半導体装置の集積度の向上に伴い、基板
と層間絶縁膜上の配線等とを接続する接続部材の形成に
自己整合的な加工方法が利用される。すなわち、接続部
材が配線の一部として形成される場合には、層間絶縁膜
に接続孔を開口し、接続孔を埋め込む配線材料の堆積お
よびパターニングが行われる。接続部材が接続プラグと
して形成される場合には、層間絶縁膜に接続孔を開口
し、導電材料の堆積とエッチバック法またはＣＭＰ（Ch
emical Mechanical Polishing ）法による不要部分の除
去により、接続孔を埋め込む接続プラグが形成される。
何れの場合にあっても、微細な接続孔の開口が必要とさ
れ、この接続孔の開口の際に自己整合的な加工が利用さ
れる。

【０００３】たとえば、ＣＯＢ（Capacitor Over Bitli
ne）あるいはＣＵＢ（Capacitor Under Bitline ）構造
のＤＲＡＭにおいて、そのキャパシタ用接続孔内の接続
部材またはビット線がワード線と短絡しないようにその
接続孔を形成する必要がある。接続孔の加工に、仮に自
己整合加工を利用しない場合は、互いに隣接するワード
線（ゲート電極配線）の間隔を、接続孔の位置合わせず
れ等を考慮して、ある程度広くしなければならず、素子
集積度の向上やチップサイズの縮小を阻害する。したが
って、高集積化を実現するためには、高度な合わせ技術
や工程管理が必要となっている。そこで、このような問
題を回避すべく、ワード線の上面および側壁を、シリコ
ン窒化膜等のような層間絶縁膜とは異種の絶縁材料で被
覆することにより、キャパシタ用接続孔およびビット線
接続孔をエッチング処理によってワード線に対して自己
整合的に形成する。

【０００４】この自己整合技術の場合、キャパシタ用接
続孔およびビット線接続孔をエッチング処理によって開
口する場合に、その接続孔が平面的にはワード線にかか
るようであってもワード線の周りのシリコン窒化膜がエ
ッチングストッパとして機能するので、その接続孔から
ワード線が露出してしまうこともなく、接続孔を形成す
ることができる。

【０００５】なお、キャパシタ用接続孔およびビット線
接続孔をワード線に対して自己整合的に形成する技術に
ついては、特開平９−５５４７９号公報に記載がある。

【０００６】

【発明が解決しようとする課題】前記したとおり、キャ
パシタ用接続孔およびビット線接続孔の開口は、ワード
線に対しては自己整合的に加工できるものの、基板の分
離領域で囲まれた活性領域との関係においては、いわゆ
る目外れの問題が残る。すなわち、一般に分離領域はシ
リコン酸化膜で形成され、接続孔が穿孔加工される層間
絶縁膜も一般にシリコン酸化膜で構成されるため、層間
絶縁膜への接続孔加工のエッチングの条件において分離
領域とのエッチング選択比をとることは困難である。一
方、素子の集積度の向上の要請から素子特にメモリセル
を構成する素子のパターンサイズはでき得る限り縮小さ
れることが要請される。分離領域で囲まれる活性領域の
パターンサイズも縮小され、接続孔パターンをこの活性
領域パターン内に合わせずれ等の誤差を含んだ上で入れ
込むことは極めて困難となる。このため、接続孔パター
ンが活性領域パターンから外れる目外れの問題は回避で
きない。この目外れが生じれば、活性領域を構成するシ
リコンと分離領域を構成するシリコン酸化膜のエッチン
グレートの相違に応じてシリコン酸化膜（分離領域）が
過剰にエッチングされる状況が発生する。このような過
剰エッチングは、活性領域と分離領域との段差を生じ、
この段差を有した接続孔内に形成されることとなる導電
部材（プラグ等）と基板との間にリークを生じ、ＤＲＡ
Ｍの場合には導電部材であるプラグに接続されることと
なる蓄積容量の下部電極（ストレージノード）あるいは
ビット線と基板とのリークが生じる。このようなリーク
はＤＲＡＭのリフレッシュ特性の劣化、あるいはビット
線に接続されるセンスアンプの感度の低下が発生して好
ましくない。

【０００７】そこで、本発明者らは、以下のような自己
整合的な加工方法を採用する。すなわち、キャパシタ用
接続孔およびビット線接続孔を開口する際に、素子分離
領域を構成する絶縁材料の過剰エッチングを防止する自
己整合的な加工方法である。この加工法は、接続孔を形
成する層間絶縁膜材料（通常シリコン酸化膜）とは異種
の絶縁材料（シリコン窒化膜）を膜厚を薄くして基板表
面に形成し、接続孔の開口工程を層間絶縁膜材料である
シリコン酸化膜を主にエッチングする第１の工程と、基
板表面の異種材料であるシリコン窒化膜を主にエッチン
グする第２の工程とに分けて、２段階でエッチングする
方法である。第１のエッチング工程ではシリコン酸化膜
はエッチングされやすいがシリコン窒化膜はエッチング
されにくい条件でエッチングし、第２のエッチング工程
ではシリコン窒化膜がエッチングされやすい条件でエッ
チングを行う。このように２段階に分けることにより、
第１に工程においてはシリコン窒化膜がエッチングスト
ッパとして機能するため十分なオーバーエッチングを行
うことができ、これにより確実に接続孔のほとんどの部
分を穿孔加工し、第２の工程においては、残存した薄い
シリコン窒化膜のみをエッチングすることができる。第
２の工程におけるオーバーエッチングは、せいぜい薄い
シリコン窒化膜の膜厚の５０％程度のオーバーエッチン
グ量で十分であり、この第２にエッチング工程により基
板、特に分離領域のシリコン酸化膜がエッチングされる
量は許容限度以下のエッチング量に抑制される。すなわ
ち過剰な基板（分離領域）のエッチングが抑制される。

【０００８】ところが、素子の微細化の更なる縮小化の
要請から、ワード線（選択ＭＯＳＦＥＴのゲート電極）
の線幅が縮小され、前記したワード線の上面および側壁
の被覆膜（ワード線上面のキャップ絶縁膜とサイドウォ
ール）の形成と、基板上分離領域の過剰エッチングを防
止するためのシリコン窒化膜の形成とを同時に行うこと
が困難になっている。つまり、ワード線上面のキャップ
絶縁膜とサイドウォールと過剰エッチング防止用の絶縁
膜を両方を形成するとワード線間の溝が絶縁膜により埋
まってしまい、接続孔が開口できなくなる状況が発生し
てくる。このため、ワード線側壁のサイドウォールを無
くして、このサイドウォールの機能を過剰エッチング防
止用の絶縁膜で兼ねる技術が考えられ、本発明者らによ
って実施されている。すなわち、ワード線（ゲート電
極）と同時にキャップ絶縁膜をパターニングし、このキ
ャップ絶縁膜およびゲート電極を覆うようにシリコン窒
化膜からなる絶縁膜を形成する。この絶縁膜はゲート電
極の側壁にも形成されるため、接続孔開口の際のゲート
電極（ワード線）に対する自己整合加工用として、ま
た、分離領域の過剰エッチングを防止するための自己整
合加工用として機能することとなる。

【０００９】一方、周辺回路領域に形成されるＭＩＳＦ
ＥＴに対しては、ゲート電極の側壁に形成されるサイド
ウォールがＬＤＤ（Lightly Doped Drain ）を形成する
際のイオン注入マスクとして機能する。すなわち、ゲー
ト電極のパターニング後にこれをイオン注入マスクとし
て低濃度不純物半導体領域を形成し、ゲート電極のサイ
ドウォールを形成後にゲート電極およびサイドウォール
をイオン注入マスクとして高濃度不純物半導体領域を形
成する。ところが、前記したとおりゲート電極のサイド
ウォールを無くして自己整合加工用の絶縁膜のみを形成
する技術を用いる場合には、低濃度不純物半導体領域を
形成後に自己整合加工用の絶縁膜を形成し、この自己整
合加工用絶縁膜を周辺回路領域において異方性エッチン
グしてサイドウォールを形成し、高濃度不純物半導体領
域を形成するためのマスクにする必要がある。

【００１０】この周辺回路領域におけるゲート電極側壁
へのサイドウォールスペーサの形成は、周辺回路領域全
体の専用マスクによるエッチングと、周辺回路領域への
イオン注入マスクを用いたエッチングとの２つの方法が
考えられるが、何れの方法においても以下のような問題
がある。

【００１１】つまり、周辺回路領域全体の専用マスクに
よるエッチングは、専用マスクの使用によるマスク枚数
の追加となり、また、フォトレジスト膜を形成するため
のリソグラフィ工程の増加を招く。リソグラフィ工程の
増加は歩留まりの低下を誘起し、また工程数の増加は製
造コストの低減上好ましくない。一方、イオン注入マス
クを用いたエッチングの場合は、周辺回路のＭＩＳＦＥ
Ｔにはｎチャネル型とｐチャネル型の二種類あるいは不
純物濃度の相違によるＭＩＳＦＥＴ特性の最適化を考慮
すればそれ以上のイオン注入マスクが必要である。この
イオン注入用のレジスト膜の形成毎にエッチングを行わ
なければならず、エッチング工程が２回以上となって工
程数の増加を招く。

【００１２】本発明の目的は、自己整合的な加工を行う
ための絶縁膜を使用する場合に、工程数の増加を抑制で
きる技術を提供することにある。

【００１３】また、本発明の目的は、自己整合的な加工
を行うための絶縁膜を使用する場合に、工程数を増加す
ることなく周辺回路領域のＬＤＤ構造を形成する技術を
提供することにある。

【００１４】また、本発明の目的は、ＤＲＡＭのガード
リングを形成するためのイオン注入マスク（ｎ⁺半導体
領域）の精度要求を低減し、合わせ精度を低減できる技
術を提供することにある。

【００１５】また、本発明の目的は、周辺回路領域のｐ
チャネルＭＩＳＦＥＴのｐ⁺半導体領域の横方向広がり
を抑制し、短チャネル効果を改善できる技術を提供する
ことにある。

【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１７】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１８】（１）本発明の半導体装置の製造方法は、
（ａ）半導体基板の主面に分離領域を形成する工程と、
（ｂ）半導体基板上に第１絶縁膜を介して導電膜を堆積
する工程と、（ｃ）導電膜をパターニングして、ゲート
電極を形成する工程と、（ｄ）ゲート電極の存在下にお
いて第１導電型の不純物を導入し、ゲート電極下のチャ
ネル領域を挟む第１半導体領域を形成する工程と、
（ｅ）半導体基板の全面に第２絶縁膜を堆積する工程
と、（ｆ）第２絶縁膜およびゲート電極の存在下におい
て、第１導電型の不純物を、第２絶縁膜を通過してイオ
ン注入法により導入し、第１半導体領域よりもチャネル
領域の外側に第２半導体領域を形成する工程と、を含
み、第２半導体領域はゲート電極の側壁部分に存在する
第２絶縁膜に対して自己整合的に形成されているもので
ある。

【００１９】また、前記（ｂ）工程の導電膜の堆積後さ
らに第３絶縁膜を堆積し、（ｃ）工程における導電膜の
パターニングの際に第３絶縁膜をもパターニングし、ゲ
ート電極上にキャップ絶縁膜を形成するものである。

【００２０】（２）本発明の半導体装置の製造方法は、
半導体基板の主面の第１領域に、メモリセルを構成する
第１ＭＩＳＦＥＴが形成され、半導体基板の第２領域
に、第１ＭＩＳＦＥＴと同一チャネル型であって周辺回
路を構成する第２ＭＩＳＦＥＴおよび第１、第２ＭＩＳ
ＦＥＴとは逆チャネル型であって周辺回路を構成する第
３ＭＩＳＦＥＴが形成された半導体装置の製造方法であ
って、（ａ）半導体基板の主面上に分離領域を形成する
工程と（ｂ）半導体基板上に第１絶縁膜を介して導電膜
および第３絶縁膜を堆積する工程と、（ｃ）導電膜およ
び第３絶縁膜をパターニングして、ゲート電極およびゲ
ート電極上のキャップ絶縁膜を形成する工程と、（ｄ）
第２領域の第２ＭＩＳＦＥＴの形成される領域に開口を
有する第１レジスト膜を形成し、第１レジスト膜、ゲー
ト電極およびキャップ絶縁膜の存在下において第１導電
型の不純物を導入し、第２ＭＩＳＦＥＴのゲート電極下
のチャネル領域を挟む第３半導体領域を形成する工程
と、（ｅ）第２領域の第２ＭＩＳＦＥＴの形成される領
域に開口を有する第２レジスト膜を形成し、第２レジス
ト膜、ゲート電極およびキャップ絶縁膜の存在下におい
て第２導電型の不純物を導入し、第３ＭＩＳＦＥＴのゲ
ート電極下のチャネル領域を挟む第４半導体領域を形成
する工程と、（ｆ）半導体基板の全面に第２絶縁膜を堆
積する工程と、（ｇ）第２領域の第２ＭＩＳＦＥＴの形
成される領域に開口を有する第３レジスト膜を形成し、
第３レジスト膜、第２絶縁膜、ゲート電極およびキャッ
プ絶縁膜の存在下において第１導電型の不純物を、第２
絶縁膜を通過してイオン注入法により導入し、第２ＭＩ
ＳＦＥＴの第３半導体領域よりもチャネル領域の外側
に、ゲート電極の側壁部分に存在する第２絶縁膜に対し
て自己整合的に第５半導体領域を形成する工程と、
（ｈ）第１領域および第２領域の第２ＭＩＳＦＥＴの形
成領域を覆い、第２領域の第３ＭＩＳＦＥＴの形成され
る領域に開口を有する第４レジスト膜を形成し、第４レ
ジスト膜の存在下で第２絶縁膜をエッチング処理し、ゲ
ート電極およびキャップ絶縁膜の側壁に第２絶縁膜から
なるサイドウォールを形成する工程、（ｉ）第２領域の
第３ＭＩＳＦＥＴの形成領域に第２導電型の不純物を導
入し、第３ＭＩＳＦＥＴの第４半導体領域よりもチャネ
ル領域の外側に、サイドウォールに対して自己整合的に
第６半導体領域を形成する工程と、を含むものである。

【００２１】（３）本発明の半導体装置の製造方法は、
半導体基板の主面の第１領域に、メモリセルを構成する
第１ＭＩＳＦＥＴが形成され、半導体基板の第２領域
に、第１ＭＩＳＦＥＴと同一チャネル型であって周辺回
路を構成する第２ＭＩＳＦＥＴおよび第１、第２ＭＩＳ
ＦＥＴとは逆チャネル型であって周辺回路を構成する第
３ＭＩＳＦＥＴが形成された半導体装置の製造方法であ
って、（ａ）半導体基板の主面上に分離領域を形成する
工程と、（ｂ）半導体基板上に第１絶縁膜を介して導電
膜および第３絶縁膜を堆積する工程と、（ｃ）導電膜お
よび第３絶縁膜をパターニングして、ゲート電極および
ゲート電極上のキャップ絶縁膜を形成する工程と、
（ｄ）第２領域の第２ＭＩＳＦＥＴの形成される領域に
開口を有する第１レジスト膜を形成し、第１レジスト
膜、ゲート電極およびキャップ絶縁膜の存在下において
第１導電型の不純物を導入し、第２ＭＩＳＦＥＴのゲー
ト電極下のチャネル領域を挟む第３半導体領域を形成す
る工程と、（ｅ）第２領域の第２ＭＩＳＦＥＴの形成さ
れる領域に開口を有する第２レジスト膜を形成し、第２
レジスト膜、ゲート電極およびキャップ絶縁膜の存在下
において第２導電型の不純物を導入し、第３ＭＩＳＦＥ
Ｔのゲート電極下のチャネル領域を挟む第４半導体領域
を形成する工程と、（ｆ）半導体基板の全面に第２絶縁
膜を堆積する工程と、（ｇ）第２領域の第２ＭＩＳＦＥ
Ｔの形成される領域に開口を有する第３レジスト膜を形
成し、第３レジスト膜、第２絶縁膜、ゲート電極および
キャップ絶縁膜の存在下において第１導電型の不純物
を、第２絶縁膜を通過してイオン注入法により導入し、
第２ＭＩＳＦＥＴの第３半導体領域よりもチャネル領域
の外側に、ゲート電極の側壁部分に存在する第２絶縁膜
に対して自己整合的に第５半導体領域を形成する工程
と、（ｈ）第２領域の第３ＭＩＳＦＥＴの形成される領
域に開口を有する第４レジスト膜を形成し、第４レジス
ト膜、第２絶縁膜、ゲート電極およびキャップ絶縁膜の
存在下において第２導電型の不純物を、第２絶縁膜を通
過してイオン注入法により導入し、第３ＭＩＳＦＥＴの
第４半導体領域よりもチャネル領域の外側に、ゲート電
極の側壁部分に存在する第２絶縁膜に対して自己整合的
に第６半導体領域を形成する工程と、を含むものであ
る。

【００２２】また、第３レジスト膜の開口が形成される
領域には、第１領域の周辺のガードリング領域が含まれ
るものである。

【００２３】また、第３レジスト膜の開口が形成される
領域には、第３ＭＩＳＦＥＴが形成される領域のウェル
に接続するための接続領域が含まれるものである。

【００２４】また、第４レジスト膜の開口が形成される
領域には、第２ＭＩＳＦＥＴが形成される領域のウェル
に接続するための接続領域が含まれるものである。

【００２５】また、前記（１）〜（３）において、第２
絶縁膜は、分離領域を構成する絶縁材料に対してエッチ
ング選択比を有する材料からなるものである。

【００２６】また、第２絶縁膜はシリコン窒化膜であ
り、分離領域はシリコン酸化物で構成されるものであ
る。

【００２７】また、シリコン窒化膜の膜厚は５０ｎｍ以
下のものである。

【００２８】また、第２半導体領域または第５半導体領
域に導入される第１導電型の不純物は、ヒ素である。

【００２９】また、ヒ素を導入する際の注入イオンエネ
ルギは、１６０ｋｅＶ以上のものである。

【００３０】また、第２絶縁膜上に第４絶縁膜を形成す
る工程と、第４絶縁膜および第２絶縁膜に接続孔を形成
する工程とをさらに有し、接続孔は、第２絶縁膜に対し
て第４絶縁膜のエッチングレートが大なる条件で第４絶
縁膜をエッチングする第１のエッチング段階と、分離領
域の絶縁膜に対して第２絶縁膜のエッチングレートが大
なる条件で第２絶縁膜をエッチングする第２のエッチン
グ段階との２段階で形成されるものである。

【００３１】また、接続孔には、第１領域の第１ＭＩＳ
ＦＥＴを構成する半導体領域と第４絶縁膜上に形成され
た配線またはメモリセルを構成する容量素子とを接続す
る接続部材が形成されるものである。

【００３２】（４）本発明の半導体装置は、半導体基板
の主面に形成された分離領域と、半導体基板の主面にゲ
ート絶縁膜を介して形成されたゲート電極と、ゲート電
極下のチャネル領域を挟んで形成された第１半導体領域
と、第１半導体領域よりもチャネル領域の外側に形成さ
れた第２半導体領域と、を有する半導体装置であって、
半導体基板の第１、第２半導体領域および分離領域上に
は、ゲート電極を覆う絶縁膜が形成され、絶縁膜は、分
離領域を構成する絶縁体に対してエッチング選択比を有
するものである。

【００３３】（５）本発明の半導体装置は、半導体基板
の主面に形成された分離領域と、半導体基板の第１領域
に形成された第１ＭＩＳＦＥＴと、半導体基板の第２領
域に形成され第１ＭＩＳＦＥＴと同一チャネル型の第２
ＭＩＳＦＥＴと、半導体基板の第２領域に形成され第
１、第２ＭＩＳＦＥＴと逆チャネル型の第３ＭＩＳＦＥ
Ｔとを有し、第１ＭＩＳＦＥＴが半導体基板の主面のゲ
ート絶縁膜、ゲート絶縁膜上のゲート電極、ゲート電極
下のチャネル領域を挟んで形成された第３半導体領域を
含み、第２ＭＩＳＦＥＴがゲート絶縁膜、ゲート電極、
チャネル領域を挟んで形成された第４半導体領域、第４
半導体領域よりもチャネル領域の外側に形成された第５
半導体領域を含み、第３ＭＩＳＦＥＴがゲート絶縁膜、
ゲート電極、チャネル領域を挟んで形成された第６半導
体領域、第６半導体領域よりもチャネル領域の外側に形
成された第７半導体領域を含む半導体装置であって、半
導体基板の第３、第４、第５半導体領域および分離領域
上には、第１および第２ＭＩＳＦＥＴのゲート電極を覆
う絶縁膜が形成され、絶縁膜は、分離領域を構成する絶
縁体に対してエッチング選択比を有するものである。

【００３４】また、第３ＭＩＳＦＥＴのゲート電極の側
壁には、絶縁膜のエッチングにより形成されたサイドウ
ォールが形成され、第６および第７半導体領域上には絶
縁膜が形成されていないものである。

【００３５】（６）本発明の半導体装置は、半導体基板
の主面に形成された分離領域と、半導体基板の第１領域
に形成された第１ＭＩＳＦＥＴと、半導体基板の第２領
域に形成され第１ＭＩＳＦＥＴと同一チャネル型の第２
ＭＩＳＦＥＴと、半導体基板の第２領域に形成され第
１、第２ＭＩＳＦＥＴと逆チャネル型の第３ＭＩＳＦＥ
Ｔとを有し、第１ＭＩＳＦＥＴが半導体基板の主面のゲ
ート絶縁膜、ゲート絶縁膜上のゲート電極、ゲート電極
下のチャネル領域を挟んで形成された第３半導体領域を
含み、第２ＭＩＳＦＥＴがゲート絶縁膜、ゲート電極、
チャネル領域を挟んで形成された第４半導体領域、第４
半導体領域よりもチャネル領域の外側に形成された第５
半導体領域を含み、第３ＭＩＳＦＥＴがゲート絶縁膜、
ゲート電極、チャネル領域を挟んで形成された第６半導
体領域、第６半導体領域よりもチャネル領域の外側に形
成された第７半導体領域を含む半導体装置であって、半
導体基板の全面には、第１、第２および第３ＭＩＳＦＥ
Ｔのゲート電極を覆う絶縁膜が形成され、絶縁膜は、分
離領域を構成する絶縁体に対してエッチング選択比を有
するものである。

【００３６】また、第１領域の周辺にはガードリング領
域が形成され、ガードリング領域には、第５半導体領域
と同時に形成された第８半導体領域が形成され、第８半
導体領域上には、絶縁膜が形成されているものである。

【００３７】また、第３ＭＩＳＦＥＴが形成された第１
ウェルに接続するための第１接続領域には、第５半導体
領域と同時に形成された第９半導体領域が形成され、第
９半導体領域上には、絶縁膜が形成されているものであ
る。

【００３８】また、第２または第５半導体領域には、絶
縁膜を通過してイオン注入法により注入された不純物が
導入されているものである。

【００３９】また、不純物は、ヒ素である。

【００４０】また、第７半導体領域には、絶縁膜を通過
してイオン注入法により注入された不純物が導入されて
いる。

【００４１】また、絶縁膜はシリコン窒化膜であり、分
離領域はシリコン酸化物で構成されている。

【００４２】また、シリコン窒化膜の膜厚は５０ｎｍ以
下である。

【００４３】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する。

【００４４】（実施の形態１）図１は、本実施の形態の
ＤＲＡＭを形成した半導体チップの全体平面図である。
図示のように、単結晶シリコンからなる半導体チップ１
Ａの主面には、Ｘ方向（半導体チップ１Ａの長辺方向）
およびＹ方向（半導体チップ１Ａの短辺方向）に沿って
多数のメモリアレイＭＡＲＹがマトリクス状に配置され
ている。Ｘ方向に沿って互いに隣接するメモリアレイＭ
ＡＲＹの間にはセンスアンプＳＡが配置されている。半
導体チップ１Ａの主面の中央部には、ワードドライバＷ
Ｄ、データ線選択回路などの制御回路や、入出力回路、
ボンディングパッドなどが配置されている。

【００４５】図２は、上記ＤＲＡＭの等価回路図であ
る。図示のように、このＤＲＡＭのメモリアレイ（ＭＡ
ＲＹ）は、マトリクス状に配置された複数のワード線Ｗ
Ｌ（ＷＬ₀、ＷＬ₁、…、ＷＬ_n）と複数のビット線Ｂ
Ｌおよびそれらの交点に配置された複数のメモリセル
（ＭＣ）により構成されている。１ビットの情報を記憶
する１個のメモリセルは、１個の情報蓄積用容量素子Ｃ
とこれに直列に接続された１個のメモリセル選択用ＭＩ
ＳＦＥＴＱｓとで構成されている。メモリセル選択用Ｍ
ＩＳＦＥＴＱｓのソース、ドレインの一方は、情報蓄積
用容量素子Ｃと電気的に接続され、他方はビット線ＢＬ
と電気的に接続されている。ワード線ＷＬの一端は、ワ
ードドライバＷＤに接続され、ビット線ＢＬの一端は、
センスアンプＳＡに接続されている。

【００４６】図３は、図１に示すＤＲＡＭのメモリセル
領域を拡大して示した平面図である。半導体チップ１Ａ
のメモリセル領域には、図に示すｘ方向に活性領域Ｌが
形成されており、活性領域Ｌを囲む領域は素子分離領域
である。活性領域Ｌと垂直な方向（ｙ方向）に選択ＭＩ
ＳＦＥＴのゲート電極であるワード線ＷＬが形成され
る。ワード線ＷＬの両側の活性領域Ｌは選択ＭＩＳＦＥ
Ｔのソース・ドレイン領域である。活性領域Ｌの中央部
（ソース・ドレイン）にはビット線ＢＬとソース・ドレ
インとを接続するビット線プラグＢＬＣが形成されてい
る。ビット線プラグＢＬＣはｙ方向に長辺を有する長方
形（実際の形状は長円近似の形状となる）であり、活性
領域Ｌのパターンと同じ方向（ｘ方向）に活性領域Ｌの
間に形成されたビット線ＢＬと接続される。活性領域Ｌ
の両端上には情報蓄積用容量素子Ｃが形成される。情報
蓄積用容量素子Ｃの蓄積電極ＳＮは蓄積電極プラグＳＮ
Ｃを介して活性領域Ｌの両端のソース・ドレインに接続
される。このように、ビット線プラグＢＬＣが素子分離
領域にはみ出して形成されるため、ビット線プラグＢＬ
Ｃを形成するための接続孔の加工の際には、素子分離領
域の過剰なエッチングを防止する必要がある。また、パ
ターンの合わせずれ等により蓄積電極プラグＳＮＣが素
子分離領域にはみ出して形成される場合もある。このよ
うな場合にも素子分離領域の過剰なエッチングを防止す
る必要がある。さらに、蓄積電極プラグＳＮＣがワード
線ＷＬのパターンに重なる場合があり、ワード線ＷＬと
蓄積電極プラグＳＮＣとのショートを防止する必要もあ
る。このような場合に、後に説明する自己整合的な加工
方法が利用される。

【００４７】なお、以下の説明で用いる断面図において
は、自己整合的な加工の説明の便宜上、メモリセル領域
の断面は図３におけるＡ−Ａ線断面を示す。また、以下
の断面図において、メモリセル領域をＭ、ガードリング
領域をＧ、周辺回路のＮチャネル型ＭＩＳＦＥＴ（以下
ｎＭＩＳＦＥＴという）の形成領域をｎＭＩＳＦＥＴ、
ｐウェルの給電領域をＰＷ、周辺回路のＰチャネル型Ｍ
ＩＳＦＥＴ（以下ｐＭＩＳＦＥＴという）の形成領域を
ｐＭＩＳＦＥＴ、ｎウェルの給電領域をＮＷの記号を用
いて示す。

【００４８】次に、本実施の形態のＤＲＡＭの製造方法
を図４〜図３３を用いて工程順に説明する。

【００４９】まず、図４に示すように、ｐ型で比抵抗が
１０Ωcm程度の半導体基板１を用意し、半導体基板１上
にシリコン窒化膜２を堆積する。その後、活性領域とな
る領域にフォトレジスト膜３をパターニングして形成
し、シリコン窒化膜２および半導体基板１をドライエッ
チング法によりエッチングし、溝４を形成する。シリコ
ン窒化膜２は、後に説明するＣＭＰ法による素子分離領
域の形成の際のＣＭＰストッパとして機能する。また、
溝４の深さは３００〜４００nm程度の深さとする。な
お、シリコン窒化膜２の形成前に、膜厚１０nm程度の薄
いシリコン酸化膜を形成してもよい。このシリコン酸化
膜は、後の工程で素子分離溝の内部に埋め込まれるシリ
コン酸化膜をシンタリング（焼き締め）するときなどに
基板に加わるストレスを緩和する。また、溝４の形成
は、フォトレジスト膜３をマスクにしてシリコン窒化膜
２をドライエッチングし、次いでフォトレジスト膜３を
除去した後、シリコン窒化膜２をマスクにして半導体基
板１をドライエッチングしてもよい。

【００５０】次に、フォトレジスト膜３を除去した後、
図５に示すように、半導体基板１上に膜厚６００nm程度
のシリコン酸化膜５を堆積する。また、シリコン酸化膜
５は、半導体基板１を８５０℃程度でウェット酸化する
ことにより、溝４に埋め込まれたシリコン酸化膜５の膜
質を改善するためのシンタリング（焼き締め）を行う。
シリコン酸化膜５は、例えばオゾン（Ｏ₃）とテトラエ
トキシシラン（ＴＥＯＳ）とをソースガスに用いたプラ
ズマＣＶＤ法で堆積できる。なお、エッチングによって
溝４の内壁に生じたダメージ層を除去するために、半導
体基板１を８５０〜９００℃程度でウェット酸化して溝
４の内壁に膜厚１０nm程度の薄い酸化シリコン膜を形成
することができる。

【００５１】次に、図６に示すように、シリコン酸化膜
５の上部にＣＶＤ法で膜厚１００nm程度の窒化シリコン
膜６を堆積した後、フォトレジスト膜７をマスクにして
窒化シリコン膜６をドライエッチングすることにより、
広い面積の溝４の上部のみに窒化シリコン膜６を残す。
溝４の上部に残った窒化シリコン膜６は、次の工程でシ
リコン酸化膜５をＣＭＰ法で研磨して平坦化する際に、
相対的に広い面積の溝４の内部のシリコン酸化膜５が相
対的に狭い面積の溝４の内部のシリコン酸化膜５に比べ
て深く研磨される現象（ディッシング；dishing ）を防
止するために形成される。

【００５２】次に、フォトレジスト膜７を除去した後、
図７に示すように、シリコン窒化膜２、６をストッパに
用いたＣＭＰ法でシリコン酸化膜５を研磨し、溝４の内
部にシリコン酸化膜５を残すことにより、素子分離領域
８を形成する。

【００５３】次に、図８に示すように、熱リン酸を用い
たウェットエッチングでシリコン窒化膜２を除去する。
この際、素子分離領域８も幾分エッチングされてほぼ平
坦な表面が実現できる。

【００５４】次に、図９に示すように、埋め込みウェル
形成領域が露出され、かつ、それ以外の領域が被覆され
るようなフォトレジスト膜８ｇをパターニングした後、
これをマスクとして、例えばリンまたはヒ素等のような
不純物を半導体基板１にイオン注入することにより埋め
込みｎウェル１９を形成する。

【００５５】続いて、フォトレジスト膜８ｇを除去した
後、図１０に示すように、半導体基板１の主面上に、ｎ
ＭＩＳＦＥＴの形成領域、ｐウェル給電領域ＰＷ、ガー
ドリング領域Ｇおよびメモリセル領域Ｍが露出され、か
つ、ｐＭＩＳＦＥＴの形成領域およびｎウェル給電領域
ＮＷが被覆されるようなフォトレジスト膜８ｈをパター
ニングする。その後、そのフォトレジスト膜８ｈをマス
クとして、ｐウェル形成用の不純物およびｎＭＩＳＦＥ
Ｔのしきい値電圧調整用の不純物を連続してイオン注入
することによりｐウェル９を形成する。

【００５６】このｐウェル形成用の不純物の導入工程で
は、ウェル用、アイソレーション用および濃度調整用の
３段階に分けてイオン注入を行っている。いずれの場合
も、例えばホウ素（Ｂ）または２フッ化ホウ素（Ｂ
Ｆ₂）等を半導体基板１に導入するが、それぞれイオン
打ち込みエネルギーを変えることで不純物濃度のピーク
深さ位置を変えている。ウェル用イオン注入工程は、不
純物を最も高いイオン打ち込みエネルギーで半導体基板
に導入する工程で、ウェルの深さ方向の基本的な不純物
濃度分布を決定している。アイソレーション用イオン注
入工程は、不純物を２番目に高いイオン打ち込みエネル
ギーで半導体基板に導入する工程で、隣接するウェル間
を電気的に分離するために行われている。さらに、濃度
調整用のイオン注入工程は、不純物を最も低いイオン打
ち込みエネルギーで半導体基板に導入する工程で、ウェ
ルに形成されるＭＩＳＦＥＴのソース・ドレイン間のリ
ーク電流を抑制するために行われている。また、ｎＭＩ
ＳＦＥＴのしきい値電圧調整用の不純物の導入工程で
は、例えばホウ素または２フッ化ホウ素（ＢＦ₂）を半
導体基板１に導入する。

【００５７】なお、半導体基板１に対して熱処理を施す
ことにより、上述の不純物導入工程で半導体基板１に導
入された不純物の活性化することができる。

【００５８】次いで、フォトレジスト膜８ｈを除去した
後、図１１に示すように、半導体基板１の主面上に、ｐ
ＭＩＳＦＥＴの形成領域およびｎウェル給電領域ＮＷが
露出され、かつ、ｎＭＩＳＦＥＴ形成領域、ｐウェル給
電領域ＰＷ、ガードリング領域Ｇおよびメモリセル領域
Ｍが被覆されるようなフォトレジスト膜８ｉをパターニ
ングした後、これをマスクとして、ｎウェル形成用の不
純物をおよびｐＭＩＳＦＥＴのしきい値電圧調整用の不
純物を連続してイオン注入することによりｎウェル１０
を形成する。

【００５９】このｎウェル形成用の不純物の導入工程で
も、前記ｐウェル９の場合と同様に、ウェル用、アイソ
レーション用および濃度調整用の３段階に分けてイオン
注入を行っているが、ここでは、例えばリンを半導体基
板１に導入している。また、厚膜部におけるｐＭＩＳＦ
ＥＴのしきい値電圧調整用の不純物の導入工程における
不純物の種類は、上記したｎＭＩＳＦＥＴのしきい値電
圧調整用の不純物の導入の場合と同じある。

【００６０】次いで、フォトレジスト膜８ｉを除去した
後、図１２に示すように、半導体基板１の主面上に、メ
モリセル領域Ｍが露出され、かつ、それ以外の領域が被
覆されるようなフォトレジスト膜８ｊをパターニングす
る。続いて、メモリセル領域Ｍにおけるメモリセル選択
ＭＩＳＦＥＴＱｓのしきい値電圧を調整すべく、例えば
ホウ素等のような不純物をフォトレジスト膜８ｊをマス
クとして半導体基板１にイオン注入する。これにより、
メモリセル選択ＭＩＳＦＥＴのしきい値電圧を良好に設
定できる。

【００６１】その後、半導体基板１に対して熱酸化処理
を施すことにより、図１３に示すように、半導体基板１
の主面上に、例えば酸化シリコン膜からなるゲート絶縁
膜１１を形成する。また、特に限定はされないが、上記
ゲート絶縁膜１１を形成した後、例えば半導体基板１を
ＮＯ（酸化窒素）あるいはＮ₂Ｏ（亜酸化窒素）雰囲気
中で熱処理することによって、ゲート絶縁膜１１と半導
体基板１との界面に窒素を偏析させても良い（酸窒化処
理）。ゲート絶縁膜１１が８nm程度まで薄くなると、半
導体基板１との熱膨張係数差に起因して両者の界面に生
じる歪みが顕在化し、ホットキャリアの発生を誘発す
る。半導体基板１との界面に偏析した窒素はこの歪みを
緩和するので、上記の酸窒化処理は、極薄のゲート絶縁
膜１１の信頼性を向上させ、かつ、ホットキャリアの抑
制を図りＭＩＳＦＥＴの信頼性を向上できる。

【００６２】その後、図１４に示すように、半導体基板
１上に、ゲート電極形成用の導体膜およびキャップ絶縁
膜形成用の絶縁膜を下層から順にＣＶＤ法等によって形
成した後、これをフォトリソグラフィ技術およびドライ
エッチング技術によってパターニングすることにより、
ゲート電極１２およびそれらの上にキャップ絶縁膜１３
を形成する。ゲート電極１２は、例えばリンが導入され
たｎ⁺型の低抵抗ポリシリコンからなるが、これに限定
されるものではなく種々変更可能であり、例えば低抵抗
ポリシリコン膜上にタングステンシリサイド膜等を形成
することで構成しても良いし、低抵抗ポリシリコン膜上
に窒化タングステンまたは窒化チタン等のようなバリア
金属膜を介してタングステン等のような金属膜を形成す
ることで構成しても良い。また、キャップ絶縁膜１３
は、例えば窒化シリコン膜等からなる。この場合、キャ
ップ絶縁膜１３はゲート電極１２のパターニング工程時
にパターニングしても良い。また、キャップ絶縁膜１３
をパターニングした後、その時、エッチングマスクとし
て使用したフォトレジスト膜を除去し、さらにパターニ
ングされたキャップ絶縁膜１３をエッチングマスクとし
てゲート電極形成用の導体膜をパターニングしてゲート
電極１２を形成しても良い。

【００６３】次に、図１５に示すように、半導体基板１
上に、ｎＭＩＳＦＥＴの形成領域、ｎウェル給電領域Ｎ
Ｗ、ガードリング領域Ｇおよびメモリセル領域Ｍが露出
され、それ以外が被覆されるようなフォトレジスト膜８
ｎを形成する。続いて、このフォトレジスト膜８ｎをマ
スクとして、例えばリンを半導体基板１の主面に対して
垂直またはそれに近い角度で半導体基板１にイオン注入
する。この工程は、メモリセル選択ＭＩＳＦＥＴＱｓの
ソース・ドレイン用のｎ^-型半導体領域１４を形成する
ための工程である。ｎ^-型半導体領域１４は、ゲート電
極１２に対して自己整合的に形成される。このように不
純物がｐＭＩＳＦＥＴの形成領域およびｐウェル給電領
域には導入されないようにしているのは、ｐＭＩＳＦＥ
Ｔのしきい値電圧のばらつきを抑制するためであり、ま
た、ｐウェル給電領域ＰＷにおける給電状態を良好にす
るためである。

【００６４】次いで、フォトレジスト膜８ｎを除去した
後、図１６に示すように、半導体基板１の主面上に、ｎ
ＭＩＳＦＥＴの形成領域、ｐウェル給電領域ＰＷおよび
ガードリング領域Ｇが露出され、それ以外が被覆される
ようなフォトレジスト膜８ｐを形成した後、これをマス
クとして、例えばｎＭＩＳＦＥＴの短チャネル効果抑制
用の不純物であるホウ素等をイオン注入してポケット領
域１５を形成する。ポケット領域１５は、ゲート電極１
２に対して自己整合的に形成されるが、斜め方向からイ
オン注入されるため、ゲート電極１２の下部においては
垂直方向からイオン注入した場合よりゲート電極１２の
中心方向に近く形成される。また、ｐウェル給電領域Ｐ
Ｗにもｐ^-型のポケット領域１５が形成されるため、ｐ
ウェル給電領域ＰＷにおける給電状態を良好にできる。

【００６５】続いて、図１７に示すように、前の工程で
用いたフォトレジスト膜８ｐをマスクとして、例えばリ
ンまたはヒ素を、半導体基板の主面に対してほぼ垂直な
方向から半導体基板１にイオン注入することにより、ｎ
^-型半導体領域１６を半導体基板１に形成する。ｎ^-型
半導体領域１６はゲート電極１２に対して自己整合的に
形成され、垂直方向からイオン注入されることからｐ^-
型のポケット領域１５よりもゲート電極１２の中心方向
から遠く形成される。すなわち、ｎ^-型半導体領域１６
がｐ^-型のポケット領域１５で囲まれたような断面形状
で形成される。ｎ^-型半導体領域１６はｎＭＩＳＦＥＴ
のＬＤＤ構造における低濃度不純物領域となる。

【００６６】その後、フォトレジスト膜８ｐを除去した
後、図１８に示すように、ｐＭＩＳＦＥＴの形成領域お
よびｎウェル給電領域ＮＷが露出され、それ以外が被覆
されるようなフォトレジスト膜８ｑを形成する。続い
て、そのフォトレジスト膜８ｑをマスクとして、例えば
ｐＭＩＳＦＥＴの短チャネル効果抑制用の不純物である
リン等を前記同様に斜め方向からイオン注入することで
ｎ^-型のポケット領域１７を形成する。ポケット領域１
７は、前記したポケット領域１５と同様にゲート電極１
２に対して自己整合的に形成され、ゲート電極１２の中
心方向に近く形成される。

【００６７】次いで、図１９に示すように、前の工程で
用いたフォトレジスト膜８ｑをマスクとして、例えば２
フッ化ホウ素を半導体基板１の主面に対して垂直にイオ
ン注入することにより、ｐ^-型半導体領域１８を半導体
基板１に形成する。ｐ^-型半導体領域１８は、ｎ^-型半
導体領域１６と同様に、ゲート電極１２に対して自己整
合的に形成され、垂直方向からイオン注入されることか
らｎ^-型のポケット領域１７よりもゲート電極１２の中
心方向から遠く形成される。すなわち、ｐ^-型半導体領
域１８がポケット領域１７で囲まれたような断面形状で
形成される。ｐ^-型半導体領域１８は、ｐＭＩＳＦＥＴ
のＬＤＤ構造における低濃度不純物領域となる。

【００６８】続いて、図２０に示すように、半導体基板
１の主面上に絶縁膜２０をＣＶＤ法等によって形成す
る。絶縁膜２０は、素子分離領域８を構成するシリコン
酸化膜に対してエッチング選択比を有する材料で構成さ
れ、たとえばシリコン窒化膜からなる。このようにシリ
コン窒化膜からなる絶縁膜２０を形成することにより、
後に説明するように接続孔を穿孔加工する際に、ゲート
電極１２（ワード線ＷＬ）に対して自己整合的に加工で
き、また、素子分離領域８の過剰なエッチングを防止で
きる。また、絶縁膜２０の膜厚は５０ｎｍ以下とする。
このように５０ｎｍ以下の膜厚とすることにより次工程
で説明するｎＭＩＳＦＥＴのｎ⁺型半導体領域の形成を
絶縁膜２０を除去することなく絶縁膜２０を通過するイ
オン注入により形成することが可能となる。また、ゲー
ト電極１２の側壁にも絶縁膜２０が形成されるため、周
辺回路領域の絶縁膜２０は、後に説明するように、ｎＭ
ＩＳＦＥＴあるいはｐＭＩＳＦＥＴのソース・ドレイン
領域をＬＤＤ構造とするためのサイドウォールスペーサ
として機能する。

【００６９】次に、図２１に示すように、絶縁膜２０上
に、ｎＭＩＳＦＥＴの形成領域、ｎウェル給電領域ＮＷ
およびガードリング領域Ｇが露出され、かつ、それ以外
が被覆されるようなフォトレジスト膜８ｒを形成する。
その後、そのフォトレジスト膜８ｒをマスクとして、例
えばｎＭＩＳＦＥＴのソース・ドレイン形成用のリンま
たはヒ素をイオン注入することにより、ｎＭＩＳＦＥＴ
のｎ⁺型半導体領域２１、ｎウェル給電用のｎ⁺型半導
体領域２２およびガードリング用のｎ⁺型半導体領域２
３を形成する。イオン注入は半導体基板１の主面に対し
てほぼ垂直に行われる。ｎ⁺型半導体領域２１は、ゲー
ト電極１２に対して自己整合的に形成されるが、ゲート
電極１２の側壁には絶縁膜２０が形成されているため、
また、イオン注入が半導体基板１の主面に対してほぼ垂
直に行われるため、絶縁膜２０の前記側壁部分がゲート
電極１２のサイドウォールスペーサの作用を行い、絶縁
膜２０の厚さに相当する分だけチャネル領域の外側にオ
フセットされた状態でｎ⁺型半導体領域２１が形成され
る。従って、ｎ⁺型半導体領域２１は、ｎ^-型半導体領
域１６よりもゲート電極１２の中心から外側に向かっ
て、絶縁膜２０の厚さに相当する分だけオフセットされ
て形成される。このようにしてｎ⁺型半導体領域２１と
ｎ^-型半導体領域１６とからなるＬＤＤ構造が形成さ
れ、ｐ^-型のポケット領域１５とともにｎＭＩＳＦＥＴ
のソース・ドレインを構成する。このような工程を経て
ｎＭＩＳＦＥＴＱｎを形成する。

【００７０】このように絶縁膜２０を除去することな
く、絶縁膜２０を通過させて不純物をイオン注入するこ
とにより、工程を簡略化することができ、また、フォト
レジスト膜８ｒをパターニングするためのマスクの合わ
せ精度を緩和することができる。

【００７１】このような効果が得られる事情を図２２の
平面図を用いて説明する。図２２は、メモリセル領域Ｍ
とガードリング領域Ｇとを示した平面図である。なお、
図２２では、メモリセル領域Ｍとガードリング領域Ｇと
の境界部分を詳細に示すための便宜上メモリセル領域に
おけるセル数を少なくして示しており、実際には図に示
されたセル数（活性領域Ｌのパターンの数）よりもはる
かに多くのセルが形成されている。また、図２２では、
図面を見やすくするために、図３で説明した部材のうち
活性領域Ｌおよびワード線ＷＬのパターンを示し、他の
部材は省略している。

【００７２】図２２に示すように、メモリセル領域の周
辺部にガードリング領域Ｇが形成され、ガードリング領
域Ｇによりメモリセル領域を取り囲むように構成され
る。ガードリング領域Ｇにｎ⁺型半導体領域２３を形成
するための不純物が注入される領域、つまりフォトレジ
スト膜８ｒが形成されていない領域は、図でハッチング
を施した領域２４である。ガードリング領域Ｇはメモリ
セル領域内のＭＩＳＦＥＴへのノイズの混入を防止する
ため、たとえば接地電位に保持される。従って、メモリ
セル領域とガードリング領域Ｇと電気的に接続される活
性領域Ｌあるいは境界部に位置する活性領域Ｌはダミー
Ｄとなる。一方、境界部より内側の活性領域に形成され
るＭＩＳＦＥＴは正常に作動し、このような活性領域は
有効領域Ｅとなる。

【００７３】いま仮に絶縁膜２０をイオン注入用のマス
クを用いてエッチングしようとすれば、フォトレジスト
膜８ｒを用いてこれをエッチングすることとなる。ワー
ド線ＷＬは最も微細加工が要求される寸法でエッチング
されることから、フォトレジスト膜８ｒのパターニング
工程においてもワード線ＷＬ加工用のパターニングと同
程度の精度が要求される。つまり、フォトレジスト膜８
ｒを粗い精度でパターニングした場合、マスクずれを起
こしてフォトレジスト膜８ｒがワード線ＷＬに重なるよ
うに形成される確率が高くなる。このような状態で絶縁
膜２０をエッチングすれば、ワード線ＷＬの高さの影響
を受けてエッチング形状が不正確となり、歩留まり低下
の要因になりかねない。このため、マスク合わせ精度を
上げる必要があり、それに伴ってフォトマスク精度の向
上および高価なレジスト材を用いる必要が発生する。こ
れは、単純にエッチングの工程が増加するばかりでな
く、加工精度の向上による工程難度の上昇および高価な
材料の使用によるコストの増加を招くこととなる。

【００７４】一方、絶縁膜２０をエッチングすることな
く、絶縁膜２０を通過して不純物を導入する本実施の形
態では、多少のマスクずれが発生しても、そのずれがダ
ミー領域の範囲内にある限り不良は生じない。このため
フォトレジスト膜８ｒのパターニング精度を上げる必要
が無く、加工の難度を下げることができる。これによ
り、工程マージンを増加して歩留まりの向上に寄与でき
る。また、フォトレジスト膜に高価な材料を用いる必要
が無く、コストの低減にも寄与できる。すなわち、本実
施の形態では、エッチング工程を削減するばかりでな
く、工程の難易度を下げ、歩留まりの向上およびコスト
の削減に寄与できる。

【００７５】なお、この場合の不純物は、横方向の拡散
が少ないヒ素が好ましく、イオン注入のエネルギは１６
０ｋｅＶ以上で行う。

【００７６】その後、フォトレジスト膜８ｒを除去した
後、図２３に示すように、ｐＭＩＳＦＥＴの形成領域お
よびｐウェル給電領域ＰＷが露出され、それ以外の領域
が被覆されるようなフォトレジスト膜８ｓを半導体基板
１の主面上に形成する。続いて、フォトレジスト膜８ｓ
をマスクとして異方性エッチングを行い、半導体基板１
の主面上の絶縁膜２０を除去してゲート電極１２および
キャップ絶縁膜１３の側壁にサイドウォール２５を形成
する。サイドウォール２５は、次に説明するように、ｐ
ＭＩＳＦＥＴのソース・ドレイン領域をＬＤＤ構造とす
るためのサイドウォールスペーサとして機能する。な
お、この場合のフォトレジスト膜８ｓのパターニング
は、前記したエッチング加工を行うときにはガードリン
グ領域Ｇへのマスク合わせを考慮しなければならないフ
ォトレジスト膜８ｒの場合と異なり微細な合わせ精度は
必要でない。ガードリングを考慮する必要が無いためで
ある。

【００７７】続いて、図２４に示すように、フォトレジ
スト膜８ｓをマスクとして、例えばｐＭＩＳＦＥＴのソ
ース・ドレイン形成用のホウ素を、半導体基板１にイオ
ン注入してｐＭＩＳＦＥＴＱｐのｐ⁺型半導体領域２６
およびｐウェル給電用のｐ⁺型半導体領域２７を形成す
る。イオン注入は半導体基板１の主面に対してほぼ垂直
に行われる。ｐ⁺型半導体領域２６は、ゲート電極１２
に対して自己整合的に形成されるが、ゲート電極１２の
側壁にはサイドウォール２５が形成されているため、ま
た、イオン注入が半導体基板１の主面に対してほぼ垂直
に行われるため、サイドウォール２５がゲート電極１２
のサイドウォールスペーサの作用を行い、サイドウォー
ル２５幅に相当する分だけチャネル領域の外側にオフセ
ットされた状態でｐ⁺型半導体領域２６が形成される。
従って、ｐ⁺型半導体領域２６は、ｐ^-型半導体領域１
８よりもゲート電極１２の中心から外側に向かって、サ
イドウォール２５の幅に相当する分だけオフセットされ
て形成される。このようにしてｐ⁺型半導体領域２６と
ｐ^-型半導体領域１８とからなるＬＤＤ構造が形成さ
れ、ｎ^-型のポケット領域１７とともにｐＭＩＳＦＥＴ
のソース・ドレインを構成する。このような工程を経て
ｐＭＩＳＦＥＴＱｐが形成される。なお、この場合のホ
ウ素は、絶縁膜２０無しにイオン注入されているため、
注入エネルギを低くすることができ、ホウ素の横方向拡
散を抑制してｐＭＩＳＦＥＴの性能を向上できる。ま
た、この場合の絶縁膜２０の除去は、従来においても行
われていたものであり、専用をマスクを用いることな
く、１回のエッチング加工で行うことができ、工程が増
加することもない。

【００７８】続いて、フォトレジスト膜８ｓを除去し、
図２５に示すように、半導体基板１の主面上に、例えば
酸化シリコン膜からなる絶縁膜２８をＣＶＤ法によって
被着した後、その上面をＣＭＰ法等によって研磨して平
坦にする。

【００７９】そして、図２６に示すように、その絶縁膜
２８上にメモリセル領域Ｍのｎ^-型半導体領域１４が露
出されるような接続孔形成用のフォトレジスト膜２９を
形成する。その後、フォトレジスト膜２９をマスクとし
て第１のエッチング処理を施す。この第１のエッチング
処理はシリコン酸化膜がエッチングされやすく、シリコ
ン窒化膜がエッチングされ難い条件で行う。これによ
り、シリコン窒化膜からなる絶縁膜２０が第１のエッチ
ング処理のエッチングストッパとして機能し、第１のエ
ッチング処理におけるオーバーエッチングを十分に行っ
ても、ゲート電極１２の上面あるいは側面が露出するこ
とが無く、また、半導体基板１の主面、特に素子分離領
域８がエッチングされることがない。これにより、ゲー
ト電極１２（ワード線ＷＬ）に対して自己整合的に接続
孔３０の大部分が穿孔でき、かつ素子分離領域８がエッ
チングされることがない。

【００８０】さらに、図２７に示すように、シリコン窒
化膜がエッチングされやすい条件で第２のエッチング処
理を行う。この第２のエッチング処理では膜厚の薄い絶
縁膜２０のみをエッチングすれば良く、仮に絶縁膜２０
の膜厚の５０％に相当するオーバーエッチングを行って
も、素子分離領域８がエッチングされる量は僅かであ
る。

【００８１】このように、絶縁膜２０を用いて２段階の
エッチングを行うことにより、接続孔３０がゲート電極
１２（ワード線ＷＬ）に対して自己整合的に穿孔でき、
かつ素子分離領域８が過剰にエッチングされることを防
止できる。このような素子分離領域８の過剰エッチング
の防止効果は、本実施の形態のように浅溝にシリコン酸
化膜を埋め込んで素子分離領域８を構成する場合に特に
有効である。すなわち、本実施の形態のような浅溝素子
分離構造では、溝４の側面が急峻に形成されているた
め、僅かな過剰エッチングであっても活性領域の深い領
域までエッチングされ、ｐウェル領域との間で容易にリ
ークが発生してしまうためである。従って、浅溝素子分
離構造の場合には本実施の形態の技術は特に有効であ
る。

【００８２】次いで、図２８に示すように、例えばリン
等のような不純物を、接続孔３０を通じて半導体基板１
にイオン注入することにより、ｎ^-型半導体領域１４の
下にｎ^-型半導体領域３１ａを形成する。このｎ^-型半
導体領域３１ａは、この接続孔３０から露出する半導体
基板１部分には後述するｎ⁺型の半導体領域を形成する
が、それがｐウェル９と直接的に接触すると高電界が印
加され素子不良の原因となるので、その電界を緩和する
ための領域である。続いて、例えば低抵抗ポリシリコン
を接続孔３０内に埋め込むように絶縁膜２８上にＣＶＤ
法で被着した後、これを接続孔３０内にのみ残されるよ
うにＣＭＰ法等によって削ることで、図２９に示すよう
に、プラグ３２を形成する。その後、プラグ３２からの
不純物拡散によって半導体基板１にｎ⁺型半導体領域３
１ｂを形成する。

【００８３】次いで、図３０に示すように、絶縁膜２８
およびプラグ３２上に、例えば酸化シリコン膜からなる
絶縁膜３３をＣＶＤ法等によって被着した後、図３１に
示すように、絶縁膜２８、３３に半導体基板１およびプ
ラグ３２の上面が露出する接続孔３４を形成し、さらに
第１層配線３５およびビット線ＢＬをフォトリソグラフ
ィ技術およびドライエッチング技術によって形成する。
この場合の第１層配線３５およびビット線ＢＬは、例え
ばタングステンまたはタングステン合金からなる。

【００８４】次いで、図３２に示すように、絶縁膜３３
上に、第１層配線３５やビット線ＢＬを被覆するよう
に、例えば酸化シリコン膜からなる絶縁膜３６をＣＶＤ
法等によって被着した後、その上面を平坦化し、図３３
に示すように、絶縁膜３３、３６に、キャパシタ用のプ
ラグ３２の上面が露出するような接続孔３７をフォトリ
ソグラフィ技術およびドライエッチング技術によって穿
孔する。続いて、絶縁膜３６上に、接続孔３７を埋め込
むように導体膜をＣＶＤ法やスパッタリング法等によっ
て被着した後、これをＣＭＰ法等によって接続孔３７内
のみに残されるように削ることで接続孔３７内にプラグ
３８を形成する。その後、絶縁膜３６上にプラグ３８上
面を覆うように絶縁膜３９をＣＶＤ法等によって被着し
た後、その絶縁膜３９に、下層のプラグ３８の上面が露
出するようなキャパシタ孔４０をフォトリソグラフィ技
術およびドライエッチング技術等によって形成する。そ
の後、キャパシタ孔４０内に、例えばクラウン（筒型）
の情報蓄積用容量素子（キャパシタ）Ｃを形成する。こ
の情報蓄積用容量素子Ｃは、ＤＲＡＭの情報蓄積用の容
量素子であり、下部電極４１と、容量絶縁膜４２と、上
部電極４３とを有している。下部電極４１は、例えば低
抵抗ポリシリコン膜からなり、プラグ３２、３８を通じ
てメモリセル選択ＭＩＳＦＥＴＱｓの一方の半導体領域
３１ｂと電気的に接続されている。容量絶縁膜４２は、
例えば酸化タンタル（Ｔａ₂Ｏ₅）または酸化シリコン
膜と窒化シリコン膜との積層膜で構成されており、下部
電極４１と上部電極４３との間に挟まれて形成されてい
る。なお、ＦＲＡＭ構造とする場合には、容量絶縁膜の
材料として、例えばＰｂ（Ｚｒ, Ｔｉ）等に代表される
鉛系酸化物強誘電体やＢｉ₂ＳｒＴａ₂Ｏ₉等に代表さ
れるビスマス層状構造強誘電体を用いる。その場合、下
部電極４１にはＰｔ、Ｒｕ、ＲｕＯ_X、Ｉｒ、ＩｒＯ_X
等のような金属材料を用いる。

【００８５】なお、これ以降の工程は、通常の半導体集
積回路装置の製造方法を経てＤＲＡＭまたはＦＲＡＭを
製造できる。

【００８６】本実施の形態によれば、絶縁膜２０を通過
して不純物をイオン注入することによりｎ⁺型半導体領
域２１、２３を形成するため、エッチング工程を省略し
て工程を簡略化できる。また、ｎ⁺型半導体領域２１、
２３を形成するためのイオン注入マスクのパターニング
を低い精度で形成することができ、工程マージンを増加
できる。また、高い精度が要求されないことから安価な
材料を用いてコストの削減を図れる。

【００８７】（実施の形態２）図３４および図３５は、
実施の形態２のＤＲＡＭの製造方法を示した断面図であ
る。本実施の形態の製造方法は、実施の形態１における
図２２までの工程と同様である。よってこの部分の説明
を省略する。

【００８８】図３４に示すように、ｐＭＩＳＦＥＴの形
成領域およびｐウェル給電領域ＰＷが露出され、それ以
外の領域が被覆されるようなフォトレジスト膜８ｓを半
導体基板１の主面上に形成する。この後、絶縁膜２０を
異方性エッチングして除去することなく、フォトレジス
ト膜８ｓをマスクとして、例えばｐＭＩＳＦＥＴのソー
ス・ドレイン形成用のホウ素を、半導体基板１にイオン
注入してｐＭＩＳＦＥＴＱｐのｐ⁺型半導体領域２６お
よびｐウェル給電用のｐ⁺型半導体領域２７を形成す
る。ｐ⁺型半導体領域２６は、ゲート電極１２に対して
自己整合的に形成されるが、実施の形態１のｎ⁺型半導
体領域２１の場合と同様に、ゲート電極１２の側壁には
絶縁膜２０が形成されているため、また、イオン注入が
半導体基板１の主面に対してほぼ垂直に行われるため、
絶縁膜２０の前記側壁部分がゲート電極１２のサイドウ
ォールスペーサの作用を行い、絶縁膜２０の厚さに相当
する分だけチャネル領域の外側にオフセットされた状態
でｐ⁺型半導体領域２６が形成される。従って、ｐ⁺型
半導体領域２６は、ｐ^-型半導体領域１８よりもゲート
電極１２の中心から外側に向かって、絶縁膜２０の厚さ
に相当する分だけオフセットされて形成される。このよ
うにしてｐ⁺型半導体領域２６とｐ^-型半導体領域１８
とからなるＬＤＤ構造が形成され、ｎ^-型のポケット領
域１７とともにｐＭＩＳＦＥＴのソース・ドレインを構
成する。

【００８９】その後の工程は、実施の形態１と同様であ
り、実施の形態１の図３３に相当する断面図を図３５に
示す。

【００９０】本実施の形態によれば、絶縁膜２０を除去
することなく絶縁膜２０を通過して不純物をイオン注入
し、ｐＭＩＳＦＥＴＱｐのｐ⁺型半導体領域２６および
ｐウェル給電用のｐ⁺型半導体領域２７を形成するた
め、エッチング工程を削減することができ、これにより
工程を簡略化できる。

【００９１】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００９２】例えば前記実施の形態では、メモリセルの
キャパシタをクラウン型とした場合について説明した
が、これに限定されるものではなく種々変更可能であ
り、例えばフィン型でも良い。

【００９３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、それに限定され
るものではなく、例えばマイクロプロセッサ等のような
論理回路で構成される半導体装置、メモリ回路と論理回
路とを同一半導体基板に設けるメモリ−ロジック混在型
の半導体装置等、他の半導体装置の製造方法に適用でき
る。

【００９４】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００９５】（１）自己整合的な加工を行うための絶縁
膜を使用する場合に、工程数の増加を抑制できる。

【００９６】（２）自己整合的な加工を行うための絶縁
膜を使用する場合に、工程数を増加することなく周辺回
路領域のＬＤＤ構造を形成できる。

【００９７】（３）ＤＲＡＭのガードリングを形成する
ためのイオン注入マスクの精度要求を低減し、合わせ精
度を低減することができる。また、安価な材料を用いる
ことができる。

【００９８】（４）周辺回路領域のｐチャネルＭＩＳＦ
ＥＴのｐ⁺半導体領域の横方向広がりを抑制し、短チャ
ネル効果を改善できる。

【図面の簡単な説明】

【図１】実施の形態１のＤＲＡＭを形成した半導体チッ
プの全体平面図である。

【図２】実施の形態１のＤＲＡＭの等価回路図である。

【図３】図１に示すＤＲＡＭのメモリセル領域を拡大し
て示した平面図である。

【図４】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図５】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図６】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図７】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図８】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図９】実施の形態１のＤＲＡＭの製造方法の一例を工
程順に示した断面図である。

【図１０】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１１】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１２】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１３】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１４】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１５】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１６】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１７】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１８】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図１９】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２０】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２１】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２２】メモリセル領域とガードリング領域とを示し
た平面図である。

【図２３】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２４】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２５】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２６】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２７】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２８】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図２９】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図３０】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図３１】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図３２】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図３３】実施の形態１のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図３４】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【図３５】実施の形態２のＤＲＡＭの製造方法の一例を
工程順に示した断面図である。

【符号の説明】

１半導体基板１Ａ半導体チップ２シリコン窒化膜３フォトレジスト膜４溝５シリコン酸化膜６窒化シリコン膜７フォトレジスト膜８分離領域（素子分離領域）８ｇ〜８ｓフォトレジスト膜９ｐウェル１０ｎウェル１１ゲート絶縁膜１２ゲート電極１３キャップ絶縁膜１４ｎ^-型半導体領域１５ポケット領域１６ｎ^-型半導体領域１７ポケット領域１８ｐ^-型半導体領域１９埋め込みｎウェル２０絶縁膜２１ｎ⁺型半導体領域２２ｎ⁺型半導体領域２３ｎ⁺型半導体領域２４領域２５サイドウォール２６ｐ⁺型半導体領域２７ｐ⁺型半導体領域２８絶縁膜２９フォトレジスト膜３０接続孔３１ａｎ^-型半導体領域３１ｂｎ⁺型半導体領域３２プラグ３３絶縁膜３４接続孔３５第１層配線３６絶縁膜３７接続孔３８プラグ３９絶縁膜４０キャパシタ孔４１下部電極４２容量絶縁膜４３上部電極ＢＬビット線ＢＬＣビット線プラグＣ情報蓄積用容量素子ＤダミーＥ有効領域Ｇガードリング領域Ｌ活性領域Ｍメモリセル領域ＭＡＲＹメモリアレイＮＷｎウェル給電領域ＰＷｐウェル給電領域ＱｎｎＭＩＳＦＥＴＱｐｐＭＩＳＦＥＴＱｓメモリセル選択ＭＩＳＦＥＴＳＡセンスアンプＳＮ蓄積電極ＳＮＣ蓄積電極プラグＷＤワードドライバＷＬワード線

───────────────────────────────────────────────────── フロントページの続き (72)発明者宮本正文東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者関口敏宏東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内 (72)発明者只木 ▲芳▼▲隆▼ 東京都青梅市新町六丁目16番地の３株式会社日立製作所デバイス開発センタ内Ｆターム(参考） 5F083 AD24 JA15 JA17 JA35 JA38 JA43 KA01 LA16 MA03 MA06 MA18 MA19 NA01 NA10 PR37 PR40 PR43 PR44 PR53 PR54 ZA06

Claims

【特許請求の範囲】

【請求項１】（ａ）半導体基板の主面に分離領域を形
成する工程と、（ｂ）前記半導体基板上に第１絶縁膜を介して導電膜を
堆積する工程と、（ｃ）前記導電膜をパターニングして、ゲート電極を形
成する工程と、（ｄ）前記ゲート電極の存在下において第１導電型の不
純物を導入し、前記ゲート電極下のチャネル領域を挟む
第１半導体領域を形成する工程と、（ｅ）前記半導体基板の全面に第２絶縁膜を堆積する工
程と、（ｆ）前記第２絶縁膜およびゲート電極の存在下におい
て、第１導電型の不純物を、前記第２絶縁膜を通過して
イオン注入法により導入し、前記第１半導体領域よりも
前記チャネル領域の外側に第２半導体領域を形成する工
程と、を含み、前記第２半導体領域は前記ゲート電極の側壁部
分に存在する第２絶縁膜に対して自己整合的に形成され
ていることを特徴とする半導体装置の製造方法。
【請求項２】請求項１記載の半導体装置の製造方法で
あって、前記（ｂ）工程の前記導電膜の堆積後さらに第３絶縁膜
を堆積し、前記（ｃ）工程における前記導電膜のパター
ニングの際に前記第３絶縁膜をもパターニングし、前記
ゲート電極上にキャップ絶縁膜を形成することを特徴と
する半導体装置の製造方法。
【請求項３】半導体基板の主面の第１領域に、メモリ
セルを構成する第１ＭＩＳＦＥＴが形成され、前記半導
体基板の第２領域に、前記第１ＭＩＳＦＥＴと同一チャ
ネル型であって周辺回路を構成する第２ＭＩＳＦＥＴお
よび前記第１、第２ＭＩＳＦＥＴとは逆チャネル型であ
って周辺回路を構成する第３ＭＩＳＦＥＴが形成された
半導体装置の製造方法であって、（ａ）前記半導体基板の主面上に分離領域を形成する工
程と、（ｂ）前記半導体基板上に第１絶縁膜を介して導電膜お
よび第３絶縁膜を堆積する工程と、（ｃ）前記導電膜および第３絶縁膜をパターニングし
て、ゲート電極および前記ゲート電極上のキャップ絶縁
膜を形成する工程と、（ｄ）前記第２領域の第２ＭＩＳＦＥＴの形成される領
域に開口を有する第１レジスト膜を形成し、前記第１レ
ジスト膜、ゲート電極およびキャップ絶縁膜の存在下に
おいて第１導電型の不純物を導入し、前記第２ＭＩＳＦ
ＥＴのゲート電極下のチャネル領域を挟む第３半導体領
域を形成する工程と、（ｅ）前記第２領域の第２ＭＩＳＦＥＴの形成される領
域に開口を有する第２レジスト膜を形成し、前記第２レ
ジスト膜、ゲート電極およびキャップ絶縁膜の存在下に
おいて第２導電型の不純物を導入し、前記第３ＭＩＳＦ
ＥＴのゲート電極下のチャネル領域を挟む第４半導体領
域を形成する工程と、（ｆ）前記半導体基板の全面に第２絶縁膜を堆積する工
程と、（ｇ）前記第２領域の第２ＭＩＳＦＥＴの形成される領
域に開口を有する第３レジスト膜を形成し、前記第３レ
ジスト膜、第２絶縁膜、ゲート電極およびキャップ絶縁
膜の存在下において第１導電型の不純物を、前記第２絶
縁膜を通過してイオン注入法により導入し、前記第２Ｍ
ＩＳＦＥＴの第３半導体領域よりも前記チャネル領域の
外側に、前記ゲート電極の側壁部分に存在する第２絶縁
膜に対して自己整合的に第５半導体領域を形成する工程
と、（ｈ）前記第１領域および前記第２領域の第２ＭＩＳＦ
ＥＴの形成領域を覆い、前記第２領域の第３ＭＩＳＦＥ
Ｔの形成される領域に開口を有する第４レジスト膜を形
成し、前記第４レジスト膜の存在下で前記第２絶縁膜を
エッチング処理し、前記ゲート電極およびキャップ絶縁
膜の側壁に前記第２絶縁膜からなるサイドウォールを形
成する工程、（ｉ）前記第２領域の第３ＭＩＳＦＥＴの形成領域に第
２導電型の不純物を導入し、前記第３ＭＩＳＦＥＴの第
４半導体領域よりも前記チャネル領域の外側に、前記サ
イドウォールに対して自己整合的に第６半導体領域を形
成する工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項４】半導体基板の主面の第１領域に、メモリ
セルを構成する第１ＭＩＳＦＥＴが形成され、前記半導
体基板の第２領域に、前記第１ＭＩＳＦＥＴと同一チャ
ネル型であって周辺回路を構成する第２ＭＩＳＦＥＴお
よび前記第１、第２ＭＩＳＦＥＴとは逆チャネル型であ
って周辺回路を構成する第３ＭＩＳＦＥＴが形成された
半導体装置の製造方法であって、（ａ）前記半導体基板の主面上に分離領域を形成する工
程と、（ｂ）前記半導体基板上に第１絶縁膜を介して導電膜お
よび第３絶縁膜を堆積する工程と、（ｃ）前記導電膜および第３絶縁膜をパターニングし
て、ゲート電極および前記ゲート電極上のキャップ絶縁
膜を形成する工程と、（ｄ）前記第２領域の第２ＭＩＳＦＥＴの形成される領
域に開口を有する第１レジスト膜を形成し、前記第１レ
ジスト膜、ゲート電極およびキャップ絶縁膜の存在下に
おいて第１導電型の不純物を導入し、前記第２ＭＩＳＦ
ＥＴのゲート電極下のチャネル領域を挟む第３半導体領
域を形成する工程と、（ｅ）前記第２領域の第２ＭＩＳＦＥＴの形成される領
域に開口を有する第２レジスト膜を形成し、前記第２レ
ジスト膜、ゲート電極およびキャップ絶縁膜の存在下に
おいて第２導電型の不純物を導入し、前記第３ＭＩＳＦ
ＥＴのゲート電極下のチャネル領域を挟む第４半導体領
域を形成する工程と、（ｆ）前記半導体基板の全面に第２絶縁膜を堆積する工
程と、（ｇ）前記第２領域の第２ＭＩＳＦＥＴの形成される領
域に開口を有する第３レジスト膜を形成し、前記第３レ
ジスト膜、第２絶縁膜、ゲート電極およびキャップ絶縁
膜の存在下において第１導電型の不純物を、前記第２絶
縁膜を通過してイオン注入法により導入し、前記第２Ｍ
ＩＳＦＥＴの第３半導体領域よりも前記チャネル領域の
外側に、前記ゲート電極の側壁部分に存在する第２絶縁
膜に対して自己整合的に第５半導体領域を形成する工程
と、（ｈ）前記第２領域の第３ＭＩＳＦＥＴの形成される領
域に開口を有する第４レジスト膜を形成し、前記第４レ
ジスト膜、第２絶縁膜、ゲート電極およびキャップ絶縁
膜の存在下において第２導電型の不純物を、前記第２絶
縁膜を通過してイオン注入法により導入し、前記第３Ｍ
ＩＳＦＥＴの第４半導体領域よりも前記チャネル領域の
外側に、前記ゲート電極の側壁部分に存在する第２絶縁
膜に対して自己整合的に第６半導体領域を形成する工程
と、を含むことを特徴とする半導体装置の製造方法。
【請求項５】請求項３または４記載の半導体装置の製
造方法であって、前記第３レジスト膜の開口が形成される領域には、前記
第１領域の周辺のガードリング領域が含まれることを特
徴とする半導体装置の製造方法。
【請求項６】請求項３〜５の何れか一項に記載の半導
体装置の製造方法であって、前記第３レジスト膜の開口が形成される領域には、前記
第３ＭＩＳＦＥＴが形成される領域のウェルに接続する
ための接続領域が含まれることを特徴とする半導体装置
の製造方法。
【請求項７】請求項３〜６の何れか一項に記載の半導
体装置の製造方法であって、前記第４レジスト膜の開口が形成される領域には、前記
第２ＭＩＳＦＥＴが形成される領域のウェルに接続する
ための接続領域が含まれることを特徴とする半導体装置
の製造方法。
【請求項８】請求項１〜７の何れか一項に記載の半導
体装置の製造方法であって、前記第２絶縁膜は、前記分離領域を構成する絶縁材料に
対してエッチング選択比を有する材料からなることを特
徴とする半導体装置の製造方法。
【請求項９】請求項８記載の半導体装置の製造方法で
あって、前記第２絶縁膜はシリコン窒化膜であり、前記分離領域
はシリコン酸化物で構成されることを特徴とする半導体
装置の製造方法。
【請求項１０】請求項９記載の半導体装置の製造方法
であって、前記シリコン窒化膜の膜厚は５０ｎｍ以下であることを
特徴とする半導体装置の製造方法。
【請求項１１】請求項１〜１０の何れか一項に記載の
半導体装置の製造方法であって、前記第２半導体領域または第５半導体領域に導入される
第１導電型の不純物は、ヒ素であることを特徴とする半
導体装置の製造方法。
【請求項１２】請求項１１記載の半導体装置の製造方
法であって、前記ヒ素を導入する際の注入イオンエネルギは、１６０
ｋｅＶ以上であることを特徴とする半導体装置の製造方
法。
【請求項１３】請求項１〜１２の何れか一項に記載の
半導体装置の製造方法であって、さらに、前記第２絶縁膜上に第４絶縁膜を形成する工程と、前記
第４絶縁膜および第２絶縁膜に接続孔を形成する工程と
を有し、前記接続孔は、前記第２絶縁膜に対して第４絶
縁膜のエッチングレートが大なる条件で前記第４絶縁膜
をエッチングする第１のエッチング段階と、前記分離領
域の絶縁膜に対して前記第２絶縁膜のエッチングレート
が大なる条件で前記第２絶縁膜をエッチングする第２の
エッチング段階との２段階で形成されることを特徴とす
る半導体装置の製造方法。
【請求項１４】請求項１３記載の半導体装置の製造方
法であって、前記接続孔には、前記第１領域の前記第１ＭＩＳＦＥＴ
を構成する半導体領域と前記第４絶縁膜上に形成された
配線またはメモリセルを構成する容量素子とを接続する
接続部材が形成されることを特徴とする半導体装置の製
造方法。
【請求項１５】半導体基板の主面に形成された分離領
域と、前記半導体基板の主面にゲート絶縁膜を介して形
成されたゲート電極と、前記ゲート電極下のチャネル領
域を挟んで形成された第１半導体領域と、前記第１半導
体領域よりも前記チャネル領域の外側に形成された第２
半導体領域と、を有する半導体装置であって、前記半導体基板の前記第１、第２半導体領域および分離
領域上には、前記ゲート電極を覆う絶縁膜が形成され、
前記絶縁膜は、前記分離領域を構成する絶縁体に対して
エッチング選択比を有するものであることを特徴とする
半導体装置。
【請求項１６】半導体基板の主面に形成された分離領
域と、前記半導体基板の第１領域に形成された第１ＭＩ
ＳＦＥＴと、前記半導体基板の第２領域に形成され前記
第１ＭＩＳＦＥＴと同一チャネル型の第２ＭＩＳＦＥＴ
と、前記半導体基板の第２領域に形成され前記第１、第
２ＭＩＳＦＥＴと逆チャネル型の第３ＭＩＳＦＥＴとを
有し、前記第１ＭＩＳＦＥＴが前記半導体基板の主面の
ゲート絶縁膜、前記ゲート絶縁膜上のゲート電極、前記
ゲート電極下のチャネル領域を挟んで形成された第３半
導体領域を含み、前記第２ＭＩＳＦＥＴが前記ゲート絶
縁膜、前記ゲート電極、前記チャネル領域を挟んで形成
された第４半導体領域、前記第４半導体領域よりも前記
チャネル領域の外側に形成された第５半導体領域を含
み、前記第３ＭＩＳＦＥＴが前記ゲート絶縁膜、前記ゲ
ート電極、前記チャネル領域を挟んで形成された第６半
導体領域、前記第６半導体領域よりも前記チャネル領域
の外側に形成された第７半導体領域を含む半導体装置で
あって、前記半導体基板の前記第３、第４、第５半導体領域およ
び分離領域上には、前記第１および第２ＭＩＳＦＥＴの
ゲート電極を覆う絶縁膜が形成され、前記絶縁膜は、前
記分離領域を構成する絶縁体に対してエッチング選択比
を有するものであることを特徴とする半導体装置。
【請求項１７】請求項１６記載の半導体装置であっ
て、前記第３ＭＩＳＦＥＴのゲート電極の側壁には、前記絶
縁膜のエッチングにより形成されたサイドウォールが形
成され、前記第６および第７半導体領域上には前記絶縁
膜が形成されていないことを特徴とする半導体装置。
【請求項１８】半導体基板の主面に形成された分離領
域と、前記半導体基板の第１領域に形成された第１ＭＩ
ＳＦＥＴと、前記半導体基板の第２領域に形成され前記
第１ＭＩＳＦＥＴと同一チャネル型の第２ＭＩＳＦＥＴ
と、前記半導体基板の第２領域に形成され前記第１、第
２ＭＩＳＦＥＴと逆チャネル型の第３ＭＩＳＦＥＴとを
有し、前記第１ＭＩＳＦＥＴが前記半導体基板の主面の
ゲート絶縁膜、前記ゲート絶縁膜上のゲート電極、前記
ゲート電極下のチャネル領域を挟んで形成された第３半
導体領域を含み、前記第２ＭＩＳＦＥＴが前記ゲート絶
縁膜、前記ゲート電極、前記チャネル領域を挟んで形成
された第４半導体領域、前記第４半導体領域よりも前記
チャネル領域の外側に形成された第５半導体領域を含
み、前記第３ＭＩＳＦＥＴが前記ゲート絶縁膜、前記ゲ
ート電極、前記チャネル領域を挟んで形成された第６半
導体領域、前記第６半導体領域よりも前記チャネル領域
の外側に形成された第７半導体領域を含む半導体装置で
あって、前記半導体基板の全面には、前記第１、第２および第３
ＭＩＳＦＥＴのゲート電極を覆う絶縁膜が形成され、前
記絶縁膜は、前記分離領域を構成する絶縁体に対してエ
ッチング選択比を有するものであることを特徴とする半
導体装置。
【請求項１９】請求項１６、１７または１８記載の半
導体装置であって、前記第１領域の周辺にはガードリング領域が形成され、
前記ガードリング領域には、前記第５半導体領域と同時
に形成された第８半導体領域が形成され、前記第８半導
体領域上には、前記絶縁膜が形成されていることを特徴
とする半導体装置。
【請求項２０】請求項１６〜１９の何れか一項に記載
の半導体装置であって、前記第３ＭＩＳＦＥＴが形成された第１ウェルに接続す
るための第１接続領域には、前記第５半導体領域と同時
に形成された第９半導体領域が形成され、前記第９半導
体領域上には、前記絶縁膜が形成されていることを特徴
とする半導体装置。
【請求項２１】請求項１５〜２０の何れか一項に記載
の半導体装置であって、前記第２または第５半導体領域には、前記絶縁膜を通過
してイオン注入法により注入された不純物が導入されて
いることを特徴とする半導体装置。
【請求項２２】請求項２１記載の半導体装置であっ
て、前記不純物は、ヒ素であることを特徴とする半導体装
置。
【請求項２３】請求項１８記載の半導体装置であっ
て、前記第７半導体領域には、前記絶縁膜を通過してイオン
注入法により注入された不純物が導入されていることを
特徴とする半導体装置。
【請求項２４】請求項２１〜２３の何れか一項に記載
の半導体装置であって、前記絶縁膜はシリコン窒化膜であり、前記分離領域はシ
リコン酸化物で構成されていることを特徴とする半導体
装置。
【請求項２５】請求項２４記載の半導体装置であっ
て、前記シリコン窒化膜の膜厚は５０ｎｍ以下であることを
特徴とする半導体装置。