KR100748821B1 - 반도체집적회로장치및그의제조방법 - Google Patents

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Abstract

DRAM의 주변 회로 영역에 있어서 제1층 배선(14)과 제2층 배선(26)을 전기적으로 접속하는 접속홀을 접속홀(17a), (17b)로 2회로 나누어 천공하고, 또한 그 각각의 접속홀(17a), (17b)의 형성 후에 각각의 접속홀(17a), (17b)내에 플러그(18a), (25a)를 형성한다.

Description

반도체 집적 회로 장치 및 그의 제조 방법{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND PROCESS FOR MANUFACTURING THE SAME}
본 발명은 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치 기술에 관한 것으로, 특히 DRAM(Dynamic Random Access Memory)을 갖는 반도체 집적 회로 장치의 제조 방법 및 반도체 집적 회로 장치 기술에 적용하여 유효한 기술에 관한 것이다.
DRAM은 그의 메모리 셀이 하나의 메모리 셀 선택용 MIS 트랜지스터와 그것에 직렬로 접속된 커패시터로 구성되어 있으므로, 집적도가 높아, 비트당 단가를 낮출 수 있는 등에서 대용량의 메모리를 필요로 하는 각종 컴퓨터의 메인 메모리나 통신 기기 등에 널리 사용되고 있다.
그러나, DRAM의 메모리 용량은 날로 증대하는 경향이고, 그것에 따라 DRAM 메모리 셀의 집적도를 향상시키는 관점에서 메모리 셀의 점유 면적도 축소시키는 방향으로 나아가고 있다.
그러나, DRAM의 메모리 셀에 있어서의 정보 축적용 용량 소자(커패시터)의 용량값은 DRAM의 동작 마진이나 소프트 에러 등을 고려하는 관점 등에서 세대에 의하지 않고 일정량이 필요하여, 일반적으로 비례 축소할 수 없는 것이 알려져 있다.
그래서, 한정된 작은 점유 면적 내에 필요한 축적 용량을 확보할 수 있는 커패시터 구조의 개발이 진행되고 있고, 그 하나로서, 2층 커패시터 전극을 용량 절연막을 거쳐 여러 겹 쌓아서 이루어지는 소위 스택 커패시터 등가 같은 입체적인 커패시터 구조가 채용되고 있다.
스택 커패시터는 커패시터 전극을 메모리 셀 선택 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)의 상층에 배치하는 구조가 일반적이고, 그의 대표적인 예로서는 통형이나 핀(fin)형의 커패시터 구조가 있다. 어느 경우도 커패시터의 높이 방향으로 사이즈를 크게 함으로써, 커패시터의 폭 방향의 사이즈를 크게 하지 않고(즉, 작은 점유 면적이고), 큰 축적 용량을 확보할 수 있다고 하는 특징이 있다.
또한, 메모리 셀을 갖는 DRAM에 대해서는 일본국 특허 공개공보 평성7-122654호 등에 기재가 있고, 이 문헌에는 정보 축적 용량 소자를 비트선의 위쪽 층에 마련하는 소위 커패시터 오버 비트라인(Capacitor Over Bitline : 이하 COB라 함) 구조에 대하여 개시되어 있다.
그러나, 상기 기술에 있어서는 다음의 과제가 있는 것을 본 발명자는 발견하였다.
즉, 다른 배선층 사이 또는 배선과 반도체 기판 사이를 전기적으로 접속하는 접속홀의 어스팩트비가 크게 되어, 접속홀의 천공 및 도체막으로 매립하기가 곤란하다고 하는 문제이다. 이 문제는 특히 DRMA의 정보 축적용 용량 소자가 스택 커패시터로 구성되는 경우에 있어서 그 커패시터 상층의 배선층과 하층의 배선층을 접속하는 접속홀 부분에서 문제로 된다. 이것은 당해 커패시터가 점유 면적을 크게 하지 않고 용량을 증대시키는 관점에서 높게 하는 경향이므로, 당해 접속홀이 깊게 되는 것에 기인한다.
또한, 본 발명자는 본 발명 결과에 따라, DRAM의 배선 구조의 관점에서 공지예를 조사한 결과, 그 종류의 기술에 대해서는 예를 들면 PCT 공개 9719468 공보를 찾아냈다. 이 공보에는 DRAM의 커패시터와 반도체 기판 사이에 3층의 매립 배선층을 마련하는 구조가 개시되어 있다. 그리고, 이곳에는 플러그를 다단으로 겹치는 구조에 대해서는 개시되어 있지만, 비트선과 동층의 매립 배선을 다단으로 겹친 플러그를 통하여 커패시터보다도 상층의 배선층으로 인출하는 구조에 대해서는 어떠한 언급도 없다.
본 발명의 목적은 다른 배선층 사이를 접속하는 접속홀의 천공 및 도체막으로 매립하기는 것을 용이하게 할 수 있는 기술을 제공하는 것이다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은 본 명세서의 기술 및 첨부 도면에서 명확하게 될 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면 다음과 같다.
본 발명의 반도체 집적 회로 장치의 제조 방법은 메모리 셀 선택 트랜지스터와 이것에 직렬로 접속된 정보 축적용 용량 소자로 구성되는 메모리 셀을 반도체 기판에 복수개 마련하고 있는 반도체 집적 회로 장치의 제조 방법에 있어서, 상기 반도체 기판 상에 비트선 및 제1 배선을 동일 배선층에 형성하는 공정, 상기 비트선의 상층에 다른 배선층을 거치지 않고 상기 정보 축적용 용량 소자를 형성하는 공정 및 상기 정보 축적용 용량 소자상에 제2 배선을 형성하는 공정을 포함하며, 상기 제1 배선과 제2 배선 사이에 상기 제1 배선에 직접 접촉된 상태에서 전기적으로 접속된 제1 접속부와 상기 제1 접속부에 직접 접촉된 상태에서 전기적으로 접속된 제2 접속부를 형성하는 공정을 포함하는 것이다.
또한, 본 발명의 반도체 집적 회로 장치의 제조 방법은 상기 제2 접속부의 평면 사이즈를 상기 제1 접속부의 평면 사이즈보다도 크게 한 것이다.
또한, 본 발명의 반도체 집적 회로 장치의 제조 방법은 상기 제2 접속부의 평면 사이즈를 그의 평면 사이즈 내에 상기 제1 접속부를 복수개 포함할 수 있도록 제1 접속부의 평면 사이즈보다도 크게 한 것이다.
또한, 본 발명의 반도체 집적 회로의 제조 방법은 메모리 셀 선택 트랜지스터와 이것에 직렬로 접속된 정보 축적용 용량 소자로 구성되는 메모리 셀을 반도체 기판에 복수개 마련하고 있는 반도체 집적 회로 장치의 제조 방법에 있어서, (a) 상기 반도체 기판 상에 비트선 및 제1 배선을 동일 배선층에 형성하는 공정, (b) 상기 반도체 기판 상에 비트선 및 제1 배선을 피복하는 제1 절연막을 형성하는 공정, (c) 상기 제1 절연막에 있어서, 상기 메모리 셀의 형성 영역이외의 영역에 상기 제1 배선이 노출되는 제1 접속홀을 천공하는 공정, (d) 상기 제1 접속홀내에 제1 도체막을 매립하여 제1 접속부를 형성하는 공정, (e) 상기 제1 절연막 및 제1 접속부의 상면을 덮도록, 상기 제1 절연막에 대하여 에칭 선택비가 상대적으로 크게 되게 하는 재료로 이루어지는 제2 절연막을 형성하는 공정, (f) 상기 메모리 셀의 형성 영역에 있어서, 상기 비트선보다도 상층에 정보 축적용 용량 소자를 형성하는 공정, (g) 상기 제2 절연막 상에 제3 절연막을 형성하는 공정; (h) 상기 메모리 셀의 형성 영역이외의 영역에 있어서, 상기 정보 축적용 용량 소자 위쪽의 배선층과 상기 제1 접속부 사이에 마련된 제2 절연막 및 제2 절연막에 대하여 에칭 선택비가 상대적으로 크게 되게 하는 재료로 이루어지는 제3 절연막에 상기 제1 접속부가 노출하는 제2 접속홀을 천공하는 공정, 및 (i) 상기 제2 접속홀내에 제2 도체막을 매립하여 상기 제1 접속부에 직접 접촉된 상태에서 전기적으로 접속된 제2 접속부를 형성하는 공정을 포함하는 것이다.
또한, 본 발명의 반도체 집적 회로 장치의 제조 방법은 메모리 셀 선택 트랜지스터와 이것에 직렬로 접속된 정보 축적용 용량 소자로 구성되는 메모리 셀을 반도체 기판에 복수개 마련하고 있는 반도체 집적 회로 장치의 제조 방법에 있어서, (a) 상기 반도체 기판 상에 비트선 및 제1 배선을 동일 배선층에 형성하는 공정, (b) 상기 반도체 기판 상에 비트선 및 제1 배선을 피복하는 제1 절연막을 형성하는 공정, (c) 상기 제1 절연막에 있어서, 상기 메모리 셀의 형성 영역이외의 영역에 상기 제1 배선이 노출되는 제1 접속홀을 천공하는 공정, (d) 상기 제1 접속홀 내에 제1 도체막을 매립하여 제1 접속부를 형성하는 공정, (e) 상기 메모리 셀의 형성 영역에 있어서, 상기 비트선보다도 상층에 정보 축적용 용량 소자를 형성하는 공정, (f) 상기 메모리 셀의 형성 영역이외의 영역에 있어서, 상기 정보 축적용 용량 소자 위쪽의 배선층과 상기 제1 접속부 사이에 마련된 절연막에 상기 제1 접속부가 노출하는 제2 접속홀을 천공하는 공정, 및 (g) 상기 제2 접속홀내에 제2 도체막을 매립하여 상기 제1 접속부에 직접 접촉된 상태에서 전기적으로 접속된 제2 접속부를 형성하는 공정을 포함하는 것이다.
또한, 본 발명의 반도체 집적 회로 장치의 제조 방법은 메모리 셀 선택 트랜지스터와 이것에 직렬로 접속된 정보 축적용 용량 소자로 구성되는 메모리 셀을 반도체 기판에 복수개 마련하고 있는 반도체 집적 회로 장치의 제조 방법에 있어서, (a) 상기 반도체 기판 상에 비트선 및 제1 배선을 동일 배선층에 형성하는 공정, (b) 상기 반도체 기판 상에 비트선 및 제1 배선을 피복하는 제1 절연막을 형성하는 공정, (c) 상기 제1 절연막에 있어서, 상기 메모리 셀의 형성 영역이외의 영역에 상기 제1 배선이 노출되는 제1 접속홀을 천공하고 또한 상기 메모리 셀의 형성 영역에 상기 비트선이 노출되는 정보 축적용 용량 소자용 접속홀을 천공하는 공정, (d) 상기 제1 접속홀 및 상기 정보 축적용 용량 소자용 접속홀내에 제1 도체막을 매립하여 각각 제1 접속부 및 정보 축적용 용량 소자용 접속부를 형성하는 공정, (e) 상기 제1 절연막, 제1 접속부 및 정보 축적용 용량 소자용 접속부의 상면을 덮도록 상기 제1 절연막에 대하여 에칭 선택비가 상대적으로 크게 되게 하는 재료로 이루어지는 제2 절연막을 형성하는 공정, (f) 상기 메모리 셀의 형성 영역에 있어서, 상기 비트선보다도 상층에 정보 축적용 용량 소자를 형성하는 공정, (g) 상기 메모리 셀의 형성 영역이외의 영역에 있어서, 상기 정보 축적용 용량 소자 위쪽의 배선층과 상기 제1 접속부 사이에 마련된 제2 절연막 및 제2 절연막에 대하여 에칭 선택비가 상대적으로 크게 되게 하는 재료로 이루어지는 제3 절연막에 상기 제1 접속부가 노출하는 제2 접속홀을 천공하는 공정, 및 (h) 상기 제2 접속홀내에 제2 도체막을 매립하여 상기 제1 접속부에 직접 접촉된 상태에서 전기적으로 접속된 제2 접속부를 형성하는 공정을 포함하는 것이다.
또한, 본 발명의 반도체 집적 회로 장치의 제조 방법은 메모리 셀 선택 트랜지스터와 이것에 직렬로 접속된 정보 축적용 용량 소자로 구성되는 메모리 셀을 반도체 기판에 복수개 마련하고 있는 반도체 집적 회로 장치의 제조 방법에 있어서, (a) 상기 반도체 기판 상에 비트선 및 제1 배선을 동일 배선층에 형성하는 공정, (b) 상기 반도체 기판 상에 비트선 및 제1 배선을 피복하는 제1 절연막을 형성하는 공정, (c) 상기 제1 절연막상에 상기 제1 절연막에 대하여 에칭 선택비가 상대적으로 크게 되게 하는 재료로 이루어지는 제2 절연막을 형성하는 공정, (d) 상기 메모리 셀의 형성 영역에 있어서, 상기 비트선보다도 상층에 정보 축적용 용량 소자를 형성하는 공정, (e) 상기 메모리 셀의 형성 영역 이외의 영역에 있어서, 상기 정보 축적용 용량 소자 위쪽의 배선층과 상기 제1 배선사이에 마련된 제1 절연막, 제2 절연막 및 그위에 형성되고 제2 절연막에 대하여 에칭 선택비가 상대적으로 크게 되게 하는 재료로 이루어진 제3 절연막에 상기 제1 배선이 노출하는 배선층간 접속홀을 천공하는 공정, 및 (f) 상기 배선층간의 접속홀내에 도체막을 매립하여 상기 제1 배선에 직접 접촉된 상태에서 전기적으로 접속된 배선층간 접속부를 형성하는 공정을 포함하며, 상기 배선층간 접속홀을 형성하는 공정은 상기 제3 절연막상에 접속홀 형성용 마스크 패턴을 형성하는 공정, 상기 마스크 패턴을 에칭 마스크로 하여, 상기 제2 절연막과 제3 절연막의 에칭 선택비를 상대적으로 크게 한 상태에서 제3 절연막쪽이 제2 절연막보다도 에칭 제거되기 쉬운 조건에서 에칭 처리를 실행하는 것에 의해 상기 마스크 패턴에서 노출하는 제3 절연막에 제2 절연막의 일부가 노출하는 제1홀을 천공하는 제1에칭 처리 공정, 상기 제1에칭 처리 공정후, 상기 마스크 패턴을 에칭 마스크로 하여, 상기 제2 절연막과 제3 절연막의 에칭 선택비를 상대적으로 크게 한 상태에서 제2 절연막쪽이 제3 절연막보다도 에칭 제거되기 쉬운 조건에서 에칭 처리하는 것에 의해, 상기 제1홀의 저부에서 노출하는 제2 절연막을 제거하여 제2 절연막에 제1 절연막의 일부가 노출되는 제2 홀을 천공하는 제2 에칭 처리 공정, 및 상기 제2 에칭 처리 공정후, 상기 제2 절연막과 제1 절연막의 에칭 선택비를 상대적으로 크게 한 상태에서 제1 절연막쪽이 제2 절연막보다도 에칭 제거되기 쉬운 조건에서 에칭 처리하고 상기 제2 홀의 저부에서 노출하는 제1 절연막을 제거하는 것에 의해, 상기 제1 배선이 노출하는 배선층간 접속홀을 천공하는 제3 에칭 처리 공정을 포함하는 것이다.
또한 본 발명의 반도체 집적 회로 장치의 제조 방법은 상기 (d)공정은 상기 정보 축적용 용량 소자를 구성하는 제1전극을 형성하는 공정, 그 제1전극의 표면에 용량 절연막을 형성하는 공정, 및 그 용량 절연막을 덮는 제2 전극을 형성하는 공정을 포함하고, 상기 (e) 공정은 상기 제3 절연막에 상기 제2 전극을 관통하는 제2 전극 인출용 접속홀을 천공하는 공정을 포함하고, 상기 배선층간 접속홀 및 제2 전극 인출용 접속홀의 형성 공정은 상기 제3 절연막 상에 접속홀 형성용 마스크 패턴을 형성하는 공정, 상기 마스크 패턴을 에칭 마스크로 하여, 상기 제2 절연막과 제3 절연막의 에칭 선택비를 상대적으로 크게 한 상태에서 제3 절연막쪽이 제2 절연막보다도 에칭 제거되기 쉬운 조건에서 에칭 처리를 실행하는 것에 의해, 상기 마스크 패턴에서 노출하는 제3 절연막에 상기 배선층간 접속홀을 형성하는 홀이고 상기 제2 절연막의 일부가 노출하는 제1홀과 상기 제2 전극 인출용 접속홀을 형성하기 위한 홀이고 상기 제2 전극을 관통하고 또한 저부가 제2 절연막의 도중 위치까지 연장하는 제1홀을 천공하는 제1에칭 처리 공정, 상기 제1에칭 처리 공정후, 상기 마스크 패턴을 에칭 마스크로 하여, 상기 제2 절연막과 제3 절연막의 에칭 선택비를 상대적으로 크게 한 상태에서 제2 절연막쪽이 제3 절연막보다도 에칭 제거되기 쉬운 조건에서 에칭 처리하는 것에 의해, 상기 배선층간 접속홀용의 제1홀의 저부에서 노출하는 제2 절연막을 제거하여 제1 절연막의 일부가 노출되는 상기 배선층간 접속홀용 제2 홀을 천공하는 제2 에칭 처리 공정, 및 상기 제2 에칭 처리 공정후, 상기 제2 절연막과 제1 절연막의 에칭 선택비를 상대적으로 크게 한 상태에서 제1 절연막쪽이 제2 절연막보다도 에칭 제거되기 쉬운 조건에서 에칭 처리하는 것에 의해, 상기 배선층간 절연막의 접속홀용 제2 홀의 저부에서 제1 배선이 노출하는 배선층간 접속홀을 천공하는 제3 에칭 처리 공정을 포함하고, 상기 (f) 공정은 상기 배선층간 접속홀 및 제2 전극 인출용 접속홀내에 도체막을 매립하여 각각 상기 제1 배선에 직접 접촉된 상태에서 전기적으로 접속된 배선층간 접속부 및 제2 전극에 전기적으로 접속된 제2 전극 인출용 접속부를 형성하는 공정을 포함하는 것이다.
또한 본 발명의 반도체 집적 회로 장치의 제조 방법은 반도체 기판의 제1 영역에 제1MISFET와 이것에 직렬로 접속된 용량 소자로 구성된 메모리 셀이 형성되고, 반도체 기판의 제2 영역에는 제2 MISFET가 형성된 반도체 집적 회로 장치에 있어서, (a) 반도체 기판의 제2 영역에 제1 배선을 형성하는 공정, (b) 상기 제1 배선상에 제1 절연막을 형성하는 공정, (c) 상기 제1 절연막에 제1 개공을 형성하여, 상기 제1 배선의 일부를 노출하는 공정, (d) 상기 제1 개공 내에 선택적으로 제1 도체층을 형성하는 공정, (e) 상기 제1 절연막 및 제1 도체층상에 제2 절연막을 형성하는 공정, (f) 상기 제2 절연막 상에 제3 절연막을 형성하는 공정, (g) 상기 제1 영역에 있어서, 상기 제3 절연막에 제2 개공을 형성하는 공정, (h) 상기 제2 개공의 내벽을 따라 제2 도체층을 선택적으로 형성하는 공정, (i) 상기 제2 도체층상에 제4 절연막과 제3 도체층을 형성하는 공정, (j) 상기 제2 영역에 있어서, 상기 제3 절연막 및 상기 제2 절연막에 상기 제1 도체층의 일부를 노출하도록 제3 개공을 형성하는 공정, 및 (k) 상기 제3 개공 내에 제4 도체층을 형성하는 공정을 포함하며, 상기 제2 개공 형성 공정은 상기 제2 절연막에 대하여 상기 제3 절연막의 에칭 레이트가 크게 되는 조건에서 상기 제3 절연막에 에칭이 실시되고, 상기 제3 개공 형성 공정은 상기 제2 절연막에 대하여 상기 제3 절연막의 에칭 레이트가 크게 되는 조건에서 상기 제3 절연막에 에칭이 실시된 후, 상기 제3 절연막에 대하여 상기 제2 절연막의 에칭 레이트가 크게 되는 조건에서 상기 제2 절연막에 에칭이 실시되는 것을 특징으로 한다.
또한, 본 발명의 반도체 집적 회로 장치의 제조 방법은 반도체 기판의 제1 영역에 제1 MISFET와 이것에 직렬로 접속된 용량 소자로 구성된 메모리 셀이 형성되고, 반도체 기판의 제2 영역에는 제2 MISFET가 형성된 반도체 집적 회로 장치에 있어서, (a) 반도체 기판의 제2 영역에 제1 배선을 형성하는 공정, (b) 상기 제1 배선상에 제1 절연막을 형성하는 공정, (c) 상기 제1 절연막상에 제2 절연막을 형성하는 공정, (d) 상기 제2 절연막상에 제3 절연막을 형성하는 공정, (e) 상기 제1 영역에 있어서, 상기 제3 절연막에 제2 개공을 형성하는 공정, (f) 상기 제2 개공의 내벽을 따라 제1 도체층을 선택적으로 형성하는 공정, (g) 상기 제1 도체층상에 제4 절연막과 제2 도체층을 형성하는 공정, (h) 상기 제2 영역에 있어서, 상기 제3 절연막 및 상기 제2 절연막에 상기 제1 배선의 일부를 노출하도록 제3 개공을 형성하는 공정, 및 (i) 상기 제3 개공 내에 제3 도체층을 형성하는 공정을 포함하며, 상기 제2 개공 형성 공정은 상기 제2 절연막에 대하여 상기 제3 절연막의 에칭 레이트가 크게 되는 조건에서 상기 제3 절연막에 에칭이 실시되고, 상기 제3 개공 형성 공정은 상기 제2 절연막에 대하여 상기 제3 절연막의 에칭 레이트가 크게 되는 조건에서 상기 제3 절연막에 에칭이 실시된 후, 상기 제1 절연막에 대하여 상기 제2 절연막의 에칭 레이트가 크게 되는 조건에서 상기 제2 절연막에 에칭이 실시되고, 또한 상기 제1 배선의 일부를 노출하도록 상기 제1 절연막에 에칭이 실시되는 것을 특징으로 한다.
이하, 본 발명의 실시 형태를 도면에 따라 상세히 설명한다(즉, 실시 형태를 설명하기 위한 모든 도면에 있어서 동일 기능을 갖는 것은 동일 부호를 붙이고, 그의 반복 설명은 생략한다).
(실시 형태 1)
도 1∼도 8은 본 발명의 일실시 형태인 반도체 집적 회로 장치의 제조 공정중에 있어서의 주요부 단면도이다.
본 실시 형태 1에 있어서는 예를 들면, 256M DRAM에 본 발명의 기술적 사상을 적용한 경우에 대하여 설명한다.
도 1은 그 DRAM의 제조 공정 중에 있어서의 주요부 단면도를 도시하고 있다. 반도체 기판(1)은 예를 들면 p형 실리콘 단결정으로 이루어진다. 이 반도체 기판(1)의 메모리 영역(도 1의 좌측)에는 깊은 n웰(2nw)이 형성되어 있다. 이 깊은 n웰(2nw)에는 예를 들면, n형 불순물인 인이 도입되어 있다.
이 깊은 n웰(2nw)내에는 p웰(3pwm)이 형성되어 있다. 이 p웰(3pwm)은 그의 아래쪽에 마련된 깊은 n웰(2nw)과 p웰(3pwm)의 측부에 마련된 n웰에 의해 둘러싸여 주변 회로 영역 등에서 전기적으로 분리되어 있다. 이 p웰(3pwm)에는 예를 들면, p형 불순물인 붕소 등이 도입되어 있다.
또한, 반도체 기판(1)에 있어서, 주변 회로 영역 등(도 1의 우측)에는 메모리 영역의 p웰(3pwm)과 거의 같은 정도의 깊이 영역에 p웰(3pwp)이 형성되어 있다. 이 p웰(3pwp)에는 예를 들면, p형 불순물인 봉소가 도입되어 있다.
또한, 반도체 기판(1)에 있어서, 주변 회로 영역 등에는 메모리 셀 영역의 p웰(3pwm)과 거의 같은 정도의 깊이 영역에 n웰(3nwp)이 형성되어 있다. n웰(3nwp)에는 예를 들면, n형 불순물인 인 또는 비소가 도입되어 있다.
이와 같은 반도체 기판(1)의 주면부에는 예를 들면, 얕은 트렌치 매립형의 소자 분리 영역(트랜치 아이소레이션)(4)이 형성되어 있다. 즉, 이 소자 분리 영역(4)은 반도체 기판(1)의 두께 방향으로 파여진 분리홈(4a) 내에 분리용 절연막(4b1), (4b2)이 매립되어 형성되어 있다.
이 분리용 절연막(4b1), (4b2)은 예를 들면, 산화 실리콘 등으로 이루어진다. 또한, 이 소자 분리 영역(4)의 상면은 그의 높이가 반도체 기판(1)의 주면 높이와 대략 일치하도록 평탄하게 형성되어 있다.
이 제조 공정에 있어서, 메모리 셀 영역에서의 p웰(3pwm) 상에는 DRAM의 메모리 셀을 구성하는 메모리 셀 선택용 MOSFET Q가 형성되어 있다. 이 메모리 셀 선택용 MOSFET Q는 p웰(3pwm)의 상부에 서로 이격하여 형성된 한 쌍의 반도체 영역(5a), (5b), 반도체 기판(1) 상에 형성된 게이트 절연막(5i) 및 그 위에 형성된 게이트 전극(5g)을 갖고 있다. 또한 메모리 셀 선택용 MOSFET Q의 임계 전압은 예를 들면, 1V 또는 그 전후이다.
반도체 영역(5a), (5b)은 메모리 셀 선택용 MOSFET Q의 소스?드레인을 형성하기 위한 영역이고, 이 영역에는 예를 들면, n형 불순물인 비소가 도입되어 있다. 이 반도체 영역(5a), (5b) 사이에 있어서 게이트 전극(5g) 바로 아래에는 메모리 셀 선택용 MOSFET Q의 채널 영역이 형성된다.
또한, 게이트 전극(5g)은 워드선 WL의 일부에 의해 형성되어 있고, 예를 들면, n형의 저저항 폴리실리콘막, 질화 티탄 및 텅스텐막이 하층부터 순서대로 피착되어 형성되어 있다.
이 게이트 전극(5g)에 있어서의 질화 티탄막은 저저항 폴리실리콘막상에 텅스텐막을 직접 여러겹 쌓은 경우에 그의 접촉부에 제조 공정 중의 열처리에 의해 실리사이드가 형성되어 버리는 것을 방지하는 등을 위한 배리어 금속막이다.
이 배리어 금속막으로서는 질화 티탄에 한정되는 것은 아니고 여러 가지로 변경가능하고, 예를 들면, 질화 텅스텐 등을 사용하여도 좋다. 이 질화 텅스텐의 경우는 예를 들면, 다음의 제1∼제3의 우수한 특징이 있다.
첫째, 질화 텅스텐은 산화 처리에 대한 내성이 높다. 게이트 전극(5g) 등을 패터닝 시, 게이트 전극(5g) 아래의 게이트 절연막도 약간 깍여 버리는 경우가 있으므로, 그 패터닝 후에 게이트 절연막 등의 깍임을 회복해야할 라이트(light) 산화 처리를 실시한다. 이 때문에 배리어 금속막도 내산화성이 높은 재료가 바람직하다. 특히, 텅스텐계의 재료인 경우, 라이트 산화의 분위기를 제어함으로써, 텅스텐계 금속을 산화시키지 않고 Si를 산화시키는 영역을 넓힐 수 있다. 둘째, 질화 텅스텐인 경우는 라이트 산화후의 게이트 절연막의 내압이 양호하다. 셋째, 질화 텅스텐인 경우는 게이트 종방향 저항(금속-폴리실리콘간 저항)이 작다.
메모리 셀 선택용 MOSFET Q의 게이트 전극(5g)에 있어서의 텅스텐막은 배선 저항을 감소시키는 기능을 갖고 있고, 이것에 의해, 게이트 전극(5g)(즉, 워드선 WL)의 시트 저항을 2∼2.5 Ω/□정도로까지 저감할 수 있다. 이것은 텅스텐 실리사이드의 비저항 15∼10 μΩ㎝의 약1/10로 할 수 있다.
이것에 의해, DRAM의 액세스 속도를 향상시키는 것이 가능하게 되었다. 또한, 1줄의 워드선 WL에 접속가능한 메모리 셀의 수를 증가시킬 수 있으므로, 메모리 영역 전체의 점유 면적을 축소할 수 있고, 반도체 칩의 사이즈를 축소할 수 있다.
예를 들면, 본 실시 형태 1에서는 워드선 WL에 512개의 메모리 셀을 접속할 수 있다. 이것은 워드선 WL에 256개의 메모리 셀을 접속할 수 있는 경우에 비하여 반도체 칩의 사이즈를 약 6 % 축소할 수 있어, 더 미세한 클래스의 반도체 칩에서는 10 % 정도의 반도체 칩의 사이즈 저감 효과가 얻어진다. 따라서, 1회의 제조 프로세스에 의해 제조되는 반도체 칩의 개수를 증가시킬 수 있으므로, DRAM의 코스트 저감을 추진하는 것이 가능하게 된다. 또한, 반도체 칩의 사이즈를 바꾸지 않으면 소자 집적도의 향상이 도모된다.
게이트 절연막(5i)은 예를 들면, 산화 실리콘으로 이루어지고, 그의 두께는 예를 들면, 7 ㎚정도이다. 또한, 이 게이트 절연막(5i)을 산질화막(SiON막)에 의해 형성하여도 좋다. 이것에 의해, 게이트 절연막 중에 있어서의 계면 준위의 발생을 억제할 수 있고, 또한 동시에 게이트 절연막 중의 전자 트랩도 저감할 수 있으므로, 게이트 절연막(5i)에 있어서의 핫 캐리어 내성을 향상시키는 것이 가능하게 된다. 따라서, 매우 얇은 게이트 절연막(5i)의 신뢰성을 향상시키는 것이 가능하게 된다.
이와 같은 게이트 절연막(5i)의 산질화 방법으로서는 예를 들면, 게이트 절연막(5i)을 산화 처리에 의해 성막할 때에 NH3 가스 분위기나 NO2 가스 분위기 중에 있어서 고온 열처리를 실시하는 것에 의해 게이트 절연막(5i)중에 질소를 도입하는 방법, 산화 실리콘 등으로 이루어진 게이트 절연막(5i)을 형성한 후, 그의 상면에 질화막을 형성하는 방법, 반도체 기판의 주면에 질소를 이온 주입한 후에, 게이트 절연막(5i)의 형성을 위한 산화 처리를 실시하는 방법 또는 게이트 전극 형성용 폴리실리콘막에 질소를 이온 주입한 후, 열처리를 실시하여 질소를 게이트 절연막에 석출시키는 방법 등이 있다.
이 메모리 셀 선택용 MOSFET Q의 게이트 전극(5g), 즉 워드선 WL의 상면에는 예를 들면, 질화 실리콘으로 이루어진 캡 절연막(6)이 형성되어 있다. 또한, 이 캡 절연막(6), 게이트 전극(5g)(워드선 WL) 및 서로 인접하는 워드선 WL 사이에 있어서의 반도체 기판(1)의 주면 상에는 예를 들면, 질화 실리콘으로 이루어진 절연막(7)이 형성되어 있다.
한편, 주변 회로 영역(도 1의 우측)에 있어서의 p웰(3pwp) 상에는 n채널형 MOSFET Qn이 형성되어 있다. n채널형 MOSFET Qn은 p웰(3pwp) 상부에 서로 이격되어 형성된 한 쌍의 반도체 영역(8a), (8b), 반도체 기판(1)상에 형성된 게이트 절연막(8i), 그위에 형성된 게이트 전극(8g)을 갖고 있다. 또한, 이 MOSFET Qn에 있어서의 임계 전압은 예를 들면, 0.1 V 또는 그 전후이다.
반도체 영역(8a), (8b)은 n채널형 MOSFET Qn의 소스?드레인을 형성하기 위한 영역이고, 이 반도체 영역(8a), (8b) 사이에 있어서 게이트 전극(8g) 바로 아래에 n채널형 MOSFET Qn의 채널 영역이 형성된다.
이 반도체 영역(8a), (8b)은 LDD(Lightly Doped Drain) 구조로 되어 있다. 즉, 반도체 영역(8a), (8b)은 각각 저농도 영역(8a1), (8b1)과 고농도 영역(8a2), (8b2)을 갖고 있다. 이 저농도 영역(8a1), (8b1)은 채널 영역 측에 형성되어 있고, 고농도 영역(8a2), (8b2)은 채널 영역에서 이격되는 위치에 형성되어 있다.
이 저농도 영역(8a1), (8b1)에는 예를 들면, n형 불순물인 As가 도입되어 있다. 또한, 고농도 영역(8a2), (8b2)에는 예를 들면, n형 불순물인 As가 도입되어 있지만, 그 불순물 농도는 저농도 영역(8a1), (8b1)중의 불순물 농도보다도 높게 설정되어 있다. 또한, 반도체 영역(8a), (8b)의 주면부에는 예를 들면, 티탄 실리사이드 등으로 이루어진 실리사이드층(8c)이 형성되어 있다.
또한, 게이트 전극(8g)은 예를 들면, n형의 저저항 폴리실리콘막, 질화 티탄막 및 텅스텐막이 하층부터 순서대로 적층되어 이루어진다. 이 게이트 전극(8g)에 있어서의 질화 티탄막은 저저항 폴리실리콘막 상에 텅스텐막을 직접 여러 겹 쌓은 경우에 그의 접촉부에 제조 프로세스중의 열처리에 의해 실리사이드가 형성되어 버리는 것을 방지하기 위한 배리어 금속막이다. 이 배리어 금속으로서 질화 텅스텐막을 사용하여도 좋다.
또한, 게이트 전극(8g)에 있어서의 텅스텐막 등의 금속막은 배선 저항을 내리는 기능을 갖고 있고, 이것에 의해, 게이트 전극(8g)의 시트 저항을 2∼2.5 Ω/□정도로까지 저감할 수 있다. 이것에 의해, DRAM의 동작 속도를 향상시키는 것이 가능하게 되어 있다.
게이트 절연막(8i)은 예를 들면, 산화 실리콘으로 이루어지고, 그의 두께는 상기 메모리 셀 선택용 MOSFET Q의 게이트 절연막(5i)과 마찬가지로, 예를 들면, 7 ㎚정도이다. 또한, 이 게이트 절연막(8i)을 산질화막(SiON막)에 의해 형성하여도 좋다. 이것에 의해 상술한 바와 같이 매우 얇은 게이트 절연막(8i)의 핫 캐리어 내성을 향상시키는 것이 가능하게 되어 있다.
이 게이트 전극(8g)의 상면에는 예를 들면, 질화 실리콘으로 이루어진 캡 절연막(6)이 형성되어 있다. 또한, 이 캡 절연막(6) 및 게이트 전극(8g)의 측면 측에는 예를 들면, 질화 실리콘으로 이루어진 측벽(9)이 형성되어 있다.
또한, 이 사이드 월(9)은 주로 상술한 n채널형 MOSFET Qn이 저농도 영역(8a1), (8b1)과 고농도 영역(8a2), (8b2)을 반도체 기판(1) 상에 형성하기 위한 이온 주입용 마스크로서 사용하여도 좋다.
즉, 게이트 전극(8g) 형성 후, 측벽(9) 형성 전에 게이트 전극(8g)을 마스크로 하여 저농도 영역(8a1), (8b1) 형성용 불순물을 반도체 기판(1)에 이온 주입하고, 측벽(9) 형성 후에, 게이트 전극(8g) 및 측벽(9)을 마스크로 하여 고농도 영역(8a2), (8b2) 형성용 불순물을 반도체 기판(1)에 이온 주입한다.
또한, 주변 회로 영역에 있어서의 n웰(3nwp) 상에는 p채널형 MOSFET Qp가 형성되어 있다. p채널형 MOSFET Qp는 n웰(3nwp)의 상부에 서로 이격되어 형성된 한 쌍의 반도체 영역(10a), (10b), 반도체 기판(1) 상에 형성된 게이트 절연막(10i) 및 그 위에 형성된 게이트 전극(10g)을 갖고 있다. 또한, 이 MOSFET Qp에 있어서의 임계 전압은 예를 들면, 0.1 V 또는 그 전후이다.
반도체 영역(10a), (10b)은 p채널형 MOSFET Qp의 소스?드레인을 형성하기 위한 영역이고, 이 반도체 영역(10a), (10b) 사이에 있어서 게이트 전극(10g) 바로 아래에 p채널형 MOSFET Qp의 채널 영역이 형성된다.
이 반도체 영역(10a), (10b)은 LDD(Lightly Doped Drain) 구조로 되어 있다. 즉, 반도체 영역(10a), (10b)은 각각 저농도 영역(10a1), (10b1)과 고농도 영역(10a2), (10b2)을 갖고 있다. 이 저농도 영역(10a1), (10b1)은 채널 영역 측에 형성되어 있고, 고농도 영역(10a2), (10b2)은 채널 영역에서 이격된 위치에 형성되어 있다.
저농도 영역(10a1), (10b1)에는 예를 들면, p형 불순물인 붕소가 도입되어 있다. 또한, 고농도 영역(10a2), (10b2)에는 예를 들면, p형 불순물인 붕소가 도입되어 있지만, 그 불순물 농도는 저농도 영역(10a1), (10b1)중의 불순물 농도보다도 높게 설정되어 있다. 또한, 반도체 영역(10a), (10b)의 상층부에는 예를 들면, 티탄 실리사이드 등으로 이루어진 실리사이드층(10c)이 형성되어 있다.
게이트 전극(10g)은 예를 들면, n형의 저저항 폴리실리콘막, 질화 티탄막 및 텅스텐막이 하층부터 순서대로 적층되어 형성되어 있다.
이 게이트 전극(10g)에 있어서의 질화 티탄막은 저저항 폴리실리콘막 상에 텅스텐막을 직접 여러겹 쌓은 경우에 그의 접촉부에 제조 공정 중의 열처리에 의해 실리사이드가 형성되어 버리는 등을 방지하기 위한 배리어 금속막이다. 이 배리어 금속으로서 질화 텅스텐막을 사용하여도 좋다.
또한, 게이트 전극(10g)에 있어서의 텅스텐막 등의 금속막은 배선 저항을 내리는 기능을 갖고 있고, 이것을 마련하는 것에 의해, 게이트 전극(10g)의 시트 저항을 2∼2.5 Ω/□정도로까지 저감할 수 있다. 이것에 의해, DRAM의 동작 속도를 향상시키는 것이 가능하게 되어 있다.
게이트 절연막(10i)은 예를 들면, 산화 실리콘으로 이루어지고, 그의 두께는 상기 메모리 셀 선택용 MOSFET Q의 게이트 절연막(5i)과 마찬가지로, 예를 들면, 7 ㎚정도이다. 또한, 이 게이트 절연막(10i)을 산질화막(SiON막)에 의해 형성하여도 좋다. 이것에 의해 매우 얇은 게이트 절연막(10i)의 핫 캐리어 내성을 향상시키는 것이 가능하게 되어 있다.
이 게이트 전극(10g)의 상면에는 예를 들면, 질화 실리콘으로 이루어진 캡 절연막(6)이 형성되어 있다. 또한, 이 캡 절연막(6) 및 게이트 전극(10g)의 측면에는 예를 들면, 질화 실리콘 등으로 이루어진 사이드 월(9)이 형성되어 있다.
또한, 이 사이드 월(9)은 주로 상술한 p채널형 MOSFET Qp의 저농도 영역(10a1), (10b1)과 고농도 영역(10a2), (10b2)을 반도체 기판(1) 상에 형성하기 위한 이온 주입용 마스크로서 사용되고 있다.
즉, 게이트 전극(10g) 형성 후, 측벽(9) 형성 전에 게이트 전극(10g)을 마스크로 하여 저농도 영역(10a1), (10b1) 형성용 불순물을 반도체 기판(1)에 이온 주입하고, 측벽(9) 형성 후에, 게이트 전극(10g) 및 측벽(9)을 마스크로 하여 고농도 영역(10a2), (10b2) 형성용 불순물을 반도체 기판(1)에 이온 주입한다.
이들 n채널형 MOSFET Qn 및 p채널형 MOS에 의해 DRAM의 센스 앰프 회로, 칼럼 디코더 회로, 칼럼 드라이버 회로, 로우 디코더 회로, 로우 드라이버 회로, I/O 셀렉터 회로, 데이터 입력 버퍼 회로, 데이터 출력 버퍼 회로 및 전원 회로 등과 같은 주변 회로가 형성되어 있다.
이와 같은 메모리 셀 선택용 MOSFET Q, p채널형 MOSFET Qp 및 n채널형 MOSFET Qn 등의 반도체 집적 회로 소자는 반도체 기판(1) 상에 피착된 층간 절연막(11a)∼(11c)에 의해 피복되어 있다.
층간 절연막(11a)∼(11c)은 예를 들면, 산화 실리콘 등으로 이루어진다. 이중, 층간 절연막(11a)은 예를 들면, SOG(Spin On Glass)막에 의해 피착되어 있다. 또한, 층간 절연막(11b), (11c)은 예를 들면, 플라즈마 CVD법 등에 의해 피착되어 있다. 그리고, 층간 절연막(11c)의 상면 높이가 메모리 영역과 주변 회로 영역에서 거의 일치하도록 평탄화되어 있다.
메모리 영역에 있어서의 층간 절연막(11a)∼(11c), 절연막(7)에는 반도체 영역(5a), (5b)이 노출하도록 접속홀(12a), (12b)이 천공되어 있다. 이 접속홀(12a), (12b)의 하부 사이즈에 있어서 게이트 전극(5g)(워드선 WL)의 폭 방향의 사이즈는 서로 인접하는 게이트 전극(5g)(워드선 WL) 측면의 절연막(7) 부분에 의해 대략 규정되어 있다.
이것은 접속홀(12a), (12b)이 게이트 전극(5g)(워드선 WL) 측면의 절연막(7)에 의해 자기 정합적으로 천공되어 있기 때문이다. 즉, 층간 절연막(11a)∼(11c)과 절연막(7)의 에칭 선택비를 크게 한 상태에서 접속홀(12a), (12b)을 천공하고 있다.
이것에 의해, 이 접속홀(12a), (12b)의 패턴을 전사하기 위한 노광 처리 시, 그 접속홀(12a), (12b)의 패턴과 메모리 셀 선택용 MOSFET Qs의 활성 영역의 상대적인 평면 위치가 다소 어긋나 버렸다고 하여도, 이 접속홀(12a), (12b)에서 게이트 전극(5g)(워드선 WL)의 일부가 노출하지 않도록 되어 있다. 따라서, 정렬 마진을 작게 할 수 있으므로, 메모리 셀의 사이즈를 축소하는 것이 가능하게 되어 있다.
이 접속홀(12a), (12b) 내에 각각 플러그(13a), (13b)가 매립되어 있다. 플러그(13a), (13b)는 예를 들면, n형 불순물인 인이 함유된 저저항 폴리실리콘으로 이루어지고, 각각 메모리 셀 선택용 MOSFET Q의 반도체 영역(5a), (5b)과 전기적으로 접속되어 있다. 또한, 플러그(13b)의 상면에는 예를 들면, 티탄 실리사이드 등과 같은 실리사이드막이 형성되어 있다.
층간 절연막(11c) 상에는 층간 절연막(11d)이 피착되어 있다. 이 층간 절연막(11d)은 예를 들면, 산화 실리콘 등으로 이루어지고, 예를 들면, 플라즈마 CVD법 등에 의해 형성되어 있다. 이 층간 절연막(11d) 상에는 비트선 BL 및 제1층 배선(14)(14a∼14c)이 형성되어 있다. 이 비트선 BL 및 제1층 배선(14)의 폭은 예를 들면, 0.1 ㎛정도, 두께는 예를 들면, 0.1 ㎛정도이다.
이 비트선 BL은 예를 들면, 티탄막, 질화 티탄막 및 텅스텐막이 하층부터 순서대로 적층되어 이루어지고, 층간 절연막(11d)에 천공된 접속홀(15)을 통하여 플러그(13b)와 전기적으로 접속되고, 또한 플러그(13b)를 통하여 메모리 셀 선택용 MOSFET Q의 반도체 영역(5b)과 전기적으로 접속되어 있다.
비트선 BL은 워드선 WL의 연장 방향에 대하여 교차하는 방향으로 연장하고 있다. 따라서, 도 1에 도시한 바와 같은 단면에는 비트선 BL이 통상 도시되지 않지만, 비트선 BL이 배치되어 있는 배선층을 나타내기 위한 등의 이유로 비트선 BL을 나타내고 있다.
한편, 주변 회로 영역의 제1층 배선(14)은 비트선 BL과 마찬가지로, 예를 들면, 티탄막, 질화 티탄막 및 텅스텐막이 하층부터 순서대로 적층되어 이루어진다. 또한, 이 비트선 BL 및 제1층 배선(14)의 구성 재료는 상술한 것에 한정되는 것은 아니고 여러 가지로 변경가능하고, 예를 들면, 알루미늄(Al)의 단체막, Al로 이루어진 도체막에 Si나 Cu를 도입하여 되는 합금막 또는 구리(Cu)의 단체막도 좋다. 또한, 이 비트선 BL이나 제1층 배선(14)의 표면(상면 및 측면)에 예를 들면, 질화 실리콘으로 이루어진 절연막을 피복하는 구조로 하여도 좋다.
이중, 제1층 배선(14a)은 층간 절연막(11a)∼(11d)에 천공된 접속홀(16)을 통하여 n채널형 MOSFET Qn의 반도체 영역(8a)과 전기적으로 접속되어 있다. 또한, 제1층 배선(14b)은 층간 절연막(11a)∼(11d)도 천공된 접속홀(16)을 통하여 n채널형 MOSFET Qn의 반도체 영역(8b) 및 p채널형 MOSFET Qp의 반도체 영역(10a)과 전기적으로 접속되어 있다. 또한, 제1층 배선(14c)은 층간 절연막(11a)∼(11d)에 천공된 접속홀(16)을 통하여 p채널형 MOSFET Qp의 반도체 영역(10b)과 전기적으로 접속되어 있다.
층간 절연막(11d)의 상면에는 층간 절연막(제1 절연막)(11e)∼(11g)이 하층부터 순서대로 피착되어 있다. 이것에 의해, 비트선 BL 및 제1층 배선(14)이 피복되어 있다. 층간 절연막(11e)∼(11g)은 예를 들면, 산화 실리콘 등으로 이루어진다. 이중, 층간 절연막(11e)은 예를 들면, SOG막에 의해 형성되어 있다. 또한, 층간 절연막(11f), (11g)은 예를 들면, 플라즈마 CVD법 등에 의해 형성되어 있다. 그리고, 층간 절연막(11g)의 상면 높이가 메모리 셀 영역과 주변 회로 영역에서 대략 일치하도록 평탄화 처리가 실시되어 있다.
먼저, 이와 같은 반도체 기판(1)에 대하여 포토리소그래피 처리 및 드라이 에칭 처리를 실시하는 것에 의해, 도 2에 도시한 바와 같이, 층간 절연막(11e)∼(11g)에 제1층 배선(14b)의 일부가 노출하도록 접속홀(제1 접속홀)(17a)을 천공한다.
이 접속홀(17a)의 깊이는 예를 들면, 0.7 ㎛정도이고, 그의 직경은 특히 한정되지 않지만, 예를 들면, 게이트 가공 길이∼게이트 가공 길이의 1.5배 정도(0.2∼0.3 ㎛), 바람직하게는 0.25 ㎛정도이다.
이어서, 도 3에 도시한 바와 같이, 층간 절연막(11g)의 상면 및 접속홀(17a) 내에 도체막(18)을 블랭킷(blanket) CVD법 등에 의해 피착한다. 즉, 상대적으로 얇은 도체막을 스퍼터링법 등에 의해 피착한 후, 그 위에 상대적으로 두꺼운 도체막을 CVD법 등에 의해 피착함으로써, 도체막(18)을 형성한다. 이때, 접속홀(17a)이 그의 상부까지 완전히 도체막(18)으로 매립되도록 한다. 이 얇은 도체막은 예를 들면, 질화 티탄으로 이루어지고, 두꺼운 도체막은 예를 들면, 텅스텐 등으로 이루어진다. 접속홀(17a)에서 노출하는 제1층 배선(14)이 알루미늄이나 폴리실리콘인 경우, 두꺼운 도체막을 CVD법으로 성막할때에 사용하는 6플루오르화 텅스텐 가스가 알루미늄이나 실리콘과 반응하여 고저항 3플루오르화 알루미늄(AlF3)이나 휘발성이 높은 4플루오르화 탄소(CF4)를 생성하여 버리는 문제가 있다. 두꺼운 도체막의 피착전에 피착하는 얇은 도체막은 그것을 억제하는 기능을 갖고 있지만, 접속홀(17a)의 미세화(고 어스팩트화)에 따라 접속홀(17a)내에 충분히 피착할 수 없는 경우가 생기므로, 상술한 문제가 현저하게 되는 경우가 생긴다. 그러나, 본 실시 형태에서는 제1층 배선(14)이 텅스텐(접속홀(17a)에서 노출하는 부분)으로 이루어지므로, 상술한 성막 가스의 반응에 의해 문제가 생기지 않는다. 따라서, 접속홀(17a)에서의 접속 불량이나 저항의 변동?증대를 억제할 수 있으므로, 반도체 집적 회로 장치의 수율 및 신뢰성을 향상시키는 것이 가능하게 된다.
그후, 반도체 기판(1)에 대하여 이방성 드라이 에칭 처리 또는 CMP(Chemical Mechanical Polishing) 처리를 실시하는 것에 의해, 층간 절연막(11g) 상면의 도체막(18)은 제거하고, 도체막(18)이 접속홀(17a)에만 남도록 함으로써, 도 4에 도시한 바와 같이, 접속홀(17a)내에 플러그(제1 접속부)(18a)를 형성한다. 이 플러그(18a)는 제1층 배선(14)에 직접 접촉된 상태에서 전기적으로 접속되어 있다.
이 접속홀(17a)은 직경이 작아도 얕으므로, 어스팩트비를 줄일 수 있어, 그의 천공도 도체막(18)에 의한 매립도 비교적 용이하다. 따라서, 접속홀(17a)내의 플러그(18a)와 제1층 배선(14b)을 양호하게 전기적으로 접속하는 것이 가능하게 되어 있다.
이어서, 메모리 셀 영역에 있어서의 층간 절연막(11e)∼(11g)에 플러그(13a)의 상면이 노출하도록 접속홀(19)을 포토리소그래피 기술 및 드라이 에칭 기술에 의해 형성한 후, 접속홀(19) 내에 플러그(용량 소자용 도체막)(20)을 형성한다. 이 접속홀(19)의 직경은 특히 한정되지 않지만, 예를 들면, 게이트 가공 길이∼게이트 가공 길이의 1.5배(0.2∼0.3 ㎛)정도, 바람직하게는 0.25 ㎛정도이다.
이 플러그(20)는 예를 들면, n형 불순물(예를 들면 P(인))을 도프한 저저항 폴리실리콘막을 CVD법 등으로 층간 절연막(11g)상 및 접속홀(19) 내에 피착한 후, 이 폴리실리콘막을 이방성 드라이 에칭법 또는 CMP법에 의해 에치백하여 접속홀(19)의 내부에 남기는 것에 의해 형성한다.
단, 본 실시 형태 1에서는 주변 회로 영역의 플러그(18a)를 형성한 후, 메모리 영역의 플러그(20)를 형성하는 경우에 대하여 설명하였지만, 이것에 한정되는 것은 아니고, 그 반대라도 좋다. 즉, 메모리 영역의 플러그(20)를 형성한 후, 주변 회로 영역의 플러그(18a)를 형성하여도 좋다.
이어서, 층간 절연막(11g)의 상면, 플러그(18a)의 노출면 및 플러그(20)의 노출면을 덮도록, 예를 들면, 두께 100 ㎚정도의 질화 실리콘 등으로 이루어진 절연막(제2 절연막)(21)을 플라즈마 CVD법 등에 의해 형성한다.
이 절연막(21)은 후술하는 정보 축적용 용량 소자의 축적 전극을 형성하는 공정에서 하부 전극 사이의 산화 실리콘막을 에칭할 때의 에칭 스톱퍼로서 기능한다. 또한, 정보 축적용 용량 소자의 축적 전극의 무너짐을 방지하도록 기능한다. 또한, 본 실시 형태 1에서는 플러그(18a)의 상면이 노출하도록 접속홀을 형성하는 공정에서 플러그(18a)상의 질화 실리콘막을 에칭 제거할 때의 에칭 스톱퍼로서 기능한다.
이어서, 도 5에 도시한 바와 같이, 절연막(21)상에 예를 들면, 두께 1.3 ㎛정도의 산화 실리콘 등으로 이루어진 층간 절연막(제3 절연막)(11h)을 예를 들면, 오존(O3)과 테트라에톡시실란(TEOS)을 소스 가스에 사용한 플라즈마 CVD법 등에 의해 피착한 후, 그 층간 절연막(11h) 및 하층의 절연막(21)에 플러그(20)의 상면이 노출하도록 홈(22)을 포토리소그래피 기술 및 에칭 기술에 의해 형성한다.
이 홈(22)의 형성 시, 산화 실리콘막과 질화 실리콘막의 에칭 선택비를 크게 한 상태에서의 에칭 처리를 실시한다. 즉, 먼저 산화 실리콘막쪽이 빠르게 에칭 제거되도록 에칭 처리를 실시하는 것에 의해, 포토레지스트 패턴으로부터 노출되는 층간 절연막(11h) 부분을 제거한다. 이때, 하층의 절연막(21)은 질화 실리콘 등으로 이루어지므로, 에칭 스톱퍼로서 기능한다. 이어서, 질화 실리콘쪽이 빠르게 에칭 제거되도록 에칭 처리를 실시하는 것에 의해 절연막(21) 부분을 제거한다. 이때, 절연막(21) 하층의 층간 절연막(11g)은 산화 실리콘 등으로 이루어지므로, 이 절연막(21)의 제거 시에 대폭적으로 제거되는 일도 없다.
이와 같은 홈(22)의 형성 공정 후, 반도체 기판(1) 상에 예를 들면, n형 불순물(예를 들면, P(인))을 도프한 막두께 60 ㎚정도의 저저항 폴리실리콘으로 이루어진 도체막을 CVD법으로 피착한다. 이 저저항 폴리실리콘으로 이루어진 도체막은 정보 축적용 용량 소자의 축적 전극 재료로서 사용된다.
이어서, 그 저저항 폴리실리콘으로 이루어진 도체막상에 홈(22)의 깊이보다도 두꺼운 막두께(예를 들면, 2 ㎛정도)의 산화 실리콘 등으로 이루어진 절연막을 스핀 도포한 후, 그 절연막을 에치백하고, 또 층간 절연막(11h)상의 저저항 폴리실리콘으로 이루어진 도체막을 에치백하는 것에 의해, 홈(22)의 내측(내벽 및 저부)에 저저항 폴리실리콘으로 이루어진 도체막을 남긴다.
그 후, 주변 회로 영역의 층간 절연막(11h)을 덮는 포토레지스트막을 마스크로 하여 홈(22) 내부의 절연막과 홈(22) 극간의 층간 절연막(11h)을 웨트 에칭에 의해 제거하여 정보 축적용 용량 소자의 축적 전극(제1전극)(23a)을 형성한다.
이때, 홈(22)의 간극에는 질화 실리콘 등으로 이루어진 절연막(21)이 남아있으므로, 그 하층의 층간 절연막(11g)의 상부가 에칭되는 일은 없다.
또한, 이때, 본 실시 형태 1에 있어서는 축적 전극(23a)의 하부를 남겨진 절연막(21)에 의해 지지할 수 있으므로, 그의 고정 강도를 향상시킬 수 있어, 그의 무너짐을 방지하는 것이 가능하게 되어 있다.
또한, 주변 회로 영역의 층간 절연막(11h)을 덮는 포토레지스트막은 그의 일단을 메모리 어레이의 가장 외측에 형성된 축적 전극(23a)과 주변 회로 영역의 경계부에 배치한다. 이와 같이 하면, 그 포토레지스트막의 단부에 정렬 어긋남이 생긴 경우에도, 메모리 어레이의 가장 외측에 형성되는 축적 전극(23a)의 홈(22) 내부에 절연막이 남거나 주변 회로 영역의 층간 절연막(11h)이 에칭되거나 하는 일은 없다.
이어서, 그 포토레지스트 막을 제거한 후, 축적 전극(23a)을 구성하는 저저항 폴리실리콘의 산화를 방지하기 위해, 반도체 기판(1)을 암모니아 분위기 중에서, 800℃정도에서 열처리하여 저저항 폴리실리콘으로 이루어진 축적 전극(23a)의 표면을 질화한 후, 축적 전극(23a)의 상부에 예를 들면, 막두께 20 ㎚정도의 산화 탄탈로 이루어진 절연막(23b)을 CVD법으로 최적한다.
이어서, 반도체 기판(1)에 대하여, 예를 들면 800 ℃정도에서 열처리를 실시하여 산화 탄탈로 이루어진 절연막(23b)을 활성화한다. 이 절연막(23b)은 정보 축적용 용량 소자의 용량 절연막 재료로서 사용된다.
그 후, 절연막(23b)의 표면상에 예를 들면, 막두께 150 ㎚정도의 질화 티탄 등으로 이루어진 도체막을 CVD법과 스퍼터링법으로 피착한 후, 그 도체막 및 절연막(23b)을 포토리소그래피 기술 및 드라이 에칭 기술로 패터닝한다.
이것에 의해, 상부 전극(제2 전극)(23c)과 산화 탄탈 등으로 이루어진 절연막(23b)과 저저항 폴리실리콘으로 이루어진 축적 전극(23a)으로 구성되는 예를 들면, 크라운형의 정보 축적용 용량 소자 C를 형성한다. 이와 같이 하여, 메모리 셀 선택용 MOSFET Q와 이것에 직렬로 접속된 정보 축적용 용량 소자 C로 구성되는 DRAM의 메모리 셀이 완성한다.
이어서, 정보 축적용 용량 소자 C를 덮도록, 층간 절연막(11h)상에 예를 들면, 막두께 100 ㎚정도의 산화 실리콘 등으로 이루어진 층간 절연막(제3 절연막)(11i)을 피착한다. 이 층간 절연막(11i)은 예를 들면, 오존(O3)과 테트라에톡시실란(TEOS)을 소스 가스에 사용한 플라즈마 CVD법으로 피착한다.
이어서, 층간 절연막(11i)상에 주변 회로 영역에 접속홀을 천공하기 위한 포토레지스트 패턴(24a)을 형성한 후, 이것을 마스크로 하여, 이곳부터 노출하는 층간 절연막(11i), (11h) 및 절연막(21)을 에칭 제거하는 것에 의해, 플러그(18a)의 상부가 노출하도록 접속홀(제2 접속홀)(17b)을 천공한다. 이 접속홀(17b)의 직경은 특히 한정되지 않지만, 예를 들면, 게이트 가공 길이×1.5∼게이트 가공 길이×3(0.3∼0.6) ㎛정도, 바람직하게는 0.4 ㎛정도이고, 상기한 접속홀(17a)의 직경보다도 크다. 또한, 그의 깊이는 특히 한정되지 않지만, 1.8 ㎛정도이다.
이 접속홀(17b)의 형성 시에는 산화 실리콘막과 질화 실리콘막의 에칭 선택비를 크게 한 상태에서의 에칭 처리를 실시한다. 즉, 먼저 산화 실리콘막 쪽이 빠르게 에칭 제거되도록 에칭 처리를 실시하는 것에 의해, 포토레지스트 패턴(24a)에서 노출하는 층간 절연막(11i), (11h) 부분을 제거한다. 이때, 하층의 절연막(21)은 질화 실리콘 등으로 이루어지므로 에칭 스톱퍼로서 기능한다. 이어서, 질화 실리콘 쪽이 빠르게 에칭 제거되도록 에칭 처리를 실시하는 것에 의해 절연막(21) 부분을 제거한다. 이때, 절연막(21) 하층의 층간 절연막(11g)은 산화 실리콘 등으로 이루어지므로, 이 절연막(21)의 제거 시에 대폭적으로 제거되는 일도 없다.
이와 같이, 주변 회로 영역에 접속홀(17b)을 천공한 후, 도 6에 도시한 바와 같이, 층간 절연막(11i)의 상면 및 접속홀(17b) 내에 도체막(25)을 블랭킷 CVD법 등에 의해 피착한다.
즉, 예를 들면, 질화 티탄막으로 이루어진 얇은 도체막을 스퍼터링법 등에의해 피착한 후, 그 위에 텅스텐막으로 이루어진 두꺼운 도체막을 CVD법 등에 의해 피착함으로써 도체막(25)을 형성한다. 이때, 접속홀(17b)이 그의 상부까지 도체막(25)으로 완전히 매립되도록 한다.
그 후, 반도체 기판(1)에 대하여 이방성 드라이 에칭 처리를 실시하는 것에 의해, 층간 절연막(11i) 상면의 도체막(25)을 제거하고, 접속홀(17)내의 도체막(25)이 남겨짐으로써, 도 7에 도시한 바와 같이, 접속홀(17b)내에 플러그(제2 접속부)(25a)를 형성한다. 이 플러그(25a)는 플러그(18a)에 직접 접촉된 상태에서 전기적으로 접속되어 있다.
이어서, 층간 절연막(11i)상에 예를 들면, 질화 티탄으로 이루어진 도체막을 스퍼터링법 등에 의해 피착한 후, 그 위에 예를 들면, 알루미늄(Al) 또는 Al-Si-Cu합금 등의 Al 합금을 스퍼터링법에 의해 피착하고, 또 그 위에 예를 들면 질화 티탄 등으로 이루어진 도체막을 스퍼터링법 등에 의해 피착한다.
이어서, 이 적층 도체막을 포토리소그래피 기술 및 드라이 에칭 기술에 의해 패터닝하는 것에 의해, 도 8에 도시한 바와 같이, 제2층 배선(26)을 형성한다. 이 제2층 배선(26)의 폭은 특히 한정되지 않지만, 예를 들면, 0.7 ㎛정도, 두께는 특히 한정되지 않지만, 예를 들면, 0.8 ㎛정도이다.
그 후, 층간 절연막(11i) 상에 예를 들면, 산화 실리콘으로 이루어진 층간 절연막(11j), (11k), (11m)을 CVD법 등에 의해 피착하고, 그 위에 상기 제2층 배선(26)과 마찬가지로 하여 제3층 배선을 형성한다.
그 후, 그 제3층 배선을 피복하도록, 예를 들면, 산화 실리콘막의 단체막 또는 산화 실리콘막상에 질화 실리콘막을 쌓은 적층막으로 이루어진 표면 보호막을 CVD법 등에 의해 피착함으로써, DRAM을 제조한다.
이와 같이, 본 실시 형태 1에 있어서는 DRAM의 주변 회로 영역에 있어서 제2층 배선(26)과 제1층 배선(14)을 전기적으로 접속하는 접속홀(17a), (17b)을 2회로 나누어 형성하고, 또한 각각의 접속홀(17a), (17b)의 천공후에 도체막을 매립하여 플러그(18a), (25a)를 형성하고 있다. 따라서, 본 실시 형태 1에 있어서는 제1층 배선(14)과 제2층 배선(26)이 그의 배선층간에 있어서 높이 방향으로 서로 직접 접촉된 상태에서 겹쳐 쌓여진 2개의 플러그(18a), (25a)에 의해 서로 전기적으로 접속되는 구조로 되어 있다.
그러나, DRAM의 주변 회로 영역에 있어서, 제1층 배선(14)과 제2층 배선(26)을 접속하는 접속홀을 1회의 처리로 천공하는 기술인 경우, 즉 제2층 배선 형성용 도체막을 피착하는 공정에 앞서서, 제1층 배선(14)과 제2층 배선(26) 사이의 절연막에 제1층 배선(14)의 일부가 노출하도록 하나의 접속홀을 천공하는 기술인 경우는 접속홀의 어스팩트비가 크게 되어, 천공 및 도체막에 의한 매립이 곤란하게 된다.
메모리 셀 영역에 있어서는 제1층 배선(14)과 제2층 배선(26) 사이에 정보 축적용 용량 소자 C가 마련되어 있지만, 그의 높이는 작은 점유 면적에서 큰 용량을 확보하는 관점에서 높게 되는 경향이다. 따라서, 정보 축적용 용량 소자 C가 높게되면 되는 만큼, 주변 회로 영역에 있어서의 제1층 배선(14)가 제2층 배선(26)사이의 절연막도 두껍게 되므로, 당해 접속홀도 깊게 되어 어스팩트비가 크게 된다. 또한, 상기 접속홀을 1회로 천공하는 기술인 경우는 그 홀 지름을 미세한 제1층 배선(14)에 맞추어 마련해야 하므로, 그 홀 지름을 미세하게 할 수 없어, 어스팩트비가 크게 된다. 이 결과, 그 접속홀 내로의 도체막의 매립이 곤란하게 되고, 접속홀에서의 접속 불량이나 저항의 변동?증대가 생기고, DRAM의 수율 및 신뢰성이 저하하는 경우가 있다.
또한, 상기 접속홀을 1회로 천공하는 경우, 층간 절연막(11h), (11g), (11f), (11e) 막두께의 웨이퍼내 변동을 고려하여, 오버에칭을 할 필요가 있다. 그러나, 이 오버에칭에 의해, 접속홀이 반도체 기판 표면까지 연장되어 버려, 제2 배선과 반도체 기판이 단락하여 버릴 위험성이 있다.
이것에 대하여, 본 실시 형태 1에 있어서는 주변 회로 영역에 있어서 제1층 배선(14)과 제2층 배선(26)을 접속하는 접속홀을 접속홀(17a), (17b)의 2회로 나누어 천공하고, 또한 그 각각을 각각의 천공 후에, 도체막으로 매립하는 것에 의해, 그 접속홀(17a), (17b)의 구멍내기 및 도체막의 매립을 용이하게 할 수 있으므로, 제1층 배선(14)과 제2층 배선(26)의 접속상 신뢰성을 향상시킬 수 있고, DRAM의 수율 및 신뢰성을 향상시키는 것이 가능하게 되어 있다.
특히, 본 실시 형태 1에 있어서는 제2층 배선 형성용 도체막을 피착하는 공정 직전 단계에서 천공하는 접속홀(17b)을 얕게 할 수 있고, 또 그의 직경을 크게 할 수 있으므로, 그의 어스팩트비를 작게 할 수 있다.
이것은 당해 접속홀(17b)이 플러그(18a)의 상부가 노출하는 깊이까지 천공하면 좋으므로, 그의 깊이를 제1층 배선(14)의 일부가 노출하는 접속홀을 천공하는 경우보다도 플러그(18a)의 높이(또는 층간 절연막(11e)∼(11g)의 두께)분만큼 얕게 할 수 있기 때문이다. 즉, 여기서의 접속홀(17a)내의 플러그(18a)는 접속홀(17b)을 얕게 하고, 그의 어스팩트비를 작게하기 위한 기능을 갖고 있다.
또한, 본 실시 형태 1에 있어서는 도 9 및 도 10에 도시한 바와 같이, 제2층 배선 형성용 도체막을 피착하는 공정 직전의 단계에서 열리는 접속홀(17b)의 직경을 크게 할 수 있으므로, 그의 어스팩트비를 작게할 수 있다. 이것은 예를 들면, 다음과 같은 이유 때문이다.
주변 회로 영역에 제1층 배선(14)의 일부가 노출하도록 접속홀을 천공하는 기술인 경우, 그의 직경은 소자와 접속되는 미세한 제1층 배선(14)의 폭, 제1층 배선(14)과의 평면적인 위치맞춤 및 인접하는 제1층 배선(14)의 간격 등의 제약을 받으므로, 그다지 크게 할 수 없다.
이것에 대하여, 본 실시 형태 1에서는 주변 회로 영역의 접속홀(17b)은 플러그(18a) 상부가 노출하도록 천공하면 좋고, 그의 직경은 제1층 배선(14)으로부터의 제약을 그다지 받지 않고 플러그(18a)로부터의 제약을 받는다. 그러나, 그 제약은 제1층 배선(14)으로부터의 제약보다도 완화되기 때문에, 접속홀(17b)의 직경을 비교적 크게 설정하는 것이 가능하게 되어 있다. 여기서의 접속홀(17b) 내의 플러그(18a)는 접속홀(17b)의 직경을 크게 설정할 수 있도록 제약 완화 기능을 갖고 있다.
도 9 및 도 10에서는 제1층 배선과 제2층 배선을 접속하는 접속홀을 1회로 천공하는 통상의 설정인 경우와 마찬가지로, 제1층 배선(14)의 폭을 접속홀(17a), (17b)과의 정렬 마진(0.15 ㎛)을 고려하여 설정한 경우가 도시되어 있다. 즉, 접속홀(17a), (17b)을 배선의 중앙에 배치한 경우에 접속홀(17a), (17b)의 양측에 0.15 ㎛의 맞춤 여유가 취해지도록 배선폭을 설정하고 있다. 그러나, 본 실시 형태에서는 제1층 배선(14)과의 평면 위치맞춤 어긋남을 고려할 필요성이 있는 접속홀(17a)이 정보 축적용 용량 소자 C의 형성층보다도 하층에 형성되고 제1층 배선(14)의 형성층에 대하여 가까우므로, 접속홀(17a)과 제1층 배선(14) 사이에 생기는 평면적인 위치맞춤 어긋남량을 비교적 작게 할 수 있고, 그의 평면적인 위치맞춤 어긋남을 고려하지 않고 제1층 배선(14)의 폭을 설정할 수 있다. 즉, 제1층 배선(14)의 폭이 접속홀로 부터의 제약을 받지 않는다. 제1층 배선(14)의 폭을 전체적으로 넓게 하지 않고, 제1층 배선(14)의 일부(접속홀(17a)이 배치되는 장소)에 넓은폭 패턴을 마련할 필요도 없다. 따라서, 제1층 배선(14)의 폭을 축소할 수 있고, 제1층 배선(14)을 고밀도로 배치하는 것이 가능하게 된다. 예를 들면, 접속홀(17a)이 접속되는 제1층 배선(14)의 폭을 접속홀(17a)의 직경과 같게 할 수 있다. 이 때문에, 반도체 칩의 사이즈 축소를 추진할 수 있다.
이와 같은 본 실시 형태 1에 있어서는 다음의 효과를 얻는 것이 가능하게 된다.
(1) DRAM의 주변 회로 영역에 있어서, 제1층 배선(14)과 제2층 배선(26)을 전기적으로 접속하는 접속홀을 접속홀(17a), (17b)의 2단으로 나누고, 각각에 플러그(18a), (25a)를 매립하는 것에 의해, 그 접속홀(17a), (17b)의 구멍내기 및 도체막의 매립을 용이하게 하는 것이 가능하게 된다.
(2) 접속홀(17b)의 직경을 접속홀(17a)의 직경보다도 크게 한 것에 의해, 접속홀(17b)을 형성하기 위한 포토리소그래피 공정에서의 위치맞춤 정도를 완화할 수 있다. 또한, 접속홀(17b)을 형성하기 위한 에칭 공정에서의 구멍내기 처리를 용이하게 할 수 있다. 또한, 접속홀(17b)내로의 도체막의 매립을 용이하게 또한 양호하게 하는 것이 가능하게 된다.
(3) 상기 (1) 또는 (2)에 의해, 제1층 배선(14)과 제2층 배선(26)을 전기적으로 접속하는 접속홀(17a), (17b)에서의 도통 불량을 저감할 수 있으므로, DRAM의 수율 및 신뢰성을 향상시키는 것이 가능하게 된다.
(4) 상기 (1)에 의해, 실린더 형상의 정보 축적용 용량 소자 C의 높이 설정시, 주변 회로 영역에 천공하는 접속홀(17a), (17b)에서 받는 제약을 완화할 수 있으므로, 당해 정보 축적용 용량 소자 C를 높게 할 수 있다. 따라서, 정보 축적용 용량 소자 C의 점유 면적을 증대시키지 않고, 또한 고도로 복잡한 프로세스 기술을 새로 도입하지 않고, 정보 축적에 기여하는 용량을 증대시키는 것이 가능하게 된다.
(5) 상기 (4)에 의해, 메모리 셀 영역의 면적을 증대시키지 않고, DRAM의 리프레시 특성 및 판독/기록 동작의 신뢰성을 향상시키는 것이 가능하게 된다.
(실시 형태 2)
도 11∼도 18은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 공정중에 있어서의 주요부 단면도이다.
본 실시 형태 2에 있어서도, 예를 들면, 256M DRAM에 본 발명의 기술적 사상을 적용한 경우에 대하여 설명한다.
먼저, 도 1에 도시한 층간 절연막(11d)∼(11g)에 도 11에 도시한 바와 같이 플러그(13a)의 상면이 노출하도록 접속홀(19)을 포토리소그래피 기술 및 드라이 에칭 기술에 의해 천공한다.
이어서, 층간 절연막(11g)상 및 접속홀(19)내에 예를 들면, 저저항 폴리실리콘으로 이루어진 도체막을 CVD법에 의해 피착한 후, 그 도체막을 에칭백법 또는 CMP법 등에 의해 깍는다. 이 경우도 상기 실시 형태 1과 마찬가지로, 그 도체막이 접속홀(19)내에만 남도록 하고, 층간 절연막(11g)의 상면에는 남지 않도록 함으로써, 플러그(20)를 형성한다.
그 후, 층간 절연막(11g) 및 플러그(20)의 상면을 피복하도록, 예를 들면, 질화 실리콘 등으로 이루어진 절연막(제2 절연막)(21a)을 CVD법 등에 의해 피착한 후, 그의 상면에 예를 들면, 산화 실리콘 등으로 이루어진 층간 절연막(제4 절연막)(11h1)을 CVD법 등에 의해 피착한다.
이어서, 도 12에 도시한 바와 같이, 층간 절연막(11e)∼(11g), 절연막(21a) 및 층간 절연막(11h1)에 제1층 배선(14b)의 일부가 노출하도록 접속홀(17a)을 포토리소그래피 기술 및 드라이 에칭 기술에 의해 천공한다. 이 접속홀(17a)의 직경은 특히 한정되지 않지만, 예를 들면, 게이트 가공 길이∼게이트 가공 길이×1.5 ㎛, 바람직하게는 0.25 ㎛정도이다. 또한, 그의 깊이는 특히 한정되지 않지만, 예를 들면, 1.2 ㎛이다.
이어서, 층간 절연막(11h1)의 상면 및 접속홀(17a)내에 도체막(18)을 블랭킷 CVD법 등에 의해 피착한다. 즉, 예를 들면, 질화 티탄막으로 이루어진 얇은 도체막을 스퍼터링법 등에 의해 피착한 후, 그위에 텅스텐막으로 이루어진 두꺼운 도체막을 CVD법 등에 의해 피착함으로써, 도체막(18)을 형성한다. 이때, 접속홀(17a)이 그의 상부까지 완전히 도체막(18)으로 매립되도록 한다.
그 후, 반도체 기판(1)에 대하여, 이방성 드라이 에칭 처리 또는 CMP 처리를 실시하는 것에 의해, 층간 절연막(11h1) 상면의 도체막(18)을 제거하고, 도체막(18)이 접속홀(17a)내에만 남도록 함으로써, 도 13에 도시한 바와 같이, 접속홀(17a)내에 플러그(제1 접속부)(18a)를 형성한다.
이어서, 층간 절연막(11h1) 및 플러그(18a)의 상면을 피복하도록, 예를 들면, 질화 실리콘 등으로 이루어진 절연막(제5 절연막)(21b)을 CVD법 등에 의해 피착한 후, 그의 상면에 예를 들면, 산화 실리콘 등으로 이루어진 층간 절연막(제6 절연막)(11h2)을 CVD법 등에 의해 피착한다.
이어서, 도 14에 도시한 바와 같이, 그 층간 절연막(11h1), (11h2) 및 절연막(21a), (21b)에 플러그(20)의 상면이 노출하도록 홈(22)을 포토리소그래피 기술 및 에칭 기술에 의해 형성한다.
이 홈(22)의 형성 시에, 층간 절연막(11h1)을 에칭 제거하는 경우는 산화 실리콘막과 질화 실리콘막의 에칭 선택비를 크게 한 상태에서의 에칭 처리를 실시한다.
즉, 먼저 산화 실리콘막쪽이 빠르게 에칭 제거되도록 에칭 처리를 실시하는 것에 의해, 포토레지스트 패턴에서 노출하는 층간 절연막(11h1) 부분을 제거한다. 이때, 하층의 절연막(21a)은 질화 실리콘 등으로 이루어지므로, 에칭 스톱퍼로서 기능한다.
이어서, 질화 실리콘쪽이 빠르게 에칭 제거되도록 에칭 처리를 실시하는 것에 의해 절연막(21a) 부분을 제거한다. 이때, 절연막(21a) 하지의 층간 절연막(11g)은 산화 실리콘 등으로 이루어지므로, 이 절연막(21a)의 제거 시에 대폭적으로 제거되는 일도 없다.
이와 같은 홈(22)의 형성 공정 후, 반도체 기판(1)상에 예를 들면, n형 불순물(예를 들면, P(인))을 도프한 막두께 60 ㎚정도의 저저항 폴리실리콘으로 이루어진 도체막을 CVD법으로 피착한다. 이 저저항 폴리실리콘으로 이루어진 도체막은 정보 축적용 용량 소자의 축적 전극 재료로서 사용된다.
이어서, 그 저저항 폴리실리콘으로 이루어진 도체막 상에 홈(22)의 깊이보다도 두꺼운 막두께(예를 들면, 2 ㎛정도)의 산화 실리콘 등으로 이루어진 절연막을 스핀 도포한 후, 그 절연막을 에치백하고, 또 층간 절연막(11h2)상의 저저항 폴리실리콘으로 이루어진 도체막을 에치백하는 것에 의해, 홈(22)의 내측(내벽 및 저부)에 저저항 폴리실리콘으로 이루어진 도체막을 남긴다.
그 후, 주변 회로 영역의 층간 절연막(11h1)을 덮는 포토레지스트막을 마스크로 하여 홈(22) 내부의 절연막과 홈(22) 간극의 층간 절연막(11h2)을 웨트 에칭에 의해 제거하여 정보 축적용 용량 소자의 축적 전극(23a)을 형성한다.
이때, 홈(22)의 극간에는 질화 실리콘 등으로 이루어진 절연막(21b)이 남아 있으므로, 그 하층의 층간 절연막(11h1)의 상부가 에칭되는 일은 없다. 또한, 층간 절연막(11h1) 및 절연막(21b)은 축적 전극(23a)이 무너져 버리는 것을 방지하는 기능을 갖고 있다. 이 경우, 절연막(21b) 및 층간 절연막(11h1)의 막두께 분, 상기 실시 형태 1의 경우보다도 축적 전극(23a)의 무너짐 방지 기능을 향상시키는 것이 가능하게 되어 있다.
또한, 주변 회로 영역의 층간 절연막(11h2)을 덮는 포토레지스트막은 그의 한쪽 끝을 메모리 어레이의 가장 외측에 형성되는 축적 전극(23a)과 주변 회로 영역의 경계부에 배치한다. 이와 같이 하면, 그 포토레지스트막의 단부에 맞춤 어긋남이 생긴 경우에도 메모리 어레이의 가장 외측에 형성되는 축적 전극(23a)의 홈(22) 내부에 절연막이 남거나, 주변 회로 영역의 층간 절연막(11h2)이 에칭되게 하는 일은 없다.
이어서, 상기 실시 형태 1과 마찬가지로 하여, 상부 전극(23c)과 산화 타탈 등으로 이루어진 절연막(23b)과 저저항 폴리실리콘으로 이루어진 축적 전극(23a)으로 구성되는 예를 들면, 실린더 형상의 정보 축적용 용량 소자 C를 형성한다. 이것에 의해, 메모리 셀 선택용 MOSFET Q와 이것에 직렬로 접속된 정보 축적용 용량 소자 C로 구성되는 DRAM의 메모리 셀이 완성한다.
이어서, 정보 축적용 용량 소자 C를 덮도록, 층간 절연막(11h2) 상에 예를 들면, 막두께 100 ㎚정도의 산화 실리콘 등으로 이루어진 층간 절연막(제7 절연막)(11i)을 상기 실시 형태 1과 마찬가지로 피착한다.
그후, 층간 절연막(11i)상에 주변 회로 영역에 접속홀을 천공하기 위한 포토레지스트 패턴을 형성한 후, 이것을 마스크로 하여, 이곳부터 노출하는 층간 절연막(11i), (11h2) 및 절연막(21b)을 에칭 제거하는 것에 의해, 도 15에 도시한 바와 같이, 플러그(18a)의 상부가 노출하도록 접속홀(17b)을 천공한다.
이 접속홀(17b)의 직경은 예를 들면, 게이트 가공 길이(1.5∼3.0배)㎛정도, 바람직하게는 0.4 ㎛정도이고, 상기 접속홀(17a)의 직경보다도 크다. 또한, 본 실시 형태 2에서는 플러그(18a)의 상부가 정보 축적용 용량 소자 C의 높이의 도중 위치에 있으므로, 접속홀(17b)의 깊이를 상기 실시 형태 1의 경우보다도 얕게 할 수 있다. 따라서, 접속홀(17b)의 구멍내기를 상기 실시 형태 1의 경우보다도 용이하게 하는 것이 가능하게 되어 있다. 그 깊이는 특히 한정되지 않지만, 예를 들면, 1.3 ㎛정도이다.
이 접속홀(17b)의 형성 시에는 산화 실리콘막과 질화 실리콘막의 에칭 선택비를 크게 한 상태에서의 에칭 처리를 실시한다. 즉, 먼저, 산화 실리콘막쪽이 빠르게 에칭 제거되도록 에칭 처리를 실시하는 것에 의해, 포토레지스트 패턴에서 노출하는 층간 절연막(11i), (11h2) 부분을 제거한다. 이때, 하층의 절연막(21b)은 질화 실리콘 등으로 이루어져 있으므로, 에칭 스톱퍼로서 기능한다. 이어서, 질화 실리콘쪽이 빠르게 에칭 제거되도록 에칭 처리를 실시하는 것에 의해 절연막(21) 부분을 제거한다. 이때, 절연막(21b) 하층의 층간 절연막(11h1)은 산화 실리콘 등으로 이루어져 있으므로, 이 절연막(21b)의 제거 시에 대폭적으로 제거되는 일도 없다.
이와 같이, 주변 회로 영역에 접속홀(17b)을 천공한 후, 도 16에 도시한 바와 같이, 상기 실시 형태 1과 마찬가지로 하여, 층간 절연막(11i)의 상면 및 접속홀(17b) 내에 도체막(25)을 피착한다.
이어서, 반도체 기판(1)에 대하여 이방성 드라이 에칭 처리를 실시하는 것에 의해, 층간 절연막(11i) 상면의 도체막(25)을 제거하고, 접속홀(17b)내의 도체막(25)이 남도록 함으로써, 도 16에 도시한 바와 같이, 접속홀(17b)내에 플러그(제2 접속부)(25a)를 형성한다.
본 실시 형태 2의 경우, 접속홀(17b)의 깊이가 상기 실시 형태 1의 경우보다도 얕으므로, 상기 실시 형태 1의 경우보다도 도체막의 매립이 용이하다. 이와 같이 본 실시 형태 2에 있어서도, 주변 회로 영역에 있어서, 플러그(18a)상에 플러그(25a)가 직접 접촉한 상태에서 겹쳐 쌓여서 서로 전기적으로 접속되는 구조로 되어 있다.
그후, 도 18에 도시한 바와 같이, 상기 실시 형태 1과 마찬가지로, 제2층 배선(26)을 형성한 후, 층간 절연막(11i)상에 예를 들면, 산화 실리콘으로 이루어진 층간 절연막을 피착한 후, 그 위에 상기 제2층 배선(26)과 마찬가지로 하여 제3층 배선을 형성하고, 또 그 제3층 배선을 피복하도록, 예를 들면, 산화 실리콘막의 단체막 또는 산화 실리콘막 상에 질화 실리콘막을 겹쳐 쌓은 적층막으로 이루어진 표면 보호막을 피착함으로써 DRAM을 제조한다.
이와 같이, 본 실시 형태 2에 있어서는 상기 실시 형태 1에서 얻어진 효과 외에 다음의 효과를 얻는 것이 가능하다.
(1) 정보 축적용 용량 소자 C를 형성할 때에, 축적 전극(23a)을 층간 절연막(11h1) 및 절연막(21a), (21b)으로 지지함으로써, 축적 전극(23a)의 무너짐 방지 기능을 향상시키는 것이 가능하게 된다.
(2) 플러그(18a)의 최상부 높이를 정보 축적용 용량 소자 C의 높이의 도중 위치로 하는 것에 의해, 상기 실시 형태 1의 경우보다도 접속홀(17b)을 얕게 할 수 있으므로, 그의 어스팩트비를 작게 할 수 있다. 따라서, 접속홀(17b)의 구멍내기 및 도체막에서의 매립을 더욱 용이하게 하는 것이 가능하게 된다.
(실시 형태 3)
도 19∼도 25는 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도이다.
본 실시 형태 3에 있어서도, 예를 들면, 256M DRAM에 본 발명의 기술적 사상을 적용한 경우에 대하여 설명한다.
먼저, 도 1에 도시한 층간 절연막(11d)∼(11g)에 도 19에 도시한 바와 같이, 플러그(13a)의 상면이 노출하도록 접속홀(19) 및 제1층 배선(14b)의 일부가 노출하도록 접속홀(17a)을 포토리소그래피 기술 및 드라이 에칭 기술에 의해 천공한다.
즉, 본 실시 형태 3에 있어서는 메모리 셀 영역의 접속홀(19)과 주변 회로 영역의 접속홀(17a)을 동시에 천공한다. 이것에 의해, 레지스트 도포, 노광 및 현상의 일련의 포토리소그래피 처리를 1회만큼 저감할 수 있으므로, 제조 공정을 간략화하는 것이 가능하다. 또한, 포토리소그래피 공정을 줄이므로, 이물질의 부착율을 저감할 수 있고, DRAM의 수율 및 신뢰성을 향상시키는 것이 가능하게 된다.
또한, 이 경우의 접속홀(19)의 직경은 특히 한정되지 않지만, 예를 들면, 0.2 ㎛정도, 깊이는 특히 한정되지 않지만, 예를 들면, 0.8 ㎛정도이다. 또한, 이 경우 접속홀(17a)의 직경은 특히 한정되지 않지만, 예를 들면, 0.25 ㎛정도, 깊이는 특히 한정되지 않지만, 예를 들면, 0.7 ㎛정도이다.
이어서, 도 20에 도시한 바와 같이, 층간 절연막(11g)상 및 접속홀(17a), (19)내에 예를 들면, 질화 티탄으로 이루어진 도체막(27)을 CVD법에 의해 피착한 후, 그 도체막(27)을 에치백법 또는 CMP법 등에 의해 깍는다.
이 경우, 그 도체막(27)이 접속홀(17a), (19)내에만 남도록 하고, 층간 절연막(11g)의 상면에는 남지 않도록 한다. 이것에 의해, 도 21에 도시한 바와 같이, 접속홀(19)내에 플러그(27a)를 형성함과 동시에 접속홀(17a)내에 플러그(27b)를 형성한다.
즉, 본 실시 형태 3에 있어서는 메모리 셀 영역의 정보 축적용 용량 소자용의 플러그(27a)를 형성할 때에 주변 회로 영역의 플러그(27b)도 동시에 형성한다. 이것에 의해, 도체막의 피착 및 에치백 등과 같은 일련의 처리를 1회만큼 줄일 수 있으므로, DRAM의 제조 공정수의 저감 및 간략화가 가능하게 된다.
단, 플러그(27a), (27b)를 형성하기 위한 도체막(27)은 질화 티탄에 한정되는 것은 아니고 여러 가지로 변경가능하고, 예를 들면, 질화 티탄 상에 텅스텐을 피착하여 이루어지는 적층막이라도 좋다. 이 경우, 질화 티탄막은 예를 들면, 스퍼터링법으로 형성하고, 텅스텐막은 예를 들면, CVD법으로 형성하여도 좋고, 양쪽 모두를 CVD법으로 형성하여도 좋다.
그 후, 층간 절연막(11g) 및 플러그(27a), (27b)의 상면을 피복하도록, 예를 들면, 질화 실리콘 등으로 이루어지는 절연막(21)을 CVD법 등에 의해 피착한 후, 도 22에 도시한 바와 같이, 그의 상면에, 예를 들면, 산화 실리콘 등으로 이루어지는 층간 절연막(11h)을 CVD법 등에 의해 피착한다.
이어서, 상기 실시 형태 1과 마찬가지로 하여, 상부 전극(23c)과 산화 탄탈 등으로 이루어진 절연막(23b)과 축적 전극(23a)으로 구성되는 예를 들면, 실린더 형상의 정보 축적용 용량 소자 C를 형성한다. 이것에 의해, 메모리 셀 선택용 MOSFET Q와 이것에 직렬로 접속된 정보 축적용 용량 소자 C로 구성되는 DRAM의 메모리 셀이 완성된다.
또한, 플러그(27a)가 질화 티탄인 경우, 축적 전극(23a)은 예를 들면, 폴리실리콘막, 텅스텐, 질화 텅스텐으로 구성하면 좋다. 또한, 플러그(27a)가 질화 티탄과 텅스텐의 적층막인 경우, 축적 전극(23a)은 예를 들면, 텅스텐, 질화 텅스텐으로 구성하면 좋다.
이어서, 정보 축적용 용량 소자 C를 덮도록, 층간 절연막(11h)상에 예를 들면, 막두께 100 ㎚정도의 산화 실리콘 등으로 이루어지는 층간 절연막(11i)을 상기 실시 형태 1과 마찬가지로 피착한다.
그 후, 층간 절연막(11i) 상에 주변 회로 영역에 접속홀을 천공하기 위한 포토레지스트 패턴(24a)을 형성한 후, 이것을 마스크로 하여, 이곳부터 노출하는 층간 절연막(11i), (11h) 및 절연막(21)을 에칭 제거하는 것에 의해 플러그(27b)의 상부가 노출하는 접속홀(17b)을 상기 실시 형태 1과 마찬가지로 천공한다.
이 접속홀(17b)의 직경은 예를 들면, 게이트 가공 길이의 1.5∼3.0배 정도, 바람직하게는 0.4 ㎛정도이고, 상기 접속홀(17a)의 직경보다도 크다. 또한, 그의 깊이는 특히 한정되지 않지만, 예를 들면, 1.8 ㎛정도이다.
이와 같이, 주변 회로 영역에 접속홀(17b)을 천공한 후, 도 23에 도시한 바와 같이, 상기 실시 형태 1과 마찬가지로 하여, 층간 절연막(11i)의 상면 및 접속홀(17b) 내에 도체막(25)을 피착하고, 또 반도체 기판(1)에 대하여 이방성 드라이 에칭 처리를 실시하는 것에 의해, 층간 절연막(11i) 상면의 도체막(25)을 제거하고, 접속홀(17b)내의 도체막(25)이 남도록 함으로써, 도 24에 도시한 바와 같이, 접속홀(17b) 내에 플러그(25a)를 형성한다. 이와 같이, 본 실시 형태 3에 있어서도, 주변 회로 영역에 있어서, 플러그(27b) 상에 플러그(25a)가 직접 접촉한 상태에서 겹쳐 쌓여서 서로 전기적으로 접속되는 구조로 되어 있다.
그 후, 도 25에 도시한 바와 같이, 상기 실시 형태 1과 마찬가지로, 제2층 배선(26)을 형성한 후, 층간 절연막(11i) 상에 예를 들면, 산화 실리콘으로 이루어지는 층간 절연막을 피착한 후, 그 위에 상기 제2층 배선(26)과 마찬가지로 하여 제3층 배선을 형성하고, 또 그 제3층 배선을 피복하도록, 예를 들면, 산화 실리콘막의 단체막 또는 산화 실리콘막 상에 질화 실리콘막을 겹쳐 쌓은 적층막으로 이루어지는 표면 보호막을 피착함으로써 DRAM을 제조한다.
이와 같은 본 실시 형태 3에 있어서는 상기 실시 형태 1에서 얻어진 효과 외에 다음의 효과를 얻는 것이 가능하다.
(1) 주변 회로 영역에 있어서의 접속홀(17a)을 메모리 셀 영역에 있어서의 접속홀(19) 천공 공정과 동시에 천공하고, 또한 접속홀(19), (17a)을 동시에 매립하고 그 각각에 플러그(27a), (27b)를 동시에 형성하는 것에 의해, DRAM의 제조 공정수를 대폭적으로 저감할 수 있고, DRAM의 제조 공정을 간략화하는 것이 가능하게 된다.
(2) 주변 회로 영역에 있어서의 접속홀(17a)을 메모리 셀 영역에 있어서의 접속홀(19) 천공 공정과 동시에 천공하고, 또 접속홀(19), (17a)을 동시에 매립하고 그 각각에 플러그(27a), (27b)를 동시에 형성하는 것에 의해, DRAM의 제조 공정중에 발생하는 이물질의 발생율을 저감할 수 있으므로, DRAM의 수율 및 신뢰성을 향상시키는 것이 가능하게 된다.
(실시 형태 4)
도 26∼도 28은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도이다.
본 실시 형태 4에 있어서도 예를 들면, 256M DRAM에 본 발명의 기술적 사상을 적용한 경우에 대하여 설명한다. 본 실시 형태 4에 있어서는 상기 실시 형태 1의 도 1∼도 4에서 설명한 공정을 마찬가지로 거쳐 도 26에 도시한 바와 같이 플러그(18a)를 형성한 후, 층간 절연막(11g) 상에 예를 들면, 두께 100 ㎚정도의 질화 실리콘막으로 이루어지는 절연막(21)을 상기 실시 형태 1 등과 마찬가지로 형성한다. 도 4와 다른 것은 메모리 셀의 접속홀(19)이 절연막(21)을 피착한 후에 형성한 것이다. 그리고, 접속홀(19)내에 상기 실시 형태 1 등과 마찬가지로 플러그(20)를 형성한다. 이 접속홀(19)의 직경은 특히 한정되지 않지만, 예를 들면, 게이트 가공 길이∼게이트 가공 길이×1.5배 ㎛정도, 바람직하게는 0.25 ㎛정도이다. 이 플러그(18a), (19)의 형성 순서는 반대라도 좋다.
그 후, 도 27에 도시한 바와 같이, 층간 절연막(11g) 및 플러그(27a), (27b)의 상면을 피복하도록, 예를 들면, 산화 실리콘 등으로 이루어지는 층간 절연막(11h)을 CVD법 등에 의해 피착한 후, 상기 실시 형태 1과 마찬가지로 하여, 상부 전극(23c)과 산화 탄탈 등으로 이루어진 절연막(23b)과 축적 전극(23a)으로 구성되는 예를 들면, 실린더 형상의 정보 축적용 용량 소자 C를 형성한다. 이것에 의해, 메모리 셀 선택용 MOSFET Q와 이것에 직렬로 접속된 정보 축적용 용량 소자 C로 구성되는 DRAM의 메모리 셀이 완성된다.
그 후, 상기 실시 형태 1 등과 마찬가지로 하여, 층간 절연막(11h)상에 층간 절연막(11i), 주변 회로 영역에 접속홀을 천공하기 위한 포토레지스트 패턴(24a)을 하층부터 순서대로 형성한 후, 이것을 마스크로 하여, 이곳부터 노출하는 층간 절연막(11i), (11h) 및 절연막(21)을 에칭 제거하는 것에 의해, 플러그(18a)의 상부가 노출하도록 접속홀(17b)을 상기 실시 형태 1과 마찬가지로 천공한다.
그 후, 상기 실시 형태 1과 마찬가지로 하여 접속홀(17b)내에 도체막을 매립하고, 도 28에 도시한 바와 같이, 플러그(25a)를 형성한다. 이 이후는 상기 실시 형태 1과 같으므로, 설명을 생략한다.
이와 같이, 본 실시 형태 4에 있어서는 상기 실시 형태 1과 같은 효과를 얻는 것이 가능하게 된다.
(실시 형태 5)
도 29 및 도 32는 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 주요부 평면도, 도 30 및 도 31은 도 29의 반도체 집적 회로 장치의 일부를 절단한 주요부 사시도이다.
본 실시 형태 5에 있어서는 도 29, 도 30 및 도 31에 도시한 바와 같이, 상단의 접속홀(17b)의 직경이 하단의 2개의 접속홀(17a)을 포함할 정도로 각각의 접속홀(17a)의 직경보다도 크고, 또한 상단의 접속홀(17b) 내의 하나의 플러그(25a)가 하단에 병렬로 배치된 2개의 접속홀(17a)내의 플러그(18a)와 직접 접촉된 상태에서 전기적으로 접속되는 구조로 되어 있다. 즉, 다음과 같다.
하단의 접속홀(17a) 및 상단의 접속홀(17b)은 평면적으로 제1층 배선(14)과 제2층 배선(26)의 교차 영역에 배치되어 있다. 이중, 하단의 2개의 접속홀(17a)은 예를 들면, 평면 원형상으로 형성되고, 제1층 배선(14)의 긴 쪽 방향을 따라 병렬로 배치되어 있다. 또한, 접속홀(17a)내의 플러그(18a)는 제1층 배선(14)과 직접 접촉된 상태에서 전기적으로 접속되어 있다. 단, 접속홀(17a)을 제1층 배선(14)의 폭 방향을 따라 2개 병렬로 배치하여도 좋다. 즉, 미세한 2개의 접속홀(17a)을 흐르는 전류의 방향에 대하여 수직인 방향을 따라 배치한다. 이것에 의해, 미세한 접속홀(17a)에 흐르는 전류를 분산할 수 있으므로, 접속홀(17a), (17b)내에서의 일렉트로 마이그레이션 내성을 향상시키는 것이 가능하게 된다. 또한, 접속홀(17a)의 수는 2개로 한정되는 것은 아니다.
한편, 상단의 접속홀(17b)은 예를 들면, 하단의 접속홀(17a)과 같이 평면 원형상으로 형성되어 있지만, 그의 직경이 하단의 접속홀(17a)의 직경보다도 크고, 더욱이 2개의 접속홀(17a)을 포함하는 크기로 형성되어 있다.
상단의 접속홀(17b)내의 플러그(25a)는 그의 하부가 하단의 2개의 접속홀(17a)내의 플러그(18a)와 직접 접촉된 상태에서 전기적으로 접속되고, 또한 그의 상부가 제2층 배선(26)과 전기적으로 접속되어 있다. 이와 같이, 본 실시 형태 5에서는 1개의 플러그(25a)에 2개의 플러그(18a)를 전기적으로 접속하는 것에 의해, 플러그(28a), (25a)에 있어서의 저항을 낮추는 것이 가능하게 되어 있다. 단, 접속홀(17b)의 평면 형상은 원형상에 한정되는 것은 아니고 여러 가지로 변경가능하고, 예를 들면, 도 32에 도시한 바와 같이, 타원 형상이라도 좋다. 이 경우도 상단의 접속홀(17b)을 나타내는 영역 내에 하단의 2개의 접속홀(17a)을 나타내는 영역이 포함되어 있다.
이와 같은 본 실시 형태 5에 의하면, 상기 실시 형태 1에서 얻어진 효과 외에 다음의 효과를 얻는 것이 가능하다.
(1) 제1층 배선(14)과 제2층 배선(26)을 전기적으로 접속하는 접속홀(17a), (17b)에 있어서, 접속홀(17a)을 복수개로 하여 병렬 배치한 것에 의해, 플러그(25a)와 제1층 배선(14b) 사이의 저항을 낮출 수 있으므로, 전체적인 배선 저항을 저하시키는 것이 가능하게 된다.
(2) 접속홀(17b)의 평면적인 크기를 2개의 접속홀(17a)을 평면적으로 포함할 수 있는 크기로 한 것에 의해, 접속홀(17b)의 천공 및 도체막에 의한 매립을 용이하게 하는 것이 가능하게 된다.
(실시 형태 6)
도 33∼도 36은 본 발명의 또 다른 실시 형태인 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도이다.
본 실시 형태 6은 본 발명을 예를 들면, DRAM의 제조 방법에 적용한 것으로, 도 33은 그의 제조 공정 중에 있어서의 주요부 단면도를 도시하고 있다. 도면중, 상기 실시 형태 1 등과 같은 부호의 것은 상기 실시 형태 1 등에서 설명한 것과 마찬가지로 동일 재료로 형성되어 있다. 또한, 층간 절연막(11e)∼(11g)의 총 두께는 예를 들면, 0.4 ㎛정도, 절연막(21)의 두께는 예를 들면, 0.1 ㎛정도, 층간 절연막(11h)의 두께는 예를 들면, 1.3 ㎛정도, 층간 절연막(11i)의 두께는 예를 들면, 0.6 ㎛정도(따라서, 층간 절연막(11h), (11i)의 총두께는 예를 들면, 1.9 ㎛정도)이다. 절연막(21)은 상기 실시 형태 1과 마찬가지로 정보 축적용 용량 소자 C의 축적 전극(23a) 형성시 홈을 형성할 때의 에칭 스톱퍼로서 사용되고 있다.
먼저, 본 실시 형태 6에 있어서는 층간 절연막(11i)을 상기 실시 형태 1 등과 마찬가지로 형성한 후, 그 위에 포토레지스트막(24b)을 형성한다. 이 포토레지스트막(24b)은 제1층 배선과 제2층 배선을 접속하는 배선층간용의 접속홀 및 정보 축적용 용량 소자 C의 플레이트 전극(23c)을 인출하기 위한 전극 인출용 접속홀을 천공하기 위한 마스크 패턴이고, 플레이트 전극(23a) 및 제1층 배선(14)의 평면 일부가 노출되는 평면 원형상의 개구부가 형성되어 있다.
이어서, 포토레지스트막(24b)을 에칭 마스크로 하여, 산화 실리콘막과 질화 실리콘막의 에칭 선택비를 상대적으로 크게 한 상태에서 산화 살리콘막쪽이 질화 실리콘막보다도 에칭 제거되기 쉬운 조건에서 에칭 처리를 실시하는 것에 의해, 이 포토레지스트막(24b)에서 노출하는 층간 절연막(11i), (11h)을 제거하고, DRAM의 주변 회로 영역에 접속홀(제1홀)(17c1), (17d1)을 천공한다.
접속홀(17c1)은 배선층간을 접속하는 홀이고, 그의 저면에서 절연막(제2 절연막(21)이 노출되어 있다. 접속홀(17c1)에 있어서는 절연막(21)이 에칭 스톱퍼로서 기능하고 있다. 이 에칭 처리에서는 예를 들면, 질화 실리콘막에 대한 선택비가 15인 조건에서, 산화 실리콘막 환산식으로 3.0 ㎛상당의 에칭 처리를 실시하였지만, 질화 실리콘막으로 이루어진 절연막(21)의 잔막량은 가장 얇은 부분에서도 두께 0.02 ㎛정도가 확보되었다.
한편, 접속홀(17d1)은 플레이트 전극(제2 전극)(23c)을 인출하기 위한 홀로서, 층간 절연막(11i) 및 플레이트 전극(23c)을 관통하여 그의 하층의 층간 절연막(11h) 도중 깊이 위치까지 파여져 있다. 접속홀(17c1), (17d1)을 동일 처리 공정에서 천공하고 있음에도 불구하고, 한쪽 접속홀(17d1)이 절연막(21)까지 도달할 수 없는 것은 저부부터 절연막(21)이 노출하는 접속홀(17c)에서는 그의 도중 깊이 위치에 플레이트 전극(23c)이 개재하지 않고 장해가 없는 것에 대하여, 층간 절연막(11h)의 도중 깊이 위치에서 끝나고 있는 접속홀(17d1)에서는 그의 도중 깊이 위치에 상부 전극(23c)이 개재되고, 그의 일부를 에칭 제거하게 되는 만큼, 에칭 속도가 느려지기 때문이다.
그 후, 포토레지스트막(24b)을 에칭 마스크로 하여, 접속홀(17c1)에서 노출하는 절연막(21)을 층간 절연막(11g), (11h), (11i)에 대하여 선택적으로 에칭 제거하는 것에 의해, 도 34에 도시한 바와 같이, 접속홀(17c1)의 저부에서 반도체 기판(1)측으로 연장하는 접속홀(제2 홀)(17c2)을 형성한다. 즉, 산화 실리콘막과 질화 실리콘막의 에칭 선택비를 상대적으로 크게 한 상태에서 질화 실리콘막쪽이 산화 실리콘막보다도 에칭 제거되기 쉬운 조건에서 에칭 처리를 실시한다.
이어서, 포토레지스트막(24b)을 에칭 마스크로 하여, 산화 살리콘막과 질화 실리콘막의 에칭 선택비를 상대적으로 크게 한 상태에서 산화 실리콘막쪽이 질화 실리콘막보다도 에칭 제거되지 쉬운 조건에서 에칭 처리를 실시하는 것에 의해, 접속홀(17c1)(17c2), (17d1)의 저부부터 노출하는 층간 절연막(11e)∼(11g), (11h)을 에칭 제거하고, 도 35에 도시한 바와 같이, 접속홀(17c), (17d)을 천공한다.
이 접속홀(17c)의 저면에서는 제1층 배선(14)의 일부가 노출되어 있다. 이 도 35에서는 설명상, 그 접속홀(17c)과 제1층 배선(14)의 상대적인 평면 위치가 약간 어긋나 버린 경우를 도시하고 있다. 본 실시 형태에서는 이 에칭 처리시에, 층간 절연막(11e)∼(11g)의 총두께 0.4 ㎛에 대하여 50 %의 오버에칭 처리(0.2 ㎛상당)를 실시한 결과, 그 접속홀(17c)의 언저리 영역에 있어서, 접속홀(17c)의 저부가 제1층 배선(14)의 하층의 층간 절연막(11b)∼(11d)의 중간 깊이 위치까지 파여져 있다. 그러나, 언저리 영역에 있어서의 접속홀(17c)의 저부와 반도체 기판(1) 사이에는 적어도 0.4 ㎛의 절연막 잔막량이 확보되어 있고, 양자가 전기적으로 접속될 염려는 없다. 즉, 상기 오버에칭량을 크게 할 수 있으므로, 미세하고 어스팩트비가 높은 접속홀(17c)이라도, 그의 내부에서의 도통 불량이나 저항의 증대?변동의 발생을 억제할 수 있다. 따라서, DRAM의 수율 및 신뢰성을 향상시키는 것이 가능하게 된다.
한편, 접속홀(17d)의 저면에서는 절연막(21)이 노출되어 있다. 이 에칭 처리에서는 산화 실리콘막쪽이 에칭 제거되기 쉬운 조건으로 하고 있으므로, 접속홀(17d)이 질화 실리콘막으로 이루어진 절연막(21)을 관통하여 제1층 배선(14)에 도달하는 일은 없다. 통상, 플레이트 전극(23c)을 인출하기 위한 접속홀 바로 아래에는 그 접속홀이 그의 천공 시에 제1층 배선(14)의 배선층 깊이까지 도달할 우려가 있으므로, 제1층 배선(14)을 마련하지 않지만, 본 실시 형태에서는 그와 같은 우려가 없으므로, 플레이트 전극(23c)을 인출하기 위한 접속홀(17d) 바로 아래에도 제1층 배선(14)을 배치하는 것이 가능하게 된다. 따라서, 반도체 칩의 사이즈 축소나 제1층 배선(14)의 고밀도 배치를 추진하는 것이 가능하게 된다.
이어서, 상기 실시 형태 1 등과 마찬가지로, 예를 들면, 질화 티탄막으로 이루어진 도체막 및 텅스텐 등으로 이루어진 도체막을 하층부터 피착한 후, 이것을 에치백하는 것에 의해, 플러그(25b), (25c)를 형성한다. 이 경우도, 제1층 배선(14)이 텅스텐으로 이루어져 있으므로, 플러그 형성용 텅스텐막의 성막 처리시에, 제1층 배선(14)이 에칭되거나, 고저항 층이 형성되거나 하는 일도 없다. 플러그(25b)는 제1층 배선(14)과 직접 접촉된 상태에서 전기적으로 접속되어 있다. 플러그(25c)는 접속홀(17d)의 내측면에서 노출하는 플레이트 전극(23c)의 일부를 통하여 플레이트 전극(23c)과 전기적으로 접속되어 있다.
그 후, 상기 실시 형태 1 등과 마찬가지로, 제2층 배선(26)을 형성한 후, 층간 절연막(11i) 상에 예를 들면, 산화 실리콘막으로 이루어지는 층간 절연막(11j)을 CVD법에 의해 성막하고 제2층 배선(26)을 피복한다. 그후, 층간 절연막(11j)에 접속홀(28)을 천공한 후, 그의 내부에 플러그(29)를 플러그(25c), (25d)와 마찬가지로 형성하고, 또 층간 절연막(11j)상에 제3층 배선(30)을 제2층 배선(26)과 마찬가지로 형성한다. 이와 같이 하여, DRAM을 제조한다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니고, 그의 요지를 이탈하지 않는 범위 내에서 여러 가지 변경가능한 것은 물론이다.
예를 들면, 상기 실시 형태 1∼6에 있어서는 정보 축적용 용량 소자의 형상을 실린더 형상의 경우에 대하여 설명하였지만, 이것에 한정되는 것은 아니고 여러 가지로 적용가능하고, 예를 들면, 핀형의 정보 축적용 용량 소자에도 적용할 수 있다.
또한, 상기 실시 형태 1∼6에 있어서는 정보 축적용 용량 소자를 형성하는 경우에, 층간 절연막에 홈을 형성한 후, 그 홈 내에 축적 전극을 형성하는 방법에 대하여 설명하였지만, 이것에 한정되는 것은 아니고 여러 가지로 변경가능하고, 예를 들면, 다음과 같이 하여도 좋다.
먼저, 축적 전극 형성용 도체막을 층간 절연막 상에 피착한 후, 그 위에 절연막을 피착한다. 이어서, 그 절연막 및 도체막을 패터닝하는 것에 의해, 축적 전극의 저부를 형성함과 동시에, 그 위에 절연막의 패턴을 형성한다. 그 후, 그 절연막 및 축적 전극의 저부 표면을 덮도록 축적 전극 형성용 도체막을 피착한 후, 그것을 에치백함으로써 상기 절연막의 측벽에만 도체막을 남기고, 축적 전극의 측벽부를 형성한다. 그 후, 축적 전극의 저부 및 측벽부에 둘러싸인 절연막을 제거함으로써, 축적 전극을 형성한다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그의 배경으로 된 이용분야인 DRAM 기술에 적용한 경우에 대하여 설명하였지만, 그것에 한정되는 것은 아니고, 예를 들면, SRAM(Static Random Access Memory)나 플래시 메모리(EEPROM ; Electrically Erasable Programmable ROM) 등과 같은 다른 메모리 회로 칩, 마이크로프로세서 등과 같은 논리 회로 칩 또는 동일 반도체 칩에 논리 회로와 메모리 회로를 갖는 논리부 메모리 회로 칩 등, 다른 반도체 집적 회로 장치에 적용할 수 있다.
본원에 의해 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면, 다음과 같다.
(1) 본 발명에 의하면, DRAM의 주변 회로 영역에 있어서, 제1층 배선과 제2층 배선을 전기적으로 접속하는 접속홀을 제1 접속홀 및 제2 접속홀의 2단으로 나누고, 각각의 접속홀내에 제1 매립 도체막 및 제2 매립 도체막을 매립 형성하는 것에 의해, 그 제1 접속홀 및 제2 접속홀의 구멍내기 및 도체막에서의 매립을 용이하게 하는 것이 가능하게 된다.
(2) 상기 (1)에 의해, 제1 접속홀 및 제2 접속홀에서의 도통 불량을 저감할 수 있으므로, DRAM의 수율 및 신뢰성을 향상시키는 것이 가능하게 된다.
(3) 상기 (1)에 의해, 스택형 정보 축적용 용량 소자의 높이 설정 시에 주변 회로 영역에 천공하는 접속홀에서 받는 제약을 완화할 수 있으므로, 당해 정보 축적용 용량 소자를 높게 할 수 있다. 따라서, 정보 축적용 용량 소자의 점유 면적을 증대시키는 일없이, 또한 고도로 복잡한 프로세스 기술을 새로 도입하는 일없이, 정보 축적에 기여하는 용량을 증대시키는 것이 가능하게 된다.
(4) 상기 (3)에 의해, 메모리 셀 영역의 면적을 증대시키는 없이, DRAM의 리프레시 특성 및 판독/기록 동작의 신뢰성을 향상시키는 것이 가능하게 된다.
(5) 본 발명에 의하면, 제2 접속홀의 직경을 제1 접속홀의 직경보다도 크게 한 것에 의해, 제2 접속홀을 형성하기 위한 포토리소그래피 공정에서의 위치맞춤 정도를 완화할 수 있다. 또한, 제2 접속홀을 형성하기 위한 에칭 공정에서의 천공 처리를 용이하게 할 수 있다. 또한, 제2 접속홀 내로의 도체막의 매립을 용이하고 또한 양호하게 하는 것이 가능하게 된다.
(6) 본 발명에 의하면, DRAM의 주변 회로 영역에 있어서의 제1 접속홀을 메모리 셀 영역에 있어서의 정보 축적용 용량 소자에 사용하는 접속홀의 천공 공정과 동시에 천공하고, 또한 그 각각의 접속홀을 동시에 매립하여 그 각각에 매립 도체막을 동시에 형성하는 것에 의해, DRAM의 제조 공정수를 대폭적으로 저감할 수 있고, DRAM의 제조 공정을 간략화하는 것이 가능하게 된다.
(7) 본 발명에 의하면, DRAM의 주변 회로 영역에 있어서의 제1 접속홀을 메모리 셀 영역에 있어서의 정보 축적용 용량 소자에 사용하는 접속홀의 천공 공정과 동시에 천공하고, 또한 그 각각의 접속홀을 동시에 매립하여 그 각각에 매립 도체막을 동시에 형성하는 것에 의해, DRAM의 제조 공정 중에 발생하는 이물질의 발생율을 저감할 수 있으므로, DRAM의 수율 및 신뢰성을 향상시키는 것이 가능하게 된다.
(8) 본 발명에 의하면, 제2 접속홀의 직경을 제1 접속홀을 복수개 포함할 수 있도록 제1 접속홀의 직경보다도 크게 하고, 또한 제2 접속홀내의 1개의 제2 매립 도체막과 복수개의 제1 접속홀 내에 있어서의 각각의 제1매립 도체막을 전기적으로 접속하는 것에 의해, 제2 매립 도체막과 하층의 접속부 사이의 저항을 낮출 수 있으므로, 전체적인 배선 저항을 저하시키는 것이 가능하게 된다.
(9) 본 발명에 의하면, 제2 접속홀의 직경을 제1 접속홀을 복수개 포함할 수 있도록 제1 접속홀의 직경보다도 크게 하고, 또한 제2 접속홀 내의 1개의 제2 매립 도체막과 복수개의 제1 접속홀 내에 있어서의 각각의 제1매립 도체막을 전기적으로 접속하는 것에 의해, 제2 접속홀의 천공 및 도체막에서의 매립을 용이하게 하는 것이 가능하게 된다.
(10) 본 발명에 의하면, DRAM에 있어서의 정보 축적용 용량 소자를 사이에 두는 제1 배선과 제2 배선을 전기적으로 접속하는 접속홀을 천공할 때에 오버에칭 처리를 실시한 경우에, 그 접속홀의 언저리 영역에 있어서 접속홀의 저부와 반도체 기판 사이에 소정량의 절연막을 확보할 수 있다. 즉, 그 오버에칭량을 크게 할 수 있으므로, 미세하고 어스팩트비가 높은 접속홀이라도 양호하게 구멍낼 수 있고, 그의 내부에서의 도통 불량이나 저항의 증대?변동의 발생을 억제할 수 있다. 따라서, 반도체 집적 회로 장치의 수율 및 신뢰성을 향상시키는 것이 가능하게 된다.
(11) 본 발명에 의하면, 정보 축적용 용량 소자의 제2 전극과 제1 배선 사이에 제2 절연막을 마련하는 것에 의해, 제2 전극을 인출하기 위한 접속홀을 형성할 때에, 제2 절연막을 에칭 스톱퍼로서 기능시킬 수 있다. 이 때문에, 그 접속홀의 저부가 하층의 제1 배선까지 도달할 우려가 생기지 않으므로, 그 접속홀 바로 아래에도 제1 배선을 배치하는 것이 가능하게 된다. 따라서, 반도체 칩의 사이즈 축소나 제1 배선의 고밀도 배치를 추진하는 것이 가능하게 된다.
도 1은 본 발명의 일실시 형태인 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 2는 도 1에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 3은 도 1에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 4는 도 1에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 5는 도 1에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 6은 도 1에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 7은 도 1에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 8은 도 1에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 9는 도 8의 반도체 집적 회로 장치의 접속홀을 도시한 주요부 평면도.
도 10은 도 8의 반도체 집적 회로 장치의 접속홀을 도시한 주요부 평면도.
도 11은 본 발명은 다른 실시 형태인 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 12는 도 11에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 13은 도 12에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 14는 도 13에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 15는 도 14에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 16은 도 15에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 17은 도 16에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 18은 도 17에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 19는 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 20은 도 19에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 21은 도 20에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 22는 도 21에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 23은 도 22에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 24는 도 23에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 25는 도 24에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 26은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 27은 도 26에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 28은 도 27에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 29는 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 주요부 평면도.
도 30은 도 29의 반도체 집적 회로 장치의 일부를 절단한 주요부 사시도.
도 31은 도 29의 반도체 집적 회로 장치의 일부를 절단한 주요부 사시도.
도 32는 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 주요부 평면도.
도 33은 본 발명의 다른 실시 형태인 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 34는 도 33에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 35는 도 34에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
도 36은 도 35에 이어지는 반도체 집적 회로 장치의 제조 공정 중에 있어서의 주요부 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
14 : 제1층 배선
17a, 17b : 접속홀
18a, 25a : 플러그
26 : 제2층 배선

Claims (33)

  1. 메모리 셀 선택 트랜지스터와 이것에 직렬로 접속된 정보 축적용 용량 소자를 포함하는 메모리 셀을 반도체 기판에 복수개 포함하는 반도체 집적 회로 장치의 제조 방법으로서,
    상기 반도체 기판 상에 비트선 및 제1 배선을 동일 배선층으로 형성하는 공정;
    상기 비트선 상에 다른 배선층을 거치지 않고 상기 정보 축적용 용량 소자를 형성하는 공정; 및
    상기 정보 축적용 용량 소자 상에 제2 배선을 형성하는 공정
    을 포함하고,
    상기 제1 배선과 상기 제2 배선 사이에 상기 제1 배선에 직접 접촉된 상태에서 전기적으로 접속되는 제1 접속부와, 상기 제1 접속부에 직접 접촉된 상태에서 전기적으로 접속되는 제2 접속부를 형성하는 공정을 더 포함하고,
    상기 제1 접속부와 상기 제2 접속부 사이의 접촉부는 상기 정보 축적용 용량 소자의 하단부보다 높으며,
    상기 제1 접속부와 상기 제2 접속부 사이의 상기 접촉부는 상기 정보 축적용 용량 소자의 상단부보다 낮은 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 제2 접속부의 평면 사이즈를 상기 제1 접속부의 평면 사이즈보다도 크게 한 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 배선은 텅스텐 또는 텅스텐 실리사이드로 구성되고, 상기 제1 접속부가 제1 금속막과 그 위에 CVD법으로 형성된 텅스텐으로 이루어진 제2 금속막으로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  4. 메모리 셀 선택 트랜지스터와 이것에 직렬로 접속된 정보 축적용 용량 소자를 포함하는 메모리 셀을 반도체 기판에 복수개 포함하는 반도체 집적 회로 장치의 제조 방법으로서,
    (a) 상기 반도체 기판 상에 비트선 및 제1 배선을 동일 배선층으로 형성하는 공정;
    (b) 상기 (a) 공정 후에, 상기 반도체 기판 상에 상기 비트선 및 상기 제1 배선을 피복하는 제1 절연막을 형성하는 공정;
    (c) 상기 (b) 공정 후에, 상기 제1 절연막에 있어서, 상기 메모리 셀의 형성 영역 이외의 영역에 상기 제1 배선이 노출되는 제1 접속홀을 천공하는 공정;
    (d) 상기 (c) 공정 후에, 상기 제1 접속홀 내에 제1 도체막을 매립하여 제1 접속부를 형성하는 공정;
    (e) 상기 (d) 공정 후에, 상기 제1 접속부 및 상기 제1 절연막의 상면들을 덮도록, 상기 제1 절연막에 대하여 에칭 선택비가 상대적으로 크게 되게 하는 재료로 이루어지는 제2 절연막을 형성하는 공정;
    (f) 상기 (e) 공정 후에, 상기 메모리 셀의 형성 영역에 있어서, 상기 비트선 상에 정보 축적용 용량 소자를 형성하는 공정;
    (g) 상기 (f) 공정 후에, 상기 제2 절연막 상에 제3 절연막을 형성하는 공정;
    (h) 상기 (g) 공정 후에, 상기 메모리 셀의 형성 영역 이외의 영역에 있어서, 상기 정보 축적용 용량 소자 상의 배선층과 상기 제1 접속부 사이에 형성된 상기 제2 절연막, 및 상기 제2 절연막에 대하여 에칭 선택비가 상대적으로 크게 되게 하는 재료로 이루어지는 상기 제3 절연막에 상기 제1 접속부가 노출되는 제2 접속홀을 천공하는 공정; 및
    (i) 상기 (h) 공정 후에, 상기 제2 접속홀 내에 제2 도체막을 매립하여 상기 제1 접속부에 접촉된 상태에서 전기적으로 접속된 제2 접속부를 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  5. 제4항에 있어서,
    상기 제2 접속홀을 천공하는 상기 (h) 공정은, 상기 제2 절연막과 상기 제3 절연막 간의 에칭 선택비를 크게 한 상태에서 상기 제3 절연막쪽이 상기 제2 절연막보다도 에칭 제거되기 쉬운 조건에서 에칭 처리를 실시하는 공정, 및 상기 제2 절연막과 상기 제3 절연막간의 에칭 선택비를 크게 한 상태에서 상기 제2 절연막쪽이 상기 제1 절연막 및 상기 제3 절연막보다도 에칭 제거되기 쉬운 조건에서 에칭 처리를 실시하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  6. 제4항에 있어서,
    상기 (f) 공정은, 상기 제2 절연막 상에 상기 제3 절연막을 피착한 후, 상기 제3 절연막에 상기 정보 축적용 용량 소자를 형성하기 위한 홈(trench)을 형성하는 공정, 상기 홈내에 제1 전극을 형성하는 공정, 상기 제1 전극의 표면 상에 용량 절연막을 형성하는 공정, 및 상기 용량 절연막을 덮는 제2 전극을 형성하는 공정을 포함하고,
    상기 홈을 형성하는 공정은, 상기 제2 절연막과 상기 제3 절연막간의 에칭 선택비를 크게 한 상태에서 상기 제3 절연막쪽이 상기 제2 절연막보다도 에칭 제거되기 쉬운 조건에서 에칭 처리를 실행하는 공정, 및 상기 제2 절연막과 상기 제3 절연막간의 에칭 선택비를 크게 한 상태에서 상기 제2 절연막쪽이 상기 제1 절연막 및 상기 제3 절연막보다도 에칭 제거되기 쉬운 조건에서 에칭 처리를 실행하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  7. 제4항에 있어서,
    상기 제2 접속부의 평면 사이즈를 상기 제1 접속부의 평면 사이즈보다도 크게 한 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  8. 제4항에 있어서,
    상기 제2 접속부의 평면 사이즈를, 그의 평면 사이즈 내에 상기 제1 접속부를 복수개 포함할 수 있도록 상기 제1 접속부의 평면 사이즈보다도 크게 한 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  9. 제4항에 있어서,
    상기 제1 배선은 텅스텐 또는 텅스텐 실리사이드로 구성되고, 상기 제1 접속부는 제1 금속막과 상기 제1 금속막 위에 CVD법으로 형성된 텅스텐으로 이루어진 제2 금속막을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  10. 메모리 셀 선택 트랜지스터와 이것에 직렬로 접속된 정보 축적용 용량 소자를 포함하는 메모리 셀을 반도체 기판에 복수개 포함하는 반도체 집적 회로 장치의 제조 방법으로서,
    (a) 상기 반도체 기판 상에 비트선 및 제1 배선을 동일 배선층으로 형성하는 공정;
    (b) 상기 (a) 공정 후에, 상기 반도체 기판 상에 상기 비트선 및 상기 제1 배선을 피복하는 제1 절연막을 형성하는 공정;
    (c) 상기 (b) 공정 후에, 상기 제1 절연막 상에 상기 제1 절연막에 대하여 에칭 선택비가 상대적으로 크게 되게 하는 재료로 이루어지는 제2 절연막을 형성하는 공정;
    (d) 상기 (c) 공정 후에, 상기 제2 절연막 상에 상기 제2 절연막에 대하여 에칭 선택비가 상대적으로 크게 되게 하는 재료로 이루어지는 제4 절연막을 형성하는 공정;
    (e) 상기 (d) 공정 후에, 상기 제1 절연막, 상기 제2 절연막 및 상기 제4 절연막에 있어서, 상기 메모리 셀의 형성 영역 이외의 영역에 상기 제1 배선이 노출되는 제1 접속홀을 천공하는 공정;
    (f) 상기 (e) 공정 후에, 상기 제1 접속홀 내에 제1 도체막을 매립하여 제1 접속부를 형성하는 공정;
    (g) 상기 (f) 공정 후에, 상기 제1 접속부 및 상기 제4 절연막의 상면들을 덮도록, 상기 제4 절연막에 대하여 에칭 선택비가 상대적으로 크게 되게 하는 재료로 이루어지는 제5 절연막을 형성하는 공정;
    (h) 상기 (g) 공정 후에, 상기 제5 절연막 상에 상기 제5 절연막에 대하여 에칭 선택비가 상대적으로 크게 되게 하는 재료로 이루어지는 제6 절연막을 형성하는 공정;
    (i) 상기 (h) 공정 후에, 상기 메모리 셀의 형성 영역에 있어서, 상기 제2 절연막, 상기 제4 절연막, 상기 제5 절연막 및 상기 제6 절연막에 정보 축적용 용량 소자용의 홈을 형성한 후, 그 홈 내에 정보 축적용 용량 소자를 형성하는 공정;
    (j) 상기 (i) 공정 후에, 상기 제6 절연막 상에 상기 정보 축적용 용량 소자를 피복하도록 제7 절연막을 형성하는 공정;
    (k) 상기 (j) 공정 후에, 상기 메모리 셀의 형성 영역 이외의 영역에 있어서, 상기 제7 절연막, 상기 제6 절연막 및 상기 제5 절연막에 상기 제1 접속부가 노출되는 제2 접속홀을 천공하는 공정; 및
    (l) 상기 (k) 공정 후에, 상기 제2 접속홀 내에 제2 도체막을 매립하여 상기 제1 접속부에 직접 접촉된 상태에서 전기적으로 접속된 제2 접속부를 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  11. 제10항에 있어서,
    상기 (k) 공정에 있어서, 상기 제2 접속홀 형성 공정은, 상기 제5 절연막과, 상기 제6 절연막 및 상기 제7 절연막간의 에칭 선택비를 크게 한 상태에서 상기 제6 절연막 및 상기 제7 절연막쪽이 상기 제5 절연막보다도 에칭 제거되기 쉬운 조건에서 에칭 처리를 실시하는 공정, 및 상기 제5 절연막과, 상기 제6 절연막 및 상기 제7 절연막간의 에칭 선택비를 크게 한 상태에서 상기 제5 절연막쪽이 상기 제4 절연막, 상기 제6 절연막 및 상기 제7 절연막보다도 에칭 제거되기 쉬운 조건에서 에칭 처리를 실행하는 공정을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  12. 제10항에 있어서,
    상기 제2 접속부의 평면 사이즈를 상기 제1 접속부의 평면 사이즈보다도 크게 한 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  13. 제10항에 있어서,
    상기 제1 배선은 텅스텐 또는 텅스텐 실리사이드로 구성되고, 상기 제1 접속부의 제1 도체막이 제1 금속막과 그 위에 CVD법으로 형성된 텅스텐으로 이루어진 제2 금속막으로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  14. 메모리 셀 선택 트랜지스터와 이것에 직렬로 접속된 정보 축적용 용량 소자를 포함하는 메모리 셀을 반도체 기판에 복수개 포함하는 반도체 집적 회로 장치의 제조 방법으로서,
    (a) 상기 반도체 기판 상에 비트선 및 제1 배선을 동일 배선층으로 형성하는 공정;
    (b) 상기 (a) 공정 후에, 상기 반도체 기판 상에 상기 비트선 및 상기 제1 배선을 피복하는 제1 절연막을 형성하는 공정;
    (c) 상기 (b) 공정 후에, 상기 제1 절연막에 있어서, 상기 메모리 셀의 형성 영역 이외의 영역에 상기 제1 배선이 노출되는 제1 접속홀을 천공하고, 상기 메모리 셀의 형성 영역에 상기 비트선이 노출되는 정보 축적용 용량 소자용 접속홀을 천공하는 공정;
    (d) 상기 (c) 공정 후에, 상기 제1 접속홀 및 상기 정보 축적용 용량 소자용 접속홀 내에 제1 도체막을 매립하여 각각 제1 접속부 및 정보 축적용 용량 소자용 접속부를 형성하는 공정;
    (e) 상기 (d) 공정 후에, 상기 제1 절연막, 상기 제1 접속부 및 상기 정보 축적용 용량 소자용 접속부의 상면들을 덮도록 상기 제1 절연막에 대하여 에칭 선택비가 상대적으로 크게 되게 하는 재료로 이루어지는 제2 절연막을 형성하는 공정;
    (f) 상기 (e) 공정 후에, 상기 메모리 셀의 형성 영역에 있어서, 상기 비트선 상에 상기 정보 축적용 용량 소자를 형성하는 공정;
    (g) 상기 (f) 공정 후에, 상기 메모리 셀의 형성 영역 이외의 영역에 있어서, 상기 정보 축적용 용량 소자 상의 배선층과 상기 제1 접속부 사이에 형성된 상기 제2 절연막 및 상기 제2 절연막에 대하여 에칭 선택비가 상대적으로 크게 되게 하는 재료로 이루어지는 제3 절연막에 상기 제1 접속부가 노출되는 제2 접속홀을 천공하는 공정; 및
    (h) 상기 (g) 공정 후에, 상기 제2 접속홀 내에 제2 도체막을 매립하여 상기 제1 접속부에 직접 접촉된 상태에서 전기적으로 접속된 제2 접속부를 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  15. 메모리 셀 선택 트랜지스터와 이것에 직렬로 접속된 정보 축적용 용량 소자를 포함하는 메모리 셀을 반도체 기판에 복수개 포함하는 반도체 집적 회로 장치로서,
    상기 반도체 기판 상에 동일 배선층으로 형성된 비트선 및 제1 배선;
    상기 비트선 상에 다른 배선층들을 거치지 않고 형성된 정보 축적용 용량 소자; 및
    상기 정보 축적용 용량 소자 상에 형성된 제2 배선
    을 포함하며,
    상기 메모리 셀의 형성 영역 이외의 영역에 있어서, 상기 제1 배선과 제2 배선 사이에 상기 제1 배선에 직접 접촉된 상태에서 전기적으로 접속된 제1 접속부와, 상기 제1 접속부에 직접 접촉된 상태에서 전기적으로 접속된 제2 접속부를 형성하고,
    상기 제1 배선과 상기 제2 배선이 전기적으로 접속되고,
    상기 제1 접속부와 상기 제2 접속부 사이의 접촉부는 상기 정보 축적용 용량 소자의 하단부보다 높으며,
    상기 제1 접속부와 상기 제2 접속부 사이의 상기 접촉부는 상기 정보 축적용 용량 소자의 상단부보다 낮은 것을 특징으로 하는 반도체 집적 회로 장치.
  16. 제15항에 있어서,
    상기 제2 접속부의 평면 사이즈를 상기 제1 접속부의 평면 사이즈보다도 크게 한 것을 특징으로 하는 반도체 집적 회로 장치.
  17. 제15항에 있어서,
    상기 제1 배선은 텅스텐 또는 텅스텐 실리사이드로 구성되고, 상기 제1 접속부가 제1 금속막과 그위에 CVD법으로 형성된 텅스텐으로 이루어진 제2 금속막으로 구성되는 것을 특징으로 하는 반도체 집적 회로 장치.
  18. 메모리 셀 선택 트랜지스터와 이것에 직렬로 접속된 정보 축적용 용량 소자를 포함하는 메모리 셀을 반도체 기판에 복수개 포함하는 반도체 집적 회로 장치로서,
    (a) 상기 반도체 기판 상에 동일 배선층으로 형성된 제1 배선 및 비트선;
    (b) 상기 제1 배선 및 상기 비트선을 피복하는 제1 절연막;
    (c) 상기 메모리 셀의 형성 영역 이외의 영역에 있어서, 상기 제1 절연막에 상기 제1 배선의 일부가 노출하도록 천공된 제1 접속홀;
    (d) 상기 제1 접속홀 내에 도체막이 매립되어 형성된 제1 접속부;
    (e) 상기 비트선 상에 형성된 정보 축적용 용량 소자;
    (f) 상기 정보 축적용 용량 소자 상의 배선층에 형성된 제2 배선;
    (g) 상기 메모리 셀의 형성 영역 이외의 영역에 있어서, 상기 제2 배선과 상기 제1 접속부 사이의 절연막에, 제2 접속홀이 상기 제2 배선에 평면적으로 겹치고 상기 제1 접속부의 일부가 노출되도록 천공된 제2 접속홀; 및
    (h) 상기 제2 접속홀 내에 도체막이 매립되어 형성되고, 상기 제2 배선 및 상기 제1 접속부에 직접 접촉된 상태에서 전기적으로 접속된 제2 접속부
    를 포함하고,
    상기 제1 접속부와 상기 제2 접속부 사이의 접촉부는 상기 정보 축적용 용량 소자의 하단부보다 높으며,
    상기 제1 접속부와 상기 제2 접속부 사이의 상기 접촉부는 상기 정보 축적용 용량 소자의 상단부보다 낮은 것을 특징으로 하는 반도체 집적 회로 장치.
  19. 메모리 셀 선택 트랜지스터와 이것에 직렬로 접속된 정보 축적용 용량 소자를 포함하는 메모리 셀을 반도체 기판에 복수개 포함하는 반도체 집적 회로 장치의 제조 방법으로서,
    (a) 상기 반도체 기판 상에 비트선 및 제1 배선을 동일 배선층으로 형성하는 공정;
    (b) 상기 공정 (a) 후에, 상기 반도체 기판 상에 상기 비트선 및 상기 제1 배선을 피복하는 제1 절연막을 형성하는 공정;
    (c) 상기 공정 (b) 후에, 상기 제1 절연막에서, 상기 메모리 셀의 형성 영역 이외의 영역에 상기 제1 배선이 노출되는 제1 접속홀을 형성하는 공정;
    (d) 상기 공정 (c) 후에, 상기 제1 접속홀 내에 제1 도체막을 매립하여 제1 접속부를 형성하는 공정;
    (e) 상기 공정 (d) 후에, 상기 제1 절연막 및 상기 제1 접속부 상에 제2 절연막을 형성하는 공정;
    (f) 상기 공정 (e) 후에, 상기 제2 절연막에 개구를 형성하는 공정;
    (g) 상기 공정 (f) 후에, 상기 개구 내에 상기 정보 축적용 용량 소자를 형성하는 공정;
    (h) 상기 공정 (g) 후에, 상기 제2 절연막에 상기 제1 접속부를 노출시키는 제2 접속홀을 형성하는 공정; 및
    (i) 상기 공정 (h) 후에, 상기 제2 접속홀 내에 제2 도체막을 매립하여 제2 접속부를 형성하는 공정
    을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  20. 제19항에 있어서,
    (j) 상기 공정 (e) 후에, 상기 제2 절연막을 CMP 방법에 의해 평탄화시키는 반도체 집적 회로 장치의 제조 방법.
  21. 제19항에 있어서,
    상기 제2 접속부는 상기 제1 접속부보다 큰 평면 사이즈를 갖는 반도체 집적 회로 장치의 제조 방법.
  22. 제19항에 있어서,
    상기 제1 배선은 텅스텐 또는 텅스텐 실리사이드로 구성되고, 상기 제1 접속부는 제1 금속막과 상기 제1 금속막 위에 CVD법으로 형성된 텅스텐으로 이루어진 제2 금속막을 포함하는 것을 특징으로 하는 반도체 집적 회로 장치의 제조 방법.
  23. 메모리 셀들을 갖는 반도체 장치로서,
    반도체 기판 상에 형성된, 워드선들을 갖는 복수의 메모리 셀 선택 트랜지스터와,
    상기 워드선들 상에 형성된 제1 층간 절연막과,
    인접한 워드선들 간에 형성되며 상기 메모리 셀 선택 트랜지스터의 소스와 드레인 중 하나에 도달하는 제1 컨택트 홀과,
    인접한 워드선들 간에 형성되며 상기 메모리 셀 선택 트랜지스터의 소스와 드레인 중 다른 하나에 도달하는 제2 컨택트 홀과,
    상기 제1 컨택트 홀에 형성되며 상기 메모리 셀 선택 트랜지스터의 소스 및 드레인 중 하나에 전기적으로 접속된 제1 플러그와,
    상기 제2 컨택트 홀에 형성되며 상기 메모리 셀 선택 트랜지스터의 소스 및 드레인 중 다른 하나에 전기적으로 접속된 제2 플러그와,
    상기 제1 플러그에 전기적으로 접속된 상기 메모리 셀의 비트선과,
    상기 비트선 상에 형성된 제2 층간 절연막과,
    상기 제2 층간 절연막 상에 형성된 제3 층간 절연막과,
    상기 제3 층간 절연막 상에 형성된 제4 층간 절연막과,
    상기 제4 층간 절연막 상에 형성된 제5 층간 절연막과,
    상기 제2 층간 절연막 상에 형성되며 상기 제2 플러그에 전기적으로 접속된 용량 소자
    를 포함하며,
    상기 용량 소자는 하부 전극, 용량 절연막, 및 상부 전극을 포함하며,
    상기 하부 전극은 저부 및 측부를 더 포함하며,
    상기 하부 전극의 상기 측부는 상기 제3 층간 절연막으로부터 상기 제5 층간 절연막으로 연장하며,
    상기 제4 층간 절연막은 상기 제3 및 제5 층간 절연막들과는 다른 재료로 구성되는 반도체 장치.
  24. 메모리 셀들을 갖는 반도체 장치로서,
    반도체 기판 상에 형성된, 워드선들을 갖는 복수의 메모리 셀 선택 트랜지스터와,
    상기 워드선들 상에 형성된 제1 층간 절연막과,
    상기 메모리 셀 선택 트랜지스터의 소스와 드레인 중 하나에 전기적으로 접속되는 상기 메모리 셀의 비트선과,
    상기 비트선 상에 형성된 제2 층간 절연막과,
    상기 제2 층간 절연막 상에 형성된 제3 층간 절연막과,
    상기 제3 층간 절연막 상에 형성된 제4 층간 절연막과,
    상기 제2 층간 절연막 상에 형성되며 상기 메모리 셀 선택 트랜지스터의 소스와 드레인 중 다른 하나에 전기적으로 접속되는 용량 소자
    를 포함하며,
    상기 용량 소자는 하부 전극, 용량 절연막, 및 상부 전극을 포함하며,
    상기 하부 전극은 저부 및 측부를 더 포함하며,
    상기 하부 전극의 상기 측부는 상기 제3 층간 절연막으로부터 상기 제4 층간 절연막 위로 연장하며,
    상기 제4 층간 절연막은 상기 제3 층간 절연막과는 다른 재료로 구성되며,
    인접한 용량 소자들은 동일한 상기 용량 절연막 및 상부 전극을 공유하며,
    상기 제4 층간 절연막 상에, 인접한 용량 소자들 간의 영역에서 상기 용량 절연막의 최하위부가 형성되며,
    인접한 용량 소자들 간의 영역에서 상기 용량 절연막의 상기 최하위부는 상기 하부 전극의 상기 저부에 형성된 상기 용량 절연막의 일부보다 높은 반도체 장치.
  25. 제23항에 있어서,
    상기 워드선의 측면 상에 측벽 스페이서가 형성되며,
    상기 제1 및 제2 컨택트 홀은 상기 인접 워드선들의 상기 측벽 스페이서들과 자기-정합식으로 형성되는 반도체 장치.
  26. 제23항에 있어서,
    상기 워드선의 측면 상에 측벽 스페이서가 형성되며,
    상기 제1 및 제2 플러그들의 평면 폭은 상기 인접 워드선들의 상기 측벽 스페이서들의 최소 간격보다 큰 반도체 장치.
  27. 제23항에 있어서,
    상기 제2 층간 절연막에 제3 컨택트 홀이 형성되며,
    상기 제3 컨택트 홀은 상기 제2 플러그 및 상기 하부 전극의 상기 저부에 도
    달하며,
    상기 제3 컨택트 홀에 제3 플러그가 형성되며,
    상기 제2 플러그 및 상기 하부 전극의 상기 저부는 상기 제3 플러그를 통해 전기적으로 접속되는 반도체 장치.
  28. 제25항 또는 제26항에 있어서,
    상기 측벽 스페이서 및 상기 제1 층간 절연막은 상이한 재료로 구성되는 반도체 장치.
  29. 제23항에 있어서,
    상기 하부 전극의 상기 측부는 내면 및 외면을 가지며,
    상기 용량 절연막은 상기 내면의 전체면에 형성되며,
    상기 용량 절연막은 상기 외면의 일부에 형성되는 반도체 장치.
  30. 제23항에 있어서,
    상기 메모리 셀은 DRAM 메모리 셀인 반도체 장치.
  31. 제23항에 있어서,
    상기 제3 및 제5 층간 절연막은 실리콘 산화물막으로 구성되고
    상기 제4 층간 절연막은 실리콘 질화막으로 구성되는 반도체 장치.
  32. 제23항에 있어서,
    인접한 용량 소자들은 동일한 용량 절연막 및 상부 전극을 공유하며,
    인접한 용량 소자들 간의 영역에서의 상기 용량 절연막의 최하위부는 상기 하부 전극의 상기 저부에 형성된 상기 용량 절연막의 일부보다 높은 반도체 장치.
  33. 제23항에 있어서,
    인접한 용량 소자들은 동일한 용량 절연막 및 상부 전극을 공유하며,
    인접한 용량 소자들 간의 영역에서의 상기 용량 절연막이 상기 제4 층간 절연막 상에 형성되는 반도체 장치.
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