JP2010073914A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】ＳＲＡＭなどにおいて、共通コンタクトの内壁面を被覆する導電膜により負荷抵抗素子を構成でき、セルサイズを縮小できる半導体装置及びその製造方法を提供する。
【解決手段】半導体基板に形成された第１ドライバトランジスタと第１ドライバトランジスタに接続された第１負荷抵抗素子Ｒ１とを有して第１記憶ノードが構成された第１インバータと、同様の構成の第２インバータを有し、第１記憶ノード（１２）と第２ドライバトランジスタのゲート電極（２１）を接続するように、また、第２記憶ノードと第１ドライバトランジスタのゲート電極を接続するように、第１及び第２共通コンタクトＳＣＴ１，ＳＣＴ２が形成され、ここで、第１及び第２共通コンタクト開口部の底面及び内壁面を被覆して第１導電膜２４が形成されており、第１導電膜の内側に埋め込み絶縁膜が形成されており、第１導電膜が第１及び第２負荷抵抗素子を構成する。
【選択図】図２
【解決手段】半導体基板に形成された第１ドライバトランジスタと第１ドライバトランジスタに接続された第１負荷抵抗素子Ｒ１とを有して第１記憶ノードが構成された第１インバータと、同様の構成の第２インバータを有し、第１記憶ノード（１２）と第２ドライバトランジスタのゲート電極（２１）を接続するように、また、第２記憶ノードと第１ドライバトランジスタのゲート電極を接続するように、第１及び第２共通コンタクトＳＣＴ１，ＳＣＴ２が形成され、ここで、第１及び第２共通コンタクト開口部の底面及び内壁面を被覆して第１導電膜２４が形成されており、第１導電膜の内側に埋め込み絶縁膜が形成されており、第１導電膜が第１及び第２負荷抵抗素子を構成する。
【選択図】図２
Description
本発明は、半導体装置及びその製造方法に関し、特に、１メモリセルが４個のトランジスタと２個の負荷抵抗素子を有するＳＲＡＭ（Static Random Access Memory）を有する半導体装置及びその製造方法に関する。
半導体装置に搭載される記憶装置としては、例えばＤＲＡＭ（Dynamic Random Access Memory）及びＳＲＡＭ（Static Random Access Memory）などが広く用いられている。
ＳＲＡＭのメモリセルは、いくつかのタイプが知られている。
例えば、2つのＰＭＯＳ（p-channel metal-oxide-semiconductor）トランジスタと4つのＮＭＯＳ（n-channel metal-oxide-semiconductor）トランジスタの計6つのＭＯＳＦＥＴ（MOS field effect transistor）から構成される。
ＳＲＡＭのメモリセルは、いくつかのタイプが知られている。
例えば、2つのＰＭＯＳ（p-channel metal-oxide-semiconductor）トランジスタと4つのＮＭＯＳ（n-channel metal-oxide-semiconductor）トランジスタの計6つのＭＯＳＦＥＴ（MOS field effect transistor）から構成される。
上記のようなＳＲＡＭは、汎用メモリ、ロジック混載のメモリとして、広く用いられている。
とりわけ、６トランジスタで構成されるＳＲＡＭは、ロジックプロセスとの親和性が高く、また高速動作が可能なメモリとして、広く用いられている。
とりわけ、６トランジスタで構成されるＳＲＡＭは、ロジックプロセスとの親和性が高く、また高速動作が可能なメモリとして、広く用いられている。
図１２（ａ）は６つのＭＯＳＦＥＴを有するＳＲＡＭメモリセルの等価回路図である。
例えば、第１及び第２ロードトランジスタＬＴｒ１，ＬＴｒ２、第１及び第２ドライバトランジスタＤＴｒ１，ＤＴｒ２、第１及び第２転送トランジスタＴＴｒ１、ＴＴｒ２を有する。
第１及び第２ロードトランジスタＬＴｒ１，ＬＴｒ２はＰＭＯＳトランジスタである。
第１及び第２ドライバトランジスタＤＴｒ１，ＤＴｒ２と第１及び第２転送トランジスタＴＴｒ１、ＴＴｒ２はＮＭＯＳトランジスタである。
例えば、第１及び第２ロードトランジスタＬＴｒ１，ＬＴｒ２、第１及び第２ドライバトランジスタＤＴｒ１，ＤＴｒ２、第１及び第２転送トランジスタＴＴｒ１、ＴＴｒ２を有する。
第１及び第２ロードトランジスタＬＴｒ１，ＬＴｒ２はＰＭＯＳトランジスタである。
第１及び第２ドライバトランジスタＤＴｒ１，ＤＴｒ２と第１及び第２転送トランジスタＴＴｒ１、ＴＴｒ２はＮＭＯＳトランジスタである。
第１ロードトランジスタＬＴｒ１と第１ドライバトランジスタＤＴｒ１は、ドレインが第１記憶ノードＮＤに、ゲートが第２記憶ノードＮＤ／にそれぞれ接続されている。
第１ロードトランジスタＬＴｒ１のソースは電源電圧Ｖｄｄに、第１ドライバトランジスタＤＴｒ１のソースは基準電位Ｖｓｓにそれぞれ接続されている。
この第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によって、第２記憶ノードＮＤ／を入力、第１記憶ノードＮＤを出力とする１つのＣＭＯＳインバータが形成されている。
第１ロードトランジスタＬＴｒ１のソースは電源電圧Ｖｄｄに、第１ドライバトランジスタＤＴｒ１のソースは基準電位Ｖｓｓにそれぞれ接続されている。
この第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によって、第２記憶ノードＮＤ／を入力、第１記憶ノードＮＤを出力とする１つのＣＭＯＳインバータが形成されている。
また、第２ロードトランジスタＬＴｒ２と第２ドライバトランジスタＤＴｒ２は、ドレインが第２記憶ノードＮＤ／に、ゲートが第１記憶ノードＮＤにそれぞれ接続されている。
第２ロードトランジスタＬＴｒ２のソースは電源電圧Ｖｄｄに、第２ドライバトランジスタＤＴｒ２のソースは基準電位Ｖｓｓにそれぞれ接続されている。
この第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によって、第１記憶ノードＮＤを入力、第２記憶ノードＮＤ／を出力とする１つのＣＭＯＳインバータが形成されている。
第２ロードトランジスタＬＴｒ２のソースは電源電圧Ｖｄｄに、第２ドライバトランジスタＤＴｒ２のソースは基準電位Ｖｓｓにそれぞれ接続されている。
この第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によって、第１記憶ノードＮＤを入力、第２記憶ノードＮＤ／を出力とする１つのＣＭＯＳインバータが形成されている。
第１ロードトランジスタＬＴｒ１及び第１ドライバトランジスタＤＴｒ１によるＣＭＯＳインバータと、第２ロードトランジスタＬＴｒ２及び第２ドライバトランジスタＤＴｒ２によるＣＭＯＳインバータとは、互いの入力及び出力がリング状に接続されている。
これにより１つの記憶回路が構成されている。
これにより１つの記憶回路が構成されている。
また、第１転送トランジスタＴＴｒ１は、ゲートがワードラインＷＬに、ドレインがビットラインＢＬに、ソースが第１記憶ノードＮＤにそれぞれ接続されている。
もう１つの第２転送トランジスタＴＴｒ２は、ゲートがワードラインＷＬに、ドレインが相補ビットラインＢＬ／に、ソースが第２記憶ノードＮＤ／にそれぞれ接続されている。
もう１つの第２転送トランジスタＴＴｒ２は、ゲートがワードラインＷＬに、ドレインが相補ビットラインＢＬ／に、ソースが第２記憶ノードＮＤ／にそれぞれ接続されている。
図１２（ｂ）は、従来例に係る１メモリセルのレイアウトを示す平面図である。
例えば、ＮＭＯＳ形成領域ＡＮＭＯＳにおいて第１Ｐ型半導体領域Ｐ１と第２Ｐ型半導体領域Ｐ２が素子分離絶縁膜Ｉで区分されている。
また、ＰＭＯＳ形成領域ＡＰＭＯＳにおいて第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２が素子分離絶縁膜Ｉで分離されている。
第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２は、例えばそれぞれ半導体基板に形成されたウェルで構成される。
例えば、ＮＭＯＳ形成領域ＡＮＭＯＳにおいて第１Ｐ型半導体領域Ｐ１と第２Ｐ型半導体領域Ｐ２が素子分離絶縁膜Ｉで区分されている。
また、ＰＭＯＳ形成領域ＡＰＭＯＳにおいて第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２が素子分離絶縁膜Ｉで分離されている。
第１Ｐ型半導体領域Ｐ１、第２Ｐ型半導体領域Ｐ２、第１Ｎ型半導体領域Ｎ１及び第２Ｎ型半導体領域Ｎ２は、例えばそれぞれ半導体基板に形成されたウェルで構成される。
上記の６個のトランジスタを構成するように、各半導体領域上を横切って、第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、第３ゲート電極Ｇ３、第４ゲート電極Ｇ４、第５ゲート電極Ｇ５、第６ゲート電極Ｇ６がそれぞれ図示のレイアウトで形成されている。
ここで、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２は、連続した導電膜として構成されており、第４ゲート電極Ｇ４及び第５ゲート電極Ｇ５も同様である。
ここで、第１ゲート電極Ｇ１と第２ゲート電極Ｇ２は、連続した導電膜として構成されており、第４ゲート電極Ｇ４及び第５ゲート電極Ｇ５も同様である。
さらに、各ゲート電極の形成領域を除く領域の各半導体領域の表層部分にソースドレイン領域が形成されている。
上記のようにして、第１及び第２ロードトランジスタＬＴｒ１，ＬＴｒ２、第１及び第２ドライバトランジスタＤＴｒ１，ＤＴｒ２、第１及び第２転送トランジスタＴＴｒ１，ＴＴｒ２がそれぞれ構成されている。
上記のようにして、第１及び第２ロードトランジスタＬＴｒ１，ＬＴｒ２、第１及び第２ドライバトランジスタＤＴｒ１，ＤＴｒ２、第１及び第２転送トランジスタＴＴｒ１，ＴＴｒ２がそれぞれ構成されている。
ここで、第１ロードトランジスタＬＴｒ１のソースドレイン領域から、第５ゲート電極Ｇ５に及ぶ領域までが連通して開口され、第５ゲート電極Ｇ５と第１ロードトランジスタＬＴｒ１のソースドレイン領域を接続する第１共通コンタクトＳＣＴ１が形成されている。
また、第１ドライバトランジスタＤＴｒ１と第１転送トランジスタＴＴｒ１を接続するソースドレイン領域に開口部が形成されて、コンタクトＣＴ１が形成されている。
第１共通コンタクトＳＣＴ１とコンタクトＣＴ１は上層配線で接続され、この部分が図１２（ａ）に示す第１記憶ノードＮＤとなる。
第１共通コンタクトＳＣＴ１とコンタクトＣＴ１は上層配線で接続され、この部分が図１２（ａ）に示す第１記憶ノードＮＤとなる。
一方、第２ロードトランジスタＬＴｒ２のソースドレイン領域から、第２ゲート電極Ｇ２に及ぶ領域までが連通して開口され、第２ゲート電極Ｇ２と第２ロードトランジスタＬＴｒ２のソースドレイン領域を接続する第２共通コンタクトＳＣＴ２が形成されている。
また、第２ドライバトランジスタＤＴｒ２と第２転送トランジスタＴＴｒ２を接続するソースドレイン領域に開口部が形成されて、コンタクトＣＴ２が形成されている。
第２共通コンタクトＳＣＴ２とコンタクトＣＴ２は上記と同様に上層配線で接続され、この部分が図１２（ａ）に示す第２記憶ノードＮＤ／となる。
第２共通コンタクトＳＣＴ２とコンタクトＣＴ２は上記と同様に上層配線で接続され、この部分が図１２（ａ）に示す第２記憶ノードＮＤ／となる。
また、上記以外のソースドレイン領域は、それぞれコンタクトを介して上層配線に接続され、電源電圧Ｖｄｄ、基準電位Ｖｓｓ、ビットラインＢＬあるいは相補ビットラインＢＬ／に接続されている。
上記のようにして、１つのメモリセルＭＣが構成されている。
上記のようにして、１つのメモリセルＭＣが構成されている。
例えば、非特許文献１には、上記のような６つのＭＯＳＦＥＴを有するＳＲＡＭメモリセルが記載されている。
しかしながら、近年、半導体集積回路の微細化が進むと共にＳＲＡＭのセル面積に対する小面積化の要求も強くなってきている。
上記の６つのＭＯＳＦＥＴを有するＳＲＡＭメモリセルは、ＰＭＯＳトランジスタとＮＭＯＳトランジスタの２種類の異なるトランジスタを有している。
ＮＭＯＳトランジスタとＰＭＯＳトランジスタの素子分離を考慮したメモリデザインが必要である。
ＮＭＯＳトランジスタとＰＭＯＳトランジスタの素子分離を考慮したメモリデザインが必要である。
ＮＭＯＳトランジスタとＰＭＯＳトランジスタの素子分離は、ＮＭＯＳトランジスタとＮウェル間及びＰＭＯＳトランジスタとＰウェル間の電気的な分離をも考慮する必要がある。
このため、同一素子間（ＮＭＯＳ−ＮＭＯＳ間あるいはＰＭＯＳ−ＰＭＯＳ間）よりも広い素子分離距離が必要となってしまう。
このため、同一素子間（ＮＭＯＳ−ＮＭＯＳ間あるいはＰＭＯＳ−ＰＭＯＳ間）よりも広い素子分離距離が必要となってしまう。
上記のような要因により、６つのＭＯＳＦＥＴを有するＳＲＡＭメモリセルでは、セル面積を縮小することが困難となっている。
６つのＭＯＳＦＥＴを有するＳＲＡＭメモリセルのセル面積を縮小する方法としては、ＳＲＡＭメモリセルを構成する3種類のトランジスタ（ドライバトランジスタ、転送トランジスタ、ロードトランジスタ）を縦方向に積層させる方法が提案されている。
但し、この方法では、デバイス構造とデバイス製造プロセスが非常に複雑になってしまう。
但し、この方法では、デバイス構造とデバイス製造プロセスが非常に複雑になってしまう。
一方、非特許文献２などに４つのＭＯＳＦＥＴと２つの負荷抵抗素子を有するＳＲＡＭメモリセルが記載されている。
上記の構成においては、ＰＭＯＳトランジスタを使用しない構成のため、素子分離の問題を回避して小面積化は可能である。
上記の構成においては、ＰＭＯＳトランジスタを使用しない構成のため、素子分離の問題を回避して小面積化は可能である。
上記の従来の抵抗負荷型ＳＲＡＭメモリセルでは、負荷抵抗素子はポリシリコンなどによって形成されている。
この場合、ポリシリコンなどを積層する必要が有り、デバイス構造が複雑なものになってしまう。
M. Iwai, et. al., 2004 Symposium on VLSI Technology, pp. 12 K. Noda, et. al., IEDM Tech. Dig., pp. 643 - 646, 1998.
この場合、ポリシリコンなどを積層する必要が有り、デバイス構造が複雑なものになってしまう。
M. Iwai, et. al., 2004 Symposium on VLSI Technology, pp. 12 K. Noda, et. al., IEDM Tech. Dig., pp. 643 - 646, 1998.
本発明が解決しようとする課題は、ＳＲＡＭにおいてセルサイズを縮小することが困難となってきていることである。
本発明の半導体装置は、半導体基板に形成された第１ドライバトランジスタと前記第１ドライバトランジスタに接続された第１負荷抵抗素子とを有して第１記憶ノードが構成される第１インバータと、前記半導体基板に形成された第２ドライバトランジスタと前記第２ドライバトランジスタに接続された第２負荷抵抗素子とを有して第２記憶ノードが構成される第２インバータと、前記第１記憶ノードと前記第２ドライバトランジスタのゲート電極を接続するように形成された第１共通コンタクトと、前記第２記憶ノードと前記第１ドライバトランジスタのゲート電極を接続するように形成された第２共通コンタクトとを有し、前記第１共通コンタクトにおいて、第１共通コンタクト開口部の底面及び内壁面を被覆して第１導電膜が形成されており、前記第１導電膜の内側に埋め込み絶縁膜が形成されており、前記第１導電膜が前記第１負荷抵抗素子を構成し、前記第２共通コンタクトにおいて、第２共通コンタクト開口部の底面及び内壁面を被覆して前記第１導電膜が形成されており、前記第１導電膜の内側に前記埋め込み絶縁膜が形成されており、前記第１導電膜が前記第２負荷抵抗素子を構成する。
上記の本発明の半導体装置は、第１インバータと第２インバータを有する。
第１インバータは、半導体基板に形成された第１ドライバトランジスタと第１ドライバトランジスタに接続された第１負荷抵抗素子とを有して第１記憶ノードが構成される。
第２インバータは半導体基板に形成された第２ドライバトランジスタと第２ドライバトランジスタに接続された第２負荷抵抗素子とを有して第２記憶ノードが構成される。
第１記憶ノードと第２ドライバトランジスタのゲート電極を接続するように第１共通コンタクトが形成され、第２記憶ノードと第１ドライバトランジスタのゲート電極を接続するように第２共通コンタクトが形成されている。
第１共通コンタクトにおいて、第１共通コンタクト開口部の底面及び内壁面を被覆して第１導電膜が形成されており、第１導電膜の内側に埋め込み絶縁膜が形成されており、第１導電膜が第１負荷抵抗素子を構成する。
第２共通コンタクトにおいて、第２共通コンタクト開口部の底面及び内壁面を被覆して第１導電膜が形成されており、第１導電膜の内側に前記埋め込み絶縁膜が形成されており、第１導電膜が前記第２負荷抵抗素子を構成する。
第１インバータは、半導体基板に形成された第１ドライバトランジスタと第１ドライバトランジスタに接続された第１負荷抵抗素子とを有して第１記憶ノードが構成される。
第２インバータは半導体基板に形成された第２ドライバトランジスタと第２ドライバトランジスタに接続された第２負荷抵抗素子とを有して第２記憶ノードが構成される。
第１記憶ノードと第２ドライバトランジスタのゲート電極を接続するように第１共通コンタクトが形成され、第２記憶ノードと第１ドライバトランジスタのゲート電極を接続するように第２共通コンタクトが形成されている。
第１共通コンタクトにおいて、第１共通コンタクト開口部の底面及び内壁面を被覆して第１導電膜が形成されており、第１導電膜の内側に埋め込み絶縁膜が形成されており、第１導電膜が第１負荷抵抗素子を構成する。
第２共通コンタクトにおいて、第２共通コンタクト開口部の底面及び内壁面を被覆して第１導電膜が形成されており、第１導電膜の内側に前記埋め込み絶縁膜が形成されており、第１導電膜が前記第２負荷抵抗素子を構成する。
また、本発明の半導体装置の製造方法は、半導体基板に第１ドライバトランジスタと第２ドライバトランジスタを形成する工程と、前記第１ドライバトランジスタと第２ドライバトランジスタを被覆して第１絶縁膜を形成する工程と、前記第１絶縁膜に、前記第１記憶ノードと前記第２ドライバトランジスタのゲート電極を露出させる第１共通コンタクト開口部及び前記第２記憶ノードと前記第１ドライバトランジスタのゲート電極を露出させる第２共通コンタクト開口部を開口する工程と、前記第１共通コンタクト開口部及び前記第２共有コンタクト開口部の底面及び内壁面を被覆して第１導電膜を形成する工程と、前記第１導電膜の内側に埋め込み絶縁膜を形成する工程とを有し、前記第１導電膜により前記第１負荷抵抗素子及び前記第２負荷抵抗素子を構成し、前記第１ドライバトランジスタと前記第１負荷抵抗素子を有して第１記憶ノードが構成される第１インバータと、前記第２ドライバトランジスタと前記第２負荷抵抗素子とを有して第２記憶ノードが構成される第２インバータを有し、前記第１記憶ノードと前記第２ドライバトランジスタのゲート電極が第１共通コンタクトで接続され、前記第２記憶ノードと前記第１ドライバトランジスタのゲート電極が第２共通コンタクトで接続された構成とする。
上記の本発明の半導体装置の製造方法は、半導体基板に第１ドライバトランジスタと第２ドライバトランジスタを形成し、第１ドライバトランジスタと第２ドライバトランジスタを被覆して第１絶縁膜を形成する。
次に、第１絶縁膜に、第１記憶ノードと前記第２ドライバトランジスタのゲート電極を露出させる第１共通コンタクト開口部及び第２記憶ノードと第１ドライバトランジスタのゲート電極を露出させる第２共通コンタクト開口部を開口する。
次に、第１共通コンタクト開口部及び第２共有コンタクト開口部の底面及び内壁面を被覆して第１導電膜を形成する。
次に、第１導電膜の内側に埋め込み絶縁膜を形成する。
上記によって、第１導電膜により第１負荷抵抗素子及び第２負荷抵抗素子を構成する。
また、上記によって第１インバータと第２インバータを有する構成を形成する。
第１インバータは、第１ドライバトランジスタと第１負荷抵抗素子を有して第１記憶ノードが構成される。
第２インバータは、第２ドライバトランジスタと第２負荷抵抗素子とを有して第２記憶ノードが構成される。
第１記憶ノードと第２ドライバトランジスタのゲート電極が第１共通コンタクトで接続され、第２記憶ノードと第１ドライバトランジスタのゲート電極が第２共通コンタクトで接続された構成となる。
次に、第１絶縁膜に、第１記憶ノードと前記第２ドライバトランジスタのゲート電極を露出させる第１共通コンタクト開口部及び第２記憶ノードと第１ドライバトランジスタのゲート電極を露出させる第２共通コンタクト開口部を開口する。
次に、第１共通コンタクト開口部及び第２共有コンタクト開口部の底面及び内壁面を被覆して第１導電膜を形成する。
次に、第１導電膜の内側に埋め込み絶縁膜を形成する。
上記によって、第１導電膜により第１負荷抵抗素子及び第２負荷抵抗素子を構成する。
また、上記によって第１インバータと第２インバータを有する構成を形成する。
第１インバータは、第１ドライバトランジスタと第１負荷抵抗素子を有して第１記憶ノードが構成される。
第２インバータは、第２ドライバトランジスタと第２負荷抵抗素子とを有して第２記憶ノードが構成される。
第１記憶ノードと第２ドライバトランジスタのゲート電極が第１共通コンタクトで接続され、第２記憶ノードと第１ドライバトランジスタのゲート電極が第２共通コンタクトで接続された構成となる。
本発明の半導体装置は、ＳＲＡＭなどにおいて、共通コンタクトの内壁面を被覆する導電膜により負荷抵抗素子を構成でき、セルサイズを縮小することができる。
本発明の半導体装置の製造方法は、ＳＲＡＭなどを製造する際に、共通コンタクトの内壁面を被覆する導電膜により負荷抵抗素子を構成でき、セルサイズを縮小して半導体装置を製造することができる。
以下、本発明の実施形態に係る半導体装置及びその製造方法について図面を参照して説明する。
第１実施形態
本実施形態に係る半導体装置は、半導体装置の１つであるＳＲＡＭである。
図１（ａ）は、本実施形態に係るＳＲＡＭにおける４つのＭＯＳＦＥＴと２つの負荷抵抗素子を有する１つのメモリセルの等価回路図である。本実施形態に係るＳＲＡＭは、この構成のメモリセルが複数個集積されている。
各メモリセルＭＣは、例えば、第１負荷抵抗素子Ｒ１と第２負荷抵抗素子Ｒ２、第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２、第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２を有する。
例えば、第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２はＮＭＯＳトランジスタである。また、第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２もＮＭＯＳトランジスタである。
本実施形態に係る半導体装置は、半導体装置の１つであるＳＲＡＭである。
図１（ａ）は、本実施形態に係るＳＲＡＭにおける４つのＭＯＳＦＥＴと２つの負荷抵抗素子を有する１つのメモリセルの等価回路図である。本実施形態に係るＳＲＡＭは、この構成のメモリセルが複数個集積されている。
各メモリセルＭＣは、例えば、第１負荷抵抗素子Ｒ１と第２負荷抵抗素子Ｒ２、第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２、第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２を有する。
例えば、第１ドライバトランジスタＤＴｒ１と第２ドライバトランジスタＤＴｒ２はＮＭＯＳトランジスタである。また、第１転送トランジスタＴＴｒ１と第２転送トランジスタＴＴｒ２もＮＭＯＳトランジスタである。
例えば、第１ドライバトランジスタＤＴｒ１は、ドレインが第１記憶ノードＮＤに、ゲートが第２記憶ノードＮＤ／にそれぞれ接続されている。
第１記憶ノードＮＤは第１負荷抵抗素子Ｒ１を介して電源電圧Ｖｄｄに、第１ドライバトランジスタＤＴｒ１のソースは基準電位Ｖｓｓにそれぞれ接続されている。
第１負荷抵抗素子Ｒ１及び第１ドライバトランジスタＤＴｒ１によって、第２記憶ノードＮＤ／を入力、第１記憶ノードＮＤを出力とする第１ＮＭＯＳインバータが形成されている。
第１記憶ノードＮＤは第１負荷抵抗素子Ｒ１を介して電源電圧Ｖｄｄに、第１ドライバトランジスタＤＴｒ１のソースは基準電位Ｖｓｓにそれぞれ接続されている。
第１負荷抵抗素子Ｒ１及び第１ドライバトランジスタＤＴｒ１によって、第２記憶ノードＮＤ／を入力、第１記憶ノードＮＤを出力とする第１ＮＭＯＳインバータが形成されている。
また、例えば、第２ドライバトランジスタＤＴｒ２は、ドレインが第２記憶ノードＮＤ／に、ゲートが第１記憶ノードＮＤにそれぞれ接続されている。
第２記憶ノードＮＤ／は第２負荷抵抗素子Ｒ２を介して電源電圧Ｖｄｄに、第２ドライバトランジスタＤＴｒ２のソースは基準電位Ｖｓｓにそれぞれ接続されている。
第２負荷抵抗素子Ｒ２及び第２ドライバトランジスタＤＴｒ２によって、第１記憶ノードＮＤを入力、第２記憶ノードＮＤ／を出力とする第２ＮＭＯＳインバータが形成されている。
第２記憶ノードＮＤ／は第２負荷抵抗素子Ｒ２を介して電源電圧Ｖｄｄに、第２ドライバトランジスタＤＴｒ２のソースは基準電位Ｖｓｓにそれぞれ接続されている。
第２負荷抵抗素子Ｒ２及び第２ドライバトランジスタＤＴｒ２によって、第１記憶ノードＮＤを入力、第２記憶ノードＮＤ／を出力とする第２ＮＭＯＳインバータが形成されている。
例えば、上述した第１負荷抵抗素子Ｒ１及び第１ドライバトランジスタＤＴｒ１による第１ＮＭＯＳインバータと、第２負荷抵抗素子Ｒ２及び第２ドライバトランジスタＤＴｒ２による第２ＮＭＯＳインバータとは、互いの入力及び出力がリング状に接続されている。
これによりフリップフロップと呼ばれる１つの記憶回路が構成されている。
これによりフリップフロップと呼ばれる１つの記憶回路が構成されている。
また、例えば、第１転送トランジスタＴＴｒ１は、ゲートがワードラインＷＬに、ドレインがビットラインＢＬに、ソースが第１記憶ノードＮＤにそれぞれ接続されている。第２転送トランジスタＴＴｒ２は、ゲートがワードラインＷＬに、ドレインが相補ビットラインＢＬ／に、ソースが第２記憶ノードＮＤ／にそれぞれ接続されている。
図１（ｂ）は、本実施形態に係るＳＲＡＭにおける１つのメモリセルのレイアウトを示す平面図である。
例えば、第１Ｐ型半導体領域Ｐ１と第２Ｐ型半導体領域Ｐ２が素子分離絶縁膜Ｉで区分されており。
第１Ｐ型半導体領域Ｐ１及び第２Ｐ型半導体領域Ｐ２は、例えばそれぞれ半導体基板に形成されたウェルで構成され、各半導体領域にはチャネル形成領域が形成されている。
例えば、第１Ｐ型半導体領域Ｐ１と第２Ｐ型半導体領域Ｐ２が素子分離絶縁膜Ｉで区分されており。
第１Ｐ型半導体領域Ｐ１及び第２Ｐ型半導体領域Ｐ２は、例えばそれぞれ半導体基板に形成されたウェルで構成され、各半導体領域にはチャネル形成領域が形成されている。
上記の４個のトランジスタをそれぞれ構成する位置において、各半導体領域上を横切るように第１ゲート電極Ｇ１、第２ゲート電極Ｇ２、第３ゲート電極Ｇ３及び第４ゲート電極Ｇ４がそれぞれ図示のレイアウトで形成されている。
さらに各ゲート電極の形成領域を除く領域の各半導体領域の表層部分にソースドレイン領域が形成されている。
これにより、２つのＮＭＯＳトランジスタである第１ドライバトランジスタＤＴｒ１及び第２ドライバトランジスタＤＴｒ２と、２つのＮＭＯＳトランジスタである第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２がそれぞれ構成されている。
これにより、２つのＮＭＯＳトランジスタである第１ドライバトランジスタＤＴｒ１及び第２ドライバトランジスタＤＴｒ２と、２つのＮＭＯＳトランジスタである第１転送トランジスタＴＴｒ１及び第２転送トランジスタＴＴｒ２がそれぞれ構成されている。
ここで、第１記憶ノードＮＤ領域から第２ドライバトランジスタＤＴｒ２を構成する第３ゲート電極Ｇ３に及ぶ領域までが連通して開口され、第３ゲート電極Ｇ３と第１記憶ノードＮＤを接続する第１共通コンタクトＳＣＴ１が形成されている。
また、第２記憶ノードＮＤ／領域から第１ドライバトランジスタＤＴｒ１を構成する第１ゲート電極Ｇ１に及ぶ領域までが連通して開口され、第１ゲート電極Ｇ１と第２記憶ノードＮＤ／を接続する第２共通コンタクトＳＣＴ２が形成されている。
第１転送トランジスタＴＴｒ１のソースドレイン領域にビットコンタクトＢＣＴ１が開口され、ビットラインとなる上層配線Ｗ１が接続されている。
また、第２転送トランジスタＴＴｒ２のソースドレイン領域にビットコンタクトＢＣＴ２が開口され、相補ビットラインとなる上層配線Ｗ２が接続されている。
また、第２転送トランジスタＴＴｒ２のソースドレイン領域にビットコンタクトＢＣＴ２が開口され、相補ビットラインとなる上層配線Ｗ２が接続されている。
第１転送トランジスタＴＴｒ１のゲート電極Ｇ２にワードコンタクトＷＣＴ１が開口され、上層配線Ｗ３が接続され、第２転送トランジスタＴＴｒ２の第４ゲート電極Ｇ４にワードコンタクトＷＣＴ２が開口され、上層配線Ｗ４が接続されている。上層配線Ｗ３，Ｗ４は、ともにワードラインとなる。
また、第１共通コンタクトＳＣＴ１と第２共通コンタクトＳＣＴ２に接続して上層配線Ｗ５が形成されている。上層配線Ｗ５は、電源電圧Ｖｄｄに接続される。
第１ドライバトランジスタＤＴｒ１のソースドレイン領域にコンタクトＣＴ１が開口され、上層配線Ｗ６が接続されている。
第２ドライバトランジスタＤＴｒ２のソースドレイン領域にコンタクトＣＴ２が開口され、上層配線Ｗ７が接続されている。
上層配線Ｗ６，Ｗ７は、それぞれ基準電位Ｖｓｓに接続される。
上記のようにして、１つのメモリセルＭＣが構成されている。
第２ドライバトランジスタＤＴｒ２のソースドレイン領域にコンタクトＣＴ２が開口され、上層配線Ｗ７が接続されている。
上層配線Ｗ６，Ｗ７は、それぞれ基準電位Ｖｓｓに接続される。
上記のようにして、１つのメモリセルＭＣが構成されている。
図２は、図１（ｂ）中のＡ−Ｂ−Ｃにおける断面図である。
例えば、半導体基板１０にＳＴＩ（Shallow Trench Isolation）型の素子分離絶縁膜１１が形成されて活性領域が区分され、第１Ｐ型半導体領域Ｐ１及び第２Ｐ型半導体領域となるＰ型半導体領域がそれぞれウェルなどとして形成されている。
例えば、半導体基板１０にＳＴＩ（Shallow Trench Isolation）型の素子分離絶縁膜１１が形成されて活性領域が区分され、第１Ｐ型半導体領域Ｐ１及び第２Ｐ型半導体領域となるＰ型半導体領域がそれぞれウェルなどとして形成されている。
半導体基板１０の表層に酸化シリコンなどからなるゲート絶縁膜２０が形成されており、その上層にポリシリコンなどからなるゲート電極２１が形成されている。
さらに、ゲート電極２１の両側部における半導体基板１０の表層部において、ソースドレイン領域１２が形成されている。
ゲート電極２１にサイドウォール絶縁膜２２が形成されて、上記のソースドレイン領域１２がエクステンション領域を有する構成などとすることができる。
サイドウォール絶縁膜２２は１層あるいは多層の構成とすることができる。
ソースドレイン領域１２の表面及びゲート電極２１の表面は、高融点金属のシリサイド層が形成されていてもよい。
上記のようにして、第２転送トランジスタＴＴｒ２を含むトランジスタが構成されている。
さらに、ゲート電極２１の両側部における半導体基板１０の表層部において、ソースドレイン領域１２が形成されている。
ゲート電極２１にサイドウォール絶縁膜２２が形成されて、上記のソースドレイン領域１２がエクステンション領域を有する構成などとすることができる。
サイドウォール絶縁膜２２は１層あるいは多層の構成とすることができる。
ソースドレイン領域１２の表面及びゲート電極２１の表面は、高融点金属のシリサイド層が形成されていてもよい。
上記のようにして、第２転送トランジスタＴＴｒ２を含むトランジスタが構成されている。
ゲート電極２１及びソースドレイン領域１２などからなるトランジスタを被覆して酸化シリコンなどからなる第１絶縁膜２３が形成されており、第１共通コンタクトＳＣＴ１、第２共通コンタクトＳＣＴ２と、ビットコンタクトＢＣＴ２がそれぞれ開口されている。
第１共通コンタクトＳＣＴ１は、第１記憶ノードとなるソースドレイン領域１２と第２ドライバトランジスタＤＴｒ２のゲート電極２１に達するように開口されている。
第２共通コンタクトＳＣＴ２も同様に、第２記憶ノードとなるソースドレイン領域と第１ドライバトランジスタＤＴｒ１のゲート電極に達するように開口されている。図面上は第２記憶ノードとなるソースドレイン領域１２に達する部分のみが示されている。
ビットコンタクトＢＣＴ２は第２転送トランジスタのソースドレイン領域１２に達するように開口されている。
第１共通コンタクトＳＣＴ１は、第１記憶ノードとなるソースドレイン領域１２と第２ドライバトランジスタＤＴｒ２のゲート電極２１に達するように開口されている。
第２共通コンタクトＳＣＴ２も同様に、第２記憶ノードとなるソースドレイン領域と第１ドライバトランジスタＤＴｒ１のゲート電極に達するように開口されている。図面上は第２記憶ノードとなるソースドレイン領域１２に達する部分のみが示されている。
ビットコンタクトＢＣＴ２は第２転送トランジスタのソースドレイン領域１２に達するように開口されている。
第１共通コンタクトＳＣＴ１において、第１共通コンタクト開口部の底面及び内壁面を被覆して、ＴｉＮ、Ｔａｎ、ＷＮなどのバリアメタル膜である第１導電膜２４が形成されている。第１導電膜２４の内側に酸化シリコンなどからなる埋め込み絶縁膜２５が形成されている。
上記の第１導電膜２４が第１負荷抵抗素子Ｒ１を構成する。
上記の第１導電膜２４が第１負荷抵抗素子Ｒ１を構成する。
第２共通コンタクトＳＣＴ２においても同様に、第２共通コンタクト開口部の底面及び内壁面を被覆して、ＴｉＮなどのバリアメタル膜である第１導電膜２４が形成され、第１導電膜２４の内側に酸化シリコンなどからなる埋め込み絶縁膜２５が形成されている。
上記の第１導電膜２４が第２負荷抵抗素子Ｒ２を構成する。
上記の第１導電膜２４が第２負荷抵抗素子Ｒ２を構成する。
上記の第１導電膜２４からなる第１負荷抵抗素子Ｒ１に接続して、電源電圧Ｖｄｄに接続される上層配線Ｗ５である配線２８が形成されている。
上層配線Ｗ５である配線２８は、図面には表されていないが、第２負荷抵抗素子Ｒ２にも接続するように形成されている。
配線２８より上層の構造は上記以外の構造としても良い。
上層配線Ｗ５である配線２８は、図面には表されていないが、第２負荷抵抗素子Ｒ２にも接続するように形成されている。
配線２８より上層の構造は上記以外の構造としても良い。
一方、ビットコンタクトＢＣＴ２においては、ビットコンタクト開口部の底面及び内壁面を被覆してＴｉＮなどのバリアメタル膜である第１導電膜２４が形成されている。第１導電膜２４上にビットコンタクト開口部を埋め込んでタングステンなどからなる埋め込み導電膜２７が形成されている。
上記のビットコンタクトＢＣＴ２における第１導電膜２４と埋め込み導電膜２７に接続して、相補ビットラインに接続される上層配線Ｗ２である配線２８が形成されている。
上記のビットコンタクトＢＣＴ２における第１導電膜２４と埋め込み導電膜２７に接続して、相補ビットラインに接続される上層配線Ｗ２である配線２８が形成されている。
図２には表されていないが、ワードラインに対するワードコンタクトも同様の構造である。即ち、ワードコンタクト開口部の底面及び内壁面を被覆して第１導電膜２４が形成され、第１導電膜上にワードコンタクト開口部を埋め込んで埋め込み導電膜２７が形成されている。
ワードコンタクトにおいても、上記と同様に、ワードラインに接続される上層配線である配線が形成されている。
上記以外のコンタクトについても同様の構成である。
ワードコンタクトにおいても、上記と同様に、ワードラインに接続される上層配線である配線が形成されている。
上記以外のコンタクトについても同様の構成である。
本実施形態に係るＳＲＡＭは、ＰＭＯＳトランジスタを使用しない構成であるので素子分離の問題を回避して小面積化できる。
さらに負荷抵抗素子を共通コンタクトの内壁面を被覆する導電膜であるバリアメタル膜を用いて構成でき、抵抗素子のためにポリシリコン膜などを形成することが不要であり、セルサイズを縮小することができる。
さらに負荷抵抗素子を共通コンタクトの内壁面を被覆する導電膜であるバリアメタル膜を用いて構成でき、抵抗素子のためにポリシリコン膜などを形成することが不要であり、セルサイズを縮小することができる。
次に、本実施形態に係るＳＲＡＭの製造方法について説明する。
まず、図３（ａ）に示すように、例えば、ＳＴＩ法により、半導体基板１０の活性領域を区分する素子分離領域に素子分離絶縁膜１１を形成する。
次に、例えば熱酸化処理によりゲート絶縁膜２０を形成し、ＣＶＤ（chemical vapor deposition）法などによりポリシリコンなどを堆積してゲート電極のパターンに加工してゲート電極２１を形成する。
次に、ゲート電極２１を被覆して全面に酸化シリコンなどの絶縁膜を堆積し、エッチバックしてサイドウォール絶縁膜２２を形成する。
例えば、サイドウォール絶縁膜２２の形成工程の前後に導電性不純物をイオン注入することで、エクステンション領域を有する構造のソースドレイン領域１２を形成する。
ソースドレイン領域１２の表面及びゲート電極２１の表面に、高融点金属のシリサイド層を形成してもよい。
上記のようにして、第２転送トランジスタＴＴｒ２を含むトランジスタを形成する。
まず、図３（ａ）に示すように、例えば、ＳＴＩ法により、半導体基板１０の活性領域を区分する素子分離領域に素子分離絶縁膜１１を形成する。
次に、例えば熱酸化処理によりゲート絶縁膜２０を形成し、ＣＶＤ（chemical vapor deposition）法などによりポリシリコンなどを堆積してゲート電極のパターンに加工してゲート電極２１を形成する。
次に、ゲート電極２１を被覆して全面に酸化シリコンなどの絶縁膜を堆積し、エッチバックしてサイドウォール絶縁膜２２を形成する。
例えば、サイドウォール絶縁膜２２の形成工程の前後に導電性不純物をイオン注入することで、エクステンション領域を有する構造のソースドレイン領域１２を形成する。
ソースドレイン領域１２の表面及びゲート電極２１の表面に、高融点金属のシリサイド層を形成してもよい。
上記のようにして、第２転送トランジスタＴＴｒ２を含むトランジスタを形成する。
次に、図３（ｂ）に示すように、例えば、ＣＶＤ法によりゲート電極２１及びソースドレイン領域１２などからなるトランジスタを被覆して酸化シリコンなどを堆積し、第１絶縁膜２３を形成する。
次に、不図示のレジスト膜をパターン形成してＲＩＥ（反応性イオンエッチング）などのエッチング処理を施し、第１共通コンタクトＳＣＴ１、第２共通コンタクトＳＣＴ２、ビットコンタクトＢＣＴ２などの開口部を開口する。
第１共通コンタクトＳＣＴ１内におけるサイドウォール絶縁膜２２は、構成材料などによるが、例えば一部が除去されて後退した形状のサイドウォール絶縁膜２２ａとなる。
次に、不図示のレジスト膜をパターン形成してＲＩＥ（反応性イオンエッチング）などのエッチング処理を施し、第１共通コンタクトＳＣＴ１、第２共通コンタクトＳＣＴ２、ビットコンタクトＢＣＴ２などの開口部を開口する。
第１共通コンタクトＳＣＴ１内におけるサイドウォール絶縁膜２２は、構成材料などによるが、例えば一部が除去されて後退した形状のサイドウォール絶縁膜２２ａとなる。
図示のように、第１共通コンタクトＳＣＴ１は、第１記憶ノードとなるソースドレイン領域１２と第２ドライバトランジスタＤＴｒ２のゲート電極２１に達するように開口する。
第２共通コンタクトＳＣＴ２も同様に、第２記憶ノードとなるソースドレイン領域と第１ドライバトランジスタＤＴｒ１のゲート電極に達するように開口する。図面上は第２記憶ノードとなるソースドレイン領域１２に達する部分のみが示されている。
ビットコンタクトＢＣＴ２は第２転送トランジスタのソースドレイン領域１２に達するように開口する。
上記の工程において、上記以外のコンタクトについても同様に開口する。
第２共通コンタクトＳＣＴ２も同様に、第２記憶ノードとなるソースドレイン領域と第１ドライバトランジスタＤＴｒ１のゲート電極に達するように開口する。図面上は第２記憶ノードとなるソースドレイン領域１２に達する部分のみが示されている。
ビットコンタクトＢＣＴ２は第２転送トランジスタのソースドレイン領域１２に達するように開口する。
上記の工程において、上記以外のコンタクトについても同様に開口する。
次に、図４（ａ）に示すように、例えばスパッタリング法によりＴｉＮなどを全面に数ｎｍ程度の膜厚で形成し、第１導電膜２４を形成する。
第１導電膜２４は、第１共通コンタクトＳＣＴ１、第２共通コンタクトＳＣＴ２及びビットコンタクトＢＣＴ２において、各開口部の底面及び内壁面を被覆して形成する。
第１導電膜２４は、第１共通コンタクトＳＣＴ１、第２共通コンタクトＳＣＴ２及びビットコンタクトＢＣＴ２において、各開口部の底面及び内壁面を被覆して形成する。
次に、図４（ｂ）に示すように、例えばＣＶＤ法により、第１導電膜２４の上層に、第１共通コンタクトＳＣＴ１、第２共通コンタクトＳＣＴ２及びビットコンタクトＢＣＴ２内を埋め込んで酸化シリコンなどを堆積し、埋め込み絶縁膜２５を形成する。
次に、図５（ａ）に示すように、例えばＣＭＰ（chemical mechanical polishing）法により、バリアメタル膜である第１導電膜２４をストッパとして埋め込み絶縁膜２５を研磨する。これにより、第１共通コンタクトＳＣＴ１、第２共通コンタクトＳＣＴ２及びビットコンタクトＢＣＴ２の外部における埋め込み絶縁膜２５を除去する。第１共通コンタクトＳＣＴ１、第２共通コンタクトＳＣＴ２及びビットコンタクトＢＣＴ２内の埋め込み絶縁膜２５が残される。
次に、図５（ｂ）に示すように、フォトリソグラフィ工程により、第１共通コンタクトＳＣＴ１及び第２共通コンタクトＳＣＴ２の領域を保護するレジスト膜２６をパターン形成する。ビットコンタクトＢＣＴ２などの第１共通コンタクトＳＣＴ１と第２共通コンタクトＳＣＴ２以外のコンタクトは露出するようにする。
次に、図６（ａ）に示すように、レジスト膜２６をマスクとしてＲＩＥあるいはウェットエッチングなどのエッチングを行う。これにより、ビットコンタクトＢＣＴ２などの第１共通コンタクトＳＣＴ１と第２共通コンタクトＳＣＴ２以外のコンタクト内の埋め込み絶縁膜２５を除去する。
次に、図６（ｂ）に示すように、アッシングあるいは溶剤処理によりレジスト膜２６を除去する。
次に、図７（ａ）に示すように、例えばスパッタリング法により、第１導電膜２４の上層においてビットコンタクトＢＣＴ２などの第１共通コンタクトＳＣＴ１と第２共通コンタクトＳＣＴ２以外のコンタクト内を埋め込んでタングステンなどの導電体を堆積する。これにより、埋め込み導電膜２７を形成する。
次に、図７（ｂ）に示すように、例えばＣＭＰ法により、埋め込み導電膜２７を研磨する。
ここでは、バリアメタル膜である第１導電膜２４まで研磨除去する。
ここでは、バリアメタル膜である第１導電膜２４まで研磨除去する。
次に、図２に示すように、配線２８を形成する。配線２８より上層の構造は上記以外の構造としても良い。
例えば、第１共通コンタクトＳＣＴ１においては、上記の第１導電膜２４に配線２８が接続するように形成し、第１導電膜２４が第１負荷抵抗素子Ｒ１となるようにする。
第２共通コンタクトＳＣＴ２においても同様に第１導電膜２４が第２負荷抵抗素子Ｒ２となるようにする。
また、ビットコンタクトＢＣＴ２などの上位以外のコンタクトにおいては、第１導電膜２４と埋め込み導電膜２７に接続するように配線２８を形成する。
例えば、第１共通コンタクトＳＣＴ１においては、上記の第１導電膜２４に配線２８が接続するように形成し、第１導電膜２４が第１負荷抵抗素子Ｒ１となるようにする。
第２共通コンタクトＳＣＴ２においても同様に第１導電膜２４が第２負荷抵抗素子Ｒ２となるようにする。
また、ビットコンタクトＢＣＴ２などの上位以外のコンタクトにおいては、第１導電膜２４と埋め込み導電膜２７に接続するように配線２８を形成する。
本実施形態に係る半導体装置であるＳＲＡＭの製造方法においては、ＰＭＯＳトランジスタを使用しない構成であるので素子分離の問題を回避して小面積化して製造できる。
さらに負荷抵抗素子を共通コンタクトの内壁面を被覆する導電膜であるバリアメタル膜を用いて構成でき、抵抗素子のためにポリシリコン膜などを形成することが不要であり、セルサイズを縮小することができる。
さらに負荷抵抗素子を共通コンタクトの内壁面を被覆する導電膜であるバリアメタル膜を用いて構成でき、抵抗素子のためにポリシリコン膜などを形成することが不要であり、セルサイズを縮小することができる。
第２実施形態
図８は本実施形態に係るＳＲＡＭの断面図であり、例えば、図１（ｂ）中のＡ−Ｂ−Ｃにおける断面図に相当する。
本実施形態においては、第１共通コンタクトＳＣＴ１及び第２共通コンタクトＳＣＴ２において、以下の点が第１実施形態と異なる。これを除いては実質的に第１実施形態のＳＲＡＭと同様の構造である。
即ち、第１共通コンタクト開口部及び第２共通コンタクト開口部の底面を被覆する部分における第１導電膜２４上に、第１共通コンタクト開口部及び第２共通コンタクト開口部を全部埋め込まない程度の第２導電膜２９が形成されている。
図８は本実施形態に係るＳＲＡＭの断面図であり、例えば、図１（ｂ）中のＡ−Ｂ−Ｃにおける断面図に相当する。
本実施形態においては、第１共通コンタクトＳＣＴ１及び第２共通コンタクトＳＣＴ２において、以下の点が第１実施形態と異なる。これを除いては実質的に第１実施形態のＳＲＡＭと同様の構造である。
即ち、第１共通コンタクト開口部及び第２共通コンタクト開口部の底面を被覆する部分における第１導電膜２４上に、第１共通コンタクト開口部及び第２共通コンタクト開口部を全部埋め込まない程度の第２導電膜２９が形成されている。
本実施形態に係るＳＲＡＭは、ＰＭＯＳトランジスタを使用しない構成であるので素子分離の問題を回避して小面積化できる。
さらに負荷抵抗素子を共通コンタクトの内壁面を被覆する導電膜であるバリアメタル膜を用いて構成でき、抵抗素子のためにポリシリコン膜などを形成することが不要であり、セルサイズを縮小することができる。
特に、タングステンなどの低抵抗となる材料により第２導電膜２９が形成されており、第１記憶ノードＮＤと第２ドライバトランジスタのゲート電極の接続が低抵抗化される。
また第２記憶ノードＮＤ／と第１ドライバトランジスタのゲート電極の接続が低抵抗化される。
さらに負荷抵抗素子を共通コンタクトの内壁面を被覆する導電膜であるバリアメタル膜を用いて構成でき、抵抗素子のためにポリシリコン膜などを形成することが不要であり、セルサイズを縮小することができる。
特に、タングステンなどの低抵抗となる材料により第２導電膜２９が形成されており、第１記憶ノードＮＤと第２ドライバトランジスタのゲート電極の接続が低抵抗化される。
また第２記憶ノードＮＤ／と第１ドライバトランジスタのゲート電極の接続が低抵抗化される。
次に、本実施形態に係るＳＲＡＭの製造方法について説明する。
まず、第１実施形態の図４（ａ）に示す工程に至るまで、図９（ａ）に示す構造とする。
次に、図９（ｂ）に示すように、例えばスパッタリング法によりタングステンなどを全面に堆積し、第２導電膜２９を形成する。
第２導電膜２９は、第１導電膜２４の上層において、第１共通コンタクトＳＣＴ１、第２共通コンタクトＳＣＴ２及びビットコンタクトＢＣＴ２内に形成され、また、コンタクトの外部にも形成される。
ここで、第２導電膜２９は、第１共通コンタクトＳＣＴ１及び第２共通コンタクトＳＣＴ２内において、第１共通コンタクト開口部及び第２共通コンタクト開口部を全部埋め込まない程度の膜厚とする。
まず、第１実施形態の図４（ａ）に示す工程に至るまで、図９（ａ）に示す構造とする。
次に、図９（ｂ）に示すように、例えばスパッタリング法によりタングステンなどを全面に堆積し、第２導電膜２９を形成する。
第２導電膜２９は、第１導電膜２４の上層において、第１共通コンタクトＳＣＴ１、第２共通コンタクトＳＣＴ２及びビットコンタクトＢＣＴ２内に形成され、また、コンタクトの外部にも形成される。
ここで、第２導電膜２９は、第１共通コンタクトＳＣＴ１及び第２共通コンタクトＳＣＴ２内において、第１共通コンタクト開口部及び第２共通コンタクト開口部を全部埋め込まない程度の膜厚とする。
次に、図１０（ａ）に示すように、例えばフォトリソグラフィ工程により、第１共通コンタクトＳＣＴ１及び第２共通コンタクトＳＣＴ２を保護するレジスト膜３０をパターン形成する。
次に、図１０（ｂ）に示すように、例えばレジスト膜３０をマスクとしてＲＩＥなどのエッチング処理を行い、第１共通コンタクトＳＣＴ１及び第２共通コンタクトＳＣＴ２内の第２導電膜２９を残して、それ以外の第２導電膜２９を除去する。
次に、図１１（ａ）に示すように、アッシングあるいは溶剤処理によりレジスト膜３０を除去する。
次に、図１１（ｂ）に示すように、例えばＣＶＤ法により、第１導電膜２４または第２導電膜２９の上層に、第１共通コンタクトＳＣＴ１、第２共通コンタクトＳＣＴ２及びビットコンタクトＢＣＴ２内を埋め込んで酸化シリコンなどを堆積する。これにより、埋め込み絶縁膜２５を形成する。
以降の工程は、第１実施形態と同様に行うことができる。
以降の工程は、第１実施形態と同様に行うことができる。
本実施形態に係る半導体装置であるＳＲＡＭの製造方法においては、ＰＭＯＳトランジスタを使用しない構成であるので素子分離の問題を回避して小面積化して製造できる。
さらに負荷抵抗素子を共通コンタクトの内壁面を被覆する導電膜であるバリアメタル膜を用いて構成でき、抵抗素子のためにポリシリコン膜などを形成することが不要であり、セルサイズを縮小することができる。
特に、タングステンなどの低抵抗となる材料により第２導電膜２９を形成するので、第１記憶ノードＮＤと第２ドライバトランジスタのゲート電極の接続を低抵抗化でき、第２記憶ノードＮＤ／と第１ドライバトランジスタのゲート電極の接続を低抵抗化できる。
さらに負荷抵抗素子を共通コンタクトの内壁面を被覆する導電膜であるバリアメタル膜を用いて構成でき、抵抗素子のためにポリシリコン膜などを形成することが不要であり、セルサイズを縮小することができる。
特に、タングステンなどの低抵抗となる材料により第２導電膜２９を形成するので、第１記憶ノードＮＤと第２ドライバトランジスタのゲート電極の接続を低抵抗化でき、第２記憶ノードＮＤ／と第１ドライバトランジスタのゲート電極の接続を低抵抗化できる。
本発明は上記の実施形態に限定されない。
例えば、上記の実施形態においては、ＳＲＡＭについて説明しているが、本発明はＳＲＡＭ以外の半導体装置に適用することも可能である。特に、上記の実施形態においては１ポートＳＲＡＭについて説明しているが、ラッチ回路部は共通でアクセストランジスタを４個有し、ビット線を２セット有する構成とした２ポートＳＲＡＭなどの多ポートＳＲＡＭにも適用できる。
その他、本発明の観点を逸脱しない範囲で、種々の変更が可能である。
例えば、上記の実施形態においては、ＳＲＡＭについて説明しているが、本発明はＳＲＡＭ以外の半導体装置に適用することも可能である。特に、上記の実施形態においては１ポートＳＲＡＭについて説明しているが、ラッチ回路部は共通でアクセストランジスタを４個有し、ビット線を２セット有する構成とした２ポートＳＲＡＭなどの多ポートＳＲＡＭにも適用できる。
その他、本発明の観点を逸脱しない範囲で、種々の変更が可能である。
１０…半導体基板、１１…素子分離絶縁膜、１２…ソースドレイン領域、２０…ゲート絶縁膜、２１…ゲート電極、２２，２２ａ…サイドウォール絶縁膜、２３…第１絶縁膜、２４…第１導電膜、２５…埋め込み絶縁膜、２６…レジスト膜、２７…埋め込み導電膜、２８…配線、２９…第２導電膜、３０…レジスト膜、ＭＣ…メモリセル，Ｐ１…第１Ｐ型半導体領域、Ｐ２…第２Ｐ型半導体領域、Ｒ１…第１負荷抵抗素子、Ｒ２…第２負荷抵抗素子、ＤＴｒ１…第１ドライバトランジスタ、ＤＴｒ２…第２ドライバトランジスタ、ＴＴｒ１…第１転送トランジスタ、ＴＴｒ２…第２転送トランジスタ、Ｉ…素子分離絶縁膜、ＣＴ１，ＣＴ２…コンタクト、ＳＣＴ１…第１共通コンタクト、ＳＣＴ２…第２共通コンタクト、ＢＣＴ１、ＢＣＴ２…ビットコンタクト、ＷＣＴ１，ＷＣＴ２…ワードコンタクト、ＷＬ…ワードライン、ＢＬ…ビットライン、ＢＬ／…相補ビットライン、ＮＤ…第１記憶ノード、ＮＤ／…第２記憶ノード、Ｇ１…第１ゲート電極、Ｇ２…第２ゲート電極、Ｇ３…第３ゲート電極、Ｇ４…第４ゲート電極
Claims (10)
- 半導体基板に形成された第１ドライバトランジスタと前記第１ドライバトランジスタに接続された第１負荷抵抗素子とを有して第１記憶ノードが構成される第１インバータと、
前記半導体基板に形成された第２ドライバトランジスタと前記第２ドライバトランジスタに接続された第２負荷抵抗素子とを有して第２記憶ノードが構成される第２インバータと、
前記第１記憶ノードと前記第２ドライバトランジスタのゲート電極を接続するように形成された第１共通コンタクトと、
前記第２記憶ノードと前記第１ドライバトランジスタのゲート電極を接続するように形成された第２共通コンタクトと
を有し、
前記第１共通コンタクトにおいて、第１共通コンタクト開口部の底面及び内壁面を被覆して第１導電膜が形成されており、前記第１導電膜の内側に埋め込み絶縁膜が形成されており、前記第１導電膜が前記第１負荷抵抗素子を構成し、
前記第２共通コンタクトにおいて、第２共通コンタクト開口部の底面及び内壁面を被覆して前記第１導電膜が形成されており、前記第１導電膜の内側に前記埋め込み絶縁膜が形成されており、前記第１導電膜が前記第２負荷抵抗素子を構成する
半導体装置。 - 前記第１共通コンタクト及び前記第２共通コンタクトにおいて、前記第１共通コンタクト開口部及び前記第２共通コンタクト開口部の底面を被覆する部分における前記第１導電膜上に、前記第１共通コンタクト開口部及び前記第２共通コンタクト開口部を全部埋め込まない程度の第２導電膜が形成されており、
前記第２導電膜の上層に前記埋め込み絶縁膜が形成されている
請求項１に記載の半導体装置。 - 前記第１記憶ノードに接続して前記半導体基板に形成された第１転送トランジスタと、
前記第２記憶ノードに接続して前記半導体基板に形成された第２転送トランジスタと、
前記第１転送トランジスタのゲート電極及び前記第２転送トランジスタのゲート電極に接続されたワードラインと、
前記第１転送トランジスタに接続されたビットラインと、
前記第２転送トランジスタに接続された相補ビットラインと
をさらに有する請求項１に記載の半導体装置。 - 前記ビットライン及び前記相補ビットラインに対するビットコンタクトにおいて、ビットコンタクト開口部の底面及び内壁面を被覆して前記第１導電膜が形成されており、前記第１導電膜上に前記ビットコンタクト開口部を埋め込んで埋め込み導電膜が形成されており、
前記ワードラインに対するワードコンタクトにおいて、ワードコンタクト開口部の底面及び内壁面を被覆して前記第１導電膜が形成されており、前記第１導電膜上に前記ワードコンタクト開口部を埋め込んで前記埋め込み導電膜が形成されている
請求項３に記載の半導体装置。 - 前記第１負荷抵抗素子及び前記第２負荷抵抗素子を構成する前記第１導電膜に電源電圧供給の配線が接続して形成されている
請求項１〜４のいずれかに記載の半導体装置。 - 半導体基板に第１ドライバトランジスタと第２ドライバトランジスタを形成する工程と、
前記第１ドライバトランジスタと第２ドライバトランジスタを被覆して第１絶縁膜を形成する工程と、
前記第１絶縁膜に、前記第１記憶ノードと前記第２ドライバトランジスタのゲート電極を露出させる第１共通コンタクト開口部及び前記第２記憶ノードと前記第１ドライバトランジスタのゲート電極を露出させる第２共通コンタクト開口部を開口する工程と、
前記第１共通コンタクト開口部及び前記第２共有コンタクト開口部の底面及び内壁面を被覆して第１導電膜を形成する工程と、
前記第１導電膜の内側に埋め込み絶縁膜を形成する工程と
を有し、
前記第１導電膜により前記第１負荷抵抗素子及び前記第２負荷抵抗素子を構成し、前記第１ドライバトランジスタと前記第１負荷抵抗素子を有して第１記憶ノードが構成される第１インバータと、前記第２ドライバトランジスタと前記第２負荷抵抗素子とを有して第２記憶ノードが構成される第２インバータを有し、前記第１記憶ノードと前記第２ドライバトランジスタのゲート電極が第１共通コンタクトで接続され、前記第２記憶ノードと前記第１ドライバトランジスタのゲート電極が第２共通コンタクトで接続された構成とする
半導体装置の製造方法。 - 第１導電膜を形成する工程と、前記埋め込み絶縁膜を形成する工程との間に、前記第１共通コンタクト開口部及び前記第２共通コンタクト開口部の底面を被覆する部分における前記第１導電膜上に、前記第１共通コンタクト開口部及び前記第２共通コンタクト開口部を全部埋め込まない程度の第２導電膜が形成する工程をさらに有し、
前記埋め込み絶縁膜を形成する工程において、前記第２導電膜の上層に前記埋め込み絶縁膜を形成する
請求項６に記載の半導体装置の製造方法。 - 前記第１ドライバトランジスタ及び前記第２ドライバトランジスタを形成する工程において、前記半導体基板に、前記第１記憶ノードに接続する第１転送トランジスタと前記第２記憶ノードに接続する第２転送トランジスタを形成し、
前記第１転送トランジスタのゲート電極及び前記第２転送トランジスタのゲート電極に接続してワードラインを形成する工程と、
前記第１転送トランジスタに接続してビットラインを形成し、前記第２転送トランジスタに接続して相補ビットラインを形成する工程と
をさらに有する
請求項６に記載の半導体装置の製造方法。 - 前記ビットライン及び前記相補ビットラインを形成する工程が、前記第１絶縁膜にビットコンタクト開口部を形成する工程と、前記ビットコンタクト開口部の底面及び内壁面を被覆して前記第１導電膜を形成する工程と、前記第１導電膜上に前記ビットコンタクト開口部を埋め込んで埋め込み導電膜を形成する工程を含み、
前記ワードラインを形成する工程が、前記第１絶縁膜にワードコンタクト開口部を形成する工程と、前記ワードコンタクト開口部の底面及び内壁面を被覆して前記第１導電膜を形成する工程と、前記第１導電膜上に前記ワードコンタクト開口部を埋め込んで埋め込み導電膜を形成する工程を含む
請求項８に記載の半導体装置の製造方法。 - 前記第１負荷抵抗素子及び前記第２負荷抵抗素子を構成する前記第１導電膜に電源電圧供給の配線を接続して形成工程をさらに有する
請求項６〜９のいずれかに記載の半導体装置の製造方法。
Priority Applications (1)
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| JP2008240266A JP2010073914A (ja) | 2008-09-19 | 2008-09-19 | 半導体装置及びその製造方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20160134697A (ko) | 2014-03-11 | 2016-11-23 | 유니마테크 가부시키가이샤 | 함불소 산화 타이타늄-나노 실리카 복합 입자 및 그 제조법 |
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2008
- 2008-09-19 JP JP2008240266A patent/JP2010073914A/ja active Pending
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| EP3670580A1 (en) | 2014-03-11 | 2020-06-24 | Unimatec Co., Ltd. | Fluorine-containing titanium oxide - nano-silica composite particles and method for producing the same |
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