JP3989888B2 - 垂直ｍｏｓｆｅｔｓｒａｍセルおよびその製造方法 - Google Patents

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Description

本発明は、ＭＯＳＦＥＴ ＳＲＡＭセルに関し、より詳細には、垂直ＭＯＳＦＥＴ ＳＲＡＭセルを製造する方法およびこの方法で実現される構造に関する。
垂直チャネルＭＯＳＦＥＴを使用することで、高性能用途のために、チャネル長の精密な制御が可能になる。ここで垂直チャネルＭＯＳＦＥＴとは、チャネルの方向が半導体基板の平面方向に対して垂直なＭＯＳＦＥＴをいう。
「Circuits and Methods for a Static RandomAccess Memory Using Vertical Transistors」のNobleの米国特許第６，４７７，０８０号には、ＳＲＡＭ回路のＦＥＴデバイスのボディがフローティングになっている垂直ＳＲＡＭデバイスが記載されている。また、この特許には次のように記載されている。「メモリ・セルのｎチャネル・トランジスタおよびｐチャネル・トランジスタは、．．．それぞれｎ＋ポリシリコンおよびｐ＋ポリシリコンで形成されたゲートを有する。インバータ中のポリシリコン・ゲートは、高融点金属で形成されたゲート・コンタクトと一緒に結合されて、インバータの各トランジスタの所望の表面チャネル特性のために二仕事関数の特徴を実現するようになっている。留意すべきことであるが、メモリ・セルのトランジスタのデバイス・ボディは、．．．相互におよび基板から分離されているので、トランジスタがセミコンダクタ・オン・インシュレータ特性を示すようになる。したがって、トランジスタを完全に空乏化してボディ・デバイスをフローティングにすることができ、さらに、ＣＭＯＳウェルは分離を必要としない。」
しかし、ボディ・コンタクトに関する技術が開示されている（「Memory Cellwith Vertical Transistor and Buried Word and Body Lines」という名称のForbes等の米国特許第５，９０９，６１８号）。
ＳＲＡＭ回路の交差結合インバータの部品である個々のフローティング・ボディ・デバイスを有する構造には問題があると考えている。問題は、個々のフローティング・ボディ・デバイスに関して、デバイスにはＶｔ不整合の問題があることである。このことは、整合プルアップ・トランジスタ対および整合プルダウン・トランジスタ対の値が、ボディ帯電のために異なったＶｔ値に浮動することを意味する。ひどく異なったＶｔ値によって生じるエラーのためにデータが失われる可能性があることに加えて、Ｖｔ不整合の余り深刻でない場合には、結果として、セルの感度の犠牲ということになる。整合トランジスタ対のＶｔ値が違ってくるとき、データが失われる重大な危険性がある。したがって、ＦＥＴデバイスのボディに外部接続を行うという考えが、Ｖｔ不整合の問題を克服するかもしれない選択可能な方法である。
外部ボディ・コンタクトを設けるという選択肢は、ＳＲＡＭ構造の貴重な表面積がコンタクトを設けるために必要になるという点で望ましくない。したがって、Nobleが行った提案のどちらかに対する代案を見出す必要があると考えられる。
Noble特許は、ＦＥＴデバイスのフローティング・ボディが問題であることを認めているが、ボディが特定の電位に固定されるようなボディへのコンタクトを記述する上述の出願の引用文では、余分なセル面積およびプロセスの複雑さの点で代価を支払わなければならないことになるだろう。プルダウンのボディを互いに結び付け、かつプルアップのボディを互いに結び付けることで、Ｖｔ整合が達成されることを、本発明者は認める。
産業の一般的な方向は、最小リソグラフィ寸法Ｆ（これはフォトリソグラフィで印刷することができるものである）に積極的に比例縮小することである。現在、代表的な集積回路（ＩＣ）のＦは０．１８μｍ（１８００Å）であるが、高性能回路は０．１３μｍ（１３００Å）の最先端のＦを有し、一方で、０．１μｍ（１０００Å）Ｆ技術のためのプロセスおよび構造が開発中である。半導体産業の別の一般的な傾向は、様々なメモリ・セルの相対的な面積を小さくすることである。すなわち、０．１８μｍ技術のプレーナＳＲＡＭセルは１２０〜１４０Ｆ２と見積もられ、一方で、０．１３技術ではもっと小さな１００〜１２０Ｆ２と見積もられている、相対的な面積を小さくすることである。相対的な面積の実質的な不利益なしにＦ＜０．１μｍの技術まで比例縮小することができるメモリ・セルを取得することが非常に望ましい。
Nobleの好ましい実施形態は、Ｆ＝０．３μｍに関している（５欄、１５行）。リソグラフィ基準以下の（sublithographic）寸法を有する構造にはいくつかの特徴があるかもしれない。堆積およびエッチングの技術によって、そのようなリソグラフィ基準以下の特徴の製作が可能になる。たとえば、極端な場合、1原子単層の精度で、堆積とエッチングの両方を制御することができる（特定の化学結合に依存して約１〜５Åである）。実際には、これらの特徴の制御は、目標とした堆積および／または除去の１０％以下である。すなわち、厚さ１０〜５０Åの層を日常的に正確に生成／除去することができる堆積およびエッチング技術が使用可能である。そのような堆積技術を組み合せて使用して、より精密なリソグラフィ基準以下の構造を作ることができる。たとえば、リソグラフィで画定された１Ｆ幅の狭いトレンチの壁に形成されたリソグラフィ基準以内の２つ（または、それより多い）スペーサで、ボーダーレス・コンタクト（borderlesscontact）は画定される。スペーサ間の材料をスペーサの材料まで選択的にエッチングして、１Ｆから２×スペーサ厚さを引いた幅の開口が実現される。
Nobleの特許では、スペーサ厚さは1／4Ｆであり、開口厚さは１／２Ｆである。一般に、ボーダーレス・コンタクトのようなリソグラフィ基準以下の精密な構造を作るために、堆積およびエッチングの技術の精密さを有用な３次元構造に変換する、材料とプロセス・ステップの少しも明らかでない組合せを使用しなければならない。多くの場合、その材料とプロセス・ステップの少しも明らかでない組合せは、不利な点および／または他の構造との不整合性をもたらすかもしれない。
Noble特許は、導体間のボーダーレス（リソグラフィ基準以下の）構造を教示し、この構造では、（ａ）リソグラフィ基準以下のオーバーハングＳｉＮスペーサの形成、（ｂ）フォトリソグラフィ・マスクを利用してスペーサの１つを除去すること、（ｃ）一側面リソグラフィ基準以下のトレンチを作ること、（ｄ）トレンチに真性ポリシリコンを充填すること、および（ｅ）真性ポリシリコンに対して選択的に酸化物キャップをエッチングして導体のためのスペースをつくること、が使用される。留意されたいことであるが、導体は、真性ポリシリコンのリソグラフィ基準以下（〜１／４Ｆ）の層で隔てられている。それから、真性シリコンは、層において部分的に除去され、回路の他の部分では５３０として残される。真性ポリシリコンは、優れた絶縁材料ではない。導体を有効に分離するためには、ポリシリコンは非常に厚くなければならない。Ｆ＝０．３μｍでも、７５０Åのポリシリコン層では、高濃度にドープされたソース／ドレインからの残留ドーピングおよびドーパント外方拡散のために、金属導体を殆ど分離することはできない。Ｆ＝０．１μｍのとき、ポリシリコン・スペーサは、たったの２５０Åになり、結果的に確実に短絡した構造になる。
本発明の場合、構造には、ドーパント外方拡散または残留ドーピング・レベルあるいはその両方による制限がない。実際、Ｆ＝０．０３μｍの技術分岐点でも、様々な導体層は分離される。０．３μｍと０．０３μｍの間には、２桁がある。
「Memory Cell with Vertical Transistor andBuried Word and Body Lines」という名称のForbes等の米国特許第５，９０９，６１８号では、非常に複雑なボディ・コンタクト構造を形成する一対のボディ領域（２１４）と近接してボディ線（２０８）が並べられたＤＲＡＭデバイスが記述され、また図示されている（図４）。ボディ領域（１３０）の垂直な側壁（２２３）に対して機械的電気的ボディ・コンタクトを形成するボディ線（２０８）は、埋め込み分離層（４００）のように見えるものの上に形成されている。２つの隣り合うデバイスのボディ領域（２１４）へのコンタクトを簡単に作るために、Forbesは、ソース領域（２１２）からボディ線（２０８）を分離するために設けられた分離層に加えて、くぼんだスペーサ（２１８）を形成し、それからボディ線（２０８）を形成している。Forbesの他の複雑なことは、ドレイン層（２１６）に接触しないようにボディ線（２０８）がくぼんでいることである。
垂直トランジスタに関係しない「SOI-Body Selective LinkMethod and Apparatus」のFlaker等の米国特許第６，１３３，６０８号には、元の厚さ寸法のシリコン層が分離酸化層の上に形成されているＳＯＩウェーハを含むプレーナＦＥＴ ＳＲＡＭシリコン・オン・インシュレータ（ＳＯＩ）構造およびこれの製法が記載されている。少なくとも２つのＳＯＩ電界効果トランジスタ（ＰＦＥＴ）の少なくとも２つのｐ型ボディがシリコン層に形成される。少なくとも２つのＳＯＩ電界効果トランジスタ（ＮＦＥＴ）の少なくとも２つのｎ型ボディもまたシリコン層に形成される。酸化シリコン分離層の上のＳＯＩウェーハのシリコン層に導電性ボディ連結が形成されて、ｐ型ＳＯＩＦＥＴかｎ型ＳＯＩＦＥＴかどちらかの所望のボディを選択的に接続し、接続されたボディをフローティングにすることができる。
Flaker等の特許は、次のように述べている。「ＳＯＩデバイスでは、全てのボディはフローティングであるから、（その電源が必ずしも接地されていないかもしれないし、またはＶｄｄに接続されていないかもしれないＮＦＥＴとＰＦＥＴの両方を考えるとき）初期のボディ電位は接地近くからＶｄｄ近くまでの範囲に及ぶことができる。上で言及したように、これによって大きなＶｔ不整合が生じる。この不整合によって、感知が遅くなるか（すなわち、より遅い設定パルスが必要になる）、または結果としてラッチを適切な方向に設定することが完全にできなくなる。Flaker等の特許にはまた、次のように記載されている。「対のデバイスのボディを連結することで、バルクＣＭＯＳに対するＳＯＩの性能上の利点の大部分は維持される（たとえば、動的なＶｔ低下）。他方で、全てのボディが一緒に接続された場合、どれか１つのデバイスの電荷状態はボディ電位に大きく影響しないかもしれない。さらに、全てのボディが一緒に接続された例では、性能はバルク・デバイスの性能に近づくかもしれない（接合キャパシタンスの減少を除いて）。」Flaker等の特許に関する問題は、その特許は、垂直ＳＲＡＭデバイスではなくプレーナＳＲＡＭデバイスに関しているので、そのようなデバイスを形成するプロセスを示していないことである。さらに、Flaker等の特許は、垂直ＳＲＡＭデバイスの製造または垂直ＳＲＡＭデバイスの構造で使用するプロセスの種類についてどのような手引きも与えていない。
Ｖｔ不整合の信頼できないフローティング・ボディばらつきの問題のない垂直ＳＲＡＭデバイスを提供するという問題がある。というのは、一方ではフローティング・ボディばらつきでデータが破壊されることがあり、または、Ｖｔ不整合の問題を克服するようにＦＥＴデバイスのボディにコンタクトを設けるデバイスでは、表面積が消費されるからである。
ＤＲＡＭ用途に関して、Forbes等が教示するようなものは、１２欄５８〜６２行で、Ｖｔは、サブスレッショルド洩れを起こさないように十分に高くなければならないことを教示している。負のワード線（ＷＬ）ロー（ＬＯＷ）が検討されていない。Forbes等でボディ・コンタクトを取るために使用される方法には問題がある。第１に、ソース／ドレイン拡散とボディ・コンタクトの間で洩れが起きないようにするために、ボディ・コンタクトをチャネルと正確に垂直方向で位置合せする必要がある。第２に、ゲート制御されるチャネルおよび拡散にそのように近接したボディ・コンタクトの存在で、トランジスタ動作に重大な洩れ電流を課す、界面欠陥による極端に高いキャリア再結合速度が、導入されるかもしれない。
米国特許第６４７７０８０号 米国特許出願番号０８／８８９３９６（米国特許第５９０９６１８号） 米国特許第６１３３６０８号
本発明によれば、利点は、ボディにコンタクトがとられる構成と比較して、面積の不利益がないことである。
さらに、本発明によれば、垂直ＭＯＳＦＥＴの対の共通ボディは、Ｖｔ整合を実現するように、互いに接続される。
他の目的は、ボディ線を形成する厄介な問題なしにボディ層を相互接続することであり、本発明のプロセスでは、ボディ層の下に入るまでドレイン領域にくぼみを作ることだけが必要となる。上記のForbes等の埋め込み分離層および埋め込みくぼみスペーサがなく、プロセスは簡単ですっきりしている。
本発明に従ったパス・ゲートＦＥＴすなわち伝達デバイスでは、従来の単一側面ゲートが囲繞ゲートに取り替えられる。この囲繞ゲートは、３次元（３Ｄ）チャネル体積空乏による遥かに高い相互コンダクタンス、いっそうの駆動性および効率を実現する。結果として、ＳＲＡＭセルは外乱を受けることが少なく、すなわち、セル安定性がより優れている。
本発明に従って、垂直ＭＯＳＦＥＴの形の反対の交差結合ＦＥＴのボディは、実際にコンタクトを形成する必要なしに（単結晶シリコンの連続する領域を使用して）相互接続される。目的は、Ｖｔの絶対値と関係するようにしてではなく、Ｖｔ整合を達成することである。接続されたＦＥＴの対の少なくとも１つがいつでもボディ充電モードになっているために、Ｖｔの値は常に合理的に低くなっている。したがって、ボディ電荷は、本発明のＳＲＡＭセルの交差結合ＦＥＴに共有される。このように、本発明に従ったＳＲＡＭセルの交差結合ＦＥＴでは、低いＶｔの値はクリティカルな問題ではない。
本発明で提供される構造では、Forbes等の実施形態では存在する、ソース／ドレイン拡散とボディ・コンタクトの間の漏れが起きないようにボディ・コンタクトをチャネルと正確に垂直方向で位置合せすることについての問題は、完全に回避される。また、Forbes等の実施形態では存在する、ゲート制御チャネルおよび拡散の近傍にあるボディ・コンタクト（これは、トランジスタ動作に重大な漏れ電流を課すかもしれない、界面欠陥による極端に高いキャリア再結合速度を導入しやすい）の存在に関する問題は、本発明で提供される構造では完全に回避される。反対の垂直ＭＯＳＦＥＴデバイス間の相互接続は、これらのＭＯＳＦＥＴデバイスに共通のボディを形成する外乱をうけない単結晶シリコン・ブリッジで作られるので、上記の問題は解決される。
本発明に従って、垂直ＭＯＳ ＦＥＴスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルは、以下のステップで形成される。平面絶縁材に形成され互いに平行なアイランドにパターン形成されたシリコン層に、パス・ゲートＦＥＴを形成し、さらに第１の共通ボディおよび第１の共通ソース領域を有する、チャネル方向が前記平面絶縁材の平面方向（従って、半導体基板の面方向）に垂直な、垂直プルダウンＦＥＴの対を形成するステップ。
好ましくは、第１の共通ソース、第１の共通ボディおよび第１の共通ドレインを有す垂直るプルダウンＦＥＴを形成し、次に、この第１の共通ドレインを第１の誘電体分離領域で二分し、
第２の共通ソース、第２の共通ボディおよび第２の共通ドレインを有する垂直プルアップＦＥＴを形成し、次に、この第２の共通ドレインを第２の誘電体分離領域で二分するステップ。パス・ゲートＦＥＴは、平面ＦＥＴおよび垂直ＦＥＴから成るグループから選ばれる。好ましくは、垂直ＭＯＳＦＥＴ ＳＲＡＭセルは、対のパス・ゲートＦＥＴを含む。ＦＥＴは、非平面ＦＥＴの上部拡散域とゼロ（Ｍ０）メタライゼーション層の間のリソグラフィ基準以下のボーダーレス・コンタクト構造で形成される。ＦＥＴは、非平面ＦＥＴのゲート電極とゼロ（Ｍ０）メタライゼーション層の間に形成されたリソグラフィ基準以下のボーダーレス・コンタクト構造と接続される。
好ましくは、ＦＥＴトランジスタは、非平面トランジスタのゲート電極と第２のメタライゼーション層の間に形成されたリソグラフィ基準以下のボーダーレス・コンタクト構造と接続される。共通ゲート電極は、プルダウン垂直ＦＥＴとプルアップ垂直ＦＥＴを相互接続する。ゲート電極は、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣから成るグループから選ばれた高濃度ドープ多結晶半導体材料で作られる。
好ましくは、半導体基板はシリコン・オン・インシュレータであり、垂直ＭＯＳＦＥＴ ＳＲＡＭセルは、シリコン・オン・インシュレータに形成される。すなわち、平面絶縁材の上にシリコン層を形成するステップと、シリコン層を互いに平行なアイランドにパターン形成するステップと、平行アイランドの第１のアイランドに、上部プルダウン層、プルダウン・ボディ層および下部プルダウン層を備えたドープ垂直プルダウン層を有するプルダウン・アイランドを形成するステップであって、上部プルダウン層および下部プルダウン層がプルダウン・ボディ層と反対の型のドーパントを有するものであるステップと、平行アイランドの第２のアイランドに、上部プルアップ層、プルアップ・ボディ層および下部プルアップ層を備えたドープ垂直プルアップ層を有するプルアップ・アイランドを形成するステップであって、上部プルアップ層および下部プルアップ層がプルアップ・ボディ層と反対の型のドーパントを有するものであるステップと、で形成される。
好ましくは、交差結合ＦＥＴ間の上部の共通拡散部を貫通してエッチングして、対の垂直プルダウンＦＥＴおよび垂直プルアップＦＥＴのドレイン領域を二分するプルダウン分離スペースおよびプルアップ分離スペースを形成し、これら分離スペースが共通ボディ層に達するものであるステップ。次に、ＳＲＡＭセルを形成するように、パス・ゲートＦＥＴ、垂直プルダウンＦＥＴ、および、垂直プルアップＦＥＴを接続するステップ。
好ましくは、プルダウン分離スペースおよびプルアップ分離スペースを分離誘電体で満たすステップ。
垂直プルダウンＦＥＴおよび垂直プルアップＦＥＴの各々の最上部拡散のために共通拡散部を形成し、次に、この共通拡散部をエッチングしてくぼみを形成し、それによって、垂直プルダウンＦＥＴおよび垂直プルアップＦＥＴの各々の共通ボディの上に分離された分離拡散部を形成するステップ。各くぼみを誘電体材料で満たすステップ。交差結合垂直プルダウンＦＥＴおよび交差結合垂直プルアップＦＥＴを相互接続する共通ゲート電極を形成するステップ。Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣから成るグループから選ばれた高濃度ドープ多結晶半導体材料のゲート電極を形成するステップ。全体的にまたは部分的に金属導体で作られたゲート電極を形成するステップ。パス・ゲート・トランジスタのソース、ドレイン、および、チャネルを完全にまたは部分的に囲繞するゲート電極を形成するステップ。垂直プルダウンＦＥＴおよび垂直プルアップＦＥＴに相互接続された共通ゲート電極を形成するステップ。
さらに、本発明に従って、垂直スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セル・デバイスは下記のものを備える。このＳＲＡＭは、tパス・ゲートＦＥＴの対と、第1の共通ボディおよび第１の共通ソースを有する垂直プルダウンＦＥＴの対と、第２の共通ボディおよび第２の共通ソースを有する垂直プルアップＦＥＴの対とを備え、前記パス・ゲートＦＥＴの対、前記垂直プルダウンＦＥＴの対、および、前記垂直プルアップＦＥＴがＳＲＡＭセルを構成するように接続されている。
本発明の前述および他のＭＯＳＦＥＴ ＳＲＡＭの態様および利点を、以下で添付の図面を参照して説明し、また記述する。
図１は、本発明の方法に従って作られた構造を示し、この構造は、チャネル方向が半導体基板の平面方向に対して垂直な、垂直チャネルＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）だけで構成された交差結合ラッチ・デバイスを含むＳＲＡＭセル１０を備える。ＳＲＡＭセル１０全体は、パス・ゲートＦＥＴＰＧ１／ＰＧ２および４個のＦＥＴＰＤ１、ＰＤ２、ＰＵ１およびＰＵ２で形成された交差結合ＦＥＴを含み、１１２Ｆ２の面積（分離を含む）を占めている。ＳＲＡＭセルのＦＥＴＰＤ１、ＰＤ２、ＰＵ１およびＰＵ２の交差結合対のドレインＤ２／Ｄ５およびＤ３／Ｄ４の相互接続は、下層レベルの配線Ｍ０（図３０、３１、３２）と、ゲート電極に対してボーダーレスであるスタッドとで実現されている。下層レベル配線Ｍ０に対してボーダーレスである次のレベルの配線Ｍ１を使用して、ＦＥＴＰＤ１、ＰＤ２、ＰＵ１およびＰＵ２を交差結合し、かつそれらの出力をＳＲＡＭセル１０のパス・ゲートＦＥＴＰＧ１およびＰＧ２に接続している。
しかし、側壁スペーサ・ゲートの形成のようなリソグラフィ基準以下の技術を使用して垂直ゲートを製造すれば、ＳＲＡＭデバイスのサイズは１００Ｆ２以下まで小さくすることができる。
さらに、本発明に従って、交差結合ＦＥＴの垂直ＦＥＴは、対向する側面でゲート制御され、単一側面ゲート制御デバイスに比べて、さらに多くのオン電流をもたらす。
本発明のパス・ゲートＦＥＴは、ここでは「囲繞ゲート・デバイス」と呼ぶ。その理由は、パス・ゲート電極のゲート電極構造がパス・ゲートＦＥＴのソース、ドレインおよびチャネルを囲繞しているからである。
本発明のＳＲＡＭセルの重要な利点は、垂直ＦＥＴおよび囲繞ゲート構造のため
に従来のＳＲＡＭセルよりも低い電圧で動作することができ、低電力をもたらすことである。
図１に見られるように、ビット線導体ＢＬ／ＢＬ’は埋め込み拡散線で形成され、この拡散線は、抵抗低減のために、上に横たわる金属層または上に横たわるシリサイド層と周期的に結び付けることができる。同様に、Ｖｄｄ線およびＶｓｓ線は埋め込み拡散で構成される。両方ともボーダーレス・コンタクトを使用して、面積減少を実現することができる。
図１は、垂直ＦＥＴだけで形成されたＳＲＡＭセル１０を備える本発明に従う模式的な説明図であり、酸化シリコンで形成することができる背面酸化物層ＢＯＸの外面に形成された６個の垂直ＦＥＴの組であるＳＯＩ（シリコン・オン・インスレータ）ＳＲＡＭ構造１０を有する。用語「ＢＯＸ」（これは、背面酸化物層を意味するように使用されることが多く、また埋め込み酸化物層としても知られている）は、ここでは、図面の背面酸化物層を示すのに都合のよい参照文字として使用する。
背面酸化物層ＢＯＸの上に形成された６個のＦＥＴは、２個の垂直パス・ゲートＦＥＴＰＧ１／ＰＧ２、２個の垂直プルアップＦＥＴＰＵ１／ＰＵ２、および２個の垂直プルダウンＦＥＴＰＤ１／ＰＤ２を含む。垂直プルアップＦＥＴＰＵ１／ＰＵ２および垂直プルダウンＦＥＴＰＤ１／ＰＤ２は、上で説明したように、図１５およびその後の図面に示すような共通ゲート電極構造Ｇ２およびＧ３で交差結合されている。
共通ゲート構造Ｇ２は、垂直プルダウンＦＥＴＰＤ１と垂直プルアップＦＥＴＰＵ１とで共有され、これらのＦＥＴは、それぞれゲート電極Ｇ２’およびゲート電極Ｇ２”を含む。共通ゲート電極Ｇ２の一部を、垂直プルダウン・ＦＥＴＰＤ１のゲート電極Ｇ２’および垂直プルアップＦＥＴＰＵ１のゲート電極Ｇ２”として、図１に示す。
同様な共通ゲート構造Ｇ３は、垂直プルダウンＦＥＴＰＤ２と垂直プルアップＦＥＴＰＵ２とで共有され、これらのＦＥＴは、それぞれゲート電極Ｇ３’およびゲート電極Ｇ３”を含む。共通ゲート電極Ｇ３の一部を、垂直プルダウン・ＦＥＴＰＤ２のゲート電極Ｇ３’および垂直プルアップ・ＦＥＴＰＵ２のゲート電極Ｇ３”として、図１に示す。
２個の垂直パス・ゲート・ＦＥＴＰＧ１／ＰＧ２の各々は、ドープ領域のＮ＋／Ｐ／Ｎ＋垂直スタックを含み、これらのドープ領域は、それぞれのスタックの上部にＮ＋ドープ・ドレイン領域Ｄ１／Ｄ６を、およびそれぞれのスタックの下部にソース領域Ｓ１／Ｓ４を含み、その間にＰドープ・チャネル領域を有する。さらに、垂直パス・ゲートＦＥＴＰＧ１／ＰＧ２は、垂直スタックＳＴ１／ＳＴ４がゲート電極Ｇ１／Ｇ４で水平方向を囲繞された構成を有し（図２１等一連のものを参照されたい）、Ｐ＋ドープ・チャネルおよびＮ＋ドープされたソースおよびドレイン領域と並置されたかなり大きなゲート電極表面を実現している。
垂直パス・ゲートＦＥＴＰＧ１は、それの左および右側に示すゲート電極部Ｇ１’およびＧ１”を有するゲート電極Ｇ１を含み、このＦＥＴの上および下にあるＮ＋ドープ・ドレイン／ソース領域Ｄ１／Ｓ１の間にサンドイッチ状に挟まれたＰドープ中央チャネル領域を有するＦＥＴの垂直能動域を有する。実際、ゲートＧ１のゲート電極部Ｇ１’／Ｇ１”は、図２７／２９および同様な平面図に見られるように、パス・ゲートＦＥＴＰＧ１の垂直能動域を囲繞している。同様に、ゲート電極Ｇ４のゲート電極部Ｇ４’／Ｇ４”は、図２７／２９および同様な平面図に見られるように、パス・ゲートＦＥＴＰＧ２の垂直能動域を囲繞している。
垂直パス・ゲートＦＥＴＰＧ２は、それの左および右側に示すゲート電極部Ｇ４’およびＧ４”を有するゲート電極Ｇ４を含み、このＦＥＴの上および下にあるＮ＋ドープ・ドレイン／ソース領域Ｄ６／Ｓ４の間にサンドイッチ状に挟まれたＰドープ中央チャネル領域を有するＦＥＴの垂直スタック能動域を有する。実際、ゲート電極Ｇ４’／Ｇ４”は、図２７／２９および同様な平面図に見られるようにパス・ゲートＦＥＴＰＧ２の垂直能動域を囲繞している。
２個の垂直プルアップ・ＦＥＴＰＵ１／ＰＵ２は、共通ボディ領域ＣＢＰを共有し、この共通ボディ領域が本発明に従ってその２個のＦＥＴに共通のＶｔ値を与えている。２個の垂直プルアップ・ＦＥＴＰＵ１／ＰＵ２は、共通Ｎ＋ドープ・ソース領域Ｓ３の上の共通のＰドープ・チャネル・ボディ領域ＣＢＰで形成されている。２個の垂直プルアップ・ＦＥＴＰＵ１／ＰＵ２のチャネル・ボディ領域ＣＢＰの上に、別個のＮ＋ドープ・ドレイン領域Ｄ１／Ｄ２があり、このドレイン領域Ｄ１／Ｄ２は、その間にある誘電体領域ＳＴＩで分離されている。この誘電体領域ＳＴＩは、好ましくは浅いトレンチ分離領域である。したがって、２個の垂直プルアップ・ＦＥＴＰＵ１／ＰＵ２は、共通のＶｔ値および共通のボディＣＢＰを有し、さらに、共通のソースＳ３が、誘電体領域ＳＴＩで分離された分割ドレインＤ４／Ｄ５の下に位置している。
同様に、２個の垂直プルダウン・ＦＥＴＰＤ１／ＰＤ２は、共通ボディ領域ＣＢＮを共有し、これによって本発明に従って２個の垂直プルダウンＦＥＴに共通のＶｔ値を有する。２個の垂直プルダウンＦＥＴＰＤ１／ＰＤ２は、共通Ｐ＋ドープ・ソース領域Ｓ２の上の共通Ｎドープ・チャネル・ボディ領域ＣＢＮで形成されている。２個の垂直プルダウン・ＦＥＴＰＤ１／ＰＤ２のＰ＋ドープ・ドレイン領域Ｄ２／Ｄ３は、その間にある誘電体領域ＳＴＩで分離されている。この誘電体領域ＳＴＩは、好ましくは浅いトレンチ分離領域で構成される。したがって、２個の垂直プルダウン・ＦＥＴＰＤ１／ＰＤ２は共通のＶｔ値を有し、共通のボディＣＢＮが、誘電体領域ＳＴＩで分離された分割ドレインＤ２／Ｄ３の下に位置している。
図２は、図1のデバイスの回路図を示し、垂直パス・ゲート・ＦＥＴＰＧ１のゲートＧ１は、ノードＮ５によってワード線ＷＬに接続され、またパス・ゲート・ＦＥＴＰＧ２のゲートＧ４は、ノードＮ６によってワード線ＷＬに接続されている。垂直パス・ゲートＦＥＴＰＧ１、ＰＧ２はＳＲＡＭセル１０のデータの書き込み、読み出し用のＦＥＴである。
垂直パス・ゲート・ＦＥＴＰＧ１のソースＳ１は、ノードＮ３によってビット線ＢＬに接続され、垂直パス・ゲート・ＦＥＴＰＧ１のドレインＤ１は、ノードＮ２によって、ＦＥＴＰＵ１およびＰＤ１のドレインＤ２／Ｄ５およびＦＥＴＰＵ２およびＰＤ２のゲート電極に接続されている。
垂直パス・ゲート・ＦＥＴＰＧ２のソースＳ４は、ノードＮ４によってビット線ＢＬ’に接続され、垂直パス・ゲート・ＦＥＴＰＧ２のドレインＤ６は、ノードＮ１によって、ＦＥＴＰＵ２およびＰＤ２のドレインＤ３／Ｄ４およびＦＥＴＰＵ１およびＰＤ１のゲート電極に接続されている。
垂直プルダウン・ＦＥＴＰＤ１／ＰＤ２は、Ｐ＋ドープ・ソース／ドレイン領域の間にサンドイッチ状に挟まれたＮドープ・チャネル領域を有し、また、それぞれゲート電極Ｇ２／Ｇ３を有する。垂直プルダウン・ＦＥＴＰＤ１／ＰＤ２の共通ソースＳ２は、背面酸化物層ＢＯＸの表面に位置し、ノードＮ８によって電圧Ｖｓｓに接続している。上で示したように、垂直プルダウン・ＦＥＴＰＤ１のドレインＤ２はノードＮ２に接続され、垂直プルダウン・ＦＥＴＰＤ２のドレインＤ４はノードＮ１に接続されている。
垂直プルアップ・ＦＥＴＰU１／ＰU２は、Ｐ＋ドープ・ソース／ドレイン領域の間にサンドイッチ状に挟まれたＮドープ・チャネル領域を有し、また、それぞれゲート電極Ｇ２’／Ｇ３’を有する。垂直プルアップ・ＦＥＴＰU１／ＰU２の共通ソースＳ３は、背面酸化物層ＢＯＸの表面に位置し、ノードＮ７によって電圧源Ｖｄｄに接続している。上で示したように、垂直プルアップ・ＦＥＴＰU１のドレインＤ５はノードＮ２に接続され、垂直プルアップ・ＦＥＴＰU２のドレインＤ４はノードＮ１に接続されている。
留意されたいことであるが、下の方の点線ＣＢＮは、垂直プルダウン・ＦＥＴＰＤ１／ＰＤ２のチャネルが共通ボディＣＢＮの中に含まれることを示し、他の点線ＣＢＰは、垂直プルアップ・ＦＥＴＰＵ１／ＰＵ２のチャネルが共通ボディＣＢＰの中に含まれることを示している。
ノードＮ１は、相互接続線Ｉ１を介して、垂直プルダウン・ＦＥＴＰＤ１のゲート電極Ｇ２’および垂直プルアップ・ＦＥＴＰＵ１のゲート電極Ｇ２”に交差接続されている。
ノードＮ２は、相互接続線Ｉ２を介して、垂直プルダウン・ＦＥＴＰＤ２のゲート電極Ｇ３’および垂直プルアップ・ＦＥＴＰＵ２のゲート電極Ｇ３”に交差接続されている。
実際の物理的な構造（以下の図で示すような）は、Ｎ型垂直プルダウンＦＥＴＰＤ１／ＰＤ２とＰ型垂直プルアップＦＥＴＰＵ１／ＰＵ２の交差結合対を折り重ねるので、共通ゲートＧ２（Ｇ２’／Ｇ２”）およびＧ３（Ｇ３’／Ｇ３”）の各対は同一平面上にある。
プロセス
本発明に従って図１および図３６〜３８の構造を形成する方法を、図３〜５から図３６〜３８を用いて説明する。
ＳＯＩセルのシリコン・アイランドの形成
図３〜５を参照して、本発明の例示的な実施形態の製造における初期段階を示す。出発材料は、窒化シリコンで覆われたシリコン層で覆われている背面酸化物層ＢＯＸ（酸化シリコンで形成された）を備える標準的なシリコン・オン・インシュレータ（ＳＯＩ）・ウェーハすなわち半導体基板１０であり、パッド層ＳＮは、互いに平行なアイランドＬ１〜Ｌ４（水平で平行なストライプと見ることもできる）を形成するために使用されたフォトレジスト・マスクＰＲで被覆されており、この互いに平行なアイランドは、シリコンＳｉで構成され、分離スペースＩＳ（これはまた、図３〜５に見られるように、水平で平行なトレンチと見ることもできる）で隔てられている。
図３は、出発材料としてのウェーハの表面にある図１／２のＳＲＡＭセル１０の単一セルの平面図を示す。このウェーハの表面に、シリコンで構成された平行なアイランドＬ１〜Ｌ４のパターンが形成されている。アイランドＬ１〜Ｌ４は、背面酸化物層ＢＯＸの上のトレンチ状分離スペースＩＳで隔てられている。上で示したように、分離スペースＩＳは水平に、すなわち図面上で左から右に延びている。
図４は、アイランドＬ２を二分する断面線Ｙ−Ｙ’に沿った図３のＳＲＡＭセル１０の垂直正面図を示し、背面酸化物層ＢＯＸ（図面の下部）はシリコン層Ｓｉを支持し、このシリコン層Ｓｉの上に薄い窒化シリコンすなわちパッド層ＳＮが形成されている。パッド層ＳＮは、フォトレジスト・マスクＰＲを形成するようにパターン形成され使用されたフォトレジスト層で覆われている。フォトレジスト・マスクＰＲは、パッド層ＳＮおよびシリコン層Ｓｉの不要な部分を除去して、アイランドＬ１〜Ｌ４を形成するエッチング（好ましくは、ＲＩＥ（反応性イオン・エッチング）プロセスで）を行うために使用された。
図３の線Ｘ−Ｘ’に沿った左側の正面図である図５において、アイランドＬ１〜Ｌ４の間の分離スペースＩＳは、フォトレジスト・マスクＰＲ、窒化シリコンすなわちパッド層ＳＮおよびシリコン層Ｓｉを貫通して背面酸化物層ＢＯＸの外面までエッチングされたものとして、示されている。
上で示したように、エッチング・プロセスを使用して、ＳＯＩデバイスのシリコン層Ｓｉを貫通してエッチングして背面酸化物層ＢＯＸの表面にアイランドＬ１〜Ｌ４の組を形成する。パッド層ＳＮの堆積、フォトレジスト・マスクＰＲの堆積、および従来のフォトリソグラフィ技術に従ったフォトレジスト・マスクＰＲのパターン形成のような標準的なパターン形成技術を使用して、アイランドＬ１〜Ｌ４をパターン形成することができる。パターン形成されたフォトレジスト・マスクＰＲをマスクとして使用してパッド層ＳＮをパターン形成してパッド層ＳＮを中間マスク層に変換した後で、ＲＩＥ反応種でシリコン層Ｓｉをエッチングする。このＲＩＥ反応種は、マスク材料を保護するように選択的であり、また背面酸化物ＢＯＸの酸化シリコンに対して選択的であるが、一方で、フォトレジスト・マスクＰＲを通して露出された窒化シリコンＳＮおよびシリコン層Ｓｉを除去する。ＲＩＥエッチング・プロセスは、シリコン層Ｓｉを通して継続し、遂には、当業者はよく理解するように、背面酸化物ＢＯＸの外側（一番上の）表面に達し、そこでエッチングは停止する。
垂直方向ソース／ドレインおよびチャネル領域をアイランドにイオン打ち込み
図６〜８は、阻止マスク（図示しない）を使用してマスク・イオン打ち込みを行った後の図３〜５の構造を示す。アイランドＬ１〜Ｌ４の側壁は、犠牲酸化シリコン層ＳＯの薄い層で一時的に覆われている。ＮおよびＰ型ドーパントのイオン打ち込みステップで、平行なシリコン・アイランドＬ１〜Ｌ４に垂直方向に選択的に打ち込みが行われるのが図示されている。
アイランドＬ３の場合には、当業者は理解するように、一連のイオン打ち込みステップによって、Ｐ＋／Ｎ／Ｐ＋ドープ・シリコン領域の垂直スタックが生成され、このスタックは、図９〜１１から図３６〜３８で示されるようにその後の処理ステップで使用されて、垂直プルダウンＦＥＴＰＤ１／ＰＤ２のソース、チャネル、およびドレインの領域を形成する。
アイランドＬ１、Ｌ２およびＬ４の場合には、当業者は理解するように、一連のイオン打ち込みステップによって、Ｎ＋／Ｐ／Ｎ＋ドープ・シリコン領域の垂直スタックが生成され、このスタックは、図９〜１１から図３６〜３８で示されるようなその後の処理ステップで使用されて、垂直プルアップＦＥＴＰＵ１／ＰＵ２のソース、チャネル、およびドレインの領域を形成する。
以下で詳細に説明する図２４〜２６、図２７〜２９、および図３０〜３２を参照していくらか詳細に示されるように、特に、ドーピング・プロセスは、残りのＦＥＴＰＧ
１、ＰＵ２／ＰＵ１およびＰＧ２それぞれに最後に形成されるソース／ドレインおよびチャネル領域を形成するように行われる。２個の外側のアイランドＬ１／Ｌ４は、垂直パス・ゲートＦＥＴＰＧ１／ＰＧ２のための垂直ＮＭＯＳＦＥＴ、埋め込みビット線拡散および図１の補完物を形成するために準備されている。2個の内側アイランドＬ２〜Ｌ３は、図１に示す４個の垂直ＭＯＳＦＥＴＰＵ１／ＰＵ２／ＰＤ１／ＰＤ２および埋め込みＶｄｄ線と埋め込みＶｓｓ線を備える交差結合ＦＥＴを作るために準備されている。イオン打ち込みステップの完了後、犠牲酸化シリコン層ＳＯを除去する。
ＦＥＴスタックをパターン形成するためのハード・マスクの形成
図９〜１１は、薄い窒化シリコン・ライナＳＬが共形的に堆積された後の図６〜８の構造を示し、この薄い窒化シリコン・ライナＳＬは、パッド層ＳＮ、アイランドＬ１〜Ｌ４の側壁および背面酸化物層ＢＯＸを含んだデバイスの表面を覆っている。薄い窒化シリコン・ライナＳＬは、次のＲＩＥエッチング・ステップのためのエッチング停止層にパターン形成するために設けた。次のステップは、ハード・マスクＯＸ１を形成することであった。最初に、酸化シリコンの一面被覆層を堆積し、平坦化し、ハード・マスクＯＸ１にパターン形成した。ハード・マスクＯＸ１は、ＣＶＤ酸化物堆積のようなプロセスで形成される。それから、ハード・マスク層を平坦化し、その厚さがパッド層ＳＮの上面を覆うのに十分である状態で止めて、４個のアイランドＬ１〜Ｌ４を除いて４個のアイランドＬ１〜Ｌ４の間のスペースを含んでデバイスの上に平坦な表面を形成した。このように、分離スペースＩＳをハード・マスクＯＸ１で埋めた。次に、ハード・マスク層ＯＸ１の上に、当業者なら理解するように、直交して走るストライプ（図９の上部近くから下部近くまで延びる）から成るパターン形成マスク（図示しない）を形成した。ハード・マスクＯＸ１のパターンは、図面で上下方向にシリコンの元のアイランドＬ１〜Ｌ４の中央部を覆い、ＲＩＥエッチング・プロセスを使用して、ハード・マスクＯＸ１のパターンを酸化物に形成した。このＲＩＥエッチングは、パッド層ＳＮおよび窒化シリコン・ライナＳＬを含んで窒化シリコンに対して選択的である。ハード・マスクＯＸ１の酸化シリコンのパターン形成は、エッチング停止層として作用する窒化シリコン・ライナＳＬで停止し、これによって、背面酸化物ＢＯＸ中へのエッチングが起こらないようになる。
アイランドで垂直デバイス・スタックを形成
図１２〜１４は、ハード・マスクＯＸ１（既に除去されている）のパターンの４個の垂直スタックＳＴ１〜ＳＴ４を備える能動域を形成するようにアイランドＬ１〜Ｌ４をエッチングした後の図９〜１１の構造を示す。好ましい方法は、ＲＩＥによる等方性垂直エッチングを行って、ハード・マスクＯＸ１で保護されていないものとして図９〜１１に示されるアイランドＬ１〜Ｌ４の部分から４個の垂直スタックＳＴ１〜ＳＴ４を形成することである。垂直スタックＳＴ１〜ＳＴ４を除いて、ＲＩＥエッチング・プロセスは完成まで進まないが、アイランドＬ１〜Ｌ４のレベルを部分的に下げるまで継続する。ＲＩＥエッチング・プロセスは、４個のシリコン・アイランドＬ１〜Ｌ４の窒化シリコン・パッドＳＮ（ハード・マスク層ＯＸ１で保護されていない）の露出部分およびその下にある部分を通って、背面酸化物層ＢＯＸの表面より上の、図１３に示すようなＮ＋／Ｐ／Ｎ＋層の一番下のＮ＋のレベルの一部だけおよびＰ＋／Ｎ／Ｐ＋層の一番下のＰ＋のレベルの一部だけが残るレベルに達し、スタックＳＴ１〜ＳＴ４を除いたアイランドＬ１〜Ｌ４から形成された埋め込み導体ＢＣ１、ＢＣ２、ＢＣ３、およびＢＣ４の組が実現されるようになる。
埋め込み導体／ビット線の形成
垂直スタックＳＴ２を除いて、図１２のスタックＳＴ２の断面図を示す図１３で示すように、窒化シリコン・パッド層ＳＮおよび上の２つのＮ＋ドープおよびＰドープ領域は完全にエッチング除去され、また、下のＮ＋ドープ領域の一部は元のＳｉアイランドＬ２のベースの露出部分の場所でも除去されて、高密度プラズマ（ＨＤＰ）酸化物層ＨＤの下にある埋め込み導体ＢＣ２の形の薄い層だけが残っている。
図１２に示す他の３つのスタックＳＴ１、ＳＴ３およびＳＴ４を参照して、垂直スタックＳＴ２の場合のように、スタックＳＴ１の下部Ｎ＋ドープ層を残し、かつスタックＳＴ３の下部Ｐ＋ドープ層を残し、かつスタックＳＴ４の下部Ｎ＋ドープ層を残す深さまで、パターン形成されたアイランドＬ１、Ｌ３およびＬ４がＲＩＥでエッチングされたときに、ＲＩＥプロセスは終了する。
４つのスタックＳＴ１〜ＳＴ４の４つの下部層の残っている厚さは、その下部層が各アイランドＬ１〜Ｌ４の最下部拡散で埋め込み導体ＢＣ１、ＢＣ２、ＢＣ３およびＢＣ４として作用するのに十分であり、これらの埋め込み導体から、図３６に示すように、埋め込みビット線ＢＬ、埋め込みビット線ＢＬ’、埋め込み接続線Ｖｄｄ、および埋め込み接続線Ｖｓｓが形成される。以上をまとめると、以下でより詳細に説明するように、パターン形成されたアイランドＬ１／Ｌ４の最下部拡散は、それぞれビット線ＢＬ’／ＢＬを形成するために使用され、ビット線Ｌ２／Ｌ３の最下部拡散は、図３６に示すようにＶｓｓ線およびＶｄｄ線を実現するために使用される。
第２犠牲酸化物の形成および除去
露出表面を酸化して犠牲層を形成し、次に、この犠牲層を除去して、表面の不純物を除去する。これによって、好ましくは、下部接合の縁部を露出させる。
ビット線の上に高密度プラズマ酸化物層を形成
図１３および１４は、高密度プラズマ（ＨＤＰ）酸化物層ＨＤを示し、この高密度酸化物層ＨＤは、図１３の埋め込み導体ＢＣ２の表面およびスタックＳＴ２の上面の犠牲酸化物を含んで残っている側壁酸化物を全て除去した後で形成される。図１４において、ＨＤＰ酸化シリコン層ＨＤは、スタックＳＴ１〜ＳＴ４の上面および背面酸化物ＢＯＸの露出表面を覆う。ＨＤＰ酸化シリコン層ＨＤの形成プロセスは、次の処理でエッチング停止層を実現するのに十分な厚さまで行われる。これによって、次のステップで形成される垂直ＭＯＳＦＥＴの縁部で、下部ソース／ドレイン（Ｓ／Ｄ）とゲートの部分的重なりが確実に得られるようになる。
ゲート誘電体の形成
それから、図１３および１４に見られるように、垂直ＦＥＴの垂直ゲート誘電体ＧＤ層が、スタックＳＴ１〜ＳＴ４の露出シリコン側壁表面に形成される。たとえば、垂直ゲート誘電体ＧＤは、熱ＳｉＯ２および／または窒化ＳｉＯ２のような誘電体材料で構成することができる。
留意されたいことであるが、図１３に見られるように、スタックＳＴ２は、共有Ｐドープ共通ボディＣＢであるＰドープ領域ＣＢＰを含み、このＰドープ領域ＣＢＰは、図２７および２８に示す垂直プルダウンＦＥＴＰＤ１／ＰＤ２の中に形成される。同様に、スタックＳＴ３は、垂直プルアップＦＥＴＰＵ１／ＰＵ２で共有される共通ボディＣＢＮを含む。
ドープまたはアンドープ・ゲート・ポリシリコンの堆積
図１５〜１７は、ゲート・ポリシリコン層ＧＰ（ゲート導体にパターン形成される）の一面被覆堆積を堆積し平坦化した後の図１２〜１４の構造を示す。図１５〜１７に示すように、ゲート・ポリシリコン層ＧＰは、図１６および１７に見られるように、パッド層ＳＮの上面まで、すなわち４個のスタックＳＴ１〜ＳＴ４の上端まで平坦化される。パッド層ＳＮの上面に残っているＨＤＰ酸化物ＨＤは全て平坦化プロセスで除去されて、図１５に示すように、スタックＳＴ１〜ＳＴ４の上に窒化シリコン・パッドＳＮが露出したままになっている。
ゲート・ポリシリコン層ＧＰは、ドープされているかもしれないし、またはアンドープであるかもしれない。層ＧＰがドープされる場合、Ｎ＋ドーピングを使用してＮ＋ゲート制御ＮＦＥＴおよびＮ＋ゲート制御ＰＦＥＴを形成することができる。プロセスのもっと後でゲート導体にドープしたい場合には、図１８〜２０に示す後のゲート・ポリシリコン・エッチングのプロセスに続いて、好ましくは図２１〜２３および２４〜２６に見られるハード・マスクＨＭ除去の後で、ゲート・ポリシリコン層ＧＰに打ち込むことができる。
インバータのためのゲート電極および分離領域の事前画定
図１８〜２０は、ハード・マスク材料ＨＭ（すなわち、ＰＲ、酸化シリコン、Ａｌ２Ｏ３）が堆積され図１８に見られる４つのパターンでパターン形成されるパターン形成の後の図１５〜１７の構造を示す。ここで、図１８は、図１９の断面線７Ａ−７Ａ’に沿った断面であり、ハード・マスク材料ＨＭのレベルの下の構造を示している。留意されたいことであるが、狭いスロットＮＳを通して垂直スタックＳＴ２およびＳＴ３の中央部分に窒化シリコンＳＮを露出させるマスクＨＭの２つの断面がある。ハード・マスクＨＭを除いて、露出されたゲート・ポリシリコンＧＰの横部分は、ハード・マスクＨＭの材料、窒化シリコン・パッド層ＳＮおよび酸化シリコンに対して選択的なＲＩＥエッチング・プロセスによってほぼ下部接合の深さまでエッチング除去される。その結果、スタックを除いて、図２０に示すような実質的な厚さでゲート・ポリシリコンＧＰ’の厚さが残り、さらにＨＤＰ酸化物ＨＤおよび埋め込み導体ＢＣ２の余分な厚さの上に図１９に見られるような非常に薄い層ＧＰ’が残るようになる。これは、４つのゲート電極Ｇ１〜Ｇ４、および交差結合ＦＥＴの隣り合う出力ノード拡散を分離する分離領域を画定するプロセスの事前ステップである。
さらに、ゲート・ポリシリコンＧＰのエッチングで、この時点で薄く残っているゲート・ポリシリコン層ＧＰ’で接続されている交差結合ＦＥＴのゲート電極を分離するプロセスが始まっている。このように、ゲート・ポリシリコンＧＰのエッチングで、プルアップＦＥＴＰＵ１のゲート電極Ｇ２”を垂直プルアップＦＥＴＰＵ２のゲート電極Ｇ３”から分離するプロセスが始まっている。同様に、ゲート・ポリシリコンＧＰのエッチングで、垂直プルダウンＦＥＴＰＤ１のゲート電極Ｇ２’を垂直プルダウンＦＥＴＰＤ２のゲート電極Ｇ３’から分離するプロセスが始まっている。
パッド窒化物からＨＤＰ酸化物ＨＤまで通したエッチング
図２１〜２３は、マスク材料に対して選択的で、好ましくは酸化シリコンおよびシリコンに対しても選択的なＲＩＥエッチングによって、パッド層ＳＮの露出部分が除去された後の図１８〜２０の構造を示す。図２１は、図２２の線８Ａ−８Ａ’に沿った、マスクＨＭのレベルの下の断面図である。図２３は、ハード・マスクＨＭで覆われたスタックＳＴ１およびＳＴ４を示す。図２２を参照して、露出Ｓｉ、およびゲート・ポリシリコンＧＰ’の残っている部分は、マスク材料および酸化シリコンに対して選択的なＲＩＥによってエッチングされる。この最終的なＲＩＥによって、ＲＩＥの第１の部（図１８〜２０）の後で残っていた残留ゲート・ポリシリコン層ＧＰ’が、エッチング停止層として作用するＨＤＰ酸化物ＨＤの表面まで除去される。これによって、垂直プルアップＦＥＴＰＵ１のゲート導体Ｇ２’を垂直プルアップＦＥＴＰＵ２のゲートＧ３’から分離するプロセスと同時に垂直プルダウンＦＥＴＰＤ１のゲート電極Ｇ２”を垂直プルダウンＦＥＴＰＤ２のゲート電極Ｇ３”から分離するプロセスも完成する。ここで、ゲート電極Ｇ２’およびＧ２”から共通ゲート電極Ｇ２が構成され、ゲート電極Ｇ３’およびＧ３”から共通ゲート電極Ｇ３が構成される。
交差結合ＦＥＴスタックの分離
ＲＩＥエッチングは、狭いスロットＮＳを通して、窒化シリコン・パッドＳＮの露出部分の除去によって残された狭いスロット開口ＮＳ’を完全に通して継続して、スタックＳＴ２およびＳＴ３の上部ソース領域拡散を貫通してエッチングして、インバータＭＯＳＦＥＴデバイスのチャネル領域ＣＢＰ（図１および２２に示される）およびＣＢＮ（図１に示される）の中に、上部ソース拡散が二分されたことが保証される深さまで入る。図２２は、狭いスロット開口ＮＳ’を通したＲＩＥエッチングの結果として、垂直プルアップＦＥＴＰＵ１のソース領域が垂直プルアップＦＥＴＰＵ２のソース領域から分離されていることを示す。同様に、狭いスロット開口ＮＳ’を通したＲＩＥエッチングによって、垂直プルダウンＦＥＴＰＤ１のソース領域が垂直プルダウンＦＥＴＰＤ２のソース領域から分離される。言い換えれば、スタックＳＴ２およびＳＴ３の上部ソース拡散を貫通するエッチングによって、交差結合ＦＥＴの反対の出力ノードＮ１／Ｎ２は、狭いスロット開口ＮＳ’の底で互いに分離されている。
ＦＥＴのＳＴＩ分離を形成する平坦化酸化シリコンの堆積
図２４〜２６は、当業者にはよく知られている浅いトレンチ分離（ＳＴＩ）形成方法を使用して、ハード・マスクＨＭを除去し、ＣＶＤＴＥＯＳまたはＨＤＰで一面被覆酸化シリコン平坦化層ＯＸ２を堆積し、さらに、残っているパッド層ＳＮの上面を露出させるように平坦化した後の図２１〜２３の構造を示す。狭いスロット開口ＮＳ’、狭いスロットＮＳに堆積された酸化シリコン平坦化層ＯＸ２の部分は、誘電体ＳＴＩ分離構造ＳＴＩを形成し、隣り合うＦＥＴＰＤ１／ＰＤ２およびＰＵ１／ＰＵ２それぞれの間でＦＥＴのソース領域を分離し、同時に、共通ボディ構造を図１に示すように維持する
。
コンタクト形成に備えるためのくぼみのゲート電極
図２７〜２９は、よく知られている方法を使用して、図２８のポリシリコン・ゲート電極Ｇ２’／Ｇ３’および図２７のゲート電極Ｇ１(Ｇ１’／Ｇ１”)、Ｇ２（Ｇ２’／Ｇ２”）、Ｇ３（Ｇ３’／Ｇ３”）、およびＧ４（Ｇ４’／Ｇ４”）の露出表面を、酸化シリコン層ＯＸ２の平坦化表面の中に引っ込ませた後の図２４〜２６の構造を示す。以下で説明するように、くぼみを犠牲酸化物キャップＣＯで埋める。プロセスのこの点で、窒化シリコン・パッド層ＳＮの残っている部分は、スタックＳＴ１〜ＳＴ４の６個の垂直ＦＥＴＧ１、ＰＧ２、ＰＵ１、ＰＵ２、ＰＤ１、およびＰＤ２のドレインの場所の上にある。くぼみは、残っている窒化シリコン・パッド層ＳＮを除いて、ドレイン・コンタクトの形成の準備をする初期のステップ（図３３〜３５で示すステップ）で形成される。くぼみは、既に形成されているスタックＳＴ１〜ＳＴ４の垂直ＦＥＴＰＧ１、ＰＧ２、ＰＵ１、ＰＵ２、ＰＤ１、およびＰＤ２のドレインの場所の上のレベルに達する。
くぼみに酸化シリコン・キャップを充填
犠牲酸化物キャップＣＯは、残っている窒化シリコン・パッド層ＳＮの上面まですでに平坦化されている一面被覆ＣＶＤ酸化物層の堆積だけで、くぼみの中に形成されている。ゲート導体の上に形成された酸化物キャップＣＯは、垂直ＭＯＳＦＥＴの上部Ｓ／Ｄ拡散へのボーダーレス・コンタクトを後で形成するのを容易にするために設けられる。ボーダーレス・コンタクト（すなわち、図３３に示すコンタクトＢＳ１〜ＢＳ４および図３４に断面で示すボーダーレス・コンタクトＢＳ２）を設けることで、重大な密度の利点を実現することができる。
ゼロ・レベル配線メタライゼーションの形成
図３０〜３２は、残っているパッド層ＳＮが他の材料（すなわち、平坦化酸化シリコン層ＯＸ２，シリコン）に対して選択的にエッチング除去され、ＦＥＴＰＧ１、Ｐ
Ｇ２、ＰＵ１、ＰＵ２、ＰＤ１、およびＰＤ２の能動域のパッド層の下にあるドープ・ドレイン領域を露出させた後の図２７〜２９の構造を示す。パッド層ＳＮの残っている窒化シリコンを除去するために、様々なエッチングのどれでも使用することができる。上述の構造からのパッド層ＳＮの除去は、フッ化エチレングリコール（ＨＦＥＧ）を使用して行うことができる。パッド層ＳＮを除去する他の方法は、ＲＩＥによるエッチングである。/kk
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それから、下位レベルの導電性メタライゼーション層Ｍ０（ゼロ層として産業界で知られ、タングステン（Ｗ）のような金属で構成される）、および上で示したように下位すなわちゼロ・レベルの導電性層Ｍ０の上に横たわる窒化シリコン・キャップＣＮを含んで、堆積が形成され、パターン形成される。ゼロ・レベル・メタライゼーション層Ｍ０は、ＦＥＴＰＧ１、ＰＧ２、ＰＵ１、ＰＵ２、ＰＤ１およびＰＤ２の能動域のドープ・ドレイン領域へのコンタクトを形成する。当技術分野で慣例であるように、ゼロ・レベル・メタライゼーション層Ｍ０の堆積前にライナを使用することができる。このゼロ・レベル・メタライゼーション層Ｍ０は、各インバータとしてののＮＦＥＴ／ＰＦＥＴＰＵ１、ＰＵ２、ＰＤ１およびＰＤ２のドレイン間の相互接続を形成し、また、パス・ゲート・トランジスタＰＧ１／ＰＧ２のより上の（ドレイン）領域へのその後のコンタクトのための導電性ビアを形成する。
Ｍ０メタライゼーションと平行してスペーサを形成
次に、窒化シリコン層を堆積し、ＲＩＥでエッチングして、図３３および３４に示すように、ゼロ・レベル・メタライゼーション層Ｍ０と金属コンタクト・スタッドＢＳ１〜ＢＳ４の間の電気的な分離を実現する誘電体として作用するように示されるような窒化シリコン側壁スペーサＳＰおよび窒化シリコン・キャップＣＮを形成する。
ゲート電極へのコンタクトとしてのボーダーレス・スタッドの形成
図３３〜３５は、第３の酸化シリコン層ＯＸ３が堆積され、ゼロ・レベル・メタライゼーション層Ｍ０の上に形成された窒化シリコン・キャップＣＮの上面まで平坦化された後の図３０〜３２の構造を示す。窒化シリコンＳｉＮ側壁スペーサＳＰおよび窒化シリコン・キャップＣＮを所定の位置に残すように選択的に、また同時に、４つのゲート電極Ｇ１、Ｇ２、Ｇ３およびＧ４のゲート・ポリシリコンの上面を露出させながら、第３の酸化シリコン層ＯＸ３にビアをあける。上のメタライゼーション層Ｍ１を堆積し、ゼロ・レベル・メタライゼーション層Ｍ０の窒化シリコン・キャップＣＮの上面まで平坦化して、４つのゲート・電極Ｇ１、Ｇ２、Ｇ３およびＧ４に達する金属コンタクト・スタッドＢＳ１〜ＢＳ４を形成する。スタッドＢＳ１〜ＢＳ４は、ゼロ配線レベル・メタライゼーション層Ｍ０に対してボーダーレスであり、ここで上のメタライゼーション層Ｍ１と呼ぶ「第１」の配線レベル層に接触するように後で使用される。
第１レベル配線メタライゼーションの形成
図３６〜３８は、第１レベル配線である上のメタライゼーション層Ｍ１を堆積し、「第１」レベルの配線を形成するように画定した後の図３３〜３５の構造を示す。上のメタライゼーション層Ｍ１は、交差結合ＦＥＴＰＵ１／ＰＤ１およびＰＵ２／ＰＤ２の対の間の相互接続線Ｉ１／Ｉ２、交差結合出力ノードＮ１とパス・ゲートＦＥＴＰＧ２の間の接続、ノードＮ２のパス・ゲートＦＥＴＰＧ１への接続、およびパス・ゲートＦＥＴのゲートＧ１およびＧ２のワード線ＷＬへの接続、を形成する。
バス抵抗を減らすために、配列を中断して埋め込み拡散線（ビット線、ビット線バー、Ｖｄｄ、Ｖｓｓ）をより上の配線レベルと周期的に結び付けることができる。チップの完成に向けての標準的な処理では、この後に、より上の層間誘電体、ビアおよび配線レベルの形成が続く。
他の特徴
上述の実施形態のパス・ゲート・トランジスタは垂直トランジスタであるとして示されているが、当業者はよく理解するように、パス・ゲート・トランジスタは平面か垂直かどちらかであることができる。さらに、よく知られている二ポートＳＲＡＭデバイスを形成する２対のパス・ゲート・トランジスタであるかもしれない。
ゲート電極は、高濃度ドープ多結晶半導体で形成することができるし、または代わりに、ゲート電極は、全体的にまたは部分的に金属導体で形成することができる。
半導体は、シリコン（Ｓｉ）、シリコン・ゲルマニウム（ＳｉＧｅ）またはシリコン・ゲルマニウム・カーバイド（ＳｉＧｅＣ）から成るグループから選ぶことができる。
概要
周辺（伝達）ゲートを含めて全て垂直ＭＯＳＦＥＴを使用して、高性能、低電力および小チップ・サイズを同時に達成するＳＲＡＭセル設計を教示した。ボーダーレス・コンタクトを電源線、ワード線、およびビット線に適用する。リソグラフィ基準以下の側壁スペーサ・ゲートを使用して、一層のサイズ縮小を達成することができる。感知増幅器、差動増幅器などのような従来の交差結合デバイスを通常使用するかもしれない回路に
も、高密度垂直交差配置を適用することができる。インバータの垂直プルアップＦＥＴの対および垂直プルダウンＦＥＴの対は、共通Ｖｔ値を実現する共通ボディ領域ＣＢＰおよびＣＢＮを共有して、Ｖｔ不整合の問題を克服する。
本発明は上記の特定の実施形態の見地から説明したが、当業者は認めるであろうが、本発明は、添付の特許請求の範囲の精神および範囲内の修正で実施することができる。すなわち、本発明の精神および範囲から逸脱することなしに形および細部で変更することができる。したがって、そのような変更全ては本発明の範囲に入り、また、本発明は、次の特許請求の範囲の内容を包含する。
このように本発明を説明したので、新規なものとして請求され、また特許証で保証されることが望ましいものは次の通りである。
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）垂直スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セル・デバイスを形成する方法であって、
パス・ゲートＦＥＴトランジスタを形成するステップと、
第１の共通ボディおよび第１の共通ソース領域を有する垂直プルダウンＦＥＴトランジスタの対を形成するステップと、
第２の共通ボディおよび第２の共通ソース領域を有する垂直プルアップＦＥＴトランジスタの対を形成するステップと、
前記ＦＥＴトランジスタをＳＲＡＭセル回路に接続するステップとを備える方法。
（２）ＦＥＴの最上部拡散のために共通拡散を形成し、次に、前記拡散をエッチングしてくぼみを形成し、それによって共通ボディの上に分離された拡散を形成するステップを含む、上記（１）に記載の方法。
（３）ＦＥＴの最上部拡散のために共通拡散を形成するステップと、
前記共通拡散をエッチングして、前記第１の共通ボディおよび前記第２の共通ボディの各々の上にくぼみを形成し、それによって、前記第１の共通ボディおよび前記第２の共通ボディの各々の上に分離された拡散を形成するステップと、
各くぼみを誘電体材料で満たすステップとを含む、上記（１）に記載の方法。
（４）第１の共通ソース、第１の共通ボディおよび第１の共通ドレインを有するプルアップＦＥＴトランジスタを形成し、次に、前記第１の共通ドレインを第１の誘電体分離領域で二分するステップと、
第２の共通ソース、第２の共通ボディおよび第２の共通ドレインを有するプルダウンＦＥＴトランジスタを形成し、次に、前記第２の共通ドレインを第２の誘電体分離領域で二分するステップとを含む、上記（１）に記載の方法。
（５）前記パス・ゲートＦＥＴトランジスタが、平面トランジスタおよび垂直トランジスタから成るグループから選ばれる、上記（１）に記載の方法。
（６）前記ＳＲＡＭデバイスが、二ポートＳＲＡＭセルを形成する二対のパス・ゲートＦＥＴトランジスタを含む、上記（１）に記載の方法。
（７）前記ＦＥＴトランジスタを、非平面トランジスタの上部拡散域とゼロ（Ｍ０）メタライゼーション層の間に形成されたリソグラフィ基準以下のボーダーレス・コンタクト構造と接続するステップを含む、上記（１）に記載の方法。
（８）前記ＦＥＴトランジスタを、非平面トランジスタのゲート電極とゼロ（Ｍ０）メタライゼーション層の間に形成されたリソグラフィ基準以下のボーダーレス・コンタクト構造と接続するステップを含む、上記（１）に記載の方法。
（９）前記ＦＥＴトランジスタを、非平面トランジスタのゲート電極と第２のメタライゼーション層の間に形成されたリソグラフィ基準以下のボーダーレス・コンタクト構造と接続するステップを含む、上記（１）に記載の方法。
（１０）共通ゲート電極が、プルダウン垂直ＦＥＴとプルアップ垂直ＦＥＴを相互接続する、上記（１）に記載の方法。
（１１）前記ゲート電極が、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣから成るグループから選ばれた高濃度ドープ多結晶半導体材料で作られる、上記（１）に記載の方法。
（１２）前記デバイスがシリコン・オン・インシュレータ・デバイスであって、前記シリコン・オン・インシュレータ・デバイスが、
平面絶縁材の上にシリコン層を形成するステップと、
前記シリコン層を平行なアイランドにパターン形成するステップと、
前記平行アイランドの第１のアイランドに、上部プルアップ層、プルアップ・ボディ層および下部プルアップ層を備えたドープ垂直プルアップ層を有するプルアップ・アイランドを形成するステップであって、前記上部プルアップ層および前記下部プルアップ層が前記プルアップ・ボディ層と反対の型のドーパントを有するステップと、
前記平行アイランドの第２のアイランドに、上部プルダウン層、プルダウン・ボディ層および下部プルダウン層を備えたドープ垂直プルダウン層を有するプルダウン・アイランドを形成するステップであって、前記上部プルダウン層および前記下部プルダウン層が前記プルダウン・ボディ層と反対の型のドーパントを有するステップと、
前記上部プルダウン層を二分するプルダウン分離スペースを形成するようにエッチングして、前記対の垂直プルダウンＦＥＴトランジスタのプルダウン・ドレイン領域を形成するステップであって、前記プルダウン分離スペースが前記プルダウン・ボディ層に達するステップと、
前記上部プルアップ層を二分するプルアップ分離スペースを形成するようにエッチングして、前記対の垂直プルアップＦＥＴトランジスタのプルアップ・ドレイン領域を形成するステップであって、前記プルアップ分離スペースが前記プルアップ・ボディ層に達するステップと、
前記プルダウン分離スペースおよび前記プルアップ分離スペースを分離誘電体で満たすステップと、で形成される上記（１）に記載の方法。
（１３）ＦＥＴの最上部拡散のために共通拡散を形成し、次に、前記拡散をエッチングしてくぼみを形成し、それによって共通ボディの上に分離された拡散を形成するステップを含む、上記（１２）に記載の方法。
（１４）ＦＥＴの最上部拡散のために共通拡散を形成するステップと、
前記共通拡散をエッチングして、前記第１の共通ボディおよび前記第２の共通ボディの各々の上にくぼみを形成し、それによって、前記第１の共通ボディおよび前記第２の共通ボディの各々の上に分離された拡散を形成するステップと、
各くぼみを誘電体材料で満たすステップとを含む、上記（１２）に記載の方法。
（１５）共通ゲート電極が、プルダウン垂直ＦＥＴとプルアップ垂直ＦＥＴを相互接続する、上記（１２）に記載の方法。
（１６）前記ゲート電極が、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣから成るグループから選ばれた高濃度ドープ多結晶半導体材料で作られる、上記（１２）に記載の方法。
（１７）前記ゲート電極が、全体的にまたは部分的に金属導体で作られる、上記（１２）に記載の方法。
（１８）前記ゲート電極が、完全にまたは部分的に前記トランジスタ・ボディを囲繞する、上記（１２）に記載の方法。
（１９）共通ゲート電極が、プルダウンおよびプルアップ垂直を相互接続する、上記（１２）に記載の方法。
（２０）パス・ゲート垂直ＦＥＴトランジスタの対と、
第1の共通ボディおよび第１の共通ソースを有する垂直プルダウンＦＥＴトランジスタの対と、
第２の共通ボディおよび第2の共通ソースを有する垂直プルアップＦＥＴトランジスタの対とを備え、
前記ＦＥＴトランジスタがＳＲＡＭセル回路に接続されている垂直スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セル・デバイス。
本発明の方法に従って作られた構造を示す図であり、この構造は、共通ボデ ィを持つプルアップＦＥＴと共通ボディを持つプルダウンＦＥＴとを有 する垂直チャネルＭＯＳＦＥＴ（金属酸化膜半導体電界効果トランジスタ）だけで構 成される交差結合ラッチ・デバイスを含むＳＲＡＭセルを備える。 図１のデバイスの回路図を示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従っ た処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従っ た処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従っ た処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従っ た処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従っ た処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従っ た処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従っ た処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。 本発明の方法に従った垂直ＳＲＡＭセルを形成するための本発明に従 った処理ステップを示す図である。
符号の説明
１０ 交差結合ＦＥＴを含むＳＲＡＭセル
ＰＧ１／ＰＧ２ 垂直パス・ゲートＦＥＴ、
ＰＵ１／ＰＵ２ 垂直プルアップＦＥＴ、
ＰＤ１／ＰＤ２ 垂直プルダウンＦＥＴ、
ＣＢＰ、ＣＢＮ 共通ボディ、
Ｓ２、Ｓ３ 共通ソース
Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６ ドレイン
ＳＴＩ 誘電体分離領域
Ｇ１(Ｇ１’／Ｇ１”)、Ｇ４（Ｇ４’／Ｇ４”） ゲート電極
Ｇ２（Ｇ２’／Ｇ２”）、Ｇ３（Ｇ３’／Ｇ３”） 共通ゲート電極
ＢＯＸ 背面酸化物層
Ｓｉ シリコン層
ＳＮ 窒化シリコン（パッド層）
ＢＳ１、ＢＳ２、ＢＳ３、ＢＳ４ ボーダーレス・コンタクト
Ｍ０ ゼロ・メタライゼーション層
ＢＣ１、ＢＣ２、ＢＣ３、ＢＣ４ 埋め込み導体
Ｍ１ 上のメタライゼーション層
ＣＮ 窒化シリコン・キャップ
Ｌ１、Ｌ２、Ｌ３、Ｌ４ アイランド
ＳＬ 窒化シリコン・ライナ
ＳＴ１、ＳＴ２、ＳＴ３、ＳＴ４ 垂直スタック
ＮＳ、ＮＳ’ スロット
Ｉ１、Ｉ２ 相互接続線

Claims (8)

  1. 垂直ＭＯＳ ＦＥＴスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルを半導体基板上に形成する方法であって、
    前記ＳＲＡＭセルのデータの書き込み、読み出し用のＦＥＴである、パス・ゲートＦＥＴの対を形成するステップと、
    第１の共通ボディおよび第１の共通ソース領域を有する、チャネルの方向が半導体基板の平面方向に対して垂直な、垂直プルダウンＦＥＴの対を形成するステップと、
    第２の共通ボディおよび第２の共通ソース領域を有する、チャネルの方向が半導体基板の平面方向に対して垂直な、垂直プルアップＦＥＴの対を形成するステップと、
    前記垂直プルダウンＦＥＴの最上部拡散および前記垂直プルアップＦＥＴの最上部拡散の各々のために共通拡散部を形成し、次に、前記各共通拡散部をエッチングしてくぼみを形成し、それによって第１の共通ボディの前記共通拡散部および前記第２の共通ボディの共通拡散部の各々に、互いに分離された分離拡散部を形成するステップと、
    前記バス・ゲートＦＥＴの対、垂直プルダウンＦＥＴの対、および、垂直プルアップＦＥＴの対がＳＲＡＭセルを構成するように接続するステップとを備える方法。
  2. 前記各くぼみを誘電体材料で満たすステップとを含む、請求項１に記載の方法。
  3. 前記パス・ゲートＦＥＴが、チャネル方向が半導体基板の平面方向に平行な、平面パス・ゲートＦＥＴ、および、チャネル方向が半導体基板の平面方向に垂直な、垂直パス・ゲートＦＥＴから成るグループから選ばれる、請求項１に記載の方法。
  4. パス・ゲートＦＥＴが前記垂直パス・ゲートＦＥＴであり、前記垂直パス・ゲートＦＥＴのゲート電極は、前記垂直パス・ゲートＦＥＴのソース、ドレインおよびチャネルを囲繞する囲繞ゲートを含む、請求項１に記載の方法。
  5. 垂直ＭＯＳ ＦＥＴスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルを半導体基板上に形成する方法であって、
    前記垂直ＭＯＳ ＦＥＴＳＲＡＭセルのデータの書き込み、読み出し用のＦＥＴである、パス・ゲートＦＥＴの対を形成するステップと、
    前記半導体基板が、平面絶縁材の上にシリコン層を有する、シリコン・オン・インシュレータであり、
    前記シリコン層を互いに平行なアイランドにパターン形成するステップと、
    前記平行なアイランドの第１のアイランドに、上部プルダウン層、プルダウン・ボディ層および下部プルダウン層を備えた、前記シリコン・オン・インシュレータの平面方向に対して垂直な、プルダウン・アイランドを形成するステップであって、前記上部プルダウン層および前記下部プルダウン層が前記プルダウン・ボディ層と反対の型のドーパントを有するステップと、
    前記平行なアイランドの第２のアイランドに、上部プルアップ層、プルアップ・ボディ層および下部プルアップ層を備えた、前記シリコン・オン・インシュレータの平面方向に対して垂直な、プルアップ・アイランドを形成するステップであって、前記上部プルアップ層および前記下部プルアップ層が前記プルアップ・ボディ層と反対の型のドーパントを有するステップと、
    前記上部プルダウン層を二分するプルダウン分離スペースを形成するようにエッチングして、対の垂直プルダウンＦＥＴのプルダウン・ドレイン領域を形成するステップであって、前記プルダウン分離スペースが前記プルダウン・ボディ層に達するステップと、
    前記上部プルアップ層を二分するプルアップ分離スペースを形成するようにエッチングして、対の垂直プルアップＦＥＴのプルアップ・ドレイン領域を形成するステップであって、前記プルアップ分離スペースが前記プルアップ・ボディ層に達するステップと、
    前記プルダウン分離スペースおよび前記プルアップ分離スペースを分離誘電体で満たすステップと、
    前記パス・ゲートＦＥＴの対、前記垂直プルダウンＦＥＴの対、および、前記垂直プルアップＦＥＴの対がＳＲＡＭセルを構成するように接続するステップとを備える方法。
  6. 共通ゲート電極が、前記垂直プルダウンＦＥＴと前記垂直プルアップＦＥＴとを相互接続する、請求項５に記載の方法。
  7. 共通ゲート電極が、前記垂直プルダウンＦＥＴと前記垂直プルアップＦＥＴのソース、ドレインおよびチャネルを部分的にまたは完全に囲繞する、請求項６に記載の方法。
  8. 半導体基板上の垂直ＭＯＳ ＦＥＴスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）セルであって、
    前記垂直ＭＯＳ ＦＥＴＳＲＡＭセルのデータの書き込み、読み出し用のＦＥＴである、パス・ゲートＦＥＴの対と、
    第１の共通ボディおよび第１の共通ソース領域を有する、チャネルの方向が半導体基板の平面方向に対して垂直な、垂直プルダウンＦＥＴの対と、
    第２の共通ボディおよび第２の共通ソース領域を有する、チャネルの方向が半導体基板の平面方向に対して垂直な、垂直プルアップＦＥＴの対と、
    前記垂直プルダウンＦＥＴの前記第１の共通ボディおよび前記垂直プルアップＦＥＴの前記第２の共通ボディの各々の最上部に共通拡散部が形成され、前記各共通拡散部がエッチングされてくぼみが形成され、それによって前記第１の共通ボディの最上部および前記第２の共通ボディの最上部の各々に形成された、互いに分離された分離拡散部と、
    前記パス・ゲートＦＥＴの対、前記垂直プルダウンＦＥＴの対、および、前記垂直プルアップＦＥＴの対がＳＲＡＭセルを構成するように接続されている、
    垂直ＭＯＳ ＦＥＴＳＲＡＭセル。
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