JP5701477B2 - 電界効果トランジスタ、メモリセル、および電界効果トランジスタの製造方法 - Google Patents
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Description
半導体基板の表面に平行で一定方向に延在する突出部と、
前記突出部の中に互いに隣接して配置された活性領域および半導体領域があって、前記活性領域および前記半導体領域が前記一定方向に沿って交互に並ぶように、それぞれが複数配置され、
前記一定方向に沿って前記突出部の互いに対向する側壁のそれぞれに設けられた2つのゲート電極と、を有し、
前記2つのゲート電極は、ゲート絶縁膜を介して前記活性領域のそれぞれを両側から挟み、前記ゲート絶縁膜よりも厚い梁フィールド酸化膜を介して前記半導体領域のそれぞれを両側から挟んでなる構成である。
セルトランジスタとなる本発明の電界効果トランジスタと、
前記電界効果トランジスタと接続された記憶素子と、
を有する構成である。
半導体基板の表面に、該表面に平行な一定方向に延在する突出部を前記半導体基板で形成し、
前記突出部を選択的に酸化して残りの部位に活性領域を形成し、
前記突出部の側壁にゲート絶縁膜を形成し、
前記一定方向に沿って前記ゲート絶縁膜に接するゲート電極を形成し、
前記活性領域の上部および前記半導体基板の表面近傍にソース電極およびドレイン電極のための拡散層を形成するものである。
本実施形態の構成を説明する。図1は本実施形態の電界効果トランジスタの一構成例を示す外観斜視図である。立体構造における方向の説明のために、図1に示すようにX軸、Y軸、およびZ軸を定義する。
一般に、第1の実施形態で説明した上部拡散層14のような微小面積上に電極16を形成する際、上部拡散層14のパターンと電極16のパターンとを精度よく位置合わせしなければならない。そのため、電極16のパターニングに必要なマスク形成のためのホトリソ工程において、機械的な位置合わせに高い精度が要求される。本実施形態は、この要求精度を軽減することを可能にしたものである。
第1および第2の実施形態は、1つの柱状活性領域17に注目すると、その下部に2つの下部拡散層9が形成され、上部に1つの上部拡散層14が形成されている。上部拡散層14をFETのソース電極とすれば、共通ソースの2つのFETが形成されることになる。また、上部拡散層14をFETのドレイン電極とすれば、共通ドレインの2つのFETが形成されることになる。
第1から第3の実施形態では、シリコン梁4のうち柱状活性領域17の間に挟まれる領域のシリコンを全て酸化膜に変換して、隣接して形成された柱状活性領域17を個々に電気的に絶縁分離していた。本実施形態は、柱状活性領域17の間に挟まれる領域の全てを酸化膜に変換せず、半導体領域を残存させ、隣り合う柱状活性領域17を半導体領域で接続した構成である。
第1から第4の実施形態では、電界効果トランジスタ単体としての実施形態を説明したが、本実施形態では、それらの実施形態で説明した電界効果トランジスタを様々なメモリデバイス(半導体記憶装置)のセルトランジスタに適用する場合を説明する。
4 シリコン梁
8 梁フィールド酸化膜
9 下部拡散層
10 ゲート酸化膜
11 ゲート電極
13、33 開口
14 上部拡散層
15 側壁膜
16、31 電極
17 柱状活性領域
19 FET
23 キャパシタ記憶素子
24 抵抗記憶素子
Claims (7)
- 半導体基板の表面に平行で一定方向に延在する突出部と、
前記突出部の中に互いに隣接して配置された活性領域および半導体領域があって、前記活性領域および前記半導体領域が前記一定方向に沿って交互に並ぶように、それぞれが複数配置され、
前記一定方向に沿って前記突出部の互いに対向する側壁のそれぞれに設けられた2つのゲート電極と、を有し、
前記2つのゲート電極は、ゲート絶縁膜を介して前記活性領域のそれぞれを両側から挟み、前記ゲート絶縁膜よりも厚い梁フィールド酸化膜を介して前記半導体領域のそれぞれを両側から挟んでなる、
電界効果トランジスタ。 - 請求項1に記載の電界効果トランジスタであって、
前記一定方向に配置された前記複数の前記活性領域のそれぞれを、前記複数の半導体領域が電気的に分離する電界効果トランジスタ。 - セルトランジスタとなる、請求項2に記載の電界効果トランジスタと、
前記電界効果トランジスタと接続された記憶素子と、
を有するメモリセル。 - 半導体基板表面に平行で一定方向に延在する突出部に設けられた活性領域と、
前記一定方向に沿って、前記突出部の互いに対向する側壁のそれぞれに設けられた、ゲート絶縁膜を介して前記活性領域を両側から挟む2つのゲート電極と、
前記互いに対向する側壁のそれぞれの下方の前記半導体基板表面に配置された、互いに電気的に絶縁された2つの下部拡散層と、
前記互いに対向する側壁のそれぞれの上方の前記活性領域表面に配置された、互いに電気的に絶縁された2つの上部拡散層と、
を備えた電界効果トランジスタ。 - 請求項4に記載の電界効果トランジスタであって、
前記2つのゲート電極の一方と、前記2つの下部拡散層の一方と、前記2つの上部拡散層の一方からなる第1の電界効果トランジスタと、
前記2つのゲート電極の他方と、前記2つの下部拡散層の他方と、前記2つの上部拡散層の他方からなる第2の電界効果トランジスタと、
を有する電界効果トランジスタ。 - 半導体基板の表面に、該表面に平行な一定方向に延在する突出部を前記半導体基板で形成し、
前記突出部を選択的に酸化して残りの部位に活性領域を形成し、
前記突出部の側壁にゲート絶縁膜を形成し、
前記一定方向に沿って前記ゲート絶縁膜に接するゲート電極を形成し、
前記活性領域の上部および前記半導体基板の表面近傍にソース電極およびドレイン電極のための拡散層を形成する、電界効果トランジスタの製造方法。 - 請求項6に記載の電界効果トランジスタの製造方法であって、
前記活性領域の上部に設けられた前記拡散層の上に第1の開口が位置する第1の絶縁膜を形成し、
少なくとも前記第1の開口に第2の絶縁膜を形成し、
前記第2の絶縁膜に対して異方性エッチングを行って、前記拡散層の上面の一部を露出し、該第2の絶縁膜による側壁を有する第2の開口を前記第1の開口に形成し、
前記第2の開口に導電性材料を埋め込む、電界効果トランジスタの製造方法。
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