JP2011216657A - 半導体装置 - Google Patents
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Abstract
【解決手段】第1の第1導電型半導体137と、第1の第1導電型半導体とは極性が異なる第1の第2導電型半導体104と、第1の第1導電型半導体137と第1の第2導電型半導体104との間に配置される第1の絶縁物112が一体となり基板に対して垂直に延びる1本の第1の柱と、第1の第1導電型半導体137の上下に配置された第1の第2導電型高濃度半導体182と、第2の第2導電型高濃度半導体141と、第1の第2導電型半導体104の上下に配置された第1の第1導電型高濃度半導体186と、第2の第1導電型高濃度半導体143と、第1の柱を取り囲む第1のゲート絶縁物176と、第1のゲート導電体167と、を有するインバータを用いてSRAMを構成する。
【選択図】図1
Description
2本の柱で2個のインバータを構成し、
2本の柱で2個の選択トランジスタを構成することにより、
計4本の柱でSRAMを構成することにより、高集積なCMOS SRAMを提供することを課題とする。
基板上に行列状に配列された2つのインバータ及び2つの選択トランジスタを備えた半導体装置であって、
第1の第1導電型半導体と、該第1の第1導電型半導体とは極性が異なる第1の第2導電型半導体と、前記第1の第1導電型半導体と前記第1の第2導電型半導体との間に配置される第1の絶縁物が一体となり基板に対して垂直に延びる1本の第1の柱と、
前記第1の第1導電型半導体の上に配置され、前記第1の第1導電型半導体とは極性が異なる第1の第2導電型高濃度半導体と、
前記第1の第1導電型半導体の下に配置され、前記第1の第1導電型半導体とは極性が異なる第2の第2導電型高濃度半導体と、
前記第1の第2導電型半導体の上に配置され、前記第1の第2導電型半導体とは極性が
異なる第1の第1導電型高濃度半導体と、
前記第1の第2導電型半導体の下に配置され、前記第1の第2導電型半導体とは極性が異なる第2の第1導電型高濃度半導体と、
前記第1の柱を取り囲む第1のゲート絶縁物と、
前記第1のゲート絶縁物を取り囲む第1のゲート導電体と、
を有する一行二列目の第1のインバータと、
第2の第1導電型半導体と、該第2の第1導電型半導体とは極性が異なる第2の第2導電型半導体と、前記第2の第1導電型半導体と前記第2の第2導電型半導体との間に配置される第2の絶縁物が一体となり基板に対して垂直に延びる1本の第2の柱と、
前記第2の第1導電型半導体の上に配置され、前記第2の第1導電型半導体とは極性が異なる第3の第2導電型高濃度半導体と、
前記第2の第1導電型半導体の下に配置され、前記第2の第1導電型半導体とは極性が異なる第4の第2導電型高濃度半導体と、
前記第2の第2導電型半導体の上に配置され、前記第2の第2導電型半導体とは極性が
異なる第3の第1導電型高濃度半導体と、
前記第2の第2導電型半導体の下に配置され、前記第2の第2導電型半導体とは極性が異なる第4の第1導電型高濃度半導体と、
前記第2の柱を取り囲む第2のゲート絶縁物と、
前記第2のゲート絶縁物を取り囲む第2のゲート導電体と、
を有する二行一列目の第2のインバータと、
第3の第1導電型半導体からなる第3の柱と、
前記第3の第1導電型半導体の上に配置され、前記第3の第1導電型半導体とは極性が異なる第5の第2導電型高濃度半導体と、
前記第3の第1導電型半導体の下に配置され、前記第3の第1導電型半導体とは極性が異なる第6の第2導電型高濃度半導体と、
前記第3の柱を取り囲む第3のゲート絶縁物と、
前記第3のゲート絶縁物を取り囲む第3のゲート導電体と、
を有する一行一列目の選択トランジスタと、
第4の第1導電型半導体からなる第4の柱と、
前記第4の第1導電型半導体の上に配置され、前記第4の第1導電型半導体とは極性が異なる第7の第2導電型高濃度半導体と、
前記第4の第1導電型半導体の下に配置され、前記第4の第1導電型半導体とは極性が異なる第8の第2導電型高濃度半導体と、
前記第4の柱を取り囲む第4のゲート絶縁物と、
前記第4のゲート絶縁物を取り囲む第4のゲート導電体と、
を有する二行二列目の選択トランジスタと、
を有することを特徴とする半導体装置である。
第2の第1導電型高濃度半導体と第2の第2導電型高濃度半導体と第8の第2導電型高濃度半導体が接続され、
第8の第2導電型高濃度半導体と第2のゲート導電体とが接続され、
第4の第1導電型高濃度半導体と第4の第2導電型高濃度半導体と第6の第2導電型高濃度半導体が接続され、
第6の第2導電型高濃度半導体と第1のゲート導電体とが接続されることを特徴とする前記記載の半導体装置である。
半導体はシリコンであることを特徴とする前記記載の半導体装置である。
第1導電型はp型であり、第2導電型はn型であることを特徴とする前記記載の半導体装置である。
本発明の1態様では、
基板上に行列状に配列された2つのインバータ及び2つの選択トランジスタを備えた半導体装置であって、
第1の第1導電型半導体と、該第1の第1導電型半導体とは極性が異なる第1の第2導電型半導体と、前記第1の第1導電型半導体と前記第1の第2導電型半導体との間に配置される第1の絶縁物が一体となり基板に対して垂直に延びる1本の第1の柱と、
前記第1の第1導電型半導体の上に配置され、前記第1の第1導電型半導体とは極性が異なる第1の第2導電型高濃度半導体と、
前記第1の第1導電型半導体の下に配置され、前記第1の第1導電型半導体とは極性が異なる第2の第2導電型高濃度半導体と、
前記第1の第2導電型半導体の上に配置され、前記第1の第2導電型半導体とは極性が
異なる第1の第1導電型高濃度半導体と、
前記第1の第2導電型半導体の下に配置され、前記第1の第2導電型半導体とは極性が異なる第2の第1導電型高濃度半導体と、
前記第1の柱を取り囲む第1のゲート絶縁物と、
前記第1のゲート絶縁物を取り囲む第1のゲート導電体と、
を有する一行二列目の第1のインバータと、
第2の第1導電型半導体と、該第2の第1導電型半導体とは極性が異なる第2の第2導電型半導体と、前記第2の第1導電型半導体と前記第2の第2導電型半導体との間に配置される第2の絶縁物が一体となり基板に対して垂直に延びる1本の第2の柱と、
前記第2の第1導電型半導体の上に配置され、前記第2の第1導電型半導体とは極性が異なる第3の第2導電型高濃度半導体と、
前記第2の第1導電型半導体の下に配置され、前記第2の第1導電型半導体とは極性が異なる第4の第2導電型高濃度半導体と、
前記第2の第2導電型半導体の上に配置され、前記第2の第2導電型半導体とは極性が
異なる第3の第1導電型高濃度半導体と、
前記第2の第2導電型半導体の下に配置され、前記第2の第2導電型半導体とは極性が異なる第4の第1導電型高濃度半導体と、
前記第2の柱を取り囲む第2のゲート絶縁物と、
前記第2のゲート絶縁物を取り囲む第2のゲート導電体と、
を有する二行一列目の第2のインバータと、
第3の第1導電型半導体からなる第3の柱と、
前記第3の第1導電型半導体の上に配置され、前記第3の第1導電型半導体とは極性が異なる第5の第2導電型高濃度半導体と、
前記第3の第1導電型半導体の下に配置され、前記第3の第1導電型半導体とは極性が異なる第6の第2導電型高濃度半導体と、
前記第3の柱を取り囲む第3のゲート絶縁物と、
前記第3のゲート絶縁物を取り囲む第3のゲート導電体と、
を有する一行一列目の選択トランジスタと、
第4の第1導電型半導体からなる第4の柱と、
前記第4の第1導電型半導体の上に配置され、前記第4の第1導電型半導体とは極性が異なる第7の第2導電型高濃度半導体と、
前記第4の第1導電型半導体の下に配置され、前記第4の第1導電型半導体とは極性が異なる第8の第2導電型高濃度半導体と、
前記第4の柱を取り囲む第4のゲート絶縁物と、
前記第4のゲート絶縁物を取り囲む第4のゲート導電体と、
を有する二行二列目の選択トランジスタと、
を有することを特徴とする半導体装置により、
1本の柱を用いてインバータを構成することにより、
2本の柱で2個のインバータを構成し、
2本の柱で2個の選択トランジスタを構成することにより、
計4本の柱でSRAMを構成することにより、高集積なCMOS SRAMを提供することができる。
第2の第1導電型高濃度半導体と第2の第2導電型高濃度半導体と第8の第2導電型高濃度半導体が接続され、
第8の第2導電型高濃度半導体と第2のゲート導電体とが接続され、
第4の第1導電型高濃度半導体と第4の第2導電型高濃度半導体と第6の第2導電型高濃度半導体が接続され、
第6の第2導電型高濃度半導体と第1のゲート導電体とが接続されることを特徴とする前記記載の半導体装置により、SRAMを構成することができ、高集積なCMOS SRAMを提供することができる。
半導体はシリコンであることを特徴とする前記記載の半導体装置により、シリコンを用いた高集積なCMOS SRAMを提供することができる。
第1導電型はp型であり、第2導電型はn型であることを特徴とする前記記載の半導体装置により、
選択トランジスタをn型トランジスタとすることができる。
また、図72はこの発明に係る半導体装置の図面と、図面と相対する等価回路の図であり、図73はこの発明に係る半導体装置の図面と、等価回路を1対1で表せる図面である。
第1のp型シリコン137と、該第1のp型シリコン137とは極性が異なる第1のn型シリコン104と、前記第1のp型シリコン137と前記第1のn型シリコン104との間に配置される第1の絶縁物112が一体となり基板に対して垂直に延びる1本の第1の柱と、
前記第1のp型シリコン137の上に配置され、前記第1のp型シリコン137とは極性が異なる第1のn型高濃度シリコン182と、
前記第1のp型シリコン137の下に配置され、前記第1のp型シリコン137とは極性が異なる第2のn型高濃度シリコン141と、
前記第1のn型シリコン104の上に配置され、前記第1のn型シリコン104とは極性が異なる第1のp型高濃度シリコン186と、
前記第1のn型シリコン104の下に配置され、前記第1のn型シリコン104とは極性が異なる第2のp型高濃度シリコン143と、
前記第1の柱を取り囲む第1のゲート絶縁物176と、
前記第1のゲート絶縁物176を取り囲む第1のゲート導電体167と、
を有する一行二列目の第1のインバータ501と、
第2のp型シリコンと、該第2のp型シリコンとは極性が異なる第2のn型シリコンと、前記第2のp型シリコンと前記第2のn型シリコンとの間に配置される第2の絶縁物113が一体となり基板に対して垂直に延びる1本の第2の柱と、
前記第2のp型シリコンの上に配置され、前記第2のp型シリコンとは極性が異なる第3のn型高濃度シリコンと、
前記第2のp型シリコンの下に配置され、前記第2のp型シリコンとは極性が異なる第4のn型高濃度シリコンと、
前記第2のn型シリコンの上に配置され、前記第2のn型シリコンとは極性が
異なる第3のp型高濃度シリコンと、
前記第2のn型シリコンの下に配置され、前記第2のn型シリコンとは極性が異なる第4のp型高濃度シリコンと、
前記第2の柱を取り囲む第2のゲート絶縁物177と、
前記第2のゲート絶縁物177を取り囲む第2のゲート導電体168と、
を有する二行一列目の第2のインバータ502と、
第3のp型シリコン136からなる第3の柱と、
前記第3のp型シリコン136の上に配置され、前記第3のp型シリコン136とは極性が異なる第5のn型高濃度シリコン181と、
前記第3のp型シリコン136の下に配置され、前記第3のp型シリコン136とは極性が異なる第6のn型高濃度シリコン140と、
前記第3の柱を取り囲む第3のゲート絶縁物175と、
前記第3のゲート絶縁物175を取り囲む第3のゲート導電体166と、
を有する一行一列目の選択トランジスタ503と、
第4のp型シリコンからなる第4の柱と、
前記第4のp型シリコンの上に配置され、前記第4のp型シリコンとは極性が異なる第7のn型高濃度シリコンと、
前記第4のp型シリコンの下に配置され、前記第4のp型シリコンとは極性が異なる第8のn型高濃度シリコンと、
前記第4の柱を取り囲む第4のゲート絶縁物と、
前記第4のゲート絶縁物を取り囲む第4のゲート導電体169と、
を有する二行二列目の選択トランジスタ504と、
を有することを特徴とする半導体装置である。
なお、二行二列目の選択トランジスタについては、断面図を用いて説明していないが、図1(b)及び(c)から、二行二列目の選択トランジスタと第1及び第2のインバータとの接続関係を示す断面は容易に理解される。すなわち、二行二列目の選択トランジスタと第2のインバータとの接続関係を示す断面は、図1(b)の第1のインバータと一行一列目の選択トランジスタとを左右の位置を入れ替えて配置して互いに接続したものと等しい。また、二行二列目の選択トランジスタと第1のインバータとの接続関係を示す断面は、図1(c)の第2のインバータと一行一列目の選択トランジスタとを上下の位置を入れ替えて配置して互いに接続したものと等しい。
第1のインバータ501の第2のn型高濃度シリコン141と第2のp型高濃度シリコン143はシリコンと金属の化合物193にて接続され、
シリコンと金属の化合物193は第8のn型高濃度シリコンと接続し、
第8のn型高濃度シリコンはシリコンと金属の化合物196と接続する。
第2のインバータ502の第4のn型高濃度シリコンと第4のp型高濃度シリコンはシリコンと金属の化合物192にて接続され、
シリコンと金属の化合物192は第6のn型高濃度シリコン140と接続し、
第6のn型高濃度シリコン140はシリコンと金属の化合物189と接続する。
第1のインバータ501のゲート導電体167は、コンタクト202を介してシリコンと金属の化合物189と接続する。
第2のインバータ502のゲート導電体168は、コンタクト203を介してシリコンと金属の化合物196と接続する。
第8のn型高濃度シリコンと第2のゲート導電体168とが接続され、
第4のp型高濃度シリコンと第4のn型高濃度シリコンと第6のn型高濃度シリコン140が接続され、
第6のn型高濃度シリコン140と第1のゲート導電体167とが接続される。
以上により、SRAMメモリセルが形成される。
1行2列目にはインバータ302が配置される。
2行1列目にはインバータ305が配置される。
2行2列目には選択トランジスタ306が配置される。
インバータ305と選択トランジスタ301は出力端子331で接続される。
インバータ302と選択トランジスタ306は出力端子333で接続される。
インバータ305の入力端子321は、コンタクト341を介して出力端子333と接続される。
インバータ302の入力端子318は、コンタクト339を介して出力端子331と接続される。
1行4列目には選択トランジスタ304が配置される。
1行3列目にはインバータ303が配置される。
2行4列目にはインバータ308が配置される。
2行3列目には選択トランジスタ307が配置される。
インバータ303と選択トランジスタ307は出力端子334で接続される。
インバータ308と選択トランジスタ304は出力端子332で接続される。
インバータ303の入力端子319は、コンタクト340を介して出力端子332と接続される。
インバータ308の入力端子323は、コンタクト342を介して出力端子334と接続される。
選択トランジスタ301はゲート導電体317を有する。
選択トランジスタ306と選択トランジスタ307はゲート導電体322を有する。
選択トランジスタ304はゲート導電体320を有する。
3行2列目には選択トランジスタ310が配置される。
3行1列目にはインバータ309が配置される。
4行2列目にはインバータ314が配置される。
4行1列目には選択トランジスタ313が配置される。
インバータ309と選択トランジスタ313は出力端子337で接続される。
インバータ314と選択トランジスタ310は出力端子335で接続される。
インバータ309の入力端子324は、コンタクト343を介して出力端子335と接続される。
インバータ314の入力端子328は、コンタクト345を介して出力端子337と接続される。
3行3列目には選択トランジスタ311が配置される。
3行4列目にはインバータ312が配置される。
4行3列目にはインバータ315が配置される。
4行4列目には選択トランジスタ316が配置される。
インバータ315と選択トランジスタ311は出力端子336で接続される。
インバータ312と選択トランジスタ316は出力端子338で接続される。
インバータ315の入力端子329は、コンタクト346を介して出力端子338と接続される。
インバータ312の入力端子326は、コンタクト344を介して出力端子336と接続される。
選択トランジスタ303はゲート導電体327を有する。
選択トランジスタ310と選択トランジスタ311はゲート導電体325を有する。
選択トランジスタ316はゲート導電体330を有する。
インバータ302のpMOSトランジスタ上にコンタクト350が配置され、
選択トランジスタ306上にコンタクト357が配置され、
インバータ305のnMOSトランジスタ上にコンタクト356が配置され、
インバータ305のpMOSトランジスタ上にコンタクト355が配置され、
選択トランジスタ301上にコンタクト348が配置され、
インバータ303のnMOSトランジスタ上にコンタクト352が配置され、
インバータ303のpMOSトランジスタ上にコンタクト351が配置され、
選択トランジスタ307上にコンタクト359が配置され、
インバータ308のnMOSトランジスタ上にコンタクト360が配置され、
インバータ308のpMOSトランジスタ上にコンタクト361が配置され、
選択トランジスタ304上にコンタクト353が配置され、
ゲート導電体317上にコンタクト347が配置され、
ゲート導電体322上にコンタクト358が配置され、
ゲート導電体320上にコンタクト354が配置され、
インバータ309のnMOSトランジスタ上にコンタクト363が配置され、
インバータ309のpMOSトランジスタ上にコンタクト362が配置され、
選択トランジスタ313上にコンタクト370が配置され、
インバータ314のnMOSトランジスタ上にコンタクト371が配置され、
インバータ314のpMOSトランジスタ上にコンタクト372が配置され、
選択トランジスタ310上にコンタクト364が配置され、
インバータ315のnMOSトランジスタ上にコンタクト374が配置され、
インバータ315のpMOSトランジスタ上にコンタクト373が配置され、
選択トランジスタ311上にコンタクト366が配置され、
インバータ312のnMOSトランジスタ上にコンタクト367が配置され、
インバータ312のpMOSトランジスタ上にコンタクト368が配置され、
選択トランジスタ316上にコンタクト375が配置され、
ゲート導電体327上にコンタクト369が配置され、
ゲート導電体325上にコンタクト365が配置され、
ゲート導電体330上にコンタクト376が配置され、
コンタクト347に第1メタル377が接続され、
コンタクト348に第1メタル378が接続され、
コンタクト349に第1メタル379が接続され、
コンタクト350とコンタクト351に第1メタル380が接続され、
コンタクト352に第1メタル381が接続され、
コンタクト353に第1メタル382が接続され、
コンタクト354に第1メタル383が接続され、
コンタクト355とコンタクト362に第1メタル384が接続され、
コンタクト356とコンタクト363に第1メタル385が接続され、
コンタクト357とコンタクト364に第1メタル386が接続され、
コンタクト358に第1メタル387が接続され、
コンタクト365に第1メタル388が接続され、
コンタクト359とコンタクト366に第1メタル389が接続され、
コンタクト360とコンタクト367に第1メタル390が接続され、
コンタクト361とコンタクト368に第1メタル391が接続され、
コンタクト369に第1メタル392が接続され、
コンタクト370に第1メタル393が接続され、
コンタクト371に第1メタル394が接続され、
コンタクト372とコンタクト373に第1メタル395が接続され、
コンタクト374に第1メタル396が接続され、
コンタクト375に第1メタル397が接続され、
コンタクト376に第1メタル398が接続される。
第1メタル379上に第1ビア400が配置され、
第1メタル380上に第1ビア401が配置され、
第1メタル381上に第1ビア402が配置され、
第1メタル382上に第1ビア403が配置され、
第1メタル377上に第1ビア404が配置され、
第1メタル383上に第1ビア405が配置され、
第1メタル387上に第1ビア406が配置され、
第1メタル384上に第1ビア407が配置され、
第1メタル385上に第1ビア408が配置され、
第1メタル386上に第1ビア409が配置され、
第1メタル389上に第1ビア410が配置され、
第1メタル390上に第1ビア411が配置され、
第1メタル391上に第1ビア412が配置され、
第1メタル388上に第1ビア413が配置され、
第1メタル392上に第1ビア414が配置され、
第1メタル398上に第1ビア415が配置され、
第1メタル393上に第1ビア416が配置され、
第1メタル394上に第1ビア417が配置され、
第1メタル395上に第1ビア418が配置され、
第1メタル396上に第1ビア419が配置され、
第1メタル397上に第1ビア420が配置され、
第1ビア399に第2メタル421が接続され、
第1ビア400に第2メタル422が接続され、
第1ビア401に第2メタル423が接続され、
第1ビア402に第2メタル424が接続され、
第1ビア403に第2メタル425が接続され、
第1ビア404、405、406に第2メタル426が接続され、
第1ビア407に第2メタル427が接続され、
第1ビア408に第2メタル428が接続され、
第1ビア409に第2メタル429が接続され、
第1ビア410に第2メタル430が接続され、
第1ビア411に第2メタル431が接続され、
第1ビア412に第2メタル432が接続され、
第1ビア413、414、415に第2メタル433が接続され、
第1ビア416に第2メタル434が接続され、
第1ビア417に第2メタル435が接続され、
第1ビア418に第2メタル436が接続され、
第1ビア419に第2メタル437が接続され、
第1ビア420に第2メタル438が接続される。
第2メタル422上に第2ビア440が配置され、
第2メタル423上に第2ビア441が配置され、
第2メタル424上に第2ビア442が配置され、
第2メタル425上に第2ビア443が配置され、
第2メタル427上に第2ビア444が配置され、
第2メタル428上に第2ビア445が配置され、
第2メタル429上に第2ビア446が配置され、
第2メタル430上に第2ビア447が配置され、
第2メタル431上に第2ビア448が配置され、
第2メタル432上に第2ビア449が配置され、
第2メタル434上に第2ビア450が配置され、
第2メタル435上に第2ビア451が配置され、
第2メタル436上に第2ビア452が配置され、
第2メタル437上に第2ビア453が配置され、
第2メタル438上に第2ビア454が配置され、
第2ビア439に第3メタル455が接続され、
第2ビア440、442、445、448に第3メタル458が接続され、
第2ビア441に第3メタル456が接続され、
第2ビア443に第3メタル457が接続され、
第2ビア444、449、452に第3メタル461が接続され、
第2ビア446に第3メタル459が接続され、
第2ビア447に第3メタル460が接続され、
第2ビア450に第3メタル462が接続され、
第2ビア451に第3メタル463が接続され、
第2ビア453に第3メタル464が接続され、
第2ビア454に第3メタル465が接続される。
第3メタル459上に第3ビア468が配置され、
第3メタル460上に第3ビア469が配置され、
第3メタル457上に第3ビア467が配置され、
第3メタル462上に第3ビア470が配置され、
第3メタル465上に第3ビア471が配置され、
第3ビア466、470に第4メタル472が接続され、
第3ビア468に第4メタル473が接続され、
第3ビア469に第4メタル474が接続され、
第3ビア467、471に第4メタル475が接続される。
1本の柱を用いてインバータを構成することにより、
2本の柱で2個のインバータを構成し、
2本の柱で2個の選択トランジスタを構成することにより、
計4本の柱でSRAMを構成することにより、高集積なCMOS SRAMを提供することができる。4本の柱でSRAMを構成するため、集積度が高くなり、高集積なCMOS SRAMを提供できるので、産業上の利用可能性は極めて大きい。
102.p型シリコン
103.レジスト
104.n型シリコン
105.n型シリコン
106.酸化膜
107.窒化膜
108.レジスト
109.窒化膜
110.窒化膜サイドウォール
111.窒化膜サイドウォール
112.絶縁物
113.絶縁物
114.窒化膜
115.レジスト
116.レジスト
117.レジスト
118.レジスト
119.窒化膜ハードマスク
120.窒化膜ハードマスク
121.窒化膜ハードマスク
122.窒化膜ハードマスク
123.酸化膜
124.酸化膜
125.酸化膜
126.酸化膜サイドウォール
127.酸化膜サイドウォール
128.酸化膜サイドウォール
129.酸化膜サイドウォール
130.レジスト
131.レジスト
132.p型シリコン
133.p型シリコン
134.レジスト
135.レジスト
136.p型シリコン
137.p型シリコン
138.p型シリコン
139.p型シリコン
140.n型高濃度シリコン
141.n型高濃度シリコン
142.レジスト
143.p型高濃度シリコン
144.p型高濃度シリコン
145.酸化膜
146.酸化膜
147.酸化膜
148.酸化膜
149.酸化膜
150.高誘電体膜
151.金属
152.酸化膜
153.窒化膜
154.窒化膜サイドウォール
155.窒化膜サイドウォール
156.窒化膜サイドウォール
157.窒化膜サイドウォール
158.レジスト
159.レジスト
160.レジスト
161.レジスト
162.酸化膜
163.酸化膜
164.酸化膜
165.酸化膜
166.ゲート導電体
167.ゲート導電体
168.ゲート導電体
169.ゲート導電体
170.酸化膜
171.酸化膜サイドウォール
172.酸化膜サイドウォール
173.酸化膜サイドウォール
174.酸化膜サイドウォール
175.ゲート絶縁物
176.ゲート絶縁物
177.ゲート絶縁物
178.ゲート絶縁物
179.レジスト
180.レジスト
181.n型高濃度シリコン
182.n型高濃度シリコン
183.n型高濃度シリコン
184.n型高濃度シリコン
185.レジスト
186.p型高濃度シリコン
187.p型高濃度シリコン
188.シリコンと金属の化合物
189.シリコンと金属の化合物
190.シリコンと金属の化合物
191.シリコンと金属の化合物
192.シリコンと金属の化合物
193.シリコンと金属の化合物
194.シリコンと金属の化合物
195.シリコンと金属の化合物
196.シリコンと金属の化合物
197.シリコンと金属の化合物
198.窒化膜
199.酸化膜
200.コンタクト孔
201.コンタクト孔
202.コンタクト
203.コンタクト
204.酸化膜
205.コンタクト孔
206.コンタクト孔
207.コンタクト孔
208.コンタクト孔
209.コンタクト孔
210.コンタクト孔
211.コンタクト孔
212.コンタクト孔
213.コンタクト
214.コンタクト
215.コンタクト
216.コンタクト
217.コンタクト
218.コンタクト
219.コンタクト
220.コンタクト
221.第1メタル
222.第1メタル
223.第1メタル
224.第1メタル
225.第1メタル
226.第1メタル
227.第1メタル
228.第1メタル
301.選択トランジスタ
302.インバータ
303.インバータ
304.選択トランジスタ
305.インバータ
306.選択トランジスタ
307.選択トランジスタ
308.インバータ
309.インバータ
310.選択トランジスタ
311.選択トランジスタ
312.インバータ
313.選択トランジスタ
314.インバータ
315.インバータ
316.選択トランジスタ
317.ゲート導電体
318.入力端子
319.入力端子
320.ゲート導電体
321.入力端子
322.ゲート導電体
323.入力端子
324.入力端子
325.ゲート導電体
326.入力端子
327.ゲート導電体
328.入力端子
329.入力端子
330.ゲート導電体
331.出力端子
332.出力端子
333.出力端子
334.出力端子
335.出力端子
336.出力端子
337.出力端子
338.出力端子
339.コンタクト
340.コンタクト
341.コンタクト
342.コンタクト
343.コンタクト
344.コンタクト
345.コンタクト
346.コンタクト
347.コンタクト
348.コンタクト
349.コンタクト
350.コンタクト
351.コンタクト
352.コンタクト
353.コンタクト
354.コンタクト
355.コンタクト
356.コンタクト
357.コンタクト
358.コンタクト
359.コンタクト
360.コンタクト
361.コンタクト
362.コンタクト
363.コンタクト
364.コンタクト
365.コンタクト
366.コンタクト
367.コンタクト
368.コンタクト
369.コンタクト
370.コンタクト
371.コンタクト
372.コンタクト
373.コンタクト
374.コンタクト
375.コンタクト
376.コンタクト
377.第1メタル
378.第1メタル
379.第1メタル
380.第1メタル
381.第1メタル
382.第1メタル
383.第1メタル
384.第1メタル
385.第1メタル
386.第1メタル
387.第1メタル
388.第1メタル
389.第1メタル
390.第1メタル
391.第1メタル
392.第1メタル
393.第1メタル
394.第1メタル
395.第1メタル
396.第1メタル
397.第1メタル
398.第1メタル
399.第1ビア
400.第1ビア
401.第1ビア
402.第1ビア
403.第1ビア
404.第1ビア
405.第1ビア
406.第1ビア
407.第1ビア
408.第1ビア
409.第1ビア
410.第1ビア
411.第1ビア
412.第1ビア
413.第1ビア
414.第1ビア
415.第1ビア
416.第1ビア
417.第1ビア
418.第1ビア
419.第1ビア
420.第1ビア
421.第2メタル
422.第2メタル
423.第2メタル
424.第2メタル
425.第2メタル
426.第2メタル
427.第2メタル
428.第2メタル
429.第2メタル
430.第2メタル
431.第2メタル
432.第2メタル
433.第2メタル
434.第2メタル
435.第2メタル
436.第2メタル
437.第2メタル
438.第2メタル
439.第2ビア
440.第2ビア
441.第2ビア
442.第2ビア
443.第2ビア
444.第2ビア
445.第2ビア
446.第2ビア
447.第2ビア
448.第2ビア
449.第2ビア
450.第2ビア
451.第2ビア
452.第2ビア
453.第2ビア
454.第2ビア
455.第3メタル
456.第3メタル
457.第3メタル
458.第3メタル
459.第3メタル
460.第3メタル
461.第3メタル
462.第3メタル
463.第3メタル
464.第3メタル
465.第3メタル
466.第3ビア
467.第3ビア
468.第3ビア
469.第3ビア
470.第3ビア
471.第3ビア
472.第4メタル
473.第4メタル
474.第4メタル
475.第4メタル
501.インバータ
502.インバータ
503.選択トランジスタ
504.選択トランジスタ
Claims (4)
- 基板上に行列状に配列された2つのインバータ及び2つの選択トランジスタを備えた半導体装置であって、
第1の第1導電型半導体と、該第1の第1導電型半導体とは極性が異なる第1の第2導電型半導体と、前記第1の第1導電型半導体と前記第1の第2導電型半導体との間に配置される第1の絶縁物が一体となり基板に対して垂直に延びる1本の第1の柱と、
前記第1の第1導電型半導体の上に配置され、前記第1の第1導電型半導体とは極性が異なる第1の第2導電型高濃度半導体と、
前記第1の第1導電型半導体の下に配置され、前記第1の第1導電型半導体とは極性が異なる第2の第2導電型高濃度半導体と、
前記第1の第2導電型半導体の上に配置され、前記第1の第2導電型半導体とは極性が
異なる第1の第1導電型高濃度半導体と、
前記第1の第2導電型半導体の下に配置され、前記第1の第2導電型半導体とは極性が異なる第2の第1導電型高濃度半導体と、
前記第1の柱を取り囲む第1のゲート絶縁物と、
前記第1のゲート絶縁物を取り囲む第1のゲート導電体と、
を有する一行二列目の第1のインバータと、
第2の第1導電型半導体と、該第2の第1導電型半導体とは極性が異なる第2の第2導電型半導体と、前記第2の第1導電型半導体と前記第2の第2導電型半導体との間に配置される第2の絶縁物が一体となり基板に対して垂直に延びる1本の第2の柱と、
前記第2の第1導電型半導体の上に配置され、前記第2の第1導電型半導体とは極性が異なる第3の第2導電型高濃度半導体と、
前記第2の第1導電型半導体の下に配置され、前記第2の第1導電型半導体とは極性が異なる第4の第2導電型高濃度半導体と、
前記第2の第2導電型半導体の上に配置され、前記第2の第2導電型半導体とは極性が
異なる第3の第1導電型高濃度半導体と、
前記第2の第2導電型半導体の下に配置され、前記第2の第2導電型半導体とは極性が異なる第4の第1導電型高濃度半導体と、
前記第2の柱を取り囲む第2のゲート絶縁物と、
前記第2のゲート絶縁物を取り囲む第2のゲート導電体と、
を有する二行一列目の第2のインバータと、
第3の第1導電型半導体からなる第3の柱と、
前記第3の第1導電型半導体の上に配置され、前記第3の第1導電型半導体とは極性が異なる第5の第2導電型高濃度半導体と、
前記第3の第1導電型半導体の下に配置され、前記第3の第1導電型半導体とは極性が異なる第6の第2導電型高濃度半導体と、
前記第3の柱を取り囲む第3のゲート絶縁物と、
前記第3のゲート絶縁物を取り囲む第3のゲート導電体と、
を有する一行一列目の選択トランジスタと、
第4の第1導電型半導体からなる第4の柱と、
前記第4の第1導電型半導体の上に配置され、前記第4の第1導電型半導体とは極性が異なる第7の第2導電型高濃度半導体と、
前記第4の第1導電型半導体の下に配置され、前記第4の第1導電型半導体とは極性が異なる第8の第2導電型高濃度半導体と、
前記第4の柱を取り囲む第4のゲート絶縁物と、
前記第4のゲート絶縁物を取り囲む第4のゲート導電体と、
を有する二行二列目の選択トランジスタと、
を有することを特徴とする半導体装置。 - 第2の第1導電型高濃度半導体と第2の第2導電型高濃度半導体と第8の第2導電型高濃度半導体が接続され、
第8の第2導電型高濃度半導体と第2のゲート導電体とが接続され、
第4の第1導電型高濃度半導体と第4の第2導電型高濃度半導体と第6の第2導電型高濃度半導体が接続され、
第6の第2導電型高濃度半導体と第1のゲート導電体とが接続されることを特徴とする請求項1に記載の半導体装置。 - 半導体はシリコンであることを特徴とする請求項1または2のいずれか1つに記載の半導体装置。
- 第1導電型はp型であり、第2導電型はn型であることを特徴とする請求項1または2のいずれか1つに記載の半導体装置。
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