CN109904162A - 一种铁电存储器单元及其制造方法 - Google Patents
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Abstract
本发明公开一种铁电存储器单元及其制造方法，该铁电存储器单元包括铁电电容器和选通晶体管，所述铁电电容器包括第一导体层/铪基铁电层/第二导体层形成的铁电电容器，所述铁电电容器位于互联金属层与选通晶体管漏区之间。本申请采用垂直沟道结构，并且为双栅或环绕栅，减小了选通晶体管和存储单元的尺寸，增强了选通晶体管驱动能力，提升了集成度。
Description
技术领域
本发明涉及存储器领域，尤其涉及一种铁电存储器单元及其制造方法。
背景技术
铁电存储器是一种新型的不挥发存储器技术，在嵌入式应用和独立式应用里具有广泛的用途。传统的铁电存储器都是采用平面工艺的1T1C或者2T2C结构，将晶体管和铁电电容串联起来，这样会大幅度的增加存储单元面积，增加工艺复杂程度和成本，降低集成度和芯片存储容量。
传统钙钛矿型铁电(例如PZT)材料中重金属离子对CMOS生产线的污染问题是实现铁电存储器技术自主可控的最大障碍。由于PZT可微型化潜力差，薄膜厚度小于70nm时，铁电性能显著下降，并且PZT的制备温度较高，很难实现高密度集成，限制了其向大存储容量方向发展。此外，PZT中还含有高化学活性重金属离子，而重金属离子是导致集成电路失效的一个致命的污染源。
例如，中国专利文献CN1925160A公开了一种铁电存储器件及其制造方法和半导体器件的制造方法，该专利文献公开的铁电存储器件包括：半导体衬底；场效应晶体管，其形成在所述半导体衬底上，所述场效应晶体管包括第一和第二扩散区；层间绝缘膜，其形成在所述半导体衬底上，用以覆盖所述场效应晶体管；导电塞，其形成在所述层间绝缘膜中，并与所述第一扩散区相接触；铁电电容器，其形成在所述层间绝缘膜上，并与所述导电塞相接触，所述铁电电容器包括铁电膜以及分别从上面和下面将所述铁电膜夹在中间的上电极和下电极，所述下电极和所述导电塞电连接；含氧层，其插入在所述导电塞与所述下电极之间；含氮层，其插入在所述含氧层与所述下电极之间；以及自对准层，其插入在所述含氮层与所述下电极之间。该方案中仍然采用PZT膜来制作铁电存储器，受限于PZT膜的厚度，无法提高铁电单元的集成度，并且为了实现对铁电膜的取向控制，增加了制造铁电存储器的难度。
发明内容
有鉴于此，本申请实施例提供一种铁电存储器单元，该铁电存储器单元包括铁电电容器和选通晶体管，所述铁电电容器包括第一导体层/铪基铁电层/第二导体层形成的铁电电容器，所述铁电电容器位于互联金属层与选通晶体管的漏区之间。
优选地，所述选通晶体管包括第一绝缘层和第二绝缘层，第一绝缘介质层和第二绝缘介质层之间填充有第一半导体层，该第一半导体层上形成选通晶体管的源区和选通晶体管的漏区之间的沟道。
优选地，第一绝缘介质层和/或第二绝缘介质层为铪基铁电薄膜；
第一绝缘层和/或第二绝缘层外侧设置有第三绝缘层/栅极层/第四绝缘层形成的叠层；和/或
所述选通晶体管的源区形成于衬底上，和/或所述选通晶体管的漏区形成于位于所述第一半导体层上方的第二半导体层上。
优选地，铪基铁电薄膜为掺杂了Zr、Al、Si以及Y元素中的一种或多种的HfO2薄膜；和/或
铪基铁电薄膜厚度范围在2nm-20nm之间。
优选地，第二半导体层以及铁电电容器外侧具有第五绝缘层。
优选地，所述衬底为p型衬底，所述第一半导体层和/或第二半导体层为p型多晶硅层；或者所述衬底为n型衬底，所述第一半导体层和/或第二半导体层为n型多晶硅层。
优选地，第三绝缘层和/或第四绝缘层为SiO2层，栅极层为TiN层或TaN层，和/或第五绝缘层为SiO2层。
优选地，所述第一导体层和/或第二导体层包括TiN层。
本申请实施例提供了一种铁电存储器单元的制造方法，其特征在于，该方法包括：
在衬底上形成源区；
在衬底上淀积第一绝缘层、栅极层以及第二绝缘层叠层；
在衬底上淀积的第一绝缘层、栅极层以及第二绝缘层叠层对应于源区的部分刻蚀出沟道区空间；
在沟道区空间内壁上形成栅极氧化层；
在栅极氧化层之间淀积多晶硅；
在沟道区空间上方形成漏区；
淀积第三绝缘层，并刻蚀以使得漏区暴露出来；
在漏区上淀积第一导体层、铪基铁电层以及第二导体层叠层；
淀积互联金属层。
优选地，该方法还包括：
在淀积第一导体层、铪基铁电层以及第二导体层叠层之后进行快速热退火，退火温度在300℃-600℃之间，退火时间在10s-300s之间；优选地，退火温度在400℃-500℃，退火时间为30s-120s。
本申请采用垂直沟道结构，并且为双栅或环绕栅，减小了选通晶体管和存储单元的尺寸，增强了选通晶体管的驱动能力，提升了集成度；铪基铁电电容直接和选通晶体管漏区相连接，省掉了传统铁电存储器单元中的接触孔和互联金属，减小了存储单元面积，并简化了工艺；本申请的技术方案与硅基CMOS工艺完全兼容。
附图说明
此处所说明的附图用来提供对本发明的进一步理解，构成本发明的一部分，本发明的示意性实施例及其说明用于解释本发明，并不构成对本发明的不当限定。在附图中：
图1为本申请实施例提供的铁电存储器单元的示意图；
图2A-图2H为本申请实施例提供的铁电存储器单元制造流程示意图；
图3为本申请实施例提供的铁电存储器单元制造方法示意图。
具体实施方式
如在说明书及权利要求当中使用了某些词汇来指称特定组件。本领域技术人员应可理解，硬件制造商可能会用不同名词来称呼同一个组件。本说明书及权利要求并不以名称的差异来作为区分组件的方式，而是以组件在功能上的差异来作为区分的准则。如在通篇说明书及权利要求当中所提及的“包含”为一开放式用语，故应解释成“包含但不限定于”。“大致”是指在可接收的误差范围内，本领域技术人员能够在一定误差范围内解决所述技术问题，基本达到所述技术效果。说明书后续描述为实施本发明的较佳实施方式，然所述描述乃以说明本发明的一般原则为目的，并非用以限定本发明的范围。本发明的保护范围当视所附权利要求所界定者为准。
铪基铁电薄膜材料具有与主流CMOS集成电路生产线兼容、可微型化潜力大等优点，适合用于制备铁电存储器单元的关键材料。如图1所示，本申请提供的铁电存储器单元通过在p型衬底上实现在在p型硅基底(101)进行AS重掺杂得到选通晶体管的源区(102)。如图1所示，在p型衬底上的SiO2(103、116)/栅极(104、115)/SiO2(105、114)叠层上刻蚀出用于填充p型多晶硅的沟道区，沟道区对应于通过As掺杂构成的源区(102)，沟道区内侧淀积有铪基铁电薄膜(107、117)，铪基铁电薄膜(107、117)内填充有p型多晶硅层(118)，在铪基铁电薄膜(107、117)以及p型多晶硅(118)上方淀积有p型多晶硅层(108)，通过As掺杂形成漏区；p型多晶硅层(108)形成有铪基铁电电容器，其包括TiN(109)/铪基铁电(112)/TiN(111)形成的叠层。在铪基铁电电容器上形成有互联金属层(110)。p型多晶硅层(108)以及铪基铁电电容器外侧形成有SiO2层(106、113)。
优选地，铪基铁电可以包括HZO、HYO、HfAlO等中的一种或若干种材料。铪基铁电薄膜可以为高k铪基铁电薄膜。
优选地，本申请实施例中的衬底可以为n型衬底，相应地，多晶硅替换为n型多晶硅。
图2A-图2H示出了铁电存储器单元的制造方法，该方法包括：
准备硅衬底，晶圆尺寸可以为4寸-12寸，如图2A所示；优选地，硅基底所使用的单晶硅的晶相为<100>、<110>或<111>；
在硅衬底上进行离子注入形成源区，例如As掺杂，形成p型衬底，如图2B；该掺杂可以为重掺杂；可替换地，还可以进行P掺杂；优选地，在进行离子注入，能量可以为1-50keV之间，剂量在1E15-5E15/cm2之间；
在衬底上淀积SiO2层、栅极层以及SiO2层叠层；栅极层可以为TiN层或TaN层。SiO2层的淀积方式可以选择CVD，栅极层的淀积方式可以选择PVD。通过旋涂光刻胶，进行光刻、刻蚀和去胶，形成对应于源区的沟道区空间，如图2C所示。
在沟道区空间内壁上形成高k栅介质，例如铪基铁电薄膜，如图2D所示；该铪基铁电薄膜可以是HfO2或HfTaO材料的薄膜。
在沟道区空间淀积p型多晶硅；优选地，还可以进行CMP，源区和漏区之间的沟道可以在该p型多晶硅上。优选地，p型多晶硅的掺杂浓度在1E17-5E18/cm3之间。
淀积多晶硅，进行离子注入形成漏区，优选地，离子注入能量为1-50keV之间，剂量在1E15-5E15/cm2之间。可以进行离子注入时，可以使用As掺杂或者P掺杂。需要说明的是，漏区可以是在p型多晶硅上进行As或P离子注入实现，也可以直接淀积n型重掺杂多晶硅，并光刻刻蚀，保留在p型多晶硅上方的n型多晶硅。
淀积SiO2，优选地，SiO2厚度在100-500nm之间；通过旋涂光刻胶，进行光刻和刻蚀，使得漏区暴露出来，优选地，使得漏区所在的多晶硅层暴露出来，然后去胶。优选地，还可以进行RTA退火，退火温度在1000度左右，退火时间为10秒-30秒。
在漏区所在的多晶硅上淀积TiN/Hf基铁电(如HZO,HYO,HfAlO等)/TiN叠层；优选地，还可以进行快速热退火，退火温度在300℃-600℃之间，退火时间在10s-300s之间，优选地，退火温度在400℃-500℃，退火时间为30s-120s。
淀积互联金属层，例如Al层。
上述有些步骤中涉及到光刻、刻蚀和去胶的步骤没有明确描述，但这些技术是本领域中成熟的技术，例如在淀积互联金属层后，通过旋涂光刻胶，使用版图在光刻胶上进行光刻，然后刻蚀掉不需要的金属层，再通过去去胶，将保留的互联金属层暴露出来。本领域技术人员可以能够知晓通过现有的微电子制造技术如何实现上述各个步骤。
图3示出了本申请实施例提供的铁电存储器单元制造方法示意图，具体包括：
步骤301，在衬底上形成源区；作为示例，该衬底为硅衬底，在形成源区的时候，可以通过离子注入，形成源区；包含该源区的衬底可以为p型衬底或者n型衬；
步骤302，在衬底上淀积SiO2/栅极/SiO2/叠层；该步骤主要用于形成栅极层，并为刻蚀出沟道区空间做准备；
步骤303，在衬底上淀积的SiO2/栅极/SiO2/叠层对应于源区的部分刻蚀出沟道区空间；该沟道区空间可以作为电子或者空穴运动的空间；
步骤304，在沟道区空间内壁上形成铪基铁电薄膜作为栅极氧化层(栅氧)；栅氧用来将栅极与沟道区空间隔离，满足晶体管工作的基本需求；可替换地，栅氧可以通过在内壁上形成SiO2层或Al2O3层来实现；
步骤305，在铪基铁电薄膜之间淀积多晶硅；该多晶硅作为半导体材料，可以供电子或者空穴运动，从而能够实现晶体管的功能；多晶硅的类型，可以根据晶体管的设计要求，选择p型多晶硅或者n型多晶硅；
步骤306，在沟道区空间上方形成漏区；通过在沟道区两端分别形成源区和漏区，从而满足晶体管制作的要求；
步骤307，淀积SiO2，并刻蚀以使得漏区暴露出来；该步骤是通过微电子工艺为铪基铁电电容留出合适的空间；优选地，在漏区暴露出来后，还可以进行快速热退火(RTA)，退火温度在1000度左右，退火时间为10秒-30秒；
步骤308，在漏区上淀积TiN/铪基铁电/TiN叠层,TiN/铪基铁电/TiN叠层形成了铁电电容器；优选地，还可以进行快速热退火，退火温度在300℃-600℃之间，退火时间在10s-300s之间，优选地，退火温度在400℃-500℃，退火时间为30s-120s。
步骤309，淀积互联金属层；该互联层是用于与其他器件连接。
本申请实施例的SiO2作为绝缘材料使用，作为示例，也可以使用其他的绝缘材料，例如Al2O3等；TiN或TaN作为导体材料使用，作为示例，导体材料还可以采用金属，例如钨。
需要说明的是，可以说一下，本发明提供的铁电存储器单元可以基于体硅衬底、绝缘体上硅衬底以及其它非硅基衬底上进行制备，并不局限于硅衬底。
上述说明示出并描述了本发明的若干具体实施例，但如前所述，应当理解本发明并非局限于本文所披露的形式，不应看作是对其他实施例的排除，而可用于各种其他组合、修改和环境，并能够在本文所述发明构想范围内，通过上述教导或相关领域的技术或知识进行改动。而本领域人员所进行的改动和变化不脱离本发明的精神和范围，则都应在本发明所附权利要求的保护范围内。
Claims (10)
1.一种铁电存储器单元，其特征在于，该铁电存储器单元包括铁电电容器和选通晶体管，所述铁电电容器包括第一导体层/铪基铁电层/第二导体层形成的铁电电容器，所述铁电电容器位于互联金属层与选通晶体管的漏区之间。
2.根据权利要求1所述的铁电存储器单元，其特征在于，所述选通晶体管包括第一绝缘层和第二绝缘层，第一绝缘介质层和第二绝缘介质层之间填充有第一半导体层，该第一半导体层上形成选通晶体管的源区和选通晶体管的漏区之间的沟道。
3.根据权利要求2所述的铁电存储器单元，其特征在于，第一绝缘介质层和/或第二绝缘介质层为铪基铁电薄膜；
第一绝缘层和/或第二绝缘层外侧设置有第三绝缘层/栅极层/第四绝缘层形成的叠层；和/或
所述选通晶体管的源区形成于衬底上，和/或所述选通晶体管的漏区形成于位于所述第一半导体层上方的第二半导体层上。
4.根据权利要求3所述的铁电存储器单元，其特征在于，铪基铁电薄膜为掺杂了Zr、Al、Si以及Y元素中的一种或多种的HfO2薄膜；和/或
铪基铁电薄膜厚度范围在2nm-20nm之间。
5.根据权利要求3所述的铁电存储器单元，其特征在于，第二半导体层以及铁电电容器外侧具有第五绝缘层。
6.根据权利要求3所述的铁电存储器单元，其特征在于，所述衬底为p型衬底，所述第一半导体层和/或第二半导体层为p型多晶硅层；或者所述衬底为n型衬底，所述第一半导体层和/或第二半导体层为n型多晶硅层。
7.根据权利要求3或5所述的铁电存储器单元，其特征在于，第三绝缘层和/或第四绝缘层为SiO2层，栅极层为TiN层或TaN层，和/或第五绝缘层为SiO2层。
8.根据权利要求1所述的铁电存储器单元，其特征在于，所述第一导体层和/或第二导体层包括TiN层。
9.一种铁电存储器单元的制造方法，其特征在于，该方法包括：
在衬底上形成源区；
在衬底上淀积第一绝缘层、栅极层以及第二绝缘层叠层；
在衬底上淀积的第一绝缘层、栅极层以及第二绝缘层叠层对应于源区的部分刻蚀出沟道区空间；
在沟道区空间内壁上形成栅极氧化层；
在栅极氧化层之间淀积多晶硅；
在沟道区空间上方形成漏区；
淀积第三绝缘层，并刻蚀以使得漏区暴露出来；
在漏区上淀积第一导体层、铪基铁电层以及第二导体层叠层；
淀积互联金属层。
10.根据权利要求9所述的制造方法，其特征在于，该方法还包括：
在淀积第一导体层、铪基铁电层以及第二导体层叠层之后进行快速热退火，退火温度在300℃-600℃之间，退火时间在10s-300s之间；优选地，退火温度在400℃-500℃，退火时间为30s-120s。
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| Country | Link |
|---|---|
| CN (1) | CN109904162A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112736083A (zh) * | 2020-12-25 | 2021-04-30 | 光华临港工程应用技术研发(上海)有限公司 | 一种三维铁电存储器件的制造方法 |
| WO2021258305A1 (zh) * | 2020-06-23 | 2021-12-30 | 华为技术有限公司 | 一种铁电存储器及存储设备 |
| WO2023272536A1 (zh) * | 2021-06-29 | 2023-01-05 | 华为技术有限公司 | 铁电存储器及其形成方法、电子设备 |
| US11581366B2 (en) | 2020-06-22 | 2023-02-14 | Taiwan Semiconductor Manufacturing Company Limited | Memory cell device with thin-film transistor selector and methods for forming the same |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5136534A (en) * | 1989-06-30 | 1992-08-04 | Texas Instruments Incorporated | Method and apparatus for a filament channel pass gate ferroelectric capacitor memory cell |
| US20040113207A1 (en) * | 2002-12-11 | 2004-06-17 | International Business Machines Corporation | Vertical MOSFET SRAM cell |
| CN1618123A (zh) * | 2001-11-29 | 2005-05-18 | 塞姆特里克斯公司 | 用于集成电路应用的镧系分层超晶格材料 |
| US20050280061A1 (en) * | 2004-06-21 | 2005-12-22 | Sang-Yun Lee | Vertical memory device structures |
| US20110305074A1 (en) * | 2010-06-15 | 2011-12-15 | International Business Machines Corporation | Self-aligned bit line under word line memory array |
| US20120319201A1 (en) * | 2011-06-16 | 2012-12-20 | Snu R & Db Foundation | Semiconductor devices having vertical device and non-vertical device and methods of forming the same |
| US20150054063A1 (en) * | 2013-03-01 | 2015-02-26 | Micron Technology, Inc. | Apparatuses having a vertical memory cell |
| US20150311255A1 (en) * | 2013-08-19 | 2015-10-29 | SK Hynix Inc. | Variable resistive memory device including vertical channel pmos transistor and method of manufacturing the same |
| CN108520878A (zh) * | 2018-04-18 | 2018-09-11 | 湘潭大学 | 一种cmos后端工艺嵌入式的铁电随机存储器及其制备方法 |
-
2019
- 2019-03-08 CN CN201910175107.2A patent/CN109904162A/zh active Pending
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5136534A (en) * | 1989-06-30 | 1992-08-04 | Texas Instruments Incorporated | Method and apparatus for a filament channel pass gate ferroelectric capacitor memory cell |
| CN1618123A (zh) * | 2001-11-29 | 2005-05-18 | 塞姆特里克斯公司 | 用于集成电路应用的镧系分层超晶格材料 |
| US20040113207A1 (en) * | 2002-12-11 | 2004-06-17 | International Business Machines Corporation | Vertical MOSFET SRAM cell |
| US20050280061A1 (en) * | 2004-06-21 | 2005-12-22 | Sang-Yun Lee | Vertical memory device structures |
| US20110305074A1 (en) * | 2010-06-15 | 2011-12-15 | International Business Machines Corporation | Self-aligned bit line under word line memory array |
| US20120319201A1 (en) * | 2011-06-16 | 2012-12-20 | Snu R & Db Foundation | Semiconductor devices having vertical device and non-vertical device and methods of forming the same |
| US20150054063A1 (en) * | 2013-03-01 | 2015-02-26 | Micron Technology, Inc. | Apparatuses having a vertical memory cell |
| US20150311255A1 (en) * | 2013-08-19 | 2015-10-29 | SK Hynix Inc. | Variable resistive memory device including vertical channel pmos transistor and method of manufacturing the same |
| CN108520878A (zh) * | 2018-04-18 | 2018-09-11 | 湘潭大学 | 一种cmos后端工艺嵌入式的铁电随机存储器及其制备方法 |
Non-Patent Citations (2)
| Title |
|---|
| 何丹农: "《 纳米制造》", 31 December 2011, 华东理工大学出版社 * |
| 夏征农，陈至立: "《大辞海 第37卷 材料科学卷》", 31 December 2015, 上海辞书出版社 * |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11581366B2 (en) | 2020-06-22 | 2023-02-14 | Taiwan Semiconductor Manufacturing Company Limited | Memory cell device with thin-film transistor selector and methods for forming the same |
| WO2021258305A1 (zh) * | 2020-06-23 | 2021-12-30 | 华为技术有限公司 | 一种铁电存储器及存储设备 |
| CN112736083A (zh) * | 2020-12-25 | 2021-04-30 | 光华临港工程应用技术研发(上海)有限公司 | 一种三维铁电存储器件的制造方法 |
| WO2022134155A1 (zh) * | 2020-12-25 | 2022-06-30 | 光华临港工程应用技术研发(上海)有限公司 | 一种三维铁电存储器件的制造方法 |
| WO2023272536A1 (zh) * | 2021-06-29 | 2023-01-05 | 华为技术有限公司 | 铁电存储器及其形成方法、电子设备 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
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| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20190618 |
|
| RJ01 | Rejection of invention patent application after publication |