CN107978635B - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。该方法包括：第一导电类型的半导体衬底；第一阱区，形成在半导体衬底中具有第二导电类型；体区形成在半导体衬底中，与第一阱区间隔设置具有第一导电类型；栅极结构形成在半导体衬底上，覆盖半导体衬底中的沟道区，并位于第一阱区的外侧且部分覆盖体区；源极和漏极，形成在栅极结构两侧的半导体衬底中，其中，漏极位于第一阱区内；金属硅化物阻挡层，形成在栅极结构与漏极之间的半导体衬底的表面上；极板层，形成在金属硅化物阻挡层的表面上。本发明的半导体器件，提高了击穿电压，降低了导通电阻，进而提高了半导体器件的整体性能。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
随着半导体行业的迅猛发展，PIC(Power Integrated Circuit，功率集成电路)不断在多个领域中使用，如电机控制、平板显示驱动控制、电脑外设的驱动控制等等，PIC电路中所使用的功率器件中，DMOS(Double Diffused MOSFET，双扩散金属氧化物半导体场效应管)具有工作电压高、工艺简单、易于同低压CMOS(Complementary MetalOxideSemiconductor，互补金属氧化物半导体)电路在工艺上兼容等特点而受到广泛关注。
DMOS主要有两种类型垂直双扩散金属氧化物半导体场效应管VDMOSFET(verticaldouble-diffused MOSFET，简称VDMOS)和横向双扩散金属氧化物半导体场效应LDMOSFET(lateraldouble-diffused MOSFET，简称LDMOS)。LDMOS由于更容易与CMOS工艺兼容而在业内被广泛地采用。
LDMOS器件作为功率器件的重要组成部件之一，具有广阔的应用前景。由于LDMOS器件通常用于功率电路，例如RF技术和功率MOSFET器件中，功率电路需要获得高压功率放大和较大的输出功率，因此LDMOS器件必须能承受较高的电压。随着LDMOS广泛应用于功率集成电路，对LDMOS器件的性能的要求也越来越高，要求较高的LDMOS器件的击穿电压，还可能要求增加阈值漂移等。总之，对具有更高的击穿电压的LDMOS器件的需求越来越迫切。现有的LDMOS器件很难满足具有较高击穿电压的要求。
现有技术的LDMOS如图1所示。其中，图1所示的LDMOS包括P型半导体衬底100、位于P型半导体衬底100内的P阱104和N阱105、位于P阱104内的源极101和体电极106、位于N阱内的漏极102以及位于P型半导体衬底100上的栅极结构103，该LDMOS晶体管还包括位于所述P阱104的浅沟槽隔离(STI)107和位于所述N阱105内的浅沟槽隔离(STI)延长部分108，浅沟槽隔离可以隔离P阱或N阱内的不同组件，提高LDMOS的性能。在图1所示的LDMOS中，当在漏极端加高压时，只在N阱105和P型半导体衬底100之间产生耗尽，即，只在N阱的下端产生耗尽层，因此耗尽是单向的，所以击穿电压(breakdown voltage，简称BV)不够高，并且由于栅极的长度比较大，使得导通电阻(Ron)较大。由此可见，现有技术中的LDMOS难以实现较高的击穿电压和较低的Ron。
因此，为解决上述技术问题，有必要提供一种新的半导体器件及其制造方法。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明一方面提供一种半导体器件，包括：
第一导电类型的半导体衬底；
第一阱区，形成在所述半导体衬底中，具有第二导电类型；
体区，形成在所述半导体衬底中，与所述第一阱区间隔设置，具有第一导电类型；
栅极结构，形成在所述半导体衬底上，覆盖所述半导体衬底中的沟道区，并位于所述第一阱区的外侧且部分覆盖所述体区；
源极和漏极，形成在所述栅极结构两侧的半导体衬底中，其中，所述漏极位于所述第一阱区内；
金属硅化物阻挡层，形成在所述栅极结构与所述漏极之间的所述半导体衬底的表面上；
极板层，形成在所述金属硅化物阻挡层的表面上。
进一步，还包括第二阱区，所述第二阱区的顶面贴近所述第一阱区的底面，所述第二阱区具有第一导电类型。
进一步，所述漏极的杂质掺杂浓度大于所述第一阱区的杂质掺杂浓度。
进一步，所述极板层的材料包括半导体材料。
进一步，所述极板层的材料包括多晶硅。
进一步，所述极板层包括P型或N型杂质掺杂的多晶硅层以及金属硅化物层。
进一步，所述P型或N型杂质掺杂的多晶硅层靠近所述栅极结构，所述金属硅化物层靠近所述漏极。
进一步，所述金属硅化物阻挡层进一步延伸到所述栅极结构的部分表面上。
进一步，还包括形成在所述半导体衬底中的深阱区，所述深阱区与所述体区相邻接，所述源极一部分位于所述深阱区内，另一部分位于所述体区内。
进一步，在所述源极、所述漏极和所述栅极结构的表面内还形成有金属硅化物。
进一步，在所述半导体衬底的表面上还形成有层间介电层，在所述层间介电层中形成有分别与所述源极和所述漏极电连接的接触孔，在所述层间介电层的表面上形成有图案化的第一金属层。
本发明再一方面提供一种半导体器件的制造方法，所述方法包括：
提供第一导电类型的半导体衬底，在所述半导体衬底中形成第一阱区，所述第一阱区具有第二导电类型；
在所述半导体衬底中形成体区，所述体区与所述第一阱区间隔设置，具有第一导电类型；
在所述半导体衬底上形成栅极结构，所述栅极结构覆盖所述半导体衬底中的沟道区，并位于所述第一阱区的外侧且部分覆盖所述体区；
在所述栅极结构两侧的半导体衬底中形成源极和漏极，其中，所述漏极位于所述第一阱区内；
在所述栅极结构与所述漏极之间的所述半导体衬底的表面上形成金属硅化物阻挡层；
在所述金属硅化物阻挡层的表面上形成极板层。
进一步，在形成所述第一阱区之前，还包括以下步骤：在所述半导体衬底中形成第二阱区，所述第二阱区的顶面的位置贴近预定形成的所述第一阱区的底面，所述第二阱区具有第一导电类型。
进一步，所述漏极的杂质掺杂浓度大于所述第一阱区的杂质掺杂浓度。
进一步，所述极板层的材料包括半导体材料。
进一步，所述极板层的材料包括多晶硅。
进一步，所述极板层包括P型或N型杂质掺杂的多晶硅层以及金属硅化物层。
进一步，所述P型或N型杂质掺杂的多晶硅层靠近所述栅极结构，所述金属硅化物层靠近所述漏极。
进一步，所述金属硅化物阻挡层进一步延伸到所述栅极结构的部分表面上。
进一步，形成所述极板层之后，还包括以下步骤：
在所述半导体衬底的表面上形成层间介电层；
在所述层间介电层中形成分别与所述源极和所述漏极电连接的接触孔；
在所述层间介电层的表面上形成图案化的第一金属层。
本发明再一方面提供一种电子装置，其包括前述的半导体器件。
本发明的半导体器件，在栅极结构外侧设置第一阱区，漏极设置在第一阱区内，在漏极和栅极结构之间的半导体衬底上形成有金属硅化物阻挡层以及极板层，极板层和第一阱区耦合，进而提高了击穿电压，降低了漏极端栅极结构边缘电场，同时缩短了栅极结构的长度，降低了栅极电荷(Qg)，降低了导通电阻(Ron)，进而提高了半导体器件的整体性能。
本发明的制造方法，由于最终制作获得了前述的半导体器件，因而同样具有上述优点。本发明的电子装置，由于采用了上述半导体器件，因而同样具有上述优点。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为现有技术中的一种LDMOS器件结构的剖视图；
图2示出了本发明一个实施方式的半导体器件的结构示意图；
图3A-3C示出了本发明一个实施方式的半导体器件的制造方法的相关步骤所获得的器件的结构示意图；
图4为根据本发明一个实施方式的半导体器件的制造方法的工艺流程图；
图5示出了本发明一实施例中的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
为了解决前述的技术问题，本发明提供了一种半导体器件，如图2所示，其主要包括：
第一导电类型的半导体衬底；
第一阱区，形成在所述半导体衬底中，具有第二导电类型；
体区，形成在所述半导体衬底中，与所述第一阱区间隔设置，具有第一导电类型；
栅极结构，形成在所述半导体衬底上，覆盖所述半导体衬底中的沟道区，并位于所述第一阱区的外侧且部分覆盖所述体区；
源极和漏极，形成在所述栅极结构两侧的半导体衬底中，其中，所述漏极位于所述第一阱区内；
金属硅化物阻挡层，形成在所述栅极结构与所述漏极之间的所述半导体衬底的表面上；
极板层，形成在所述金属硅化物阻挡层的表面上。
根据本发明的半导体器件，在栅极结构外侧设置第一阱区，漏极设置在第一阱区内，在漏极和栅极结构之间的半导体衬底上形成有金属硅化物阻挡层以及极板层，极板层和第一阱区耦合，进而提高了击穿电压，降低了漏极端栅极结构边缘电场，同时缩短了栅极结构的长度，降低了栅极电荷(Qg)，降低了导通电阻(Ron)，进而提高了半导体器件的整体性能。
下面参考图2，对本发明的半导体器件进行详细描述，其中，图2示出了本发明一个实施方式的半导体器件的结构示意图。
作为示例，本发明的半导体器件为LDMOS器件，或者其他包括LDMOS的器件，其包括：第一导电类型的半导体衬底200。
具体地，所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
示例性地，所述半导体衬底200可以为P型衬底，或者N型衬底，其中，图2中仅示出了半导体衬底200为P型衬底的情况。
本发明的所述半导体器件还包括第一阱区202，第一阱区202形成在所述半导体衬底200中，且具有第二导电类型。
示例性地，所述第一阱区202为N型阱区，例如N型阱区，或者，所述第一阱区202还可以为P型阱区，例如轻掺杂的P型阱区，具体的可根据实际器件的类型进行合理的设置，对于N型LDMOS器件，则第一阱区202为N型阱区。
值得一提的是，本文中涉及的所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。
所述半导体器件还包括第二阱区203，所述第二阱区203的顶面贴近所述第一阱区202的底面，所述第二阱区203具有第一导电类型。
本实施例中，所述第一阱区202为N型阱区，所述第二阱区203为P型阱区。
还包括体区2041，其形成在所述半导体衬底200中，与所述第一阱区202间隔设置，具有第一导电类型。
例如，所述第一阱区202为N型阱区，所述体区为P型体区。
所述体区2041和所述第一阱区202分别位于半导体衬底的沟道区的两侧，该沟道区具有与体区相同的导电类型，但是沟道区的杂质的掺杂浓度低于所述体区2041中的杂质的掺杂浓度。
示例性地，所述半导体器件还包括形成在所述半导体衬底200中的深阱区2042，所述深阱区2042与所述体区2041相邻接，所述深阱区2042和所述第一阱区202分别位于所述体区2041的两侧，所述深阱区2042具有比所述体区2041更深的深度，其与所述体区2041具有相同的导电类型，且所述深阱区2042的杂质掺杂浓度大于所述体区2041中的杂质掺杂浓度。
在一个示例中，在半导体衬底200中还形成有另一深阱区201，前述的体区2041、第一阱区202、第二阱区203和深阱区2042均位于所述深阱区201中，该深阱区201与所述体区2041具有相同的导电类型，其杂质掺杂浓度小于所述体区的杂质掺杂浓度。
所述半导体器件还包括栅极结构，形成在所述半导体衬底200上，覆盖所述半导体衬底200中的沟道区，并位于所述第一阱区202的外侧且部分覆盖所述体区2041。
在一个示例中，栅极结构还可以覆盖部分的所述第一阱区202，或者，栅极结构的一侧壁和第一阱区202靠近所述栅极结构205的侧壁对齐。
示例性地，栅极结构包括位于半导体衬底200表面上的栅极介电层2051以及位于栅极介电层2051上的栅极层2052。
栅极介电层2051可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物。或者，栅极介电层可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电解质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。
栅极层2052由多晶硅材料组成，一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料。本实施例中，栅极层由多晶硅材料组成。
相比现有技术，本实施例中栅极结构可以具有更小的宽度，该更小的宽度是指本发明实施例中的半导体器件相比现有的具有相同的尺寸的半导体器件，本实施例中栅极结构可以具有更小的宽度，可以根据实际的器件的尺寸合适设定栅极结构的宽度。
在一个示例中，在所述栅极结构的侧壁上形成有间隙壁2053，所述间隙壁2053可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。
进一步地，一间隙壁2053可以位于所述第一阱区202上，另一间隙壁2053位于所述体区2041上。
所述半导体器件还包括源极2061和漏极2062，其形成在所述栅极结构两侧的半导体衬底200中，其中，所述漏极2062位于所述第一阱区202内，所述源极2061一部分位于所述深阱区2042内，另一部分位于所述体区2041内。
其中，所述源极2061和漏极2062与所述第一阱区202具有相同的导电类型，例如，所述第一阱区202为N型阱区，则所述源极和漏极为N型源极和漏极。
在本实施例中，所述漏极2062的杂质掺杂浓度大于所述第一阱区202的杂质掺杂浓度，例如，第一阱区202为轻掺杂的N型阱区，漏极2062则可以为重掺杂的N型掺杂区。
示例性地，所述漏极2062和所述栅极结构之间间隔一段距离。
在一个示例中，在深阱区2042中还形成有体区引出区，该体区引出区与所述体区和深阱区2042为相同的导电类型，且其杂质掺杂浓度大于体区的杂质掺杂浓度，小于深阱区2042的杂质掺杂浓度。
进一步地，所述半导体器件还包括金属硅化物阻挡层208，其形成在所述栅极结构与所述漏极之间的所述半导体衬底的表面上。
可选地，所述金属硅化物阻挡层208还可以进一步延伸到所述栅极结构的部分表面上，如图2所示，所述金属硅化物阻挡层208进一步延伸到所述栅极层2052的部分顶面上。
示例性地，所述金属硅化物阻挡层208还可进一步延伸到所述漏极2062的部分表面上。
具体地，金属硅化物阻挡层208的材料可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成，本实施例中，金属硅化物阻挡层208的材料包括氧化硅。
可选地，金属硅化物阻挡层208的厚度可以为20～1000埃，其还可以为其他任意适合的厚度范围，在此不做具体限制。
在一个示例中，在所述体区引出区、所述源极2061、所述漏极2062和所述栅极结构的表面内形成有金属硅化物207，以减小器件的有源区(AA)与金属互连结构之间的接触电阻，其中，被金属硅化物阻挡层208所覆盖的栅极层2052的表面内未形成有金属硅化物。
金属硅化物207可使用自对准硅化物形成工艺，其具体的材质可以根据实际工艺中使用的金属而决定，例如可以为含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料的金属硅化物。
进一步地，本发明的半导体器件还包括极板层209，其形成在所述金属硅化物阻挡层208的表面上，其覆盖全部的所述金属硅化物阻挡层208，也可以仅覆盖部分的所述金属硅化物阻挡层208。
可选地，所述极板层209的厚度可以为20～2000埃，具体地可以根据实际的器件要求进行合理的设定。
极板层209的材料可以包括半导体材料，半导体材料其可以为Si、SiB、SiGe、SiC、SiP、SiGeB、SiCP、AsGa或其他III-V族的二元或三元化合物，本实施例中，所述极板层209的材料可以为多晶硅。
在一个示例中，所述极板层209包括P型或N型杂质掺杂的多晶硅层2091以及金属硅化物层2092。
可选地，如图2所示，所述P型或N型杂质掺杂的多晶硅层2091靠近所述栅极结构，所述金属硅化物层2092靠近所述漏极2062。
在一个示例中，所述极板层209的材料还可以包括金属或金属化合物，例如，极板层209的材料包括氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、其合金或其组成物。
进一步地，在所述半导体衬底200的表面上还形成有层间介电层210，在所述层间介电层210中形成有分别与所述源极2061、所述漏极2062以及体区引出区电连接的接触孔211，其中，一接触孔211电连接到所述源极2061和体区引出区共用的金属硅化物207上，另一接触孔211电连接到漏极2062表面内的金属硅化物上，在所述层间介电层210的表面上形成有图案化的第一金属层212，接触孔211分别电连接到彼此隔离开的第一金属层212上。
具体地，层间介电层210可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。层间介电层还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。
接触孔211可以为具有导电特性的金属接触孔，例如，可以包括Cu、W或者Al等金属材料。
第一金属层212的材料可以包括任意合适的金属材料，例如，可以包括Cu、W或者Al等金属材料。
值得一提的是，完整的半导体器件还包括其他的构成部分和元件等，在此不作一一赘述。
本发明实施例的半导体器件，在漏极端设置N型阱区，在N型阱区下方设置P型阱区，其中，漏极形成在N型阱区内，并在漏极和栅极结构之间的半导体衬底上形成有金属硅化物阻挡层以及极板层，极板层和第一阱区以及它们之间的金属硅化物阻挡层构成电容结构，当在漏极端施加高压时，如图2所示，本发明的耗尽层2021存在于漏极和栅极结构之间的N型阱区中，使得耗尽层的面积扩大，电流从漏极端流向栅极结构(如图2中箭头所示)，在此过程中由极板层和第一阱区以及它们之间的金属硅化物阻挡层构成电容结构，可消耗部分电压，使的漏极端栅极结构的电场降低，因此可以使器件具有较高的击穿电压。
另外，现有技术中往往通过延长栅极结构到漂移区上，并进一步延长到漂移区中的浅沟槽隔离延长部分上的方法，来提高了击穿电压，而相比于现有技术，本发明实施中，可以缩短栅极结构长度，也能实现高的击穿电压，且栅极结构缩短，可以降低栅极电荷(Qg)，并降低了导通电阻(Ron)。
根据TCAD仿真结果，本发明的LDMOS结构的击穿电压大于32V，而常规LDMOS的击穿电压大于28V，由此可见，本发明的LDMOS结构的击穿电压比常规LDMOS的击穿电压提高了14％，另外，本发明的LDMOS结构的Ron大于8V，而常规LDMOS结构的Ron大于12V，因此，本发明的LDMOS结构的Ron比常规LDMOS的Ron降低了33％
综上所述，本发明的半导体器件，在栅极结构外侧设置第一阱区，漏极设置在第一阱区内，在漏极和栅极结构之间的半导体衬底上形成有金属硅化物阻挡层以及极板层，极板层和第一阱区耦合，进而提高了击穿电压，降低了漏极端栅极结构边缘电场，同时缩短了栅极结构的长度，降低了栅极电荷(Qg)，降低了导通电阻(Ron)，进而提高了半导体器件的整体性能。
实施例二
本发明还提供一种前述实施例一中的半导体器件的制造方法，如图4所示，该制造方法主要包括以下步骤：
步骤S1，提供第一导电类型的半导体衬底，在所述半导体衬底中形成第一阱区，所述第一阱区具有第二导电类型；
步骤S2，在所述半导体衬底中形成体区，所述体区与所述第一阱区间隔设置，具有第一导电类型；
步骤S3，在所述半导体衬底上形成栅极结构，所述栅极结构覆盖所述半导体衬底中的沟道区，并位于所述第一阱区的外侧且部分覆盖所述体区；
步骤S4，在所述栅极结构两侧的半导体衬底中形成源极和漏极，其中，所述漏极位于所述第一阱区内；
步骤S5，在所述栅极结构与所述漏极之间的所述半导体衬底的表面上形成金属硅化物阻挡层；
步骤S6，在所述金属硅化物阻挡层的表面上形成极板层。
根据本发明的制造方法所制备获得的半导体器件，在栅极结构外侧设置第一阱区，漏极设置在第一阱区内，在漏极和栅极结构之间的半导体衬底上形成有金属硅化物阻挡层以及极板层，极板层和第一阱区耦合，进而提高了击穿电压，降低了漏极端栅极结构边缘电场，同时缩短了栅极结构的长度，降低了栅极电荷(Qg)，降低了导通电阻(Ron)，进而提高了半导体器件的整体性能。
下面参考图3A至图3C，对本发明的半导体器件的制造方法做详细描述，其中，本发明的半导体器件可以为LDMOS器件，也可以为包括该LDMOS的其他器件。
首先，如图3A所示，提供第一导电类型的半导体衬底200，在所述半导体衬底中形成第一阱区，所述第一阱区具有第二导电类型，
具体地，所述半导体衬底200可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底200的构成材料选用单晶硅。
示例性地，所述半导体衬底200可以为P型衬底，或者N型衬底，其中，图3A中仅示出了半导体衬底200为P型衬底的情况，本实施例中，主要以半导体衬底200为P型衬底的示例对本发明进行解释。
在所述半导体衬底200中形成第一阱区202，所述第一阱区202具有第二导电类型，示例性地，所述第一阱区202为N型阱区，例如轻掺杂的N型阱区，或者，所述第一阱区202还可以为P型阱区，例如轻掺杂的P型阱区，具体的可根据实际器件的类型进行合理的设置，对于N型LDMOS器件，则第一阱区202为N型阱区。
示例性地，在半导体衬底200上形成图案化的掩膜层，例如光刻胶层，该图案化的光刻胶层仅暴露预定形成第一阱区202的区域，随后，可根据第一阱区202的导电类型选择合适的掺杂离子，进行离子注入，以形成第一阱区202，示例性地，对于N型阱区，则离子注入N型掺杂离子，例如磷或者砷，对于P型阱区，则可离子注入P型掺杂离子，例如硼。
值得一提的是，本文中涉及的所述第一导电类型为N型，所述第二导电类型为P型，或者，所述第一导电类型为P型，所述第二导电类型为N型。
在一个示例中，在形成第一阱区202之前，还可先在半导体衬底200中形成深阱区201，之后预定形成的其他阱区均形成在该深阱区201中，深阱区201具有与半导体衬底200相同的导电类型。
示例性地，在形成第一阱区202之前，还可先在半导体衬底200中形成第二阱区203，且控制第二阱区203离子注入的深度，使所述第二阱区的顶面的位置贴近预定形成的所述第一阱区的底面，所述第二阱区具有第一导电类型。
本实施例中，所述第一阱区202为N型阱区，较佳地为轻掺杂的N型阱区，所述第二阱区203为P型阱区。
随后，在所述半导体衬底200中形成体区2041，所述体区2041与所述第一阱区202间隔设置，具有第一导电类型。
示例性地，通过离子注入工艺形成该体区2041，体区2041具有与第一阱区202相反的导电类型，例如，所述第一阱区202为N型阱区，所述体区为P型体区。具体注入的掺杂离子类型根据实际器件的工艺进行合理选择，在此不做赘述。
所述体区2041和所述第一阱区202分别位于半导体衬底的沟道区的两侧，该沟道区具有与体区相同的导电类型，但是沟道区的杂质的掺杂浓度低于所述体区2041中的杂质的掺杂浓度。
示例性地，所述半导体器件还包括在所述半导体衬底200中形成深阱区2042的步骤，所述深阱区2042与所述体区2041相邻接，所述深阱区2042和所述第一阱区202分别位于所述体区2041的两侧，所述深阱区2042具有比所述体区2041更深的深度，其与所述体区2041具有相同的导电类型，且所述深阱区2042的杂质掺杂浓度大于所述体区2041中的杂质掺杂浓度。
其中，前述步骤中第一阱区202、体区2041和所述深阱区2042的形成顺序可根据工艺要求进行适当调整，例如，可先离子注入形成体区2041、再形成深阱区2042，最后形成第一阱区202，或者，先形成深阱区2042，再形成体区2041，最后形成第一阱区202。
离子注入的深度可通过控制离子注入的能量来控制。离子注入后，还可进行退火处理步骤，以激活各个阱区中的掺杂离子，退火处理的工艺使用快速热退火(RTA)，或其他适合的退火方法。
随后，继续如图3A所示，在所述半导体衬底200上形成栅极结构，所述栅极结构覆盖所述半导体衬底200中的沟道区，并位于所述第一阱区202的外侧且部分覆盖所述体区2041。
在一个示例中，栅极结构还可以覆盖部分的所述第一阱区202，或者，栅极结构的一侧壁和第一阱区202靠近所述栅极结构的侧壁对齐。
示例性地，栅极结构包括位于半导体衬底200表面上的栅极介电层2051以及位于栅极介电层2051上的栅极层2052。
栅极介电层2051可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物。或者，栅极介电层可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电解质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。
栅极层2052由多晶硅材料组成，一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料。本实施例中，栅极层由多晶硅材料组成。
栅极介电层2051以及栅极层2052优选的形成方法包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等一般相似方法。
相比现有技术，本实施例中栅极结构可以具有更小的宽度，该更小的宽度是指本发明实施例中的半导体器件相比现有的具有相同的尺寸的半导体器件，本实施例中栅极结构可以具有更小的宽度，可以根据实际的器件的尺寸合适设定栅极结构的宽度。
在一个示例中，还包括在所述栅极结构的侧壁上形成间隙壁2053的步骤，所述间隙壁2053可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。
进一步地，一间隙壁2053可以位于所述第一阱区202上，另一间隙壁2053位于所述体区2041上。
随后，继续如图3A所示，在所述栅极结构两侧的半导体衬底中形成源极2061和漏极2062，其中，所述漏极2062位于所述第一阱区202内，所述源极2061一部分位于所述深阱区2042内，另一部分位于所述体区2041内。
其中，所述源极2061和漏极2062与所述第一阱区202具有相同的导电类型，例如，所述第一阱区202为N型阱区，则所述源极和漏极为N型源极和漏极。
可通过本领域常用的离子注入工艺形成所述源极2061和漏极2062，再此不作赘述。
在本实施例中，所述漏极2062的杂质掺杂浓度大于所述第一阱区202的杂质掺杂浓度，例如，第一阱区202为轻掺杂的N型阱区，漏极2062为重掺杂的N型掺杂区。
示例性地，所述漏极2062和所述栅极结构之间间隔一段距离。
在一个示例中，还包括在深阱区2042中形成体区引出区的步骤，该体区引出区与所述体区2041和深阱区2042为相同的导电类型，且其杂质掺杂浓度大于体区的杂质掺杂浓度，小于深阱区2042的杂质掺杂浓度。
最后，如图3B所示，在所述栅极结构与所述漏极2062之间的所述半导体衬底200的表面上形成金属硅化物阻挡层208。
示例性地，形成所述金属硅化物阻挡层208的方法，可以包括以下步骤A1至步骤A4：
首先，执行步骤A1，在半导体衬底200的表面上沉积形成金属硅化物阻挡层208。
具体地，金属硅化物阻挡层208的材料可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成，本实施例中，金属硅化物阻挡层208的材料包括氧化硅。可以使用化学气相沉积、物理气相沉积等方法形成所述金属硅化物阻挡层208，例如利用热化学气相沉积(thermal CVD)制造工艺、高密度等离子体(HDP)制造工艺形成氧化硅的材料层作为金属硅化物阻挡层208。
可选地，金属硅化物阻挡层208的厚度可以为20～1000埃，其还可以为其他任意适合的厚度范围，在此不做具体限制。
接着，执行步骤A2，通过光刻工艺，形成图案化的光刻胶层，该图案化的光刻胶层露出与栅极结构的至少部分表面、源极的至少部分表面、漏极的至少部分表面和体区引出区的至少部分表面相对应的金属硅化物阻挡层208。
接着，执行步骤A3，以所述图案化的光刻胶层为掩膜，蚀刻去除部分所述金属硅化物阻挡层208，以露出栅极结构的至少部分表面、源极的至少部分表面、漏极的至少部分表面和体区引出区的至少部分表面，并去除所述光刻胶层。
接着，执行步骤A4，执行自对准硅化物形成工艺(salicide)，以在所述体区引出区、所述源极2061、所述漏极2062和所述栅极结构的表面内形成金属硅化物207，以减小器件的有源区(AA)与金属互连结构之间的接触电阻，其中，被金属硅化物阻挡层208所覆盖的栅极层2052的表面内未形成有金属硅化物。
自对准硅化物形成工艺(salicide)包括以下步骤：首先沉积金属层(图中未示)，其可包含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料。接着加热衬底，造成金属层与其下的硅层发生硅化作用，金属硅化物区域因而形成。接着使用可侵蚀金属层，但不致侵蚀金属硅化物区域的蚀刻剂，以将未反应的金属层除去。
而剩余的位于所述栅极结构与所述漏极之间的所述半导体衬底的表面上的金属硅化物阻挡层208则被保留下来。
可选地，所述金属硅化物阻挡层208还可以进一步延伸到所述栅极结构的部分表面上，如图3B所示，所述金属硅化物阻挡层208进一步延伸到所述栅极层2052的部分顶面上。
示例性地，所述金属硅化物阻挡层208还可进一步延伸到所述漏极2062的部分表面上。
随后，如图3C所示，在所述金属硅化物阻挡层208的表面上形成极板层209。
具体地，极板层209形成在所述金属硅化物阻挡层208的表面上，其覆盖全部的所述金属硅化物阻挡层208，也可以仅覆盖部分的所述金属硅化物阻挡层208。
可选地，所述极板层209的厚度可以为20～2000埃，具体地可以根据实际的器件要求进行合理的设定。
极板层209的材料可以包括半导体材料，半导体材料其可以为Si、SiB、SiGe、SiC、SiP、SiGeB、SiCP、AsGa或其他III-V族的二元或三元化合物，本实施例中，所述极板层209的材料可以为多晶硅。
在一个示例中，可首先在半导体衬底200的表面上沉积形成多晶硅层，随后，通过光刻工艺以及蚀刻的方法，对多晶硅层进行图案化，仅保留位于所述金属硅化物阻挡层208上的部分，进而形成多晶硅场极板层209。
可以利用诸如化学气相沉积等方法的常规技术形成多晶硅层，示例性地，多晶硅的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
在一个示例中，所述极板层209包括P型或N型杂质掺杂的多晶硅层2091以及金属硅化物层2092。
可选地，如图3C所示，所述P型或N型杂质掺杂的多晶硅层2091靠近所述栅极结构，所述金属硅化物层2092靠近所述漏极2062。
可使用本领域技术人员熟知的任何合适的方法形成P型或N型杂质掺杂的多晶硅层2091和所述金属硅化物层2092。
示例性地，可通过对形成的多晶硅场板层209进行N型或者P型掺杂离子注入，形成P型或N型杂质掺杂的多晶硅层2091，其中，N型掺杂离子可以包括磷或者砷或它们的组合，P型掺杂离子可以包括硼等，之后，再对部分的多晶硅场板层209进行自对准硅化物形成工艺(salicide)，以形成金属硅化物层2092，其中金属硅化物层2092可以包括镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料。
在一个示例中，所述极板层209的材料还可以包括金属或金属化合物，例如，极板层209的材料包括氮化钽(TaN)、钛(Ti)、氮化钛(TiN)、钨(W)、氮化钨(WN)、其合金或其组成物，其形成方法可以使用本领域技术人员熟知的方法，在此不做赘述。
随后，还包括以下步骤：在所述半导体衬底200的表面上形成层间介电层210，在所述层间介电层210中形成分别与所述源极2061、所述漏极2062以及体区引出区电连接的接触孔211，其中，一接触孔211电连接到所述源极2061和体区引出区共用的金属硅化物207上，另一接触孔211电连接到漏极2062表面内的金属硅化物上，在所述层间介电层210的表面上形成图案化的第一金属层212，接触孔211分别电连接到彼此隔离开的第一金属层212上。
具体地，层间介电层210可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。层间介电层还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。
接触孔211可以为具有导电特性的金属接触孔，例如，可以包括Cu、W或者Al等金属材料。
第一金属层212的材料可以包括任意合适的金属材料，例如，可以包括Cu、W或者Al等金属材料。
可以使用本领域技术人员熟知的任何常用的方法形成所述接触孔211和所述第一金属层212，在此不做一一赘述。
至此，完成了本实施例的半导体器件的制造方法的关键步骤的介绍。对于完整的器件制备还可以包括其他步骤，在此并不进行限定。需要解释的是，此外，在本实施例中，“N型”是指掺杂有N型掺杂离子，“P型”是指掺杂有P型掺杂离子。
本发明实施例的制造方法，在漏极端设置N型阱区，在N型阱区下方设置P型阱区，其中，漏极形成在N型阱区内，并在漏极和栅极结构之间的半导体衬底上形成有金属硅化物阻挡层以及极板层，极板层和第一阱区以及它们之间的金属硅化物阻挡层构成电容结构，当在漏极端施加高压时，如图3C所示，本发明的耗尽层2021存在于漏极和栅极结构之间的N型阱区中，使得耗尽层的面积扩大，电流从漏极端流向栅极结构(如图3C中箭头所示)，在此过程中由极板层和第一阱区以及它们之间的金属硅化物阻挡层构成电容结构，可消耗部分电压，使的漏极端栅极结构的电场降低，因此可以使器件具有较高的击穿电压。
另外，现有技术中往往通过延长栅极结构到漂移区上，并进一步延长到漂移区中的浅沟槽隔离延长部分上的方法，来提高了击穿电压，而相比于现有技术，本发明实施中，可以缩短栅极结构长度，也能实现高的击穿电压，且栅极结构缩短，可以降低栅极电荷(Qg)，并降低了导通电阻(Ron)。
根据TCAD仿真结果，根据本发明的制造方法形成的LDMOS结构的击穿电压大于32V，而常规LDMOS的击穿电压大于28V，由此可见，本发明的LDMOS结构的击穿电压比常规LDMOS的击穿电压提高了14％，另外，本发明的LDMOS结构的Ron大于8V，而常规LDMOS结构的Ron大于12V，因此，本发明的LDMOS结构的Ron比常规LDMOS的Ron降低了33％
综上所述，本发明的半导体器件，在栅极结构外侧设置第一阱区，漏极设置在第一阱区内，在漏极和栅极结构之间的半导体衬底上形成有金属硅化物阻挡层以及极板层，极板层和第一阱区耦合，进而提高了击穿电压，降低了漏极端栅极结构边缘电场，同时缩短了栅极结构的长度，降低了栅极电荷(Qg)，降低了导通电阻(Ron)，进而提高了半导体器件的整体性能。
实施例三
本发明还提供了一种电子装置，包括实施例一中所述的半导体器件，所述半导体器件根据实施例二中所述方法制备得到。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、数码相框、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
其中，图5示出移动电话手机的示例。移动电话手机500被设置有包括在外壳501中的显示部分502、操作按钮503、外部连接端口504、扬声器505、话筒506等。
其中所述移动电话手机包括实施例一所述的半导体器件，所述半导体器件主要包括：
第一导电类型的半导体衬底；
第一阱区，形成在所述半导体衬底中，具有第二导电类型；
体区，形成在所述半导体衬底中，与所述第一阱区间隔设置，具有第一导电类型；
栅极结构，形成在所述半导体衬底上，覆盖所述半导体衬底中的沟道区，并位于所述第一阱区的外侧且部分覆盖所述体区；
源极和漏极，形成在所述栅极结构两侧的半导体衬底中，其中，所述漏极位于所述第一阱区内；
金属硅化物阻挡层，形成在所述栅极结构与所述漏极之间的所述半导体衬底的表面上；
极板层，形成在所述金属硅化物阻挡层的表面上。本发明的电子装置包括前述的半导体器件，因此也具有相同的优点。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (19)

1.一种半导体器件，其特征在于，包括：
第一导电类型的半导体衬底；
第一阱区，形成在所述半导体衬底中，具有第二导电类型；
体区，形成在所述半导体衬底中，与所述第一阱区间隔设置，具有第一导电类型；
栅极结构，形成在所述半导体衬底上，覆盖所述半导体衬底中的沟道区，并位于所述第一阱区的外侧且覆盖部分所述体区和部分第一阱区；
源极和漏极，形成在所述栅极结构两侧的半导体衬底中，其中，所述漏极位于所述第一阱区内，且第一阱区的底部表面低于漏极的底部表面；
金属硅化物阻挡层，形成在所述栅极结构与所述漏极之间的所述半导体衬底的表面上；
极板层，形成在所述金属硅化物阻挡层的表面上；
第二阱区，所述第二阱区的顶面贴近所述第一阱区的底面，所述第二阱区具有第一导电类型。
2.如权利要求1所述的半导体器件，其特征在于，所述漏极的杂质掺杂浓度大于所述第一阱区的杂质掺杂浓度。
3.如权利要求1所述的半导体器件，其特征在于，所述极板层的材料包括半导体材料。
4.如权利要求1所述的半导体器件，其特征在于，所述极板层的材料包括多晶硅。
5.如权利要求1所述的半导体器件，其特征在于，所述极板层包括P型或N型杂质掺杂的多晶硅层以及金属硅化物层。
6.如权利要求5所述的半导体器件，其特征在于，所述P型或N型杂质掺杂的多晶硅层靠近所述栅极结构，所述金属硅化物层靠近所述漏极。
7.如权利要求1所述的半导体器件，其特征在于，所述金属硅化物阻挡层进一步延伸到所述栅极结构的部分表面上。
8.如权利要求1所述的半导体器件，其特征在于，还包括形成在所述半导体衬底中的深阱区，所述深阱区与所述体区相邻接，所述源极一部分位于所述深阱区内，另一部分位于所述体区内。
9.如权利要求1所述的半导体器件，其特征在于，在所述源极、所述漏极和所述栅极结构的表面内还形成有金属硅化物。
10.如权利要求1所述的半导体器件，其特征在于，在所述半导体衬底的表面上还形成有层间介电层，在所述层间介电层中形成有分别与所述源极和所述漏极电连接的接触孔，在所述层间介电层的表面上形成有图案化的第一金属层。
11.一种半导体器件的制造方法，其特征在于，所述方法包括：
提供第一导电类型的半导体衬底，在所述半导体衬底中形成第一阱区，所述第一阱区具有第二导电类型；
在形成所述第一阱区之前，在所述半导体衬底中形成第二阱区，所述第二阱区的顶面贴近所述第一阱区的底面，所述第二阱区具有第一导电类型；
在所述半导体衬底中形成体区，所述体区与所述第一阱区间隔设置，具有第一导电类型；
在所述半导体衬底上形成栅极结构，所述栅极结构覆盖所述半导体衬底中的沟道区，并位于所述第一阱区的外侧且覆盖部分所述体区和部分第一阱区；
在所述栅极结构两侧的半导体衬底中形成源极和漏极，其中，所述漏极位于所述第一阱区内，且第一阱区的底部表面低于漏极的底部表面；
在所述栅极结构与所述漏极之间的所述半导体衬底的表面上形成金属硅化物阻挡层；
在所述金属硅化物阻挡层的表面上形成极板层。
12.如权利要求11所述的制造方法，其特征在于，所述漏极的杂质掺杂浓度大于所述第一阱区的杂质掺杂浓度。
13.如权利要求11所述的制造方法，其特征在于，所述极板层的材料包括半导体材料。
14.如权利要求11所述的制造方法，其特征在于，所述极板层的材料包括多晶硅。
15.如权利要求11所述的制造方法，其特征在于，所述极板层包括P型或N型杂质掺杂的多晶硅层以及金属硅化物层。
16.如权利要求15所述的制造方法，其特征在于，所述P型或N型杂质掺杂的多晶硅层靠近所述栅极结构，所述金属硅化物层靠近所述漏极。
17.如权利要求11所述的制造方法，其特征在于，所述金属硅化物阻挡层进一步延伸到所述栅极结构的部分表面上。
18.如权利要求11所述的制造方法，其特征在于，形成所述极板层之后，还包括以下步骤：
在所述半导体衬底的表面上形成层间介电层；
在所述层间介电层中形成分别与所述源极和所述漏极电连接的接触孔；
在所述层间介电层的表面上形成图案化的第一金属层。
19.一种电子装置，其特征在于，包括如权利要求1至10之一所述的半导体器件。
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