CN108155237B - 一种半导体器件及其制造方法和电子装置 - Google Patents

一种半导体器件及其制造方法和电子装置 Download PDF

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Abstract

本发明提供一种半导体器件及其制造方法和电子装置，涉及半导体技术领域。包括：第一导电类型的半导体衬底；栅极结构，形成在所述半导体衬底上；源极和漏极，形成在所述栅极结构两侧的半导体衬底中，所述漏极和所述栅极结构之间存在间隔，定义所述源极和漏极之间的连线的延伸方向为第一方向；沟槽接触形成在所述栅极结构和所述漏极之间的半导体衬底上，其中，所述沟槽接触包括主体部分以及与所述主体部分相连接的若干个梳齿，所述主体部分沿所述第一方向上的至少一侧设置有所述梳齿。本发明的半导体器件的沟槽接触，可以改善制备工艺的裕度，并且可以降低沟槽接触的关键尺寸，有效解决沟槽接触制备时有源区和多晶硅栅极受到损伤的问题。

Description

一种半导体器件及其制造方法和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件及其制造方法和电子装置。
背景技术
LDMOS(Laterally Diffused Metal Oxide Semiconductor；横向扩散金属氧化物半导体)作为功率器件的重要组成部件之一，具有广阔的应用前景。由于LDMOS器件通常用于功率电路，例如RF技术和功率MOSFET器件中，功率电路需要获得高压功率放大和较大的输出功率，因此LDMOS器件必须能承受较高的电压。随着LDMOS广泛应用于功率集成电路，对LDMOS器件的性能的要求也越来越高，要求较高的LDMOS器件的击穿电压(BV)，还可能要求增加阈值漂移等。总之，对具有更高的击穿电压的LDMOS器件的需求越来越迫切。
在LDMOS器件工艺发展期间，产生了一种沟槽接触(trench CT)工艺，沟槽接触作为屏蔽可以提高LDMOS器件的击穿电压性能，同时相比其他的屏蔽方法(例如需要额外的掩膜层来形成金属或多晶硅屏蔽的工艺方法)，该工艺还可以节省一道掩膜层，然而目前沟槽接触工艺在实施时也会遇到各种问题的挑战，例如，在沟槽刻蚀过程中，容易对沟槽附近的多晶硅栅极造成过蚀刻，导致多晶硅损伤问题的出现，甚至还可能导致有源区受到刻蚀损伤，进而影响器件的整体性能和良率。
因此，有必要提出一种新的半导体器件及其制造方法，以解决上述技术问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
针对现有技术的不足，本发明实施例一中提供一种半导体器件，包括：
第一导电类型的半导体衬底；
栅极结构，形成在所述半导体衬底上；
源极和漏极，形成在所述栅极结构两侧的半导体衬底中，所述漏极和所述栅极结构之间存在间隔，定义所述源极和漏极之间的连线的延伸方向为第一方向；
沟槽接触，所述沟槽接触形成在所述栅极结构和所述漏极之间的半导体衬底上，其中，所述沟槽接触包括主体部分以及与所述主体部分相连接的若干个梳齿，所述主体部分沿所述第一方向上的至少一侧设置有所述梳齿。
进一步，所述主体部分沿所述第二方向延伸，所述第二方向垂直于所述第一方向，所述若干个梳齿沿所述第二方向彼此间间隔设置，其中，所述主体部分沿所述第一方向的一侧设置有所述梳齿，或者所述主体部分沿所述第一方向的两侧均设置有所述梳齿。
进一步，所述梳齿与所述主体部分垂直。
进一步，还包括：
漂移区，形成在所述半导体衬底中，具有第二导电类型，其中，部分所述栅极结构位于所述漂移区上方，所述漏极位于所述漂移区内。
进一步，还包括：
埋层，形成在所述半导体衬底中，具有第二导电类型；
深阱区，形成在所述半导体衬底中所述埋层之上，具有第一导电类型；
体区，形成在所述半导体衬底中所述漂移区的一侧，具有第一导电类型，其中，部分所述栅极结构位于所述体区之上，所述体区和所述漂移区位于所述深阱区之上，所述漏极形成在所述体区中；
体区引出区，形成在所述体区中，具有第一导电类型。
进一步，在所述栅极结构两侧壁上形成有间隙壁，部分所述沟槽接触位于所述间隙壁之上。
进一步，还包括：
接触孔蚀刻停止层，覆盖所述半导体衬底及栅极结构；
层间介电层，覆盖所述半导体衬底并位于所述接触孔蚀刻停止层之上，其中所述沟槽接触贯穿所述层间介电层以及所述接触孔蚀刻停止层。
进一步，还包括：
硅化物阻挡层，形成在所述接触孔蚀刻停止层下方的所述半导体衬底上，并具有露出所述源极、所述漏极和所述栅极结构的开口。
本发明实施例二提供一种半导体器件的制造方法，所述方法包括：
提供第一导电类型的半导体衬底；
在所述半导体衬底上形成栅极结构；
在所述栅极结构两侧的半导体衬底中形成源极和漏极，其中，所述漏极和所述栅极结构之间存在间隔，定义所述源极和漏极之间的连线的延伸方向为第一方向；
在所述栅极结构和所述漏极之间的半导体衬底上形成沟槽接触，其中，所述沟槽接触包括主体部分以及与所述主体部分相连接的若干个梳齿，所述主体部分沿所述第一方向上的至少一侧设置有所述梳齿。
进一步，在形成所述栅极结构之前，还包括以下步骤：
在所述半导体衬底中形成漂移区，所述漂移区具有第二导电类型，其中，部分所述栅极结构位于所述漂移区上方，所述漏极位于所述漂移区内。
进一步，所述主体部分沿所述第二方向延伸，所述第二方向垂直于所述第一方向，所述若干个梳齿沿所述第二方向彼此间间隔设置，其中，所述主体部分沿所述第一方向的一侧设置有所述梳齿，或者所述主体部分沿所述第一方向的两侧均设置有所述梳齿。
进一步，所述梳齿与所述主体部分垂直。
进一步，形成所述沟槽接触的方法包括以下步骤：
形成覆盖所述半导体衬底及所述栅极结构的层间介电层；
蚀刻部分所述层间介电层，以形成贯穿所述层间介电层的沟槽，所述沟槽位于所述栅极结构和所述漏极之间的半导体衬底上；
在所述沟槽中填充导电材料，以形成沟槽接触。
进一步，在形成所述漂移区之前还包括以下步骤：
在所述半导体衬底中形成具有第二导电类型的埋层；
在所述半导体衬底中所述埋层之上形成深阱区，所述深阱区具有第一导电类型；
在所述半导体衬底中所述漂移区的一侧形成体区，所述体区具有第一导电类型，其中，预定形成的部分所述栅极结构位于所述体区之上，所述体区和所述漂移区位于所述深阱区之上。
进一步，在形成所述栅极结构之后，形成源极和漏极之前，还包括在所述栅极结构两侧壁上形成间隙壁的步骤，预定形成的部分所述沟槽接触位于所述间隙壁之上。
进一步，在形成所述层间介电层之前，形成所述源极和所述漏极之后，还包括以下步骤：
形成覆盖所述半导体衬底以及所述栅极结构的接触孔蚀刻停止层。
进一步，在形成所述接触孔蚀刻停止层之前，形成所述源极和漏极之后，还包括以下步骤：
在所述半导体衬底上形成硅化物阻挡层，所述硅化物阻挡层具有露出所述源极、所述漏极和所述栅极结构的开口。
本发明实施三提供一种电子装置，所述电子装置包括前述的半导体器件。
本发明的半导体器件使用梳子形的沟槽接触，该梳子形的沟槽接触图案可以改善制备工艺的裕度(margin)，并且可以降低沟槽接触的关键尺寸，利用刻蚀负载效应(etchloading effect)可以有效解决沟槽接触制备时有源区和多晶硅栅极受到损伤的问题，进而提高了器件的性能和良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A示出了现有的一种具有沟槽接触的LDMOS器件的俯视布局图；
图1B示出了现有的一种具有沟槽接触的LDMOS器件的剖面示意图；
图1C示出了现有的另一种具有沟槽接触的LDMOS器件的剖面示意图；
图2A示出了本发明一个实施方式的半导体器件的俯视布局图；
图2B示出了沿图2A中剖面线AA’所获得的半导体器件的剖面示意图；
图3示出了本发明一个实施方式的半导体器件的制造方法的工艺流程图。
图4示出了本发明一实施例中的电子装置的示意图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
这里参考作为本发明的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例。这样，可以预期由于例如制造技术和/或容差导致的从所示形状的变化。因此，本发明的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造导致的形状偏差。例如，显示为矩形的注入区在其边缘通常具有圆的或弯曲特征和/或注入浓度梯度，而不是从注入区到非注入区的二元改变。同样，通过注入形成的埋藏区可导致该埋藏区和注入进行时所经过的表面之间的区中的一些注入。因此，图中显示的区实质上是示意性的，它们的形状并不意图显示器件的区的实际形状且并不意图限定本发明的范围。
为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
下面，参考图1A至图1C对现有的具有沟槽接触的LDMOS器件的制造工艺存在的问题做简单介绍。
如图1B所示，现有的一种具有沟槽接触的LDMOS器件的剖视图，该种结构的LDMOS器件的制备工艺在形成硅化物阻挡层104覆盖半导体衬底之后，再形成接触孔蚀刻停止层105覆盖所述半导体衬底，随后，在所述接触孔蚀刻停止层105上形成层间介电层，蚀刻所述层间介电层停止于所述硅化物阻挡层104上，以形成沟槽，而由于预定形成的沟槽位于多晶硅栅极101和漏极之间，并靠近所述多晶硅栅极101，如图1A所示，因此，在该步骤沟槽刻蚀的过程中，容易对沟槽附近的多晶硅栅极造成过蚀刻，导致多晶硅损伤问题的出现。
为了解决上述问题业界内提出了一种改进的方法，如图1B所示，在接触孔蚀刻停止层105和硅化物阻挡层104之间增加额外的氮化硅蚀刻停止层106，然而在对氮化硅蚀刻停止层106进行刻蚀期间，仍然不可避免的导致有源区和多晶硅栅极的损伤，进而影响器件的性能和良率。
实施例一
为了解决上述技术问题，本发明提供一种半导体器件，如图3所示，其包括：
第一导电类型的半导体衬底；
栅极结构，形成在所述半导体衬底上；
源极和漏极，形成在所述栅极结构两侧的半导体衬底中，所述漏极和所述栅极结构之间存在间隔，定义所述源极和漏极之间的连线的延伸方向为第一方向；
沟槽接触，所述沟槽接触形成在所述栅极结构和所述漏极之间的半导体衬底上，其中，所述沟槽接触包括主体部分以及与所述主体部分相连接的若干个梳齿，所述主体部分沿所述第一方向上的至少一侧设置有所述梳齿。
本发明半导体器件的所述沟槽接触包括主体部分以及与所述主体部分相连接的若干个梳齿，该沟槽接触图案可以改善制备工艺的裕度(margin)，并且可以降低沟槽接触的关键尺寸，利用刻蚀负载效应(etch loading effect)可以有效解决沟槽接触制备时有源区和多晶硅栅极受到损伤的问题，进而提高了器件的性能和良率。
下面参考图2A和图2B对本发明的半导体器件的结构做详细描述，其中，图2A示出了本发明一个实施方式的半导体器件的俯视布局图；图2B示出了沿图2A中剖面线AA’所获得的半导体器件的剖面示意图。
本发明的半导体器件可以为LDMOS器件，本实施例中，主要以LDNMOS器件为例，如图2A和图2B所示。
首先，本发明的半导体器件包括具有第一导电类型的半导体衬底200，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。
其中，根据具体的器件的类型，选择使用合适的半导体衬底，例如，对于LDNMOS，则半导体衬底200为P型衬底；对于LDPMOS，则半导体衬底200可以为N型衬底。
示例性地，本发明的半导体器件还包括埋层201，所述埋层201形成在所述半导体衬底200中，具有第二导电类型，对于LDNMOS器件，所述埋层201为N型埋层，而对于LDPMOS器件，所述埋层201为P型埋层，进一步地，所述埋层201的顶部位于所述半导体衬底200中，也即埋层202的顶部低于所述半导体衬底200的表面。
值得一提的是，在本发明中，当半导体器件为LDNMOS器件时，所述第一导电类型为P型，第二导电类型为N型，而当半导体器件为LDPMOS器件时，所述第一导电类型为N型，所述第二导电类型为P型。
在一个示例中，本发明的半导体器件还包括深阱区202，深阱区202形成在所述半导体衬底中所述埋层之上，所述深阱区202具有第一导电类型，并且所述深阱区202的底面与所述埋层的顶面相接触，所述深阱区202的顶面低于所述半导体衬底200的表面，例如，对于LDNMOS器件，所述深阱区202为P型深阱区。
进一步地，本发明的半导体器件还包括漂移区204，漂移区204形成在所述半导体衬底中，位于所述深阱区202的顶面上，且具有第二导电类型，示例性地，对于LDNMOS器件，漂移区204为N型漂移区。
示例地，本发明的半导体器件还包括体区203，体区203形成在所述半导体衬底200中所述漂移区204的一侧，具有第一导电类型，所述体区203和所述漂移区204位于所述深阱区202之上，例如，所述体区203和所述漂移区204的底面与所述深阱区202的顶面相连接。
示例性地，对于LDNMOS器件，所述体区为P型体区。
进一步地，所述半导体器件还包括栅极结构205，其形成在所述半导体衬底200上并在所述半导体衬底200的表面沿第一方向延伸部分长度，并且部分所述栅极结构205位于所述漂移区204上方，部分所述栅极结构205位于所述体区上方。
示例性地，栅极结构205包括位于半导体衬底200表面上的栅极介电层以及位于栅极介电层上的栅极层。
栅极介电层可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物。或者，栅极介电层可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电解质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。
栅极层由多晶硅材料组成，一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料。本实施例中，栅极层由多晶硅材料组成。
在一个示例中，在所述栅极结构205的侧壁上形成有间隙壁206，所述间隙壁206可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。
进一步地，所述半导体器件还包括源极2081和漏极2082，其分别形成在所述栅极结构两侧的半导体衬底200中，其中，所述漏极2082位于所述漂移区204内，所述源极2081位于所述体区203内。
其中，所述源极2081和漏极2082与所述漂移区204具有相同的导电类型，例如，所述漂移区204为N型阱区，则所述源极和漏极为N型源极和漏极。
在本实施例中，源极2081和漏极2082的杂质掺杂浓度大于所述漂移区204的杂质掺杂浓度，例如，源极2081和漏极2082则可以为重掺杂的N型掺杂区。
示例性地，定义所述源极和漏极之间的连线的延伸方向为第一方向，所述漏极2082和所述栅极结构205之间存在间隔，所述栅极结构在所述半导体衬底表面上沿与第一方向垂直的方向延伸。
在一个示例中，在体区203中还形成有体区引出区207，该体区引出区207与所述体区为相同的导电类型，且其杂质掺杂浓度大于体区的杂质掺杂浓度。
进一步地，所述半导体器件还包括硅化物阻挡层209，形成在所述半导体衬底200上，并具有露出所述源极、所述漏极、所述体区引出区和所述栅极结构的开口。
可选地，所述硅化物阻挡层209还可以进一步覆盖到所述栅极结构205的部分表面上，如图2B所示。
示例性地，所述硅化物阻挡层209还可进一步延伸到所述漏极2082的部分表面上。
具体地，硅化物阻挡层209的材料可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成，本实施例中，硅化物阻挡层209的材料包括氧化硅。
可选地，硅化物阻挡层209的厚度可以为20～1000埃，其还可以为其他任意适合的厚度范围，在此不做具体限制。
在一个示例中，在所述体区引出区207、所述源极2081、所述漏极2082和所述栅极结构205的表面内形成有金属硅化物，以减小器件的有源区(AA)与金属互连结构之间的接触电阻，其中，被金属硅化物阻挡层208所覆盖的栅极结构205的表面内未形成有金属硅化物。
金属硅化物可使用自对准硅化物形成工艺，其具体的材质可以根据实际工艺中使用的金属而决定，例如可以为含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料的金属硅化物。
进一步地，还包括接触孔蚀刻停止层210，其覆盖所述半导体衬底以及所述栅极结构，并位于所述硅化物阻挡层209的表面上。
接触孔蚀刻停止层210可包括数种蚀刻停止材料中的任意种。非限制性示例包括导体蚀刻停止材料、半导体蚀刻停止材料和介电蚀刻停止材料。例如，接触孔蚀刻停止层210可包括SiCN、SiN、SiC、SiOF、SiON等。
在一个示例中，所述半导体器件还包括层间介电层211，所述层间介电层211位于所述接触孔蚀刻停止层210之上，并覆盖所述半导体衬底。
具体地，层间介电层211可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。层间介电层还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。
进一步，所述半导体器件还包括沟槽接触212，所述沟槽接触形成在所述栅极结构202和所述漏极2082之间的半导体衬底上，其中，所述沟槽接触212包括主体部分2121以及与所述主体部分2121相连接的若干个梳齿2122，所述主体部分2121在所述第一方向上的至少一侧设置有所述梳齿2122，例如，所述沟槽接触212的俯视形状呈现为梳子形，如图2A所示。
其中，该沟槽接触212的关键尺寸比现有的条形的沟槽接触的关键尺寸更小，该关键尺寸是指沟槽接触主体部分2121的宽度W，该宽度W比现有的条形的沟槽接触的关键尺寸更小，而梳子形的沟槽接触212的总面积包括主体部分和若干个梳齿2122的面积的总和，因此，可以通过增大若干个梳齿2122的总面积使本发明的梳子形的沟槽接触212的总面积与现有的条形的沟槽接触的面积相同或者更大。
在一个示例中，所述沟槽接触212包括沿第二方向延伸的主体部分2121，所述第二方向垂直于所述第一方向，也即所述主体部分沿与所述栅极结构205的延伸方向相同的方向延伸，以及位于所述主体部分212外侧并与所述主体部分相连接的若干梳齿2122，例如，所述主体部分沿所述第一方向的一侧设置有所述梳齿，或者，所述主体部分沿所述第一方向的两侧设置有所述梳齿。
进一步地，与主体部分2121相连接的梳齿2122的数目可以根据实际的器件需求进行合理选择，例如至少有一个所述梳齿与主体部分2121连接，也可以为多个梳齿与主体部分相连接，在此不做具体限定。
在一个示例中，所述若干梳齿2122沿所述第二方向彼此间间隔设置，进一步地，所述梳齿2122与所述主体部分2121垂直，也即每个所述梳齿2122还可以沿与所述第二方向垂直的第一方向延伸部分长度，值得注意的是，每个所述梳齿2122还可以沿与所述第二方向不垂直的方向延伸部分长度。
值得一提的是，所述第一方向和所述第二方向均指与所述半导体衬底的表面平行的方向，如图2A中的X和Y方向，其中，X方向表示第一方向，Y方向表示第二方向。
在一个示例中，所述主体部分2121靠近所述栅极结构205，所述梳齿2122向所述漏极2082延伸部分长度。
在另一个示例中，还可以使所述梳齿靠近所述栅极结构205，而所述主体部分2121靠近所述漏极。
在一个示例中，所述沟槽接触212贯穿所述层间介电层211以及所述接触孔蚀刻停止层210，其底部位于所述硅化物阻挡层209中。
可选地，所述沟槽接触212覆盖部分所述栅极结构205的顶面，示例性地，所述在所述栅极结构两侧壁上形成有间隙壁206时，部分所述沟槽接触205位于所述间隙壁206之上。
其中，所述沟槽结构205位于所述栅极结构上和所述间隙壁206上的部分的高度小于位于所述半导体衬底表面上的部分的高度，例如，所述主体部分位于所述栅极结构上或者位于所述间隙壁206上，而梳齿位于所述栅极结构外侧的半导体衬底表面上，则主体部分的高度小于所述梳齿的高度，或者，当所述梳齿部分位于所述栅极结构或者间隙壁上时，而主体部分位于所述栅极结构外侧的半导体衬底表面上，则所述梳齿的高度小于所述主体部分的高度。
值得一提的是，所述高度是指所述沟槽结构位于所述层间介电层内的高度。
其中，所述沟槽接触212中填充有导电材料，只要材料是导电的，沟槽接触212的材料并不受特别的限制。可使用具有从Ag、Au、Cu、Pd、Cr、Mo、Ti、Ta、W和Al中选择的一种或多种的导电材料和金属化合物，也可以为多晶硅或者掺杂的多晶硅等材料。
在一个示例中，在所述层间介电层211中形成分别与所述源极2081、所述漏极2082以及体区引出区207电连接的接触孔213，其中，一接触孔213电连接到所述源极2081和体区引出区共用的金属硅化物上，另一接触孔213电连接到漏极2082表面内的金属硅化物上。
接触孔213可以为具有导电特性的金属接触孔，例如，可以包括Cu、W或者Al等金属材料。
值得一提的是，完整的半导体器件还包括其他的构成部分和元件等，在此不作一一赘述。
综上所述，本发明半导体器件的所述沟槽接触包括主体部分以及与所述主体部分相连接的若干个梳齿，沟槽接触图案可以改善沟槽接触制备工艺的裕度(margin)，并且可以降低沟槽接触的关键尺寸，利用刻蚀负载效应(etch loading effect)还可以有效解决沟槽接触制备时有源区和多晶硅栅极受到损伤的问题，进而提高了器件的性能和良率。
实施例二
本发明还提供一种前述实施一中的半导体器件的制造方法，如图3所示，其主要包括以下步骤：
步骤S1，提供第一导电类型的半导体衬底；
步骤S2，在所述半导体衬底上形成栅极结构；
步骤S3，在所述栅极结构两侧的半导体衬底中形成源极和漏极，其中，所述漏极和所述栅极结构之间存在间隔，定义所述源极和漏极之间的连线的延伸方向为第一方向；
步骤S4，在所述栅极结构和所述漏极之间的半导体衬底上形成沟槽接触，其中，所述沟槽接触包括主体部分以及与所述主体部分相连接的若干个梳齿，所述主体部分沿所述第一方向上的至少一侧设置有所述梳齿。
综上所述，本发明的半导体器件的制造方法制备的沟槽接触，可以改善制备工艺的裕度(margin)，并且可以降低沟槽接触的关键尺寸，利用刻蚀负载效应(etch loadingeffect)还可以有效解决沟槽接触制备时有源区和多晶硅栅极受到损伤的问题，进而提高了器件的性能和良率。
下面，参考图2A和图2B对本发明的半导体器件的制造方法做详细描述。
具体地，首先，提供第一导电类型的半导体衬底200，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底的构成材料选用单晶硅。
其中，根据具体的器件的类型，选择使用合适的半导体衬底，例如，对于LDNMOS，则半导体衬底200为P型衬底；对于LDPMOS，则半导体衬底200可以为N型衬底。
接着，在所述半导体衬底200中形成具有第二导电类型的埋层201，进一步地，所述埋层201的顶部位于所述半导体衬底200中，也即埋层202的顶部低于所述半导体衬底200的表面。
形成埋层201的方法可以为本领域技术人员熟知的方法，包括但不限于离子注入的方法，示例性地，对于N型埋层，则离子注入N型掺杂离子，例如磷或者砷，对于P型埋层，则可离子注入P型掺杂离子，例如硼。
接着，在所述半导体衬底200中所述埋层201之上形成深阱区202，所述深阱区具有第一导电类型，也即具有与所述埋层相反的导电类型，并且所述深阱区202的底面与所述埋层的顶面相接触，所述深阱区202的顶面低于所述半导体衬底200的表面。
对于LDNMOS器件，深阱区202为P型阱区，而埋层201则为N型阱区，可使用离子注入的方法向预定形成深阱区202的区域进行P型掺杂离子注入，其根据器件需要通过调整注入能量等使深阱区202具有一定的深度。
接着，在所述半导体衬底200中形成漂移区204，所述漂移区204具有第二导电类型，在所述半导体衬底200中所述漂移区200的一侧形成体区203，所述体区203具有第一导电类型。
其中，预定形成的部分所述栅极结构位于所述体区之上，所述体区203和所述漂移区204位于所述深阱区202之上，例如，所述体区203和所述漂移区204的底面与所述深阱区202的顶面相连接，体区203和漂移区204相邻接。
示例性地，对于LDNMOS器件，漂移区204为N型漂移区，所述体区为P型体区。
具体地，对所述半导体衬底200中执行离子注入步骤，在所述半导体衬底中形成漂移区，作为优选，在该步骤中选用是离子注入工艺或扩散工艺。作为优选，通过轻度的离子注入或者掺杂形成所述漂移区，其中注入的离子类型根据需要进行选择，可以为N型或者P型，例如形成N型漂移区则选用的离子为磷、砷、锑、铋中的一种或组合，或者P型漂移区选用硼。
对半导体衬底200中预定形成体区的区域进行离子注入，以形成体区，其中注入的离子类型根据需要进行选择，可以为N型或者P型，例如形成N型体区则选用的离子为磷、砷、锑、铋中的一种或组合，或者P型体区选用硼。
值得一提的是，体区和漂移区的形成顺序可以互相调换，也可以先形成体区，再形成漂移区，或者，也可以先形成漂移区，再形成体区。
接着，在所述半导体衬底200上形成栅极结构205，并且部分所述栅极结构205位于所述漂移区204上方，部分所述栅极结构205位于所述体区203上方。
示例性地，栅极结构205包括位于半导体衬底200表面上的栅极介电层以及位于栅极介电层上的栅极层。
在一个示例中，形成所述栅极结构205的方法包括：依次沉积栅极介电层和栅极层，以覆盖所述半导体衬底200的表面，图案化所述栅极层和所述栅极介电层，以形成所述栅极结构205。
栅极介电层可以包括传统的电介质材料诸如具有电介质常数从大约4到大约20(真空中测量)的硅的氧化物、氮化物和氮氧化物。或者，栅极介电层可以包括具有电介质常数从大约20到至少大约100的通常较高电介质常数电介质材料。这种较高电介质常数电解质材料可以包括但不限于：氧化铪、硅酸铪、氧化钛、钛酸锶钡(BSTs)和锆钛酸铅(PZTs)。
栅极层由多晶硅材料组成，一般也可使用金属、金属氮化物、金属硅化物或类似化合物作为栅极层的材料。本实施例中，栅极层由多晶硅材料组成。
栅极介电层以及栅极层优选的形成方法包括化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等一般相似方法。
在一个示例中，还可选择性地在所述栅极结构205的侧壁上形成间隙壁206，所述间隙壁206可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。
接着，在所述栅极结构205两侧的半导体衬底200中形成源极2081和漏极2082，其中，所述漏极2082位于所述漂移区204内，所述源极位于所述体区203内。
具体地，可在半导体衬底的表面上形成暴露预定形成源极和漏极的区域的图案化的光刻胶层，再进行离子注入，以分别形成具有相同导电类型的源极和漏极。
其中，源极和漏极的掺杂浓度一般为重掺杂，例如，对于LDNOMS器件源极和漏极的掺杂浓度一般为N型掺杂离子重掺杂，例如重掺杂磷或砷等。
其中本步骤中的离子类型以及掺杂的浓度均可以选用本领域常用范围。在本发明中选用的掺杂能量为1000ev-30kev，优选为1000-10kev，以保证其掺杂浓度能够达到5E17～1E25原子/cm3。
示例性地，还可进行离子注入，以在体区内形成体区引出区207，所述体区引出区207，该体区引出区207与所述体区为相同的导电类型，且其杂质掺杂浓度大于体区的杂质掺杂浓度。
示例性地，定义所述源极和漏极之间的连线的延伸方向为第一方向，在所述第一方向上所述漏极2082和所述栅极结构205之间存在间隔，所述栅极结构在所述半导体衬底表面上沿与所述第一方向垂直的方向延伸。
接着，在所述半导体衬底200上形成硅化物阻挡层209，所述硅化物阻挡层209具有露出所述源极、所述漏极和所述栅极结构的开口，可通过光刻工艺以及刻蚀工艺形成该些开口，在此不做赘述。
可选地，所述硅化物阻挡层209还可以进一步覆盖到所述栅极结构205的部分表面上，如图2B所示。
示例性地，所述硅化物阻挡层209还可进一步延伸到所述漏极2082的部分表面上。
具体地，硅化物阻挡层209的材料可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成，本实施例中，硅化物阻挡层209的材料包括氧化硅。可以使用本领域技术人员熟知的任何适合的沉积方法沉积形成该硅化物阻挡层209，例如化学气相沉积方法等。
可选地，硅化物阻挡层209的厚度可以为20～1000埃，其还可以为其他任意适合的厚度范围，在此不做具体限制。
随后，在所述体区引出区207、所述源极2081、所述漏极2082和所述栅极结构205的表面内形成有金属硅化物，以减小器件的有源区(AA)与金属互连结构之间的接触电阻，其中，被金属硅化物阻挡层208所覆盖的栅极结构205的表面内未形成有金属硅化物。
金属硅化物可使用自对准硅化物形成工艺，其具体的材质可以根据实际工艺中使用的金属而决定，例如可以为含镍(nickel)、钴(cobalt)及铂(platinum)或其组合的材料的金属硅化物。
接着，形成覆盖所述半导体衬底200及所述栅极结构的接触孔蚀刻停止层210。
接触孔蚀刻停止层210可包括数种蚀刻停止材料中的任意种。非限制性示例包括导体蚀刻停止材料、半导体蚀刻停止材料和介电蚀刻停止材料。例如，接触孔蚀刻停止层210可包括SiCN、SiN、SiC、SiOF、SiON等。
可以使用例如化学气相沉积、物理气相沉积等沉积工艺形成接触孔蚀刻停止层210。
接着，在所述接触孔蚀刻停止层210之上形成覆盖所述半导体衬底及所述栅极结构205的层间介电层211。
具体地，层间介电层211可以使用例如SiO2、碳氟化合物(CF)、掺碳氧化硅(SiOC)、或碳氮化硅(SiCN)等。或者，也可以使用在碳氟化合物(CF)上形成了SiCN薄膜的膜等。碳氟化合物以氟(F)和碳(C)为主要成分。碳氟化合物也可以使用具有非晶体(非结晶性)构造的物质。层间介电层还可以使用例如掺碳氧化硅(SiOC)等多孔质构造。
接着，蚀刻部分所述层间介电层212，以形成贯穿所述层间介电层的沟槽，停止于所述接触孔蚀刻停止层210中，所述沟槽位于所述栅极结构和所述漏极之间的半导体衬底上。
其中，所述沟槽用于形成之后的沟槽接触，其图案与沟槽接触的图案相同，其具体描述详见沟槽接触的相关描述。
在一个示例中，形成所述沟槽的方法包括：首先利用光刻工艺在层间介电层上形成图案化的光刻胶层，该光刻胶层定义了预定形成的梳子形的沟槽的图案，接着，再以该图案化的光刻胶层为掩膜依次刻蚀所述层间介电层，停止于所述接触孔蚀刻停止层210中，以形成沟槽。
该刻蚀工艺可以为干法刻蚀或者湿法刻蚀，较佳地使用干法刻蚀，干法刻蚀工艺包括但不限于：反应离子刻蚀(RIE)、离子束刻蚀、等离子体刻蚀或者激光切割。例如采用等离子体刻蚀，刻蚀气体可以采用基于氧气(O2-based)的气体。
由于本发明的制造方法中用于形成沟槽接触的沟槽的总面积比现有的条形的沟槽接触的面积更大，因此，在沟槽刻蚀的过程中，由于刻蚀对于反应物质面积较大者的刻蚀速率较面积较小者的慢(也即刻蚀负载效应)，因此，本发明对于沟槽的刻蚀速率会更慢，有效避免了沟槽刻蚀过程中对有源区和多晶硅栅极造成过蚀刻，进而不会出现有源区和多晶硅栅极损伤的问题，其中，有源区可以具体指与沟槽对应的漂移区。
随后，在所述沟槽中填充导电材料，以形成沟槽接触212，其中，所述沟槽接触212包括主体部分2121以及与所述主体部分2121相连接的若干个梳齿2122，所述主体部分2121在所述第一方向上的至少一侧设置有所述梳齿2122，例如，所述沟槽接触212的俯视形状呈现为梳子形，如图2A所示。
其中，所述沟槽接触212中填充的导电材料，只要材料是导电的，沟槽接触212的材料并不受特别的限制。可使用具有从Ag、Au、Cu、Pd、Cr、Mo、Ti、Ta、W和Al中选择的一种或多种的导电材料和金属化合物，也可以为多晶硅或者掺杂的多晶硅等材料。
沟槽接触212的关键尺寸比现有的条形的沟槽接触的关键尺寸更小，该关键尺寸是指沟槽接触主体部分2121的宽度W，该宽度W比现有的条形的沟槽接触的关键尺寸更小，而梳子形的沟槽接触212的总面积包括主体部分和若干个梳齿2122的面积的总和，因此，可以通过增大若干个梳齿2122的总面积使本发明的梳子形的沟槽接触212的总面积与现有的条形的沟槽接触的面积相同或者更大。
在一个示例中，所述沟槽接触212包括沿所述第二方向延伸的主体部分2121，所述第二方向垂直于所述第一方向，也即所述主体部分沿与所述栅极结构205的延伸方向相同的方向延伸，以及位于所述主体部分212外侧并与所述主体部分相连接的若干梳齿2122，例如，所述主体部分沿所述第一方向的一侧设置有所述梳齿，或者，所述主体部分沿所述第一方向的两侧设置有所述梳齿。
进一步地，与主体部分2121相连接的梳齿2122的数目可以根据实际的器件需求进行合理选择，例如至少有一个所述梳齿与主体部分2121连接，也可以为多个梳齿与主体部分相连接，在此不做具体限定。
在一个示例中，所述若干梳齿2122沿所述第二方向彼此间间隔设置，进一步地，所述梳齿2122与所述主体部分2121垂直，也即每个所述梳齿2122还可以沿与所述第二方向垂直的第一方向延伸部分长度，或者每个所述梳齿2122还可以沿与所述第二方向不垂直的方向延伸部分长度。
值得一提的是，所述第一方向和所述第二方向均指与所述半导体衬底的表面平行的方向，如图2A中的X和Y方向，其中，X方向表示第一方向，Y方向表示第二方向。
在一个示例中，所述主体部分2121靠近所述栅极结构205，所述梳齿2122向所述漏极2082延伸部分长度。
在另一个示例中，还可以使所述梳齿靠近所述栅极结构205，而所述主体部分2121靠近所述漏极。
在一个示例中，所述沟槽接触212贯穿所述层间介电层211以及所述接触孔蚀刻停止层210，其底部位于所述硅化物阻挡层209中。
可选地，所述沟槽接触212覆盖部分所述栅极结构205的顶面，示例性地，所述在所述栅极结构两侧壁上形成有间隙壁206时，部分所述沟槽接触205位于所述间隙壁206之上。
其中，所述沟槽结构205位于所述栅极结构上和所述间隙壁206上的部分的高度小于位于所述半导体衬底表面上的部分的高度，例如，所述主体部分位于所述栅极结构上或者位于所述间隙壁206上，而梳齿位于所述栅极结构外侧的半导体衬底表面上，则主体部分的高度小于所述梳齿的高度，或者，当所述梳齿部分位于所述栅极结构或者间隙壁上时，而主体部分位于所述栅极结构外侧的半导体衬底表面上，则所述梳齿的高度小于所述主体部分的高度。
值得一提的是，所述高度是指所述沟槽结构位于所述层间介电层内的高度。
在一个示例中，还包括以下步骤：在所述层间介电层211中形成分别与所述源极2081、所述漏极2082以及体区引出区207电连接的接触孔213，其中，一接触孔213电连接到所述源极2081和体区引出区共用的金属硅化物上，另一接触孔213电连接到漏极2082表面内的金属硅化物上。
接触孔213可以为具有导电特性的金属接触孔，例如，可以包括Cu、W或者Al等金属材料。
至此完成了对本发明的半导体器件的制造方法的关键步骤的描述，对于完整的器件制作还可能需其他的步骤，在此不做赘述。
综上所述，本发明的半导体器件的制造方法制备梳子形的沟槽接触，梳子形的沟槽图案可以改善制备工艺的裕度(margin)，并且可以降低沟槽接触的关键尺寸，利用刻蚀负载效应(etch loading effect)还可以有效解决沟槽接触制备时有源区和多晶硅栅极受到损伤的问题，进而提高了器件的性能和良率。
实施例三
本发明还提供了一种电子装置，包括实施例一所述的半导体器件，或者包括使用实施二所述的制造方法所制备获得的半导体器件。
本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、数码相框、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括电路的中间产品。本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
其中，图4示出移动电话手机的示例。移动电话手机400被设置有包括在外壳401中的显示部分402、操作按钮403、外部连接端口404、扬声器405、话筒406等。
其中所述移动电话手机包括实施例一所述的半导体器件，所述半导体器件包括：
第一导电类型的半导体衬底；
栅极结构，形成在所述半导体衬底上；
源极和漏极，形成在所述栅极结构两侧的半导体衬底中，所述漏极和所述栅极结构之间存在间隔，定义所述源极和漏极之间的连线的延伸方向为第一方向；
沟槽接触，所述沟槽接触形成在所述栅极结构和所述漏极之间的半导体衬底上，其中，所述沟槽接触包括主体部分以及与所述主体部分相连接的若干个梳齿，所述主体部分沿所述第一方向上的至少一侧设置有所述梳齿。
本发明实施例的电子装置，由于使用了上述的半导体器件，因而具有更好的性能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (17)

1.一种半导体器件，其特征在于，所述半导体器件为LDMOS器件，所述半导体器件包括：
第一导电类型的半导体衬底；
栅极结构，形成在所述半导体衬底上；
源极和漏极，形成在所述栅极结构两侧的半导体衬底中，所述漏极和所述栅极结构之间存在间隔，定义所述源极和漏极之间的连线的延伸方向为第一方向；
沟槽接触，所述沟槽接触形成在所述栅极结构和所述漏极之间的半导体衬底上，其中，所述沟槽接触包括主体部分以及与所述主体部分相连接的若干个梳齿，所述主体部分沿第二方向延伸，所述第二方向垂直于所述第一方向，所述主体部分沿所述第一方向上的至少一侧设置有所述梳齿。
2.如权利要求1所述的半导体器件，其特征在于，所述若干个梳齿沿所述第二方向彼此间间隔设置，其中，所述主体部分沿所述第一方向的一侧设置有所述梳齿，或者所述主体部分沿所述第一方向的两侧均设置有所述梳齿。
3.如权利要求1所述的半导体器件，其特征在于，所述梳齿与所述主体部分垂直。
4.如权利要求1所述的半导体器件，其特征在于，还包括：
漂移区，形成在所述半导体衬底中，具有第二导电类型，其中，部分所述栅极结构位于所述漂移区上方，所述漏极位于所述漂移区内。
5.如权利要求4所述的半导体器件，其特征在于，还包括：
埋层，形成在所述半导体衬底中，具有第二导电类型；
深阱区，形成在所述半导体衬底中所述埋层之上，具有第一导电类型；
体区，形成在所述半导体衬底中所述漂移区的一侧，具有第一导电类型，其中，部分所述栅极结构位于所述体区之上，所述体区和所述漂移区位于所述深阱区之上，所述漏极形成在所述体区中；
体区引出区，形成在所述体区中，具有第一导电类型。
6.如权利要求1所述的半导体器件，其特征在于，在所述栅极结构两侧壁上形成有间隙壁，部分所述沟槽接触位于所述间隙壁之上。
7.如权利要求1所述的半导体器件，其特征在于，还包括：
接触孔蚀刻停止层，覆盖所述半导体衬底及栅极结构；
层间介电层，位于所述接触孔蚀刻停止层之上，其中所述沟槽接触贯穿所述层间介电层以及所述接触孔蚀刻停止层。
8.如权利要求7所述的半导体器件，其特征在于，还包括：
硅化物阻挡层，形成在所述接触孔蚀刻停止层下方的所述半导体衬底上，并具有露出所述源极、所述漏极和所述栅极结构的开口。
9.一种半导体器件的制造方法，其特征在于，所述半导体器件为LDMOS器件，所述方法包括：
提供第一导电类型的半导体衬底；
在所述半导体衬底上形成栅极结构；
在所述栅极结构两侧的半导体衬底中形成源极和漏极，其中，所述漏极和所述栅极结构之间存在间隔，定义所述源极和漏极之间的连线的延伸方向为第一方向；
在所述栅极结构和所述漏极之间的半导体衬底上形成沟槽接触，其中，所述沟槽接触包括主体部分以及与所述主体部分相连接的若干个梳齿，所述主体部分沿第二方向延伸，所述第二方向垂直于所述第一方向，所述主体部分沿所述第一方向上的至少一侧设置有所述梳齿，形成所述沟槽接触的方法包括以下步骤：
形成覆盖所述半导体衬底及所述栅极结构的层间介电层；
蚀刻部分所述层间介电层，以形成贯穿所述层间介电层的沟槽，所述沟槽位于所述栅极结构和所述漏极之间的半导体衬底上；
在所述沟槽中填充导电材料，以形成所述沟槽接触。
10.如权利要求9所述的制造方法，其特征在于，在形成所述栅极结构之前，还包括以下步骤：
在所述半导体衬底中形成漂移区，所述漂移区具有第二导电类型，其中，部分所述栅极结构位于所述漂移区上方，所述漏极位于所述漂移区内。
11.如权利要求9所述的制造方法，其特征在于，所述若干个梳齿沿所述第二方向彼此间间隔设置，其中，所述主体部分沿所述第一方向的一侧设置有所述梳齿，或者所述主体部分沿所述第一方向的两侧均设置有所述梳齿。
12.如权利要求9所述的制造方法，其特征在于，所述梳齿与所述主体部分垂直。
13.如权利要求10所述的制造方法，其特征在于，在形成所述漂移区之前还包括以下步骤：
在所述半导体衬底中形成具有第二导电类型的埋层；
在所述半导体衬底中所述埋层之上形成深阱区，所述深阱区具有第一导电类型；
在所述半导体衬底中所述漂移区的一侧形成体区，所述体区具有第一导电类型，其中，预定形成的部分所述栅极结构位于所述体区之上，所述体区和所述漂移区位于所述深阱区之上。
14.如权利要求9所述的制造方法，其特征在于，在形成所述栅极结构之后，形成源极和漏极之前，还包括在所述栅极结构两侧壁上形成间隙壁的步骤，预定形成的部分所述沟槽接触位于所述间隙壁之上。
15.如权利要求9所述的制造方法，其特征在于，在形成所述层间介电层之前，形成所述源极和所述漏极之后，还包括以下步骤：
形成覆盖所述半导体衬底以及所述栅极结构的接触孔蚀刻停止层。
16.如权利要求15所述的制造方法，其特征在于，在形成所述接触孔蚀刻停止层之前，形成所述源极和漏极之后，还包括以下步骤：
在所述半导体衬底上形成硅化物阻挡层，所述硅化物阻挡层具有露出所述源极、所述漏极和所述栅极结构的开口。
17.一种电子装置，其特征在于，所述电子装置包括权利要求1至8之一所述的半导体器件。
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