JP2012074466A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】パスコンについて、第1の容量絶縁膜が、記憶素子のトンネル絶縁膜と共に第1の絶縁膜23で形成され、下部電極である第1の電極26が、記憶素子の浮遊ゲート電極25と共にドープト・アモルファスシリコン膜24(結晶化されたもの)で形成され、第2の容量絶縁膜が、周辺回路の5Vのトランジスタのゲート絶縁膜と共に第2の絶縁膜33で形成され、上部電極である第2の電極37が、記憶素子の制御ゲート電極36及び周辺回路のトランジスタのゲート電極41と共に多結晶シリコン膜34で形成される。
【選択図】図29
Description
図1〜図29は、第1の実施形態による不揮発性の半導体メモリの製造方法を工程順に示す概略断面図である。各図において、(a)が記憶素子の形成領域、(b)がパスコンの形成領域、(c)が周辺回路領域をそれぞれ示す。記憶素子の形成領域については、図1(a)〜図17(a)及び図21(a)〜図27(a)では制御ゲート電極の長手方向に沿った断面を、図18(a)〜図20(a)、図28(a)及び図29(a)では制御ゲート電極の短手方向に沿った断面を、それぞれ示す。
詳細には、例えばP型(P-)のシリコン半導体基板10の全面を熱酸化し、シリコン酸化膜11を形成した後、CVD法等により全面にシリコン窒化膜12を膜厚148nm程度に形成する。リソグラフィー及びドライエッチングにより、シリコン窒化膜12、シリコン酸化膜11、及び半導体基板10を加工する。これにより、記憶素子の形成領域、パスコンの形成領域、及び周辺回路領域の各々において、半導体基板10の素子分離領域に深さ350nm程度の素子分離溝13が形成される。
詳細には、素子分離溝13内を埋め込むように、シリコン窒化膜12上に絶縁膜14を形成する。絶縁膜14としては、例えば高密度プラズマ(High Density Plasma:HDP)CVD法によりシリコン酸化膜を堆積する。
詳細には、シリコン窒化膜12を研磨ストッパーとして、化学機械研磨(Chemical Mechanical Polishing:CMP)法により、絶縁膜14を研磨して表面を平坦化する。これにより、素子分離溝13内を絶縁膜14の絶縁物で充填してなる素子分離構造15が形成される。素子分離構造15により、記憶素子の形成領域、パスコンの形成領域、及び周辺回路領域の各々において、半導体基板10上で活性領域が画定される。
詳細には、シリコン窒化膜12をウェットエッチングにより除去した後、半導体基板10の各活性領域を熱酸化する。これにより、半導体基板10の各活性領域上に犠牲酸化膜16が膜厚10nm程度に形成される。
詳細には、半導体基板10の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、記憶素子の形成領域、パスコンの形成領域、周辺回路領域の5VのN型トランジスタの各活性領域を露出させる開口を有するレジストマスク17が形成される。
レジストマスク17を用いて、露出する各活性領域にN型不純物、例えばリン(P+)をドーズ量2.0×1013/cm2、加速エネルギー2MeVの条件でイオン注入する。これにより、P型ウェル18aの下方位置にN型ウェル18bが形成される。以上により、P型の半導体基板10の表層に、P型ウェル18a及びN型ウェル18bを有するトリプルウェル18が形成される。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク17を除去する。
半導体基板10の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、素子分離構造15の下部でトリプルウェル18の周縁部位、及び周辺回路領域の5VのP型トランジスタの活性領域を露出させる開口を有するレジストマスク19が形成される。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク19を除去する。
半導体基板10の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、記憶素子の形成領域及びパスコンの形成領域を露出させる開口を有するレジストマスク21が形成される。レジストマスク21は、パスコンの形成領域におけるN型ウェル20の上方に相当する素子分離構造15上にも形成される。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク21を除去する。
半導体基板10の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域の5VのN型トランジスタの活性領域を露出させる開口を有するレジストマスク22が形成される。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク22を除去する。
犠牲酸化膜16をウェットエッチングにより除去した後、記憶素子の形成領域、パスコンの形成領域、周辺回路領域の各活性領域を熱酸化する。これにより、各活性領域に第1の絶縁膜23が膜厚10.8nm程度に形成される。
詳細には、リソグラフィー及びドライエッチングによりドープト・アモルファスシリコン膜24を加工する。即ち、周辺回路領域からドープト・アモルファスシリコン膜24を除去すると共に、記憶素子の形成領域及びパスコンの形成領域のみにアモルファスシリコン膜24を所定の島状に残す。これにより、記憶素子の形成領域には、半導体基板10上でトンネル絶縁膜となる第1の絶縁膜23を介した浮遊ゲート電極25が形成される。パスコンの形成領域には、半導体基板10上でパスコンの第1の容量絶縁膜となる第1の絶縁膜23を介したパスコンの第1の電極26が形成される。
詳細には、CVD法等により、半導体基板10の全面にシリコン酸化膜27a及びシリコン窒化膜27bを、膜厚6nm程度及び8.5nm程度に順次堆積する。そして、シリコン窒化膜27bの表層を熱酸化してシリコン酸化膜27cを形成する。以上により、シリコン酸化膜27a、シリコン窒化膜27b、及びシリコン酸化膜27cが積層されてなるONO膜27が形成される。
詳細には、先ず、半導体基板10の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域の1.8VのN型トランジスタの活性領域を露出させる開口を有するレジストマスク28が形成される。
レジストマスク28を用いて、露出する活性領域にチャネルインプラントを行う。ここでは、P型不純物、例えばホウ素(B+)をドーズ量1.3×1013/cm2、加速エネルギー32keVの条件でイオン注入する。
続いて、同様に、周辺回路領域の1.8VのP型トランジスタの活性領域にN型ウェルを形成し、チャネルインプラントを行う。
詳細には、ONO膜27にリソグラフィーとドライエッチング及びウェットエッチングとを施し、パスコンの形成領域及び周辺回路領域のONO膜27を除去し、記憶素子の形成領域のみにONO膜27を選択的に残す。
詳細には、半導体基板10の表面を熱酸化する。これにより、パスコンの形成領域では第1の電極26の表面に、周辺回路領域では各活性領域における半導体基板10の表面に、シリコン酸化膜30がそれぞれ形成される。ここで、周辺回路領域では、シリコン酸化膜30は膜厚15nm程度に形成される。これに対して、パスコンの形成領域では、第1の電極26がドープト・アモルファスシリコン膜24であるため、増速酸化により、周辺回路領域のシリコン酸化膜30よりも厚くシリコン酸化膜30が形成される。記憶素子の形成領域には全面にONO膜27が形成されており、ONO膜27は、アモルファスシリコンに比べて酸化され難いため、殆ど酸化されない。
詳細には、半導体基板10の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域の1.8Vのトランジスタの各活性領域を露出させる開口を有するレジストマスク31が形成される。
レジストマスク31を用いて、周辺回路領域の1.8Vのトランジスタに形成されたシリコン酸化膜30を、ウェットエッチングにより除去する。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク31を除去する。
半導体基板10の表面を熱酸化する。熱酸化により、周辺回路領域の5.0Vのトランジスタの各活性領域では、半導体基板10の表面にシリコン酸化膜30に加えて膜厚3nm程度のシリコン酸化膜32が形成される。これにより、シリコン酸化膜30,32からなり、5.0Vのトランジスタのゲート絶縁膜となる第2の絶縁膜33が形成される。
シリコン酸化膜32を形成する場合でも、熱酸化法の代わりにラジカル酸化法により、当該シリコン酸化膜を形成するようにしても良い。
詳細には、CVD法等により、半導体基板10の全面に多結晶シリコン膜34を膜厚180nm程度に堆積する。プラズマCVD法等により、多結晶シリコン膜34上に窒化膜、例えばシリコン窒化膜を堆積し、反射防止膜35を膜厚29nm程度に形成する。
詳細には、リソグラフィー及びドライエッチングにより、記憶素子の形成領域及びパスコンの形成領域に加工を施す。
詳細には、先ず、半導体基板10の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域のみを覆うレジストマスク38が形成される。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク38を除去する。その後、反射防止膜35をウェットエッチング等により除去する。
詳細には、リソグラフィー及びドライエッチングを行う。パスコンの形成領域では、第2の電極37が加工される。周辺回路領域のトランジスタの各活性領域では、多結晶シリコン膜34が加工される。
詳細には、先ず、半導体基板10の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域の1.8VのN型トランジスタの各活性領域のみを露出させる開口を有するレジストマスク42が形成される。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク42を除去する。
半導体基板10の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域の5.0VのP型トランジスタの活性領域のみを露出させる開口を有するレジストマスク44が形成される。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク44を除去する。
半導体基板10の全面に絶縁膜、ここではCVD法等により例えばシリコン酸化膜を膜厚100nm程度に堆積する。このシリコン酸化膜の全面を異方性ドライエッチング(エッチバック)する。
周辺回路領域の1.8Vのトランジスタの活性領域では、ゲート電極40の両側で露出するシリコン酸化膜32が除去されて半導体基板10の表面の一部が露出する。そして、ゲート電極40の側面をシリコン酸化膜で覆う第2のサイドウォール絶縁膜46が形成される。
詳細には、先ず、半導体基板10の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域のP型トランジスタの各活性領域のみを露出させる開口を有するレジストマスク47が形成される。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク47を除去する。
半導体基板10の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、記憶素子の形成領域、パスコンの形成領域、及び周辺回路領域のN型トランジスタの各活性領域のみを露出させる開口を有するレジストマスク49が形成される。
周辺回路領域の5.0VのN型トランジスタの活性領域では、ゲート電極41の両側の半導体基板10の表面にAs+が導入され、浅いN型不純物領域45と一部重畳するように深いN型不純物領域50が形成される。
周辺回路領域の1.8VのN型トランジスタの活性領域では、ゲート電極41の両側の半導体基板10の表面にAs+が導入され、浅いN型不純物領域43と一部重畳するように深いN型不純物領域50が形成される。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク49を除去する。
半導体基板10の全面にシリサイド金属、例えばCoをスパッタ法等により堆積し、熱処理を施す。これにより、シリコンとシリサイド金属とが反応し、シリサイド(CoSi)が形成される。
パスコンの形成領域では、第2の電極37上、開口37aの底面で露出する第1の電極26の表面上、及びN型不純物領域50上に、それぞれシリサイド層51が形成される。
周辺回路領域のN型トランジスタの活性領域では、ゲート電極41上、及びN型不純物領域50上に、それぞれシリサイド層51が形成される。
周辺回路領域のP型トランジスタの活性領域では、ゲート電極41上、及びP型不純物領域48上に、それぞれシリサイド層51が形成される。
その後、半導体基板10上で未反応のシリサイド金属をウェットエッチングにより除去する。
詳細には、先ず、半導体基板10の全面に、CVD法等により、シリコン酸化膜52を膜厚20nm程度に、シリコン窒化膜53を膜厚80nm程度に順次堆積する。シリコン酸化膜52及びシリコン窒化膜53は、後述するコンタクト孔形成時のエッチングストッパーとして機能する。
詳細には、先ず、記憶素子の形成領域、パスコンの形成領域、及び周辺回路領域に、接続プラグ57を形成する。
リソグラフィー及びドライエッチングにより、シリコン酸化膜52及びシリコン窒化膜53をエッチングストッパーとして、層間絶縁膜54、シリコン酸化膜52、及びシリコン窒化膜53を開口し、シリサイド層51の表面の一部を露出させる各コンタクト孔55を形成する。
各コンタクト孔55の内壁面を覆うように、スパッタ法等により層間絶縁膜54上にTi/TiNを膜厚30nm程度/20nm程度に順次堆積し、下地膜56を形成する。
下地膜56を介して各コンタクト孔55内をタングステン(W)で埋め込むように、CVD法等によりW膜を膜厚300nm程度に堆積する。
層間絶縁膜54の表面が露出するまで、W膜及び下地膜56をCMP法により研磨する。これにより、各コンタクト孔55を下地膜56を介してWで充填してなる接続プラグ57が形成される。
各接続プラグ57上を含む層間絶縁膜54上の全面に、スパッタ法等により、Ti/TiNを膜厚60nm程度/30nm程度に、Alを膜厚360nm程度に、Ti/TiNを膜厚5nm程度/70nm程度に順次堆積する。リソグラフィー及びドライエッチングによりTi/TiN、Al、及びTi/TiNを加工する。これにより、接続孔55と接続され、密着層58,60で金属層59を挟んだ構造の配線61が形成される。
なお、上記の場合では、第2の容量絶縁膜が、周辺回路の5Vのトランジスタのゲート絶縁膜と共に第2の絶縁膜33で形成される場合を例示したが、第2の容量絶縁膜を、周辺回路の1.8Vのトランジスタのゲート絶縁膜と同一の絶縁膜で形成しても良い。即ち本実施形態では、必要なパスコンに応じて、第2の容量絶縁膜を、膜厚の異なる2種の絶縁膜から適宜選択することができる。
図30〜図42は、第1の実施形態による不揮発性の半導体メモリの製造方法を工程順に示す概略断面図である。各図において、(a)が記憶素子の形成領域、(b)がパスコンの形成領域、(c)が周辺回路領域をそれぞれ示す。記憶素子の形成領域については、図30(a)〜図41(a)では制御ゲート電極の長手方向に沿った断面を、図42(a)では制御ゲート電極の短手方向に沿った断面を、それぞれ示す。
詳細には、先ず、半導体基板10の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域の1.8VのN型トランジスタ及び3.3VのN型トランジスタの各活性領域を露出させる開口を有するレジストマスク28が形成される。
レジストマスク28を用いて、露出する活性領域にチャネルインプラントを行う。ここでは、P型不純物、例えばホウ素(B+)をドーズ量5.6×1012/cm2、加速エネルギー32keVの条件でイオン注入する。
続いて、同様に、周辺回路領域の1.8VのP型トランジスタ及び3.3VのP型トランジスタの各活性領域にN型ウェルを形成し、チャネルインプラントを行う。
詳細には、先ず、半導体基板10の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域の1.8VのN型トランジスタの活性領域を露出させる開口を有するレジストマスク62が形成される。
レジストマスク62を用いて、露出する活性領域にチャネルインプラントを行う。ここでは、P型不純物、例えばホウ素(B+)をドーズ量7.4×1012/cm2、加速エネルギー32keVの条件でイオン注入する。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク62を除去する。
ONO膜27にリソグラフィーとドライエッチング及びウェットエッチングとを施し、パスコンの形成領域及び周辺回路領域のONO膜27を除去し、記憶素子の形成領域のみにONO膜27を選択的に残す。
詳細には、半導体基板10の表面を熱酸化する。これにより、パスコンの形成領域では第1の電極26の表面に、周辺回路領域では各活性領域における半導体基板10の表面に、シリコン酸化膜63がそれぞれ形成される。ここで、周辺回路領域では、シリコン酸化膜63は膜厚10.5nm程度に形成される。これに対して、パスコンの形成領域では、第1の電極26がドープト・アモルファスシリコン膜24であるため、増速酸化により、周辺回路領域のシリコン酸化膜63よりも厚くシリコン酸化膜63が形成される。記憶素子の形成領域には全面にONO膜27が形成されており、ONO膜27は、アモルファスシリコンに比べて酸化され難いため、殆ど酸化されない。
ここで、熱酸化法の代わりにラジカル酸化法により、当該シリコン酸化膜を形成するようにしても良い。
詳細には、半導体基板10の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、パスコンの形成領域と、周辺回路領域の3.3Vのトランジスタの各活性領域とを露出させる開口を有するレジストマスク64が形成される。
レジストマスク64を用いて、パスコンの形成領域に形成されたシリコン酸化膜63と、周辺回路領域の3.3Vのトランジスタの各活性領域に形成されたシリコン酸化膜63とを、ウェットエッチングにより除去する。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク64を除去する。
半導体基板10の表面を熱酸化する。熱酸化により、周辺回路領域の5.0Vのトランジスタ及び1.8Vのトランジスタの各活性領域では、半導体基板10の表面にシリコン酸化膜63に加えて膜厚4.5nm程度のシリコン酸化膜65が形成される。
周辺回路領域の3.3Vのトランジスタの各活性領域では、半導体基板10の表面に膜厚6.5nm程度のシリコン酸化膜65が形成される。
記憶素子の形成領域に形成されたONO膜27は殆ど酸化されない。
ここで、熱酸化法の代わりにラジカル酸化法により、当該シリコン酸化膜を形成するようにしても良い。
詳細には、半導体基板10の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域の1.8Vのトランジスタの各活性領域を露出させる開口を有するレジストマスク66が形成される。
レジストマスク66を用いて、周辺回路領域の1.8Vのトランジスタの各活性領域に形成されたシリコン酸化膜63,65を、ウェットエッチングにより除去する。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク66を除去する。
半導体基板10の表面を熱酸化する。熱酸化により、周辺回路領域の5.0Vのトランジスタの各活性領域では、半導体基板10の表面にシリコン酸化膜63,65に加えて膜厚3nm程度のシリコン酸化膜67が形成される。シリコン酸化膜63,65,67の積層膜が5.0Vのトランジスタのゲート絶縁膜となる。
周辺回路領域の1.8Vのトランジスタの各活性領域では、半導体基板10の表面に膜厚3nm程度のシリコン酸化膜67が形成される。シリコン酸化膜67が1.8Vのトランジスタのゲート絶縁膜となる。
記憶素子の形成領域に形成されたONO膜27は殆ど酸化されない。
ここで、熱酸化法の代わりにラジカル酸化法により、当該シリコン酸化膜を形成するようにしても良い。
更に、第2の絶縁膜68は、周辺回路の3種のトランジスタのうちの一つ、ここでは3.3Vのトランジスタのゲート絶縁膜となると共に、パスコンの第2の容量絶縁膜となる。
詳細には、先ず、半導体基板10の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域の1.8VのN型トランジスタの活性領域のみを露出させる開口を有するレジストマスク69が形成される。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク69を除去する。
半導体基板10の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域の3.3VのN型トランジスタの活性領域のみを露出させる開口を有するレジストマスク70が形成される。
しかる後、上層の層間絶縁膜、接続プラグ、及び配線の形成等の諸工程を経て、本実施形態の半導体メモリを形成する。
図43〜図47は、第1の実施形態による不揮発性の半導体メモリの製造方法を工程順に示す概略断面図である。各図において、(a)が記憶素子の形成領域、(b)がパスコンの形成領域、(c)が周辺回路領域をそれぞれ示す。記憶素子の形成領域については、図43(a)〜図46(a)では制御ゲート電極の長手方向に沿った断面を、図47(a)では制御ゲート電極の短手方向に沿った断面を、それぞれ示す。
詳細には、半導体基板10の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、周辺回路領域の3.3Vのトランジスタの各活性領域を露出させる開口を有するレジストマスク72が形成される。
レジストマスク72を用いて、周辺回路領域の3.3Vのトランジスタの各活性領域に形成されたシリコン酸化膜63を、ウェットエッチングにより除去する。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク72を除去する。
半導体基板10の表面を熱酸化する。熱酸化により、周辺回路領域の5.0Vのトランジスタ及び1.8Vのトランジスタの各活性領域では、半導体基板10の表面にシリコン酸化膜63に加えて膜厚4.5nm程度のシリコン酸化膜65が形成される。
周辺回路領域の3.3Vのトランジスタの各活性領域では、半導体基板10の表面に膜厚6.5nm程度のシリコン酸化膜65が形成される。
記憶素子の形成領域に形成されたONO膜27は殆ど酸化されない。
ここで、熱酸化法の代わりにラジカル酸化法により、当該シリコン酸化膜を形成するようにしても良い。
詳細には、半導体基板10の全面にレジストを塗付した後、リソグラフィーによりレジストを加工する。これにより、パスコンの形成領域と、周辺回路領域の1.8Vのトランジスタの各活性領域とを露出させる開口を有するレジストマスク73が形成される。
レジストマスク73を用いて、パスコンの形成領域に形成されたシリコン酸化膜63,65と、周辺回路領域の1.8Vのトランジスタの各活性領域に形成されたシリコン酸化膜63,65とを、ウェットエッチングにより除去する。
詳細には、先ず、灰化処理又はウェット処理により、レジストマスク73を除去する。
半導体基板10の表面を熱酸化する。
熱酸化により、周辺回路領域の5.0VのN型トランジスタの活性領域では、半導体基板10の表面にシリコン酸化膜63,65に加えて膜厚3nm程度のシリコン酸化膜67が形成される。シリコン酸化膜63,65,67の積層膜が5.0Vのトランジスタのゲート絶縁膜となる。
記憶素子の形成領域に形成されたONO膜27は殆ど酸化されない。
ここで、熱酸化法の代わりにラジカル酸化法により、当該シリコン酸化膜を形成するようにしても良い。
更に、第2の絶縁膜であるシリコン酸化膜67は、周辺回路の3種のトランジスタのうちの一つ、ここでは1.8Vのトランジスタのゲート絶縁膜となると共に、パスコンの第2の容量絶縁膜となる。
しかる後、上層の層間絶縁膜、接続プラグ、及び配線の形成等の諸工程を経て、本実施形態の半導体メモリを形成する。
例えば、周辺回路領域の3.3Vのトランジスタのゲート絶縁膜と同じ第2の絶縁膜から第2の容量絶縁膜が形成されるパスコンAと、1.8Vのトランジスタのゲート絶縁膜と同じ第2の絶縁膜から第2の容量絶縁膜が形成されるパスコンBとを形成する。この場合、一連の記憶素子及び周辺回路のトランジスタを形成する工程において、パスコンAについては、第2の実施形態による各工程で形成し、パスコンBについては、第3の実施形態による各工程で形成する。これにより、工程数を増加させることなく、電源電圧の異なる必要に応じた複数種類のパスコンを記憶素子及び周辺回路のトランジスタと共に形成することができる。
前記半導体基板の上方で第3の絶縁膜を介して形成された第3のゲートを備えたトランジスタと、
前記半導体基板の上方で第4の絶縁膜を介して形成された第1の電極と、前記第1の電極の上方で第5の絶縁膜を介して形成された第2の電極とを備えた容量素子と
を含み、
前記容量素子は、前記第4の絶縁膜が前記記憶素子の前記第1の絶縁膜と、前記第1の電極が前記記憶素子の前記第1のゲートと、前記第5の絶縁膜が前記トランジスタの前記第3の絶縁膜と、前記第2の電極が前記記憶素子の前記第2のゲートと、それぞれ同一の膜から形成されていることを特徴とする半導体装置。
前記容量素子は、前記第5の絶縁膜が複数種類の前記トランジスタのうちの一つの前記第3の絶縁膜と同一の膜から形成されていることを特徴とする付記1に記載の半導体装置。
前記半導体基板の第2の領域に、第3の絶縁膜を介して形成された第3のゲートを備えたトランジスタと、
前記半導体基板の第3の領域に、第4の絶縁膜を介して形成された第1の電極と、前記第1の電極の上方で第5の絶縁膜を介して形成された第2の電極とを備えた容量素子と
をそれぞれ備えた半導体装置の製造方法であって、
第1の膜を成膜し、前記第1の領域に前記第1の膜からなる前記第1の絶縁膜を、前記第3の領域に前記第1の膜からなる前記第4の絶縁膜を形成する工程と、
第2の膜を成膜し、前記第1の領域に前記第2の膜からなる前記第1のゲートを、前記第3の領域に前記第2の膜からなる前記第1の電極を形成する工程と、
第3の膜を成膜し、前記第1の領域に前記第3の膜からなる前記第2の絶縁膜を形成する工程と、
第4の膜を成膜し、前記第2の領域では前記第4の膜からなる前記第3の絶縁膜を、前記第3の領域の前記第1の電極上では前記第4の膜からなる前記第5の絶縁膜を形成する工程と、
第5の膜を成膜し、前記第1の領域に前記第5の膜からなる前記第2のゲートを、前記第2の領域に前記第5の膜からなる前記第3のゲートを、前記第3の領域に前記第5の膜からなる前記第2の電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。
前記容量素子の前記第5の絶縁膜を、複数種類の前記トランジスタのうちの一つの前記第3の絶縁膜と共に前記第4の膜から形成することを特徴とする付記7に記載の半導体装置の製造方法。
11,30,32,52,63,65,67 シリコン酸化膜
12,53 シリコン窒化膜
13 素子分離溝
14 絶縁膜
15 素子分離構造
16 犠牲酸化膜
17,19,21,22,28,31,38,42,44,47,49,62,64,66,69,70,72 レジストマスク
18 トリプルウェル
18a,29 P型ウェル
18b,20 N型ウェル
23 第1の絶縁膜
24 ドープト・アモルファスシリコン膜
25 浮遊ゲート電極
26 第1の電極
27 ONO膜
33,68 第2の絶縁膜
34 多結晶シリコン膜
35 反射防止膜
36 制御ゲート電極
37 第2の電極
39,43,45,50,71 N型不純物領域
40 第1のサイドウォール絶縁膜
41 ゲート電極
46 第2のサイドウォール絶縁膜
48 P型不純物領域
51 シリサイド層
54 層間絶縁膜
55 コンタクト孔
56 下地膜
57 接続プラグ
58,60 密着層
59 金属層
61 配線
Claims (10)
- 半導体基板の上方で第1の絶縁膜を介して島状に形成された第1のゲートと、前記第1のゲートの上方で第2の絶縁膜を介して形成された第2のゲートとを備えた記憶素子と、
前記半導体基板の上方で第3の絶縁膜を介して形成された第3のゲートを備えたトランジスタと、
前記半導体基板の上方で第4の絶縁膜を介して形成された第1の電極と、前記第1の電極の上方で第5の絶縁膜を介して形成された第2の電極とを備えた容量素子と
を含み、
前記容量素子は、前記第4の絶縁膜が前記記憶素子の前記第1の絶縁膜と、前記第1の電極が前記記憶素子の前記第1のゲートと、前記第5の絶縁膜が前記トランジスタの前記第3の絶縁膜と、前記第2の電極が前記記憶素子の前記第2のゲートと、それぞれ同一の膜から形成されていることを特徴とする半導体装置。 - ゲート電圧に応じて前記第3の絶縁膜の厚みが異なる複数種類の前記トランジスタを有しており、
前記容量素子は、前記第5の絶縁膜が複数種類の前記トランジスタのうちの一つの前記第3の絶縁膜と同一の膜から形成されていることを特徴とする請求項1に記載の半導体装置。 - 複数種類の前記トランジスタは、それぞれ前記第3の絶縁膜の膜厚が相異なるものであることを特徴とする請求項2に記載の半導体装置。
- それぞれ前記第3の絶縁膜の相異なる複数種類の前記容量素子を有することを特徴とする請求項2又は3に記載の半導体装置。
- 前記容量素子の前記第5の絶縁膜は、前記トランジスタの前記第3の絶縁膜よりも厚く形成されることを特徴とする請求項1〜4のいずれか1項に記載の半導体装置。
- 半導体基板の第1の領域に、第1の絶縁膜を介して島状に形成された第1のゲートと、前記第1のゲートの上方で第2の絶縁膜を介して形成された第2のゲートとを備えた記憶素子と、
前記半導体基板の第2の領域に、第3の絶縁膜を介して形成された第3のゲートを備えたトランジスタと、
前記半導体基板の第3の領域に、第4の絶縁膜を介して形成された第1の電極と、前記第1の電極の上方で第5の絶縁膜を介して形成された第2の電極とを備えた容量素子と
をそれぞれ備えた半導体装置の製造方法であって、
第1の膜を成膜し、前記第1の領域に前記第1の膜からなる前記第1の絶縁膜を、前記第3の領域に前記第1の膜からなる前記第4の絶縁膜を形成する工程と、
第2の膜を成膜し、前記第1の領域に前記第2の膜からなる前記第1のゲートを、前記第3の領域に前記第2の膜からなる前記第1の電極を形成する工程と、
第3の膜を成膜し、前記第1の領域に前記第3の膜からなる前記第2の絶縁膜を形成する工程と、
第4の膜を成膜し、前記第2の領域では前記第4の膜からなる前記第3の絶縁膜を、前記第3の領域の前記第1の電極上では前記第4の膜からなる前記第5の絶縁膜を形成する工程と、
第5の膜を成膜し、前記第1の領域に前記第5の膜からなる前記第2のゲートを、前記第2の領域に前記第5の膜からなる前記第3のゲートを、前記第3の領域に前記第5の膜からなる前記第2の電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 当該半導体装置は、ゲート電圧に応じて前記第3の絶縁膜の厚みが異なる複数種類の前記トランジスタを有しており、
前記容量素子の前記第5の絶縁膜を、複数種類の前記トランジスタのうちの一つの前記第3の絶縁膜と共に前記第4の膜から形成することを特徴とする請求項6に記載の半導体装置の製造方法。 - 複数種類の前記トランジスタは、それぞれ前記第3の絶縁膜の膜厚が相異なるものであることを特徴とする請求項7に記載の半導体装置の製造方法。
- それぞれ前記第3の絶縁膜の相異なる複数種類の前記容量素子を形成することを特徴とする請求項7又は8に記載の半導体装置の製造方法。
- 前記第4の膜を、ラジカル酸化法により形成することを特徴とする請求項6〜9のいずれか1項に記載の半導体装置の製造方法。
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