JPH0521808A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0521808A JPH0521808A JP3168088A JP16808891A JPH0521808A JP H0521808 A JPH0521808 A JP H0521808A JP 3168088 A JP3168088 A JP 3168088A JP 16808891 A JP16808891 A JP 16808891A JP H0521808 A JPH0521808 A JP H0521808A
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Abstract
(57)【要約】
【目的】 ＥＰＲＯＭまたはＥＥＰＲＯＭとアナログキ
ャパシタが同一チップ上に搭載される半導体集積回路装
置において、各誘電体膜の膜厚の任意設定を可能とす
る。 【構成】 ＥＰＲＯＭとアナログキャパシタとが同一チ
ップ上に搭載された半導体集積回路装置であって、Ｐ型
基板１上に、ＥＰＲＯＭ２、アナログキャパシタ３およ
びゲート４が形成され、表面が保護膜５により覆われて
いる。そして、熱酸化工程の条件によってアナログキャ
パシタ３の酸化膜厚がＥＰＲＯＭ２の誘電体膜の酸化膜
厚より厚く設定され、かつ増速酸化の割合の設定によっ
てアナログキャパシタ３の誘電体膜がゲート４の誘電体
膜に比べて厚く形成される。
ャパシタが同一チップ上に搭載される半導体集積回路装
置において、各誘電体膜の膜厚の任意設定を可能とす
る。 【構成】 ＥＰＲＯＭとアナログキャパシタとが同一チ
ップ上に搭載された半導体集積回路装置であって、Ｐ型
基板１上に、ＥＰＲＯＭ２、アナログキャパシタ３およ
びゲート４が形成され、表面が保護膜５により覆われて
いる。そして、熱酸化工程の条件によってアナログキャ
パシタ３の酸化膜厚がＥＰＲＯＭ２の誘電体膜の酸化膜
厚より厚く設定され、かつ増速酸化の割合の設定によっ
てアナログキャパシタ３の誘電体膜がゲート４の誘電体
膜に比べて厚く形成される。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特にＥＰＲＯＭまたはＥＥＰＲＯＭと
アナログキャパシタを同一チップ上に搭載する半導体集
積回路装置において、各誘電体膜の任意のスケーリング
が可能とされる半導体集積回路装置の製造方法に適用し
て有効な技術に関する。
製造技術に関し、特にＥＰＲＯＭまたはＥＥＰＲＯＭと
アナログキャパシタを同一チップ上に搭載する半導体集
積回路装置において、各誘電体膜の任意のスケーリング
が可能とされる半導体集積回路装置の製造方法に適用し
て有効な技術に関する。
【０００２】
【従来の技術】従来、ＥＰＲＯＭまたはＥＥＰＲＯＭと
アナログキャパシタとを同一チップ上に搭載した半導体
集積回路装置において、アナログキャパシタは、ＥＰＲ
ＯＭまたはＥＥＰＲＯＭの１層目と２層目ゲート間で構
成される多結晶シリコン間容量であり、またその誘電体
膜はＥＰＲＯＭまたはＥＥＰＲＯＭの多結晶シリコン間
誘電体膜と同時に形成されている。
アナログキャパシタとを同一チップ上に搭載した半導体
集積回路装置において、アナログキャパシタは、ＥＰＲ
ＯＭまたはＥＥＰＲＯＭの１層目と２層目ゲート間で構
成される多結晶シリコン間容量であり、またその誘電体
膜はＥＰＲＯＭまたはＥＥＰＲＯＭの多結晶シリコン間
誘電体膜と同時に形成されている。
【０００３】たとえば、「ＩＥＥＥ １９８８ ＣＵＳ
ＴＯＭ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ Ｃ
ＯＮＦＥＲＥＮＣＥ」では、ＥＥＰＲＯＭとアナログキ
ャパシタを同一チップ上に搭載する場合、アナログキャ
パシタは多結晶シリコン間容量で構成し、その誘電体膜
に熱酸化膜を使用している。また、周辺ゲート電極は１
層目または２層目多結晶シリコンからなり、特に２層目
多結晶シリコンからなる場合、そのゲート誘電体膜は多
結晶シリコン間誘電体膜と同時に形成している。
ＴＯＭ ＩＮＴＥＧＲＡＴＥＤ ＣＩＲＣＵＩＴＳ Ｃ
ＯＮＦＥＲＥＮＣＥ」では、ＥＥＰＲＯＭとアナログキ
ャパシタを同一チップ上に搭載する場合、アナログキャ
パシタは多結晶シリコン間容量で構成し、その誘電体膜
に熱酸化膜を使用している。また、周辺ゲート電極は１
層目または２層目多結晶シリコンからなり、特に２層目
多結晶シリコンからなる場合、そのゲート誘電体膜は多
結晶シリコン間誘電体膜と同時に形成している。
【０００４】
【発明が解決しようとする課題】ところが、前記のよう
な従来技術において、ＥＰＲＯＭまたはＥＥＰＲＯＭを
スケーリングするには、多結晶シリコン間誘電体膜厚を
薄くする必要があり、ＥＰＲＯＭまたはＥＥＰＲＯＭと
アナログキャパシタを同一チップ上に搭載する場合、前
記手法によりアナログキャパシタを構成すると、ＥＰＲ
ＯＭまたはＥＥＰＲＯＭのスケーリングに際し、アナロ
グキャパシタの誘電体膜厚は必然的に薄くなり、以下に
示す問題点が生じる。
な従来技術において、ＥＰＲＯＭまたはＥＥＰＲＯＭを
スケーリングするには、多結晶シリコン間誘電体膜厚を
薄くする必要があり、ＥＰＲＯＭまたはＥＥＰＲＯＭと
アナログキャパシタを同一チップ上に搭載する場合、前
記手法によりアナログキャパシタを構成すると、ＥＰＲ
ＯＭまたはＥＥＰＲＯＭのスケーリングに際し、アナロ
グキャパシタの誘電体膜厚は必然的に薄くなり、以下に
示す問題点が生じる。
【０００５】すなわち、多結晶シリコン間容量は、上部
多結晶シリコン表面の空間電荷領域に形成される容量Ｃ
S1、誘電体膜の容量Ｃ0 、下部多結晶シリコン表面の空
間電荷領域に形成される容量ＣS2の直列接続で構成され
る。たとえば、下部多結晶シリコンを接地し、上部多結
晶シリコンに正の電圧を印加すると、上部多結晶シリコ
ン表面は空乏化し、容量ＣS1は減少する。一方、下部多
結晶シリコン表面は蓄積化し、容量ＣS2は増加する。
多結晶シリコン表面の空間電荷領域に形成される容量Ｃ
S1、誘電体膜の容量Ｃ0 、下部多結晶シリコン表面の空
間電荷領域に形成される容量ＣS2の直列接続で構成され
る。たとえば、下部多結晶シリコンを接地し、上部多結
晶シリコンに正の電圧を印加すると、上部多結晶シリコ
ン表面は空乏化し、容量ＣS1は減少する。一方、下部多
結晶シリコン表面は蓄積化し、容量ＣS2は増加する。
【０００６】また、上部多結晶シリコンに負の電圧を印
加すると、上部多結晶シリコン表面は蓄積化し、容量Ｃ
S1は増加する。一方、下部多結晶シリコン表面は空乏化
し、容量ＣS2は減少する。また、Ｃ0 は印加電圧によら
ず一定である。
加すると、上部多結晶シリコン表面は蓄積化し、容量Ｃ
S1は増加する。一方、下部多結晶シリコン表面は空乏化
し、容量ＣS2は減少する。また、Ｃ0 は印加電圧によら
ず一定である。
【０００７】以上のように、電圧印加により一方の多結
晶シリコン表面は空乏化して容量は減少するが、他方の
多結晶シリコン表面は蓄積化して容量は増加するので、
上部多結晶シリコンおよび下部多結晶シリコンのＮ型ま
たはＰ型不純物のドープ量を増加させ、かつ濃度を同じ
にすることにより、空乏化または蓄積化し難くなり、か
つ極性依存性が小さくなるので容量の印加電圧依存性は
小さくなる。
晶シリコン表面は空乏化して容量は減少するが、他方の
多結晶シリコン表面は蓄積化して容量は増加するので、
上部多結晶シリコンおよび下部多結晶シリコンのＮ型ま
たはＰ型不純物のドープ量を増加させ、かつ濃度を同じ
にすることにより、空乏化または蓄積化し難くなり、か
つ極性依存性が小さくなるので容量の印加電圧依存性は
小さくなる。
【０００８】ここで、単位容量当りの印加電圧に対する
容量の変化量、すなわちＶｃｃを容量の電圧係数と呼
び、 Ｖｃｃ≡１／Ｃ・ｄＣ／ｄＶｇ で定義される。
容量の変化量、すなわちＶｃｃを容量の電圧係数と呼
び、 Ｖｃｃ≡１／Ｃ・ｄＣ／ｄＶｇ で定義される。
【０００９】一般に、高精度の容量を含むアナログ回路
を構成するためには、この電圧係数の絶対値が小さいこ
とが望ましい。たとえば、アナログキャパシタの誘電体
膜厚を薄くすると、印加する電圧は同じであるから多結
晶シリコン表面の電界は大きくなり、空乏化または蓄積
化し易くなって容量の電圧係数は大きくなる。
を構成するためには、この電圧係数の絶対値が小さいこ
とが望ましい。たとえば、アナログキャパシタの誘電体
膜厚を薄くすると、印加する電圧は同じであるから多結
晶シリコン表面の電界は大きくなり、空乏化または蓄積
化し易くなって容量の電圧係数は大きくなる。
【００１０】この際、Ｎ型またはＰ型不純物のドープ量
を増加させ、電圧係数を小さくすることは可能である
が、高濃度に不純物をドープした多結晶シリコン上に成
長した熱酸化膜の膜質は劣化するため、この部分に高電
界が印加されるＥＰＲＯＭまたはＥＥＰＲＯＭに対して
は適用できない。従って、アナログキャパシタの誘電体
膜厚を薄くすると、容量の電圧係数が大きくなり、高精
度アナログ回路の実現が困難になる。
を増加させ、電圧係数を小さくすることは可能である
が、高濃度に不純物をドープした多結晶シリコン上に成
長した熱酸化膜の膜質は劣化するため、この部分に高電
界が印加されるＥＰＲＯＭまたはＥＥＰＲＯＭに対して
は適用できない。従って、アナログキャパシタの誘電体
膜厚を薄くすると、容量の電圧係数が大きくなり、高精
度アナログ回路の実現が困難になる。
【００１１】そこで、本発明の目的は、ＥＰＲＯＭまた
はＥＥＰＲＯＭとアナログキャパシタとが同一チップ上
に搭載される半導体集積回路装置において、各誘電体膜
の膜厚を任意に設定することができる半導体集積回路装
置の製造方法を提供することにある。
はＥＥＰＲＯＭとアナログキャパシタとが同一チップ上
に搭載される半導体集積回路装置において、各誘電体膜
の膜厚を任意に設定することができる半導体集積回路装
置の製造方法を提供することにある。
【００１２】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１４】すなわち、本発明の半導体集積回路装置の
製造方法は、ＥＰＲＯＭまたはＥＥＰＲＯＭと、その多
結晶シリコン間電極で構成されるアナログキャパシタと
を同一チップ上に搭載した半導体集積回路装置であっ
て、ＥＰＲＯＭまたはＥＥＰＲＯＭの層間誘電体膜と、
アナログキャパシタの誘電体膜との間に膜厚差を設ける
ものである。
製造方法は、ＥＰＲＯＭまたはＥＥＰＲＯＭと、その多
結晶シリコン間電極で構成されるアナログキャパシタと
を同一チップ上に搭載した半導体集積回路装置であっ
て、ＥＰＲＯＭまたはＥＥＰＲＯＭの層間誘電体膜と、
アナログキャパシタの誘電体膜との間に膜厚差を設ける
ものである。
【００１５】また、本発明の他の半導体集積回路装置の
製造方法は、ＥＰＲＯＭまたはＥＥＰＲＯＭ、アナログ
キャパシタおよびその上部多結晶シリコンがゲート電極
からなり、多結晶シリコン間誘電体膜と同時にゲート誘
電体膜を形成する半導体集積回路装置であって、多結晶
シリコン間誘電体膜およびゲート誘電体膜の各々の膜厚
を任意に設定可能とするものである。
製造方法は、ＥＰＲＯＭまたはＥＥＰＲＯＭ、アナログ
キャパシタおよびその上部多結晶シリコンがゲート電極
からなり、多結晶シリコン間誘電体膜と同時にゲート誘
電体膜を形成する半導体集積回路装置であって、多結晶
シリコン間誘電体膜およびゲート誘電体膜の各々の膜厚
を任意に設定可能とするものである。
【００１６】この場合に、前記誘電体膜の膜厚差を設け
る手段として、ナイトライド膜、多結晶シリコン、基板
シリコンの酸化レートの差を利用し、この酸化レートに
対応した膜厚差で形成するようにしたものである。
る手段として、ナイトライド膜、多結晶シリコン、基板
シリコンの酸化レートの差を利用し、この酸化レートに
対応した膜厚差で形成するようにしたものである。
【００１７】
【作用】前記した半導体集積回路装置の製造方法によれ
ば、酸化レートの差に対応して膜厚差を設定し、ナイト
ライド膜の酸化され難い特性を利用することにより、上
部酸化時にナイトライド膜がほとんど酸化されることが
ない。すなわち、ＥＰＲＯＭまたはＥＥＰＲＯＭの誘電
体膜厚の増加はほとんどなく、一方アナログキャパシタ
の誘電体膜は、多結晶シリコンの熱酸化によって任意の
膜厚に設定することができる。これにより、アナログキ
ャパシタの酸化膜厚を、ＥＰＲＯＭまたはＥＥＰＲＯＭ
の誘電体膜の酸化膜厚より厚く設定することができる。
ば、酸化レートの差に対応して膜厚差を設定し、ナイト
ライド膜の酸化され難い特性を利用することにより、上
部酸化時にナイトライド膜がほとんど酸化されることが
ない。すなわち、ＥＰＲＯＭまたはＥＥＰＲＯＭの誘電
体膜厚の増加はほとんどなく、一方アナログキャパシタ
の誘電体膜は、多結晶シリコンの熱酸化によって任意の
膜厚に設定することができる。これにより、アナログキ
ャパシタの酸化膜厚を、ＥＰＲＯＭまたはＥＥＰＲＯＭ
の誘電体膜の酸化膜厚より厚く設定することができる。
【００１８】また、Ｎ型またはＰ型不純物をドープした
多結晶シリコンの増速酸化を利用することができるの
で、アナログキャパシタの誘電体膜とゲート誘電体膜に
膜厚差を設けることができる。
多結晶シリコンの増速酸化を利用することができるの
で、アナログキャパシタの誘電体膜とゲート誘電体膜に
膜厚差を設けることができる。
【００１９】
【実施例１】図１は本発明の半導体集積回路装置の製造
方法の一実施例である半導体集積回路装置の要部を示す
断面図、図２〜図６は本実施例の半導体集積回路装置に
おける製造手順を示す断面図である。
方法の一実施例である半導体集積回路装置の要部を示す
断面図、図２〜図６は本実施例の半導体集積回路装置に
おける製造手順を示す断面図である。
【００２０】まず、図１により本実施例の半導体集積回
路装置の構成を説明する。
路装置の構成を説明する。
【００２１】本実施例の半導体集積回路装置は、たとえ
ばＥＰＲＯＭとアナログキャパシタとが同一チップ上に
搭載された半導体集積回路装置とされ、Ｐ型基板１上
に、ＥＰＲＯＭ２、アナログキャパシタ３およびゲート
４が形成され、表面が保護膜５により覆われている。
ばＥＰＲＯＭとアナログキャパシタとが同一チップ上に
搭載された半導体集積回路装置とされ、Ｐ型基板１上
に、ＥＰＲＯＭ２、アナログキャパシタ３およびゲート
４が形成され、表面が保護膜５により覆われている。
【００２２】ＥＰＲＯＭ２は、多結晶シリコン６による
上部ゲート、ＯＮＯ膜（酸化膜／ナイトライド膜／酸化
膜）７による誘電体膜、多結晶シリコン８による下部ゲ
ートおよび酸化膜９の積層構造から形成されている。
上部ゲート、ＯＮＯ膜（酸化膜／ナイトライド膜／酸化
膜）７による誘電体膜、多結晶シリコン８による下部ゲ
ートおよび酸化膜９の積層構造から形成されている。
【００２３】アナログキャパシタ３は、ＥＰＲＯＭ２と
同様の多結晶シリコン６による上部ゲート、Ｏ膜（酸化
膜）１０による誘電体膜、およびＥＰＲＯＭ２と同様の
多結晶シリコン８による下部ゲートの積層構造から形成
され、上部ゲートおよび下部ゲートからそれぞれＡｌ配
線１１が引き出されている。そして、アナログキャパシ
タ３の誘電体膜の酸化膜厚に換算した値は、ＥＰＲＯＭ
２の誘電体膜厚を酸化膜厚に換算した値より大きく設定
されている。
同様の多結晶シリコン６による上部ゲート、Ｏ膜（酸化
膜）１０による誘電体膜、およびＥＰＲＯＭ２と同様の
多結晶シリコン８による下部ゲートの積層構造から形成
され、上部ゲートおよび下部ゲートからそれぞれＡｌ配
線１１が引き出されている。そして、アナログキャパシ
タ３の誘電体膜の酸化膜厚に換算した値は、ＥＰＲＯＭ
２の誘電体膜厚を酸化膜厚に換算した値より大きく設定
されている。
【００２４】ゲート４は、ＥＰＲＯＭ２およびアナログ
キャパシタ３と同様の多結晶シリコン６によるゲート
と、アナログキャパシタ３と同様のＯ膜１０による誘電
体膜から形成されている。
キャパシタ３と同様の多結晶シリコン６によるゲート
と、アナログキャパシタ３と同様のＯ膜１０による誘電
体膜から形成されている。
【００２５】次に、本実施例の作用について、図２〜図
６に基づいてプロセスフローを説明する。
６に基づいてプロセスフローを説明する。
【００２６】まず、Ｐ型基板１を熱酸化後、酸化による
酸化膜９の形成、多結晶シリコン８のデポ、Ｎ型または
Ｐ型不純物をドープ後、さらに下部ゲート電極のパター
ニングを行う（図２）。そして、下部ゲート電極で、Ｅ
ＰＲＯＭ２の浮遊ゲートおよびアナログキャパシタ３の
下部電極を形成する。
酸化膜９の形成、多結晶シリコン８のデポ、Ｎ型または
Ｐ型不純物をドープ後、さらに下部ゲート電極のパター
ニングを行う（図２）。そして、下部ゲート電極で、Ｅ
ＰＲＯＭ２の浮遊ゲートおよびアナログキャパシタ３の
下部電極を形成する。
【００２７】さらに、熱酸化後、ナイトライドデポを行
う（図３）。そして、フォトレジストおよびエッチング
工程により、アナログキャパシタ３およびゲート４のＮ
Ｏ膜を除去する（図４）。
う（図３）。そして、フォトレジストおよびエッチング
工程により、アナログキャパシタ３およびゲート４のＮ
Ｏ膜を除去する（図４）。
【００２８】次に、熱酸化によりナイトライド膜、多結
晶シリコン８、Ｐ型基板１のシリコンを同時に酸化する
ことにより、ＥＰＲＯＭ２のＯＮＯ膜７、アナログキャ
パシタ３およびゲート４のＯ膜１０を形成する（図
５）。
晶シリコン８、Ｐ型基板１のシリコンを同時に酸化する
ことにより、ＥＰＲＯＭ２のＯＮＯ膜７、アナログキャ
パシタ３およびゲート４のＯ膜１０を形成する（図
５）。
【００２９】この時、熱酸化工程において、酸化温度ま
たは時間が少ない場合は、ナイトライド膜はほとんど酸
化されないので、ＥＰＲＯＭ２の誘電体膜はＮＯ膜にな
る。
たは時間が少ない場合は、ナイトライド膜はほとんど酸
化されないので、ＥＰＲＯＭ２の誘電体膜はＮＯ膜にな
る。
【００３０】また、多結晶シリコン８上の熱酸化は増速
酸化によってＰ型基板１の熱酸化膜より厚くなる。すな
わち、増速酸化の割合は、酸化雰囲気、他結晶シリコン
のＮ型またはＰ型不純物濃度により設定することが可能
であり、これによって各誘電体膜の膜厚差を任意に設定
することができる。
酸化によってＰ型基板１の熱酸化膜より厚くなる。すな
わち、増速酸化の割合は、酸化雰囲気、他結晶シリコン
のＮ型またはＰ型不純物濃度により設定することが可能
であり、これによって各誘電体膜の膜厚差を任意に設定
することができる。
【００３１】さらに、上部ゲート電極を形成する（図
６）。そして、酸化膜の形成、Ａｌ配線１１の引き出
し、さらに保護膜５を形成することによって図１に示す
ような半導体集積回路装置が製造される。
６）。そして、酸化膜の形成、Ａｌ配線１１の引き出
し、さらに保護膜５を形成することによって図１に示す
ような半導体集積回路装置が製造される。
【００３２】以上のように、本実施例の半導体集積回路
装置によれば、熱酸化工程における酸化温度および時間
の設定により、ＥＰＲＯＭ２の誘電体膜とアナログキャ
パシタ３の誘電体膜との間に膜厚差、すなわちアナログ
キャパシタ３の酸化膜厚をＥＰＲＯＭの誘電体膜の酸化
膜厚換算値より厚く設定することが可能となり、かつ酸
化雰囲気、多結晶シリコンのＮ型またはＰ型不純物濃度
による増速酸化の割合を任意に設定することにより、ア
ナログキャパシタ３の誘電体膜をゲート４の誘電体膜に
比べて厚くすることができる。
装置によれば、熱酸化工程における酸化温度および時間
の設定により、ＥＰＲＯＭ２の誘電体膜とアナログキャ
パシタ３の誘電体膜との間に膜厚差、すなわちアナログ
キャパシタ３の酸化膜厚をＥＰＲＯＭの誘電体膜の酸化
膜厚換算値より厚く設定することが可能となり、かつ酸
化雰囲気、多結晶シリコンのＮ型またはＰ型不純物濃度
による増速酸化の割合を任意に設定することにより、ア
ナログキャパシタ３の誘電体膜をゲート４の誘電体膜に
比べて厚くすることができる。
【００３３】
【実施例２】図７は本発明の半導体集積回路装置の製造
方法の他の実施例である半導体集積回路装置の要部を示
す断面図、図８〜図１２は本実施例の半導体集積回路装
置における製造手順を示す断面図である。
方法の他の実施例である半導体集積回路装置の要部を示
す断面図、図８〜図１２は本実施例の半導体集積回路装
置における製造手順を示す断面図である。
【００３４】本実施例の半導体集積回路装置は、実施例
１と同様にＥＰＲＯＭとアナログキャパシタとが同一チ
ップ上に搭載された半導体集積回路装置とされ、Ｐ型基
板１上に、ＥＰＲＯＭ２ａ、アナログキャパシタ３およ
びゲート４が形成され、実施例１との相違点はＥＰＲＯ
Ｍ２ａの積層構造が異なる点である。
１と同様にＥＰＲＯＭとアナログキャパシタとが同一チ
ップ上に搭載された半導体集積回路装置とされ、Ｐ型基
板１上に、ＥＰＲＯＭ２ａ、アナログキャパシタ３およ
びゲート４が形成され、実施例１との相違点はＥＰＲＯ
Ｍ２ａの積層構造が異なる点である。
【００３５】本実施例のＥＰＲＯＭ２ａは、多結晶シリ
コン６による上部ゲートと、多結晶シリコン８による下
部ゲートとの間の誘電体膜が、ＯＮＯＮＯ膜（酸化膜／
ナイトライド膜／酸化膜／ナイトライド膜／酸化膜）１
２から形成されている。
コン６による上部ゲートと、多結晶シリコン８による下
部ゲートとの間の誘電体膜が、ＯＮＯＮＯ膜（酸化膜／
ナイトライド膜／酸化膜／ナイトライド膜／酸化膜）１
２から形成されている。
【００３６】すなわち、実施例１においては、ＯＮＯ膜
７の上部のＯ膜を厚く設定したい場合にスチーム酸化が
用いられるが、この時にアナログキャパシタ３およびゲ
ート４のＯ膜１０が厚くなってしまうという問題点が生
ずる。たとえば、スチーム酸化が９５０℃で２０分の条
件では、ＯＮＯ膜７の上部酸化膜の膜厚は約２ｎｍであ
るが、Ｐ型基板１上のＯ膜１０の膜厚は約２００ｎｍに
もなるので、これを対策したのが本実施例である。
７の上部のＯ膜を厚く設定したい場合にスチーム酸化が
用いられるが、この時にアナログキャパシタ３およびゲ
ート４のＯ膜１０が厚くなってしまうという問題点が生
ずる。たとえば、スチーム酸化が９５０℃で２０分の条
件では、ＯＮＯ膜７の上部酸化膜の膜厚は約２ｎｍであ
るが、Ｐ型基板１上のＯ膜１０の膜厚は約２００ｎｍに
もなるので、これを対策したのが本実施例である。
【００３７】次に、本実施例の作用について、図８〜図
１２に基づいてプロセスフローを説明する。
１２に基づいてプロセスフローを説明する。
【００３８】まず、実施例１と同様にＰ型基板１を熱酸
化後、酸化膜９の形成、多結晶シリコン８のデポ、Ｎ型
またはＰ型不純物をドープ後、さらに下部ゲート電極の
パターニングを行い、ＥＰＲＯＭ２ａの浮遊ゲートおよ
びアナログキャパシタ３の下部電極を形成する（図
８）。
化後、酸化膜９の形成、多結晶シリコン８のデポ、Ｎ型
またはＰ型不純物をドープ後、さらに下部ゲート電極の
パターニングを行い、ＥＰＲＯＭ２ａの浮遊ゲートおよ
びアナログキャパシタ３の下部電極を形成する（図
８）。
【００３９】さらに、熱酸化後、ナイトライドデポ、さ
らに熱酸化、ナイトライドデポを行い、ＥＰＲＯＭ２ａ
のＯＮＯＮＯ膜１２のＮＯＮＯ膜を形成する（図９）。
そして、フォトレジストおよびエッチング工程により、
アナログキャパシタ３およびゲート４のＮＯＮＯ膜を除
去する（図１０）。
らに熱酸化、ナイトライドデポを行い、ＥＰＲＯＭ２ａ
のＯＮＯＮＯ膜１２のＮＯＮＯ膜を形成する（図９）。
そして、フォトレジストおよびエッチング工程により、
アナログキャパシタ３およびゲート４のＮＯＮＯ膜を除
去する（図１０）。
【００４０】次に、熱酸化によりナイトライド膜、多結
晶シリコン８、Ｐ型基板１のシリコンを同時に酸化する
ことにより、ＥＰＲＯＭ２ａのＯＮＯＮＯ膜１２、アナ
ログキャパシタ３およびゲート４のＯ膜１０を形成する
（図１１）。この時、熱酸化工程において、実施例１と
同様にナイトライド膜の酸化がほとんどない場合、ＥＰ
ＲＯＭ２ａの誘電体膜はＮＯＮＯ膜になる。また、多結
晶シリコン８上、Ｐ型基板１上のＯ膜１０は任意に膜厚
設定が可能である。
晶シリコン８、Ｐ型基板１のシリコンを同時に酸化する
ことにより、ＥＰＲＯＭ２ａのＯＮＯＮＯ膜１２、アナ
ログキャパシタ３およびゲート４のＯ膜１０を形成する
（図１１）。この時、熱酸化工程において、実施例１と
同様にナイトライド膜の酸化がほとんどない場合、ＥＰ
ＲＯＭ２ａの誘電体膜はＮＯＮＯ膜になる。また、多結
晶シリコン８上、Ｐ型基板１上のＯ膜１０は任意に膜厚
設定が可能である。
【００４１】さらに、上部ゲート電極を形成する（図１
２）。そして、酸化膜の形成、Ａｌ配線１１の引き出
し、さらに保護膜５を形成することによって図７に示す
ような半導体集積回路装置が製造される。
２）。そして、酸化膜の形成、Ａｌ配線１１の引き出
し、さらに保護膜５を形成することによって図７に示す
ような半導体集積回路装置が製造される。
【００４２】従って、本実施例の半導体集積回路装置に
よれば、実施例１と同様にアナログキャパシタ３の酸化
膜厚をＥＰＲＯＭ２ａの誘電体膜の酸化膜厚換算値より
厚く設定することができ、かつ実施例１に比べて、アナ
ログキャパシタ３およびゲート４の酸化膜を厚くするこ
となく、ＥＰＲＯＭ２ａのＯＮＯＮＯ膜１２の酸化膜を
厚く設定することが可能となる。
よれば、実施例１と同様にアナログキャパシタ３の酸化
膜厚をＥＰＲＯＭ２ａの誘電体膜の酸化膜厚換算値より
厚く設定することができ、かつ実施例１に比べて、アナ
ログキャパシタ３およびゲート４の酸化膜を厚くするこ
となく、ＥＰＲＯＭ２ａのＯＮＯＮＯ膜１２の酸化膜を
厚く設定することが可能となる。
【００４３】
【実施例３】図１３は本発明の半導体集積回路装置の製
造方法のさらに他の実施例である半導体集積回路装置の
要部を示す断面図、図１４〜図２０は本実施例の半導体
集積回路装置における製造手順を示す断面図である。
造方法のさらに他の実施例である半導体集積回路装置の
要部を示す断面図、図１４〜図２０は本実施例の半導体
集積回路装置における製造手順を示す断面図である。
【００４４】本実施例の半導体集積回路装置は、実施例
１および２と同様にＥＰＲＯＭとアナログキャパシタと
が同一チップ上に搭載された半導体集積回路装置とさ
れ、Ｐ型基板１上に、ＥＰＲＯＭ２、アナログキャパシ
タ３ａおよびゲート４が形成され、実施例１および２と
の相違点はアナログキャパシタ３ａの積層構造が異なる
点である。
１および２と同様にＥＰＲＯＭとアナログキャパシタと
が同一チップ上に搭載された半導体集積回路装置とさ
れ、Ｐ型基板１上に、ＥＰＲＯＭ２、アナログキャパシ
タ３ａおよびゲート４が形成され、実施例１および２と
の相違点はアナログキャパシタ３ａの積層構造が異なる
点である。
【００４５】すなわち、本実施例のアナログキャパシタ
３ａは、多結晶シリコン６による上部ゲートと、多結晶
シリコン８による下部ゲートとの間の誘電体膜が、ＯＮ
ＯＮＯ膜（酸化膜／ナイトライド膜／酸化膜／ナイトラ
イド膜／酸化膜）１３から形成されている。そして、ア
ナログキャパシタ３ａのナイトライド膜は、ＥＰＲＯＭ
２のナイトライド膜より厚く形成される。
３ａは、多結晶シリコン６による上部ゲートと、多結晶
シリコン８による下部ゲートとの間の誘電体膜が、ＯＮ
ＯＮＯ膜（酸化膜／ナイトライド膜／酸化膜／ナイトラ
イド膜／酸化膜）１３から形成されている。そして、ア
ナログキャパシタ３ａのナイトライド膜は、ＥＰＲＯＭ
２のナイトライド膜より厚く形成される。
【００４６】次に、本実施例の作用について、図１４〜
図２０に基づいてプロセスフローを説明する。
図２０に基づいてプロセスフローを説明する。
【００４７】まず、実施例１および２と同様にＰ型基板
１を熱酸化、酸化膜９の形成、多結晶シリコン８のデ
ポ、Ｎ型またはＰ型不純物をドープ後、さらに熱酸化、
ナイトライドデポを行う（図１４）。そして、下部ゲー
ト電極のパターニングを行う（図１５）。この時、ＥＰ
ＲＯＭ２の浮遊ゲートおよびアナログキャパシタ３ａの
下部電極上にＮＯ膜が形成されている。
１を熱酸化、酸化膜９の形成、多結晶シリコン８のデ
ポ、Ｎ型またはＰ型不純物をドープ後、さらに熱酸化、
ナイトライドデポを行う（図１４）。そして、下部ゲー
ト電極のパターニングを行う（図１５）。この時、ＥＰ
ＲＯＭ２の浮遊ゲートおよびアナログキャパシタ３ａの
下部電極上にＮＯ膜が形成されている。
【００４８】さらに、フォトレジストおよびエッチング
工程により、ＥＰＲＯＭ２のＮＯ膜を除去する（図１
６）。そして、熱酸化、ナイトライドデポを行い、ＥＰ
ＲＯＭ２のＯＮＯ膜７のＮＯ膜、アナログキャパシタ３
ａのＯＮＯＮＯ膜１３のＮＯＮＯ膜を形成する（図１
７）。この時、熱酸化によりナイトライドがほとんど酸
化されない場合、アナログキャパシタ３ａはＮＯ膜にな
る。
工程により、ＥＰＲＯＭ２のＮＯ膜を除去する（図１
６）。そして、熱酸化、ナイトライドデポを行い、ＥＰ
ＲＯＭ２のＯＮＯ膜７のＮＯ膜、アナログキャパシタ３
ａのＯＮＯＮＯ膜１３のＮＯＮＯ膜を形成する（図１
７）。この時、熱酸化によりナイトライドがほとんど酸
化されない場合、アナログキャパシタ３ａはＮＯ膜にな
る。
【００４９】次に、フォトレジストおよびエッチング工
程により、ゲート４のＮＯ膜を除去する（図１８）。そ
して、熱酸化により、ナイトライド膜、Ｐ型基板１のシ
リコンを同時に酸化し、ＥＰＲＯＭ２のＯＮＯ膜７、ア
ナログキャパシタ３ａのＯＮＯＮＯ膜１３またはＯＮＯ
膜、ゲート４のＯ膜１０を形成する（図１９）。この
時、熱酸化によりナイトライドがほとんど酸化されない
場合、ＥＰＲＯＭ２はＮＯ膜、アナログキャパシタ３ａ
はＮＯＮＯ膜またはＮＯ膜になる。
程により、ゲート４のＮＯ膜を除去する（図１８）。そ
して、熱酸化により、ナイトライド膜、Ｐ型基板１のシ
リコンを同時に酸化し、ＥＰＲＯＭ２のＯＮＯ膜７、ア
ナログキャパシタ３ａのＯＮＯＮＯ膜１３またはＯＮＯ
膜、ゲート４のＯ膜１０を形成する（図１９）。この
時、熱酸化によりナイトライドがほとんど酸化されない
場合、ＥＰＲＯＭ２はＮＯ膜、アナログキャパシタ３ａ
はＮＯＮＯ膜またはＮＯ膜になる。
【００５０】さらに、上部ゲート電極を形成する（図２
０）。そして、酸化膜の形成、Ａｌ配線１１の引き出
し、さらに保護膜５を形成することによって図１３に示
すような半導体集積回路装置が製造される。
０）。そして、酸化膜の形成、Ａｌ配線１１の引き出
し、さらに保護膜５を形成することによって図１３に示
すような半導体集積回路装置が製造される。
【００５１】従って、本実施例の半導体集積回路装置に
よれば、実施例１および２と同様にアナログキャパシタ
３ａの酸化膜厚をＥＰＲＯＭ２の誘電体膜の酸化膜厚換
算値より厚く設定することができ、かつアナログキャパ
シタ３ａのナイトライド膜を、ＥＰＲＯＭ２のナイトラ
イド膜に比べて厚く形成することが可能となる。
よれば、実施例１および２と同様にアナログキャパシタ
３ａの酸化膜厚をＥＰＲＯＭ２の誘電体膜の酸化膜厚換
算値より厚く設定することができ、かつアナログキャパ
シタ３ａのナイトライド膜を、ＥＰＲＯＭ２のナイトラ
イド膜に比べて厚く形成することが可能となる。
【００５２】以上、本発明者によってなされた発明を実
施例１〜３に基づき具体的に説明したが、本発明は前記
各実施例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施例１〜３に基づき具体的に説明したが、本発明は前記
各実施例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【００５３】たとえば、前記各実施例の半導体集積回路
装置については、酸化膜を熱酸化により形成する場合に
ついて説明したが、本発明は前記実施例に限定されるも
のではなく、たとえばその一部にＣＶＤによるＣＶＤ酸
化膜を用いる場合についても広く適用可能である。
装置については、酸化膜を熱酸化により形成する場合に
ついて説明したが、本発明は前記実施例に限定されるも
のではなく、たとえばその一部にＣＶＤによるＣＶＤ酸
化膜を用いる場合についても広く適用可能である。
【００５４】また、ナイトライド膜についても、たとえ
ばＣＶＤ膜の他に、酸化膜の窒化膜またはシリコンの窒
化膜を用いてもよい。さらに、他の高誘電率膜、たとえ
ばタンタルオキサイド膜などを用いる場合などについて
も適用可能である。
ばＣＶＤ膜の他に、酸化膜の窒化膜またはシリコンの窒
化膜を用いてもよい。さらに、他の高誘電率膜、たとえ
ばタンタルオキサイド膜などを用いる場合などについて
も適用可能である。
【００５５】以上の説明では、主として本発明者によっ
てなされた発明をその利用分野であるＥＰＲＯＭに用い
られる半導体集積回路装置に適用した場合について説明
したが、これに限定されるものではなく、たとえばＥＥ
ＰＲＯＭなどの他の半導体集積回路装置についても広く
適用可能である。
てなされた発明をその利用分野であるＥＰＲＯＭに用い
られる半導体集積回路装置に適用した場合について説明
したが、これに限定されるものではなく、たとえばＥＥ
ＰＲＯＭなどの他の半導体集積回路装置についても広く
適用可能である。
【００５６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
下記のとおりである。
【００５７】すなわち、ナイトライド膜、多結晶シリコ
ン、基板シリコンの酸化レートの差を利用し、この酸化
レートに対応した膜厚差で形成することにより、ＥＰＲ
ＯＭまたはＥＥＰＲＯＭの誘電体膜厚、アナログキャパ
シタの誘電体膜厚、ゲート誘電体膜厚を任意に設定する
ことができるので、それぞれの最適化が可能である。
ン、基板シリコンの酸化レートの差を利用し、この酸化
レートに対応した膜厚差で形成することにより、ＥＰＲ
ＯＭまたはＥＥＰＲＯＭの誘電体膜厚、アナログキャパ
シタの誘電体膜厚、ゲート誘電体膜厚を任意に設定する
ことができるので、それぞれの最適化が可能である。
【００５８】これにより、たとえばＥＰＲＯＭまたはＥ
ＥＰＲＯＭの誘電体膜を薄く設定することによってスケ
ーリングが可能となり、またアナログキャパシタの誘電
体膜を厚く設定することによって電圧係数の小さい容量
の形成が可能となり、さらにゲート誘電体膜厚をそれら
と独立に設定することによって任意のスケーリングが可
能となる。
ＥＰＲＯＭの誘電体膜を薄く設定することによってスケ
ーリングが可能となり、またアナログキャパシタの誘電
体膜を厚く設定することによって電圧係数の小さい容量
の形成が可能となり、さらにゲート誘電体膜厚をそれら
と独立に設定することによって任意のスケーリングが可
能となる。
【００５９】この結果、特にＥＰＲＯＭまたはＥＥＰＲ
ＯＭとアナログキャパシタが同一チップ上に搭載される
半導体集積回路装置において、各誘電体膜の任意のスケ
ーリングが可能とされる半導体集積回路装置の製造方法
を得ることができる。
ＯＭとアナログキャパシタが同一チップ上に搭載される
半導体集積回路装置において、各誘電体膜の任意のスケ
ーリングが可能とされる半導体集積回路装置の製造方法
を得ることができる。
【図１】本発明の半導体集積回路装置の製造方法の実施
例１である半導体集積回路装置の要部を示す断面図であ
る。
例１である半導体集積回路装置の要部を示す断面図であ
る。
【図２】実施例１の半導体集積回路装置における製造手
順を示す断面図である。
順を示す断面図である。
【図３】実施例１において図２に続く製造手順を示す断
面図である。
面図である。
【図４】実施例１において図３に続く製造手順を示す断
面図である。
面図である。
【図５】実施例１において図４に続く製造手順を示す断
面図である。
面図である。
【図６】実施例１において図５に続く製造手順を示す断
面図である。
面図である。
【図７】本発明の半導体集積回路装置の製造方法の実施
例２である半導体集積回路装置の要部を示す断面図であ
る。
例２である半導体集積回路装置の要部を示す断面図であ
る。
【図８】実施例２の半導体集積回路装置における製造手
順を示す断面図である。
順を示す断面図である。
【図９】実施例２において図８に続く製造手順を示す断
面図である。
面図である。
【図１０】実施例２において図９に続く製造手順を示す
断面図である。
断面図である。
【図１１】実施例２において図１０に続く製造手順を示
す断面図である。
す断面図である。
【図１２】実施例２において図１１に続く製造手順を示
す断面図である。
す断面図である。
【図１３】本発明の半導体集積回路装置の製造方法の実
施例３である半導体集積回路装置の要部を示す断面図で
ある。
施例３である半導体集積回路装置の要部を示す断面図で
ある。
【図１４】実施例３の半導体集積回路装置における製造
手順を示す断面図である。
手順を示す断面図である。
【図１５】実施例３において図１４に続く製造手順を示
す断面図である。
す断面図である。
【図１６】実施例３において図１５に続く製造手順を示
す断面図である。
す断面図である。
【図１７】実施例３において図１６に続く製造手順を示
す断面図である。
す断面図である。
【図１８】実施例３において図１７に続く製造手順を示
す断面図である。
す断面図である。
【図１９】実施例３において図１８に続く製造手順を示
す断面図である。
す断面図である。
【図２０】実施例３において図１９に続く製造手順を示
す断面図である。
す断面図である。
１ Ｐ型基板
２ ＥＰＲＯＭ
２ａ ＥＰＲＯＭ
３ アナログキャパシタ
３ａ アナログキャパシタ
４ ゲート
５ 保護膜
６ 多結晶シリコン
７ ＯＮＯ膜（誘電体膜）
８ 多結晶シリコン
９ 酸化膜
１０ Ｏ膜（誘電体膜）
１１ Ａｌ配線
１２ ＯＮＯＮＯ膜（誘電体膜）
１３ ＯＮＯＮＯ膜（誘電体膜）
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０１Ｌ 27/088
27/115
8831−4Ｍ Ｈ０１Ｌ 27/10 ４３４
Claims (3)
- 【請求項１】 ＥＰＲＯＭまたはＥＥＰＲＯＭと、その
多結晶シリコン間電極で構成されるアナログキャパシタ
とを同一チップ上に搭載した半導体集積回路装置の製造
方法であって、前記ＥＰＲＯＭまたはＥＥＰＲＯＭの層
間誘電体膜と、前記アナログキャパシタの誘電体膜との
間に膜厚差を設けることを特徴とする半導体集積回路装
置の製造方法。 - 【請求項２】 ＥＰＲＯＭまたはＥＥＰＲＯＭ、アナロ
グキャパシタおよびその上部多結晶シリコンがゲート電
極からなり、多結晶シリコン間誘電体膜と同時にゲート
誘電体膜を形成する半導体集積回路装置の製造方法であ
って、前記多結晶シリコン間誘電体膜およびゲート誘電
体膜の各々の膜厚を任意に設定可能とすることを特徴と
する半導体集積回路装置の製造方法。 - 【請求項３】 前記誘電体膜の膜厚差を設ける手段とし
て、ナイトライド膜、多結晶シリコン、基板シリコンの
酸化レートの差を利用し、該酸化レートに対応した膜厚
差で形成することを特徴とする請求項１または２記載の
半導体集積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168088A JPH0521808A (ja) | 1991-07-09 | 1991-07-09 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168088A JPH0521808A (ja) | 1991-07-09 | 1991-07-09 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0521808A true JPH0521808A (ja) | 1993-01-29 |
Family
ID=15861625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3168088A Pending JPH0521808A (ja) | 1991-07-09 | 1991-07-09 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0521808A (ja) |
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-
1991
- 1991-07-09 JP JP3168088A patent/JPH0521808A/ja active Pending
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