JP2015039029A - 半導体装置の製造方法 - Google Patents
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Abstract
Description
本発明の実施の形態1による不揮発性メモリセルの構造の一例を図1によって説明し、不揮発性メモリセルを構成するメモリゲート電極および選択ゲート電極の給電領域の構造の一例を図2および図3によって説明する。図1はチャネルをメモリゲート電極に対して交差する方向に沿って切断した不揮発性メモリセルの要部断面図、図2は給電領域の要部平面図、図3(a)および(b)はそれぞれ図2のA−A′線に沿った要部断面図(メモリゲート電極のシャント部の要部断面図)および図2のB−B′線に沿った要部断面図(選択ゲート電極のシャント部の要部断面図)である。ここでは、サイドウォール形状のメモリゲート電極を採用したスプリットゲート構造のMONOS型不揮発性メモリセルを例示している。
前述の実施の形態1と相違する点は、MGシャント部の選択ゲート電極CGとキャップ絶縁膜CAPとの間に熱酸化膜が形成されていることである。すなわち、前述した実施の形態1では、MGシャント部の選択ゲート電極CGに接してキャップ絶縁膜CAPが形成されている。しかし、本実施の形態2では、MGシャント部の選択ゲート電極CGと、例えば窒化シリコン、酸化シリコン、窒素を含んだ酸化シリコン、炭化シリコンからなるキャップ絶縁膜CAPとの間に、例えば厚さ5〜10nm程度の酸化シリコンからなる熱酸化膜が形成されている。熱酸化膜は選択ゲート電極CGを構成する導電膜10nに対して熱酸化処理を施すことにより形成され、キャップ絶縁膜CAPはCVD法により形成されるので、熱酸化膜のエッチング速度とキャップ絶縁膜CAPのエッチング速度とを互いに異なる値とすることができる。従って、MGシャント部においてメモリゲート電極MG上のシリサイド層3に達するコンタクトホールCMを層間絶縁膜9に形成する際に、窒化シリコン膜9aのオーバーエッチングにより選択ゲート電極CG上のキャップ絶縁膜CAPが削れても、この熱酸化膜をエッチングストッパ膜として機能させることができるので、コンタクトホールCMが選択ゲート電極CGに達するのを防いで、コンタクトホールCM内のプラグPMと選択ゲート電極CGとの電気的な接続を防ぐことができる。
前述の実施の形態1と相違する点は、メモリ領域のドレイン領域Drm上のシリサイド層3に達するコンタクトホールCNTが、選択ゲート電極CGの上面に形成されたキャップ絶縁膜CAP上に乗り上げた形状となっていることである。
2ad、2as n−型の半導体領域
2b n+型の半導体領域
3 シリサイド層
4、4A ゲート絶縁膜
5 半導体領域
6b、6t 絶縁膜
7b、7t 酸化シリコン膜
7m 窒化シリコン膜
8 半導体領域
9 層間絶縁膜
9a 窒化シリコン膜
9b 酸化シリコン膜
10 導電膜
10E 下部電極
10n、10na、10p 導電膜
11 サイドウォール
11E 上部電極
13 n−型の半導体領域
14 p−型の半導体領域
15 サイドウォール
16 レジストパターン
17 レジストパターン
18 n−型の半導体領域
19 p−型の半導体領域
20 レジストパターン
21 p+型の半導体領域
22 レジストパターン
23 n+型の半導体領域
25 熱酸化膜
51 パッド電極
52 コンタクトホール
ACT 活性領域
CA、CB、CC、CM、CNT、CNTS コンタクトホール
CAP キャップ絶縁膜
CG 選択ゲート電極
CSL 電荷蓄積層
Dc 半導体領域
Drm ドレイン領域
GHn、GHp、GLn、GLp ゲート電極
HNW nウェル
HPW pウェル
M1 第1層配線
MC、MC2 メモリセル
MG メモリゲート電極
NISO 埋め込みnウェル
NW nウェル
PA、PB、PC、PLG、PM プラグ
PW pウェル
Qnc 選択用nMIS
Qnm メモリ用nMIS
RP レジストパターン
SD ソース・ドレイン領域
Srm ソース領域
STI 素子分離部
SW サイドウォール
Claims (4)
- メモリセルと容量素子とを有する半導体装置の製造方法であって、前記メモリセルと前記容量素子とを形成する工程は、
(a)メモリセル形成領域と容量素子形成領域を有する半導体基板上の前記メモリセル形成領域に第1絶縁膜を形成して、前記メモリセルの第1ゲート絶縁膜を形成する工程と、
(b)前記メモリセル形成領域の前記第1ゲート絶縁膜上および前記容量素子形成領域の前記半導体基板上に第1導電膜を形成する工程と、
(c)前記メモリセル形成領域および前記容量素子形成領域の前記第1導電膜上に第2絶縁膜を形成する工程と、
(d)前記メモリセル形成領域の前記第2絶縁膜および前記第1導電膜をパターニングすることによって、前記メモリセル形成領域に前記第1導電膜からなる前記メモリセルの選択ゲート電極と、前記選択ゲート電極上に前記第2絶縁膜からなる第1キャップ絶縁膜とを形成し、前記容量素子形成領域の前記第2絶縁膜および前記第1導電膜をパターニングすることによって、前記容量素子形成領域に、前記第1導電膜からなる前記容量素子の下部電極と、前記下部電極上に前記第2絶縁膜からなる第2キャップ絶縁膜とを形成する工程と、
(e)前記メモリセル形成領域の前記選択ゲート電極上の前記第1キャップ絶縁膜は残し、前記容量素子形成領域の前記第2キャップ絶縁膜を除去する工程と、
(f)前記(e)工程の後に、前記メモリセル形成領域上および前記容量素子形成領域の前記半導体基板上に第3絶縁膜を形成し、前記メモリセル形成領域の前記半導体基板上に前記第3絶縁膜からなる前記メモリセルの第2ゲート絶縁膜を形成し、前記容量素子形成領域の前記半導体基板上に前記第3絶縁膜からなる前記容量素子の容量絶縁膜を形成する工程と、
(g)前記メモリセル形成領域の前記第2ゲート絶縁膜上および前記容量素子形成領域の前記容量絶縁膜上に第2導電膜を形成する工程と、
(h)前記メモリセル形成領域の前記第2導電膜に対して異方性エッチングを施すことによって、前記第1キャップ絶縁膜および前記選択ゲート電極からなる積層膜の側面に前記メモリセルのメモリゲート電極を形成し、前記容量素子形成領域の前記第2導電膜をパターニングすることにより、前記容量絶縁膜上に前記容量素子の上部電極を形成する工程と、
(i)前記(h)工程の後に、前記メモリセル形成領域の前記半導体基板に前記メモリセルのソース領域およびドレイン領域を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記第2ゲート絶縁膜は、電荷蓄積層を含む絶縁膜であることを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記(f)工程は、
(f1)前記半導体基板上に第1酸化シリコン膜を形成する工程と、
(f2)前記第1酸化シリコン膜上に窒化シリコン膜を形成する工程と、
(f3)前記窒化シリコン膜上に第2酸化シリコン膜を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 請求項1に記載の半導体装置の製造方法において、
前記容量素子は、前記容量素子形成領域の前記半導体基板上に形成された素子分離部上に形成されることを特徴とする半導体装置の製造方法。
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