JP3203903B2 - 半導体装置 - Google Patents
半導体装置Info
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Description
【０００１】
【産業上の利用分野】本発明は、半導体装置、特に半導
体装置の素子分離領域に関するものである。
体装置の素子分離領域に関するものである。
【０００２】
【従来の技術】ＣＭＯＳ等の半導体装置において、素子
分離は素子活性領域を電気的に分離し絶縁することであ
り、半導体装置の素子密度を決める上で重要な技術であ
る。通常、この素子分離を行なうための構成は、基板へ
不純物を注入することと、その上に厚い酸化膜を積層す
ることにより形成される。この半導体装置の素子分離領
域を形成する方法として、Ｓｉ3 Ｎ4 膜からなる耐酸化
性膜をマスクとして用いるＬＯＣＯＳ（Ｌｏｃａｌ Ｏ
ｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法が知られ
ている。
分離は素子活性領域を電気的に分離し絶縁することであ
り、半導体装置の素子密度を決める上で重要な技術であ
る。通常、この素子分離を行なうための構成は、基板へ
不純物を注入することと、その上に厚い酸化膜を積層す
ることにより形成される。この半導体装置の素子分離領
域を形成する方法として、Ｓｉ3 Ｎ4 膜からなる耐酸化
性膜をマスクとして用いるＬＯＣＯＳ（Ｌｏｃａｌ Ｏ
ｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法が知られ
ている。
【０００３】以下、この従来のＬＯＣＯＳ法を図１３を
用いて説明する。
用いて説明する。
【０００４】シリコン基板２１上の表面に、熱酸化によ
るＳｉＯ2 膜２２とＣＶＤによるＳｉ3 Ｎ4 膜２３をこ
の順で形成した後、素子領域となる部分にフォトレジス
トを形成し、このフォトレジストをマスクとして素子分
離領域に素子間寄生チャネル防止用のイオン注入を行な
う。その後、このフォトレジストをＳｉ3 Ｎ4 膜エッチ
ングのマスク材として使用して素子領域にＳｉ3 Ｎ4 膜
を残し、その後フォトレジストを除去する。この状態
で、例えば１０００℃の温度でＯ2 ／Ｈ2 Ｏ雰囲気中で
酸化すると、Ｓｉ3 Ｎ4 膜は耐酸化性のために素子領域
は酸化されず、図中の２４の開口部のみ酸化される。こ
の素子領域の酸化後、耐酸化材として用いられたＳｉ3
Ｎ4 膜を除去し、下地の薄いＳｉＯ2 膜をエッチングす
れば、素子領域にのみシリコン基板が露出し、ＳｉＯ2
膜２５からなる素子分離領域が形成される。
るＳｉＯ2 膜２２とＣＶＤによるＳｉ3 Ｎ4 膜２３をこ
の順で形成した後、素子領域となる部分にフォトレジス
トを形成し、このフォトレジストをマスクとして素子分
離領域に素子間寄生チャネル防止用のイオン注入を行な
う。その後、このフォトレジストをＳｉ3 Ｎ4 膜エッチ
ングのマスク材として使用して素子領域にＳｉ3 Ｎ4 膜
を残し、その後フォトレジストを除去する。この状態
で、例えば１０００℃の温度でＯ2 ／Ｈ2 Ｏ雰囲気中で
酸化すると、Ｓｉ3 Ｎ4 膜は耐酸化性のために素子領域
は酸化されず、図中の２４の開口部のみ酸化される。こ
の素子領域の酸化後、耐酸化材として用いられたＳｉ3
Ｎ4 膜を除去し、下地の薄いＳｉＯ2 膜をエッチングす
れば、素子領域にのみシリコン基板が露出し、ＳｉＯ2
膜２５からなる素子分離領域が形成される。
【０００５】
【発明が解決しようとする課題】しかしながら、前記の
従来のＬＯＣＯＳ法による素子分離では以下の問題点を
有している。
従来のＬＯＣＯＳ法による素子分離では以下の問題点を
有している。
【０００６】素子分離領域のＳｉＯ2 膜上に配線部が形
成されると、この配線部はゲート電極の役割をし、この
配線部に流れる電圧が素子分離領域のＳｉＯ2 膜のしき
い値電圧以上となると、ＳｉＯ2 膜下のシリコン基板が
反転して電流が流れ、素子分離が行なわれなくなるとい
う問題点がある。前記問題点を解決するために、従来素
子分離領域のＳｉＯ2 膜の膜厚を厚くすることが行なわ
れているが、この素子分離領域のＳｉＯ2 膜の膜厚を増
加させることは、以下の問題点を有している。
成されると、この配線部はゲート電極の役割をし、この
配線部に流れる電圧が素子分離領域のＳｉＯ2 膜のしき
い値電圧以上となると、ＳｉＯ2 膜下のシリコン基板が
反転して電流が流れ、素子分離が行なわれなくなるとい
う問題点がある。前記問題点を解決するために、従来素
子分離領域のＳｉＯ2 膜の膜厚を厚くすることが行なわ
れているが、この素子分離領域のＳｉＯ2 膜の膜厚を増
加させることは、以下の問題点を有している。
【０００７】（１）素子分離領域のＳｉＯ2 膜の膜厚の
増加により、素子領域との間で段差が生じて半導体素子
の平坦性を欠く。
増加により、素子領域との間で段差が生じて半導体素子
の平坦性を欠く。
【０００８】（２）素子分離領域のＳｉＯ2 膜の膜厚を
厚くすると、ＳｉＯ2 膜の成長がＳｉ3 Ｎ4 膜の下方に
侵入して、いわゆるバーズビーク（鳥のくちばし）状の
酸化膜形成が助長され、マスク寸法とできあがり寸法と
の差が大きくなる。
厚くすると、ＳｉＯ2 膜の成長がＳｉ3 Ｎ4 膜の下方に
侵入して、いわゆるバーズビーク（鳥のくちばし）状の
酸化膜形成が助長され、マスク寸法とできあがり寸法と
の差が大きくなる。
【０００９】また、素子領域にＭＯＳＦＥＴを形成した
場合には、前記（２）のバーズビークによりトランジス
タのチャネル幅が縮小して、トランジスタのしきい値が
上昇する狭チャネル現象を引き起こすという問題点も有
している。
場合には、前記（２）のバーズビークによりトランジス
タのチャネル幅が縮小して、トランジスタのしきい値が
上昇する狭チャネル現象を引き起こすという問題点も有
している。
【００１０】そこで、本発明はかかる事情に鑑みてなさ
れたものであって、前記従来の素子分離の有する問題点
を解決し、半導体装置において素子分離領域を形成する
際に、設計寸法通りのトランジスタを形成でき、かつ高
い平坦性を有ることができる半導体装置を提供すること
を目的とする。
れたものであって、前記従来の素子分離の有する問題点
を解決し、半導体装置において素子分離領域を形成する
際に、設計寸法通りのトランジスタを形成でき、かつ高
い平坦性を有ることができる半導体装置を提供すること
を目的とする。
【００１１】
【課題を解決するための手段】本発明は、酸化膜及び窒
化膜を順に形成してなるＭＮＯＳ型の素子によって素子
分離領域を形成する半導体装置であって、素子分離領域
は、酸化膜及び窒化膜がｐウエル及びｎウエルの各ウエ
ル上で分離して形成され、ｐウエル上に形成される酸化
膜と窒化膜の界面とｎウエル上に形成される酸化膜と窒
化膜の界面がそれぞれ異なる極性の電荷を蓄積される。
また、ｐウエル及びｎウエル上に形成される酸化膜の膜
厚は共に３．０ｎｍ以下であり、ｐウエル上に形成され
るＭＮＯＳ型の素子に正バイアスを印加することによっ
てｐウエル上に形成される酸化膜と窒化膜の界面にマイ
ナス電荷を蓄積し、ｎウエル上に形成されるＭＮＯＳ型
の素子に負バイアスを印加することによってｎウエル上
に形成される酸化膜と窒化膜の界面にプラス電荷を蓄積
する。また、ｐウエル及びｎウエル上に形成される酸化
膜の膜厚は共に３．０ｎｍを超えるものであり、ｐウエ
ル上に形成されるＭＮＯＳ型の素子に負バイアスを印加
することによってｐウエル上に形成される酸化膜と窒化
膜の界面にマイナス電荷を蓄積し、ｎウエル上に形成さ
れるＭＮＯＳ型の素子に正バイアスを印加することによ
ってｎウエル上に形成される酸化膜と窒化膜の界面にプ
ラス電荷を蓄積する。
化膜を順に形成してなるＭＮＯＳ型の素子によって素子
分離領域を形成する半導体装置であって、素子分離領域
は、酸化膜及び窒化膜がｐウエル及びｎウエルの各ウエ
ル上で分離して形成され、ｐウエル上に形成される酸化
膜と窒化膜の界面とｎウエル上に形成される酸化膜と窒
化膜の界面がそれぞれ異なる極性の電荷を蓄積される。
また、ｐウエル及びｎウエル上に形成される酸化膜の膜
厚は共に３．０ｎｍ以下であり、ｐウエル上に形成され
るＭＮＯＳ型の素子に正バイアスを印加することによっ
てｐウエル上に形成される酸化膜と窒化膜の界面にマイ
ナス電荷を蓄積し、ｎウエル上に形成されるＭＮＯＳ型
の素子に負バイアスを印加することによってｎウエル上
に形成される酸化膜と窒化膜の界面にプラス電荷を蓄積
する。また、ｐウエル及びｎウエル上に形成される酸化
膜の膜厚は共に３．０ｎｍを超えるものであり、ｐウエ
ル上に形成されるＭＮＯＳ型の素子に負バイアスを印加
することによってｐウエル上に形成される酸化膜と窒化
膜の界面にマイナス電荷を蓄積し、ｎウエル上に形成さ
れるＭＮＯＳ型の素子に正バイアスを印加することによ
ってｎウエル上に形成される酸化膜と窒化膜の界面にプ
ラス電荷を蓄積する。
【００１２】また、本発明は、酸化膜及び窒化膜を順に
形成してなるＭＮＯＳ型の素子によって素子分離領域を
形成する半導体装置であって、素子分離領域は、膜厚が
３．０ｎｍ以下の第１の酸化膜と、この第１の酸化膜と
窒化膜との界面に蓄積された電荷により形成される第１
素子分離領域と、膜厚が３．０ｎｍを超える第２の酸化
膜と、この第２の酸化膜と窒化膜との界面に蓄積された
電荷により形成される第２素子分離領域とを備える。ま
た、第１素子分離領域と第２素子分離領域は、ｐウエル
及びｎウエルをまたがって連続して形成され、第１素子
分離領域はｐウエル上に形成され、第２素子分離領域は
ｎウエル上に形成され、第１素子分離領域及び第２素子
分離領域に正バイアスの印加によって、第１素子分離領
域の酸化膜と窒化膜の界面にマイナス電荷を蓄積し、第
２素子分離領域の酸化膜と窒化膜の界面にプラス電荷を
蓄積する。また、第１素子分離領域と第２素子分離領域
は、ｐウエル及びｎウエルをまたがって連続して形成さ
れ、第１素子分離領域はｎウエル上に形成され、第２素
子分離領域はｐウエル上に形成され、第１素子分離領域
及び第２素子分離領域に負バイアスの印加によって、第
１素子分離領域の酸化膜と窒化膜の界面にプラス電荷を
蓄積し、第２素子分離領域の酸化膜と窒化膜の界面にマ
イナス電荷を蓄積する。
形成してなるＭＮＯＳ型の素子によって素子分離領域を
形成する半導体装置であって、素子分離領域は、膜厚が
３．０ｎｍ以下の第１の酸化膜と、この第１の酸化膜と
窒化膜との界面に蓄積された電荷により形成される第１
素子分離領域と、膜厚が３．０ｎｍを超える第２の酸化
膜と、この第２の酸化膜と窒化膜との界面に蓄積された
電荷により形成される第２素子分離領域とを備える。ま
た、第１素子分離領域と第２素子分離領域は、ｐウエル
及びｎウエルをまたがって連続して形成され、第１素子
分離領域はｐウエル上に形成され、第２素子分離領域は
ｎウエル上に形成され、第１素子分離領域及び第２素子
分離領域に正バイアスの印加によって、第１素子分離領
域の酸化膜と窒化膜の界面にマイナス電荷を蓄積し、第
２素子分離領域の酸化膜と窒化膜の界面にプラス電荷を
蓄積する。また、第１素子分離領域と第２素子分離領域
は、ｐウエル及びｎウエルをまたがって連続して形成さ
れ、第１素子分離領域はｎウエル上に形成され、第２素
子分離領域はｐウエル上に形成され、第１素子分離領域
及び第２素子分離領域に負バイアスの印加によって、第
１素子分離領域の酸化膜と窒化膜の界面にプラス電荷を
蓄積し、第２素子分離領域の酸化膜と窒化膜の界面にマ
イナス電荷を蓄積する。
【００１３】そして、本発明のＭＮＯＳ型の素子の有す
る酸化膜と窒化膜の界面の電荷は、ＭＮＯＳ型の素子に
印加する電圧により蓄積することができるものである。
る酸化膜と窒化膜の界面の電荷は、ＭＮＯＳ型の素子に
印加する電圧により蓄積することができるものである。
【００１４】なお、本発明において、ＭＮＯＳ型の素子
は、シリコン基板上に極めて薄いＳｉＯ2 膜とＳｉ3 Ｎ
4 膜とＰｏｌｙＳｉ膜からなる３層膜により構成される
ものである。
は、シリコン基板上に極めて薄いＳｉＯ2 膜とＳｉ3 Ｎ
4 膜とＰｏｌｙＳｉ膜からなる３層膜により構成される
ものである。
【００１５】
【作用】本発明によれば、ＭＮＯＳ型の素子を有する半
導体装置において、少なくも膜厚が３．０ｎｍ以下の酸
化膜と、その酸化膜と窒化膜の界面に蓄積された電荷に
より素子分離領域を構成するものであり、この蓄積電荷
により素子分離領域の素子分離反転電圧を高め、素子分
離の機能を向上させることができる。そして、この電荷
は、ＭＮＯＳ型の素子に電圧を印加することにより蓄積
することができるものであり、酸化膜の膜厚が３．０ｎ
ｍ以下の場合には、印加した電圧の極性と逆極性の電荷
を蓄積することができる。
導体装置において、少なくも膜厚が３．０ｎｍ以下の酸
化膜と、その酸化膜と窒化膜の界面に蓄積された電荷に
より素子分離領域を構成するものであり、この蓄積電荷
により素子分離領域の素子分離反転電圧を高め、素子分
離の機能を向上させることができる。そして、この電荷
は、ＭＮＯＳ型の素子に電圧を印加することにより蓄積
することができるものであり、酸化膜の膜厚が３．０ｎ
ｍ以下の場合には、印加した電圧の極性と逆極性の電荷
を蓄積することができる。
【００１６】また、本発明によれば、ＭＮＯＳ型の素子
を有する半導体装置において、少なくも膜厚が３．０ｎ
ｍ以下の第１の酸化膜と、膜厚が３．０ｎｍを超える第
２の酸化膜と、第１の酸化膜と窒化膜の界面及び第２の
酸化膜と窒化膜の界面に蓄積された電荷により半導体装
置素子分離領域を構成するものであり、この蓄積電荷に
より素子分離領域の素子分離反転電圧を高め、素子分離
の機能を向上させることができる。そして、この電荷
は、ＭＮＯＳ型の素子に電圧を印加することにより蓄積
することができるものであり、第１の酸化膜と窒化膜の
界面及び第２の酸化膜と窒化膜の界面に対して同極性の
電圧を印加し、膜厚が３．０ｎｍ以下の第１の酸化膜の
界面では印加した電圧の極性と逆極性の電荷を蓄積し、
酸化膜の膜厚が３．０ｎｍを超える第１の酸化膜の界面
では印加した電圧の極性と同極性の電荷を蓄積すること
ができる。
を有する半導体装置において、少なくも膜厚が３．０ｎ
ｍ以下の第１の酸化膜と、膜厚が３．０ｎｍを超える第
２の酸化膜と、第１の酸化膜と窒化膜の界面及び第２の
酸化膜と窒化膜の界面に蓄積された電荷により半導体装
置素子分離領域を構成するものであり、この蓄積電荷に
より素子分離領域の素子分離反転電圧を高め、素子分離
の機能を向上させることができる。そして、この電荷
は、ＭＮＯＳ型の素子に電圧を印加することにより蓄積
することができるものであり、第１の酸化膜と窒化膜の
界面及び第２の酸化膜と窒化膜の界面に対して同極性の
電圧を印加し、膜厚が３．０ｎｍ以下の第１の酸化膜の
界面では印加した電圧の極性と逆極性の電荷を蓄積し、
酸化膜の膜厚が３．０ｎｍを超える第１の酸化膜の界面
では印加した電圧の極性と同極性の電荷を蓄積すること
ができる。
【００１７】そして、この蓄積電荷により素子分離領域
の素子分離反転電圧を高め、これにより半導体装置に電
流が流れるために必要な反転電圧を高くして素子分離の
機能を向上させる。
の素子分離反転電圧を高め、これにより半導体装置に電
流が流れるために必要な反転電圧を高くして素子分離の
機能を向上させる。
【００１８】
【実施例】以下、本発明の実施例を図を参照しながら詳
細に説明するが、本発明は実施例に限定されるものでは
ない。
細に説明するが、本発明は実施例に限定されるものでは
ない。
【００１９】〔実施例１〕図１は、本発明の実施例１の
半導体装置の断面図、及び製造工程を説明する図であ
る。
半導体装置の断面図、及び製造工程を説明する図であ
る。
【００２０】（実施例１の半導体装置の構成）はじめ
に、実施例１の半導体装置の構成を、図１の（ｃ）に示
す実施例１の半導体装置の断面図を用いて説明する。な
お、ここでは、ｐ型シリコン層１の基板にｐウェル５と
ｎウェル６上が形成されるＣＭＯＳを例にして説明す
る。
に、実施例１の半導体装置の構成を、図１の（ｃ）に示
す実施例１の半導体装置の断面図を用いて説明する。な
お、ここでは、ｐ型シリコン層１の基板にｐウェル５と
ｎウェル６上が形成されるＣＭＯＳを例にして説明す
る。
【００２１】本発明の半導体装置の素子分離領域に用い
る半導体素子は、ＭＮＯＳ（Ｍｅｔａｌ Ｎｉｔｒｉｄ
ｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の素
子により構成される。一般に、このＭＮＯＳ型素子は、
シリコン基板上に極めて薄いＳｉＯ2 膜を形成し、さら
にその上にＳｉ3 Ｎ4 膜を設け、さらに多結晶シリコン
（以下、ＰｏｌｙＳｉ膜という）を設けた３層膜により
構成される。
る半導体素子は、ＭＮＯＳ（Ｍｅｔａｌ Ｎｉｔｒｉｄ
ｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型の素
子により構成される。一般に、このＭＮＯＳ型素子は、
シリコン基板上に極めて薄いＳｉＯ2 膜を形成し、さら
にその上にＳｉ3 Ｎ4 膜を設け、さらに多結晶シリコン
（以下、ＰｏｌｙＳｉ膜という）を設けた３層膜により
構成される。
【００２２】図１の（ｃ）において、ｐウェル５及びｎ
ウェル６上には素子分離領域１００と素子領域２００が
形成され、素子領域２００は素子分離領域１００により
電気的に分離されている。そして、この素子分離領域１
００は、前記ＭＮＯＳ型素子により構成され、ｐウェル
５側、ｎウェル６側から順にＳｉＯ2 膜２、Ｓｉ3 Ｎ4
膜３、及びＰｏｌｙＳｉ膜４を積層して構成され、さら
にその上に絶縁膜としてのＳｉＯ2 膜８を設け、その上
に配線用のＡｌ膜９を配し、さらにその上に保護膜とし
てＳｉＮ膜１０を設けることにより半導体装置を構成し
ている。そして、本発明の実施例１の半導体装置におい
ては、素子分離領域１００を構成するＳｉＯ2 膜２の膜
厚ｔを３．０ｎｍ以下とし、ＳｉＯ2 膜２とＳｉ3 Ｎ4
膜３の界面に電荷が蓄積した構成とするものである。
ウェル６上には素子分離領域１００と素子領域２００が
形成され、素子領域２００は素子分離領域１００により
電気的に分離されている。そして、この素子分離領域１
００は、前記ＭＮＯＳ型素子により構成され、ｐウェル
５側、ｎウェル６側から順にＳｉＯ2 膜２、Ｓｉ3 Ｎ4
膜３、及びＰｏｌｙＳｉ膜４を積層して構成され、さら
にその上に絶縁膜としてのＳｉＯ2 膜８を設け、その上
に配線用のＡｌ膜９を配し、さらにその上に保護膜とし
てＳｉＮ膜１０を設けることにより半導体装置を構成し
ている。そして、本発明の実施例１の半導体装置におい
ては、素子分離領域１００を構成するＳｉＯ2 膜２の膜
厚ｔを３．０ｎｍ以下とし、ＳｉＯ2 膜２とＳｉ3 Ｎ4
膜３の界面に電荷が蓄積した構成とするものである。
【００２３】（実施例１の作用）素子分離領域におい
て、従来、基板表面の不純物の高濃度化、あるいはゲー
ト酸化膜厚の増加により素子分離を行なっているのに対
して、実施例１の構成の半導体装置では、素子分離領域
の素子分離反転電圧を増加させることにより素子分離を
行なう点で相違している。素子分離領域のＰｏｌｙＳｉ
膜に印加される電圧が、素子分離領域のＳｉＯ2 膜のし
きい値電圧以上となると、ＳｉＯ2 膜下のシリコン基板
が反転して電流が流れ、素子分離領域の電気的絶縁が損
なわれて素子分離が行なわれなくなる。そこで、本発明
ではこのＳｉＯ2 膜のしきい値電圧を上昇させることに
より、シリコン基板が反転する素子分離反転電圧を高
め、これにより素子分離の機能を向上させるものであ
る。そして、本発明においては、前記素子分離反転電圧
を高めるために、ＭＮＯＳ型素子におけるＳｉＯ2 膜と
Ｓｉ3 Ｎ4 膜の界面に蓄積した電荷によってフラットバ
ンド電圧を上昇させるものである。以下、（ａ）ＳｉＯ
2 膜とＳｉ3 Ｎ4 膜の界面への電荷の蓄積、（ｂ）蓄積
電荷によるフラットバンド電圧のシフト、（ｃ）フラッ
トバンド電圧のシフトによる素子分離反転電圧の上昇に
ついて順に説明する。なお、以下では主にｐ型半導体を
例にして説明する。
て、従来、基板表面の不純物の高濃度化、あるいはゲー
ト酸化膜厚の増加により素子分離を行なっているのに対
して、実施例１の構成の半導体装置では、素子分離領域
の素子分離反転電圧を増加させることにより素子分離を
行なう点で相違している。素子分離領域のＰｏｌｙＳｉ
膜に印加される電圧が、素子分離領域のＳｉＯ2 膜のし
きい値電圧以上となると、ＳｉＯ2 膜下のシリコン基板
が反転して電流が流れ、素子分離領域の電気的絶縁が損
なわれて素子分離が行なわれなくなる。そこで、本発明
ではこのＳｉＯ2 膜のしきい値電圧を上昇させることに
より、シリコン基板が反転する素子分離反転電圧を高
め、これにより素子分離の機能を向上させるものであ
る。そして、本発明においては、前記素子分離反転電圧
を高めるために、ＭＮＯＳ型素子におけるＳｉＯ2 膜と
Ｓｉ3 Ｎ4 膜の界面に蓄積した電荷によってフラットバ
ンド電圧を上昇させるものである。以下、（ａ）ＳｉＯ
2 膜とＳｉ3 Ｎ4 膜の界面への電荷の蓄積、（ｂ）蓄積
電荷によるフラットバンド電圧のシフト、（ｃ）フラッ
トバンド電圧のシフトによる素子分離反転電圧の上昇に
ついて順に説明する。なお、以下では主にｐ型半導体を
例にして説明する。
【００２４】（ａ）ＳｉＯ2 膜とＳｉ3 Ｎ4 膜の界面へ
の電荷の蓄積：ｐ型半導体のＳｉＯ2 膜とＳｉ3 Ｎ4 膜
の界面への電荷の蓄積は、ＰｏｌｙＳｉ側に正バイアス
を印加することにより行なわれる。図２はＭＮＯＳ型素
子のエネルギーバンド構造を示しており、図３はＭＮＯ
Ｓ型素子の電荷状態を示す図である。ｐ型半導体上に設
けられたＭＮＯＳ型素子のＰｏｌｙＳｉ膜側に正バイア
スを印加すると、ＭＮＯＳ型素子の最下層のＳｉＯ2 膜
の膜厚が３．０ｎｍ以下の薄い場合には、トンネル効果
により電子がこのＳｉＯ2 膜を通過し、Ｓｉ3 Ｎ4 膜、
及びＳｉＯ2 膜とＳｉ3 Ｎ4 膜の界面へ電荷が蓄積さ
れ、マイナスにチャージされる。この電荷の蓄積は、Ｓ
ｉ3 Ｎ4 膜あるいはＳｉＯ2 膜とＳｉ3 Ｎ4 膜の界面に
ある捕獲中心において行なわれる。電荷が蓄積される
と、図４の電荷が蓄積された場合のＭＮＯＳ型素子のエ
ネルギーバンド構造に示すように、マイナスチャージに
よってＰｏｌｙＳｉ側に負バイアスを印加したときと同
じ効果が生じて（図の矢印参照）、エネルギーバンドが
湾曲する。
の電荷の蓄積：ｐ型半導体のＳｉＯ2 膜とＳｉ3 Ｎ4 膜
の界面への電荷の蓄積は、ＰｏｌｙＳｉ側に正バイアス
を印加することにより行なわれる。図２はＭＮＯＳ型素
子のエネルギーバンド構造を示しており、図３はＭＮＯ
Ｓ型素子の電荷状態を示す図である。ｐ型半導体上に設
けられたＭＮＯＳ型素子のＰｏｌｙＳｉ膜側に正バイア
スを印加すると、ＭＮＯＳ型素子の最下層のＳｉＯ2 膜
の膜厚が３．０ｎｍ以下の薄い場合には、トンネル効果
により電子がこのＳｉＯ2 膜を通過し、Ｓｉ3 Ｎ4 膜、
及びＳｉＯ2 膜とＳｉ3 Ｎ4 膜の界面へ電荷が蓄積さ
れ、マイナスにチャージされる。この電荷の蓄積は、Ｓ
ｉ3 Ｎ4 膜あるいはＳｉＯ2 膜とＳｉ3 Ｎ4 膜の界面に
ある捕獲中心において行なわれる。電荷が蓄積される
と、図４の電荷が蓄積された場合のＭＮＯＳ型素子のエ
ネルギーバンド構造に示すように、マイナスチャージに
よってＰｏｌｙＳｉ側に負バイアスを印加したときと同
じ効果が生じて（図の矢印参照）、エネルギーバンドが
湾曲する。
【００２５】（ｂ）蓄積電荷によるフラットバンド電圧
の上昇：図５は蓄積電荷がある場合のフラットバンド電
圧を説明するためのエネルギーバンド構造図であり、図
５の（ａ）は前記図４に示すようにＳｉ3 Ｎ4 膜、Ｓｉ
Ｏ2 膜とＳｉ3 Ｎ4 膜の界面における電荷の蓄積により
エネルギーバンドが湾曲している。このエネルギーバン
ドの湾曲を補正するために、ｐ型半導体上に設けられた
ＭＮＯＳ型素子のＰｏｌｙＳｉ側に印加するのに必要な
電圧がフラットバンド電圧Ｖｆｂであり、このときのフ
ラットバンド電圧Ｖｆｂのフラットバンドシフト量ΔＶ
ｆｂは次式（１）により表され、Ｓｉ3 Ｎ4 の膜厚の関
数となる。
の上昇：図５は蓄積電荷がある場合のフラットバンド電
圧を説明するためのエネルギーバンド構造図であり、図
５の（ａ）は前記図４に示すようにＳｉ3 Ｎ4 膜、Ｓｉ
Ｏ2 膜とＳｉ3 Ｎ4 膜の界面における電荷の蓄積により
エネルギーバンドが湾曲している。このエネルギーバン
ドの湾曲を補正するために、ｐ型半導体上に設けられた
ＭＮＯＳ型素子のＰｏｌｙＳｉ側に印加するのに必要な
電圧がフラットバンド電圧Ｖｆｂであり、このときのフ
ラットバンド電圧Ｖｆｂのフラットバンドシフト量ΔＶ
ｆｂは次式（１）により表され、Ｓｉ3 Ｎ4 の膜厚の関
数となる。
【００２６】 ΔＶｆｂ＝Φｍｓ−（ε0 ×ε（ＳｉＯ2 ））-1×Ｑtrap×ｔ（Ｓｉ3 Ｎ4 ） ×ε（ＳｉＯ2 ）／ε（Ｓｉ3 Ｎ4 ） …（１） ＝Φｍｓ−Ｑtrap×ｔ（Ｓｉ3 Ｎ4 ）／（ε0 ×ε（Ｓｉ3 Ｎ4 ） なお、上式において、Φｍｓは仕事関数差、ε0 は真空
の誘電率、ε（ＳｉＯ2）はＳｉＯ2 の比誘電率、ε
（Ｓｉ3 Ｎ4 ）はＳｉ3 Ｎ4 の比誘電率、Ｑtrapは蓄積
電荷密度、ｔ（Ｓｉ3 Ｎ4 ）はＳｉ3 Ｎ4 の膜厚であ
り、第１の項は仕事関数差による項であり、第２の項は
蓄積電荷による項である。
の誘電率、ε（ＳｉＯ2）はＳｉＯ2 の比誘電率、ε
（Ｓｉ3 Ｎ4 ）はＳｉ3 Ｎ4 の比誘電率、Ｑtrapは蓄積
電荷密度、ｔ（Ｓｉ3 Ｎ4 ）はＳｉ3 Ｎ4 の膜厚であ
り、第１の項は仕事関数差による項であり、第２の項は
蓄積電荷による項である。
【００２７】これに対して、図６は蓄積電荷が無い場合
のフラットバンド電圧を説明するためのエネルギーバン
ド構造図であり、このエネルギーバンド構造は、前記正
バイアスを印加した場合に対して、バイアスを印加せず
従って電荷が蓄積されていない状態である。この場合の
エネルギーバンドの湾曲は仕事関数差によるものであ
り、前記式（１）の蓄積電荷による項を有していない。
ｐ型半導体の場合、正のバイアスを印加してマイナスの
電荷を蓄積した場合と蓄積電荷が無い場合とを比較する
と、このマイナスの電荷が蓄積されている場合ではＱ
trapは負の値であるため、フラットバンド電圧Ｖｆｂは
蓄積電荷によりプラス方向にシフトする。
のフラットバンド電圧を説明するためのエネルギーバン
ド構造図であり、このエネルギーバンド構造は、前記正
バイアスを印加した場合に対して、バイアスを印加せず
従って電荷が蓄積されていない状態である。この場合の
エネルギーバンドの湾曲は仕事関数差によるものであ
り、前記式（１）の蓄積電荷による項を有していない。
ｐ型半導体の場合、正のバイアスを印加してマイナスの
電荷を蓄積した場合と蓄積電荷が無い場合とを比較する
と、このマイナスの電荷が蓄積されている場合ではＱ
trapは負の値であるため、フラットバンド電圧Ｖｆｂは
蓄積電荷によりプラス方向にシフトする。
【００２８】なお、ここで、大きなフラットバンドシフ
ト量ΔＶｆｂを得るためには、Ｓｉ3 Ｎ4 の膜厚ｔ（Ｓ
ｉ3 Ｎ4 ）を厚くすればよいが、半導体装置の平坦性と
トレードオフの関係にあるため、Ｓｉ3 Ｎ4 の膜厚は半
導体装置に応じた膜厚に設定されることになる。
ト量ΔＶｆｂを得るためには、Ｓｉ3 Ｎ4 の膜厚ｔ（Ｓ
ｉ3 Ｎ4 ）を厚くすればよいが、半導体装置の平坦性と
トレードオフの関係にあるため、Ｓｉ3 Ｎ4 の膜厚は半
導体装置に応じた膜厚に設定されることになる。
【００２９】なお、ｎ型半導体の場合には、負のバイア
スを印加してプラスの電荷を蓄積し、これによりフラッ
トバンド電圧Ｖｆｂは蓄積電荷によりマイナス方向にシ
フトする。図８はＭＮＯＳ型素子のｎ型半導体に負バイ
アスを印加したときのエネルギーバンド構造を示してお
り、図９はＭＮＯＳ型素子に負バイアスを印加したとき
の電荷状態を示す図であり、図１０は正の電荷が蓄積さ
れた場合のＭＮＯＳ型素子のエネルギーバンド構造であ
り、プラスチャージによってＰｏｌｙＳｉ側に正バイア
スを印加したときと同じ効果が生じて（図の矢印参
照）、エネルギーバンドが湾曲する。
スを印加してプラスの電荷を蓄積し、これによりフラッ
トバンド電圧Ｖｆｂは蓄積電荷によりマイナス方向にシ
フトする。図８はＭＮＯＳ型素子のｎ型半導体に負バイ
アスを印加したときのエネルギーバンド構造を示してお
り、図９はＭＮＯＳ型素子に負バイアスを印加したとき
の電荷状態を示す図であり、図１０は正の電荷が蓄積さ
れた場合のＭＮＯＳ型素子のエネルギーバンド構造であ
り、プラスチャージによってＰｏｌｙＳｉ側に正バイア
スを印加したときと同じ効果が生じて（図の矢印参
照）、エネルギーバンドが湾曲する。
【００３０】（ｃ）フラットバンド電圧のシフトによる
素子分離反転電圧の上昇：素子分離反転電圧は、ＭＯＳ
ダイオードの反転しきい値に対応しており、一般にｐ型
半導体のＭＯＳダイオードの反転しきい値Ｖｔｈは次式
によって表され、フラットバンド電圧Ｖｆｂの増加によ
り上昇する関係にある。
素子分離反転電圧の上昇：素子分離反転電圧は、ＭＯＳ
ダイオードの反転しきい値に対応しており、一般にｐ型
半導体のＭＯＳダイオードの反転しきい値Ｖｔｈは次式
によって表され、フラットバンド電圧Ｖｆｂの増加によ
り上昇する関係にある。
【００３１】Ｖｔｈ＝２φf ＋Ｖｆｂ＋ＱB ／Ｃ0 なお、φf はフェルミポテンシャル差、ＱB は空乏層内
の電荷、Ｃ0 は酸化膜の容量である。従って、ｐ型半導
体の素子分離反転電圧は、フラットバンド電圧Ｖｆｂを
プラス方向にシフトすることにより上昇させることがで
き、ＳｉＯ2 膜のしきい値電圧を上昇させることによ
り、シリコン基板が反転する素子分離反転電圧を高め、
これにより素子分離の機能を向上させる。
の電荷、Ｃ0 は酸化膜の容量である。従って、ｐ型半導
体の素子分離反転電圧は、フラットバンド電圧Ｖｆｂを
プラス方向にシフトすることにより上昇させることがで
き、ＳｉＯ2 膜のしきい値電圧を上昇させることによ
り、シリコン基板が反転する素子分離反転電圧を高め、
これにより素子分離の機能を向上させる。
【００３２】また、ｎ型半導体の場合には、ＭＯＳダイ
オードの反転しきい値Ｖｔｈは次式によって表され、フ
ラットバンド電圧Ｖｆｂのマイナス方向の増加により、
マイナス方向に上昇する関係にある。
オードの反転しきい値Ｖｔｈは次式によって表され、フ
ラットバンド電圧Ｖｆｂのマイナス方向の増加により、
マイナス方向に上昇する関係にある。
【００３３】 Ｖｔｈ＝−２｜φf ｜＋Ｖｆｂ−ＱB ／Ｃ0 従って、ｎ型半導体の場合の素子分離反転電圧は、負の
バイアス印加によるプラス電荷の蓄積によって、フラッ
トバンド電圧Ｖｆｂをマイナス方向にシフトさせること
によりマイナス方向に上昇させることができ、ＳｉＯ2
膜のしきい値電圧を上昇させることにより、シリコン基
板が反転する素子分離反転電圧を高め、これにより素子
分離の機能を向上させる。
バイアス印加によるプラス電荷の蓄積によって、フラッ
トバンド電圧Ｖｆｂをマイナス方向にシフトさせること
によりマイナス方向に上昇させることができ、ＳｉＯ2
膜のしきい値電圧を上昇させることにより、シリコン基
板が反転する素子分離反転電圧を高め、これにより素子
分離の機能を向上させる。
【００３４】（実施例１の製造工程）：次に、本発明の
実施例１の構成の半導体装置を形成する製造工程につい
て図１を用いてｐ型シリコン基板を例として説明する。
実施例１の構成の半導体装置を形成する製造工程につい
て図１を用いてｐ型シリコン基板を例として説明する。
【００３５】まず、ｐ型シリコン基板１上にｐウェル５
及びｎウェル６を形成する。そして、８００℃、Ｏ2 ／
Ｎ2 雰囲気で全面を酸化し、３．０ｎｍのＳｉＯ2 膜２
を形成し、その上に６０ｎｍのＳｉ3 Ｎ4 膜３、１００
ｎｍのリンドープＰｏｌｙＳｉ膜４の３層膜を減圧ＣＶ
Ｄ法により順次堆積する。その後、素子分離領域１００
にのみ前記３層膜が残るようにパターニングする。なお
この際、ｐウェル５とｎウェル６にまたがる３層膜は分
離するようにパターニングする（図１の（ａ）の工
程）。次に、９００℃、Ｏ2 雰囲気で酸化し、１５ｎｍ
のＳｉＯ2 膜８をゲート酸化膜として形成した後、ゲー
ト電極用の４００ｎｍのリンドープＰｏｌｙＳｉ膜７を
パターニングし、イオン注入、熱処理によりｎ拡散層、
ｐ拡散層をそれぞれ形成する。例えば、このｎ拡散層の
形成ではＡｓイオンを１００ｋｅＶ、３×１０15ｃｍ-2
の条件によりイオン注入を行い、ｐ拡散層の形成ではＢ
Ｆ2 イオンを５０ｋｅＶ、５×１０15ｃｍ-2の条件によ
りイオン注入を行い、９００℃で６０分の熱処理により
活性化して形成する（図１の（ｂ）の工程）。
及びｎウェル６を形成する。そして、８００℃、Ｏ2 ／
Ｎ2 雰囲気で全面を酸化し、３．０ｎｍのＳｉＯ2 膜２
を形成し、その上に６０ｎｍのＳｉ3 Ｎ4 膜３、１００
ｎｍのリンドープＰｏｌｙＳｉ膜４の３層膜を減圧ＣＶ
Ｄ法により順次堆積する。その後、素子分離領域１００
にのみ前記３層膜が残るようにパターニングする。なお
この際、ｐウェル５とｎウェル６にまたがる３層膜は分
離するようにパターニングする（図１の（ａ）の工
程）。次に、９００℃、Ｏ2 雰囲気で酸化し、１５ｎｍ
のＳｉＯ2 膜８をゲート酸化膜として形成した後、ゲー
ト電極用の４００ｎｍのリンドープＰｏｌｙＳｉ膜７を
パターニングし、イオン注入、熱処理によりｎ拡散層、
ｐ拡散層をそれぞれ形成する。例えば、このｎ拡散層の
形成ではＡｓイオンを１００ｋｅＶ、３×１０15ｃｍ-2
の条件によりイオン注入を行い、ｐ拡散層の形成ではＢ
Ｆ2 イオンを５０ｋｅＶ、５×１０15ｃｍ-2の条件によ
りイオン注入を行い、９００℃で６０分の熱処理により
活性化して形成する（図１の（ｂ）の工程）。
【００３６】次に、層間絶縁膜としてＳｉＯ2 膜を減圧
ＣＶＤ法で形成した後、コンタクトホールのパターニン
グを施し、配線としてＡｌ膜９をスパッタ法で堆積し、
パターニングする。この際、ｐウェル５上の素子分離領
域のＰｏｌｙＳｉ膜４は１つのパッドに配線し、ｎウェ
ル６上の素子分離領域のＰｏｌｙＳｉ膜４は別の１つの
パッドに配線する（図１の（ｃ）の工程）。
ＣＶＤ法で形成した後、コンタクトホールのパターニン
グを施し、配線としてＡｌ膜９をスパッタ法で堆積し、
パターニングする。この際、ｐウェル５上の素子分離領
域のＰｏｌｙＳｉ膜４は１つのパッドに配線し、ｎウェ
ル６上の素子分離領域のＰｏｌｙＳｉ膜４は別の１つの
パッドに配線する（図１の（ｃ）の工程）。
【００３７】その後、パッシベーション膜としてプラズ
マＳｉＮ膜１０等を堆積しパターニングした後、４００
℃で３０分、Ｈ2 雰囲気の熱処理する。その後、ｐウェ
ル５上の素子分離領域のＰｏｌｙＳｉ膜４に対して＋３
０Ｖで２分の正バイアスの電圧ストレスを印加すること
により、ｐウェル５上の素子分離領域のＳｉ3 Ｎ4 ／Ｓ
ｉＯ2 界面にマイナスチャージを蓄積して、素子分離反
転電圧を大きくし、ｎウェル６上の素子分離領域のＰｏ
ｌｙＳｉ膜４に対して−３０Ｖで２分の負バイアスの電
圧ストレスを印加することにより、ｎウェル６上の素子
分離領域のＳｉ3 Ｎ4 ／ＳｉＯ2 界面にプラスチャージ
を蓄積して、素子分離反転電圧を大きくする。
マＳｉＮ膜１０等を堆積しパターニングした後、４００
℃で３０分、Ｈ2 雰囲気の熱処理する。その後、ｐウェ
ル５上の素子分離領域のＰｏｌｙＳｉ膜４に対して＋３
０Ｖで２分の正バイアスの電圧ストレスを印加すること
により、ｐウェル５上の素子分離領域のＳｉ3 Ｎ4 ／Ｓ
ｉＯ2 界面にマイナスチャージを蓄積して、素子分離反
転電圧を大きくし、ｎウェル６上の素子分離領域のＰｏ
ｌｙＳｉ膜４に対して−３０Ｖで２分の負バイアスの電
圧ストレスを印加することにより、ｎウェル６上の素子
分離領域のＳｉ3 Ｎ4 ／ＳｉＯ2 界面にプラスチャージ
を蓄積して、素子分離反転電圧を大きくする。
【００３８】なお、ウェハプロセス工程中において、素
子分離領域のＰｏｌｙＳｉ膜に電圧を印加し電荷を蓄積
すると、熱処理工程中において蓄積電荷が変化する恐れ
があるため、素子分離領域のＰｏｌｙＳｉ膜への電圧印
加、及び電荷蓄積は、ウェハプロセス終了後に行なう。
例えば、実験結果によれば、９００℃の熱処理により蓄
積電荷が抜けて初期状態となる。
子分離領域のＰｏｌｙＳｉ膜に電圧を印加し電荷を蓄積
すると、熱処理工程中において蓄積電荷が変化する恐れ
があるため、素子分離領域のＰｏｌｙＳｉ膜への電圧印
加、及び電荷蓄積は、ウェハプロセス終了後に行なう。
例えば、実験結果によれば、９００℃の熱処理により蓄
積電荷が抜けて初期状態となる。
【００３９】（実施例１特有の効果）本発明の実施例１
では、ｐ型シリコン基板上及びｎ型シリコン基板上に形
成されたＭＮＯＳ型素子の素子分離反転電圧の上昇を、
そのＭＮＯＳ型素子の最下層のＳｉＯ2 膜の膜厚を異な
らせることなく同一としたままで、印加するバイアスの
正負を異ならせることにより可能とできる。
では、ｐ型シリコン基板上及びｎ型シリコン基板上に形
成されたＭＮＯＳ型素子の素子分離反転電圧の上昇を、
そのＭＮＯＳ型素子の最下層のＳｉＯ2 膜の膜厚を異な
らせることなく同一としたままで、印加するバイアスの
正負を異ならせることにより可能とできる。
【００４０】〔実施例２〕次に、本発明の実施例２につ
いて説明する。図１２は、本発明の実施例２の半導体装
置の断面図、及び製造工程を説明する図である。
いて説明する。図１２は、本発明の実施例２の半導体装
置の断面図、及び製造工程を説明する図である。
【００４１】（実施例２の半導体装置の構成）はじめ
に、実施例２の半導体装置の構成を、図１２（ｃ）に示
す実施例２の半導体装置の断面図を用いて説明する。な
お、ここでは、実施例１の同様にｐ型シリコン層１１の
基板にｐウエル１５とｎウエル１６が形成されるＣＭＯ
Ｓを例にして説明する。
に、実施例２の半導体装置の構成を、図１２（ｃ）に示
す実施例２の半導体装置の断面図を用いて説明する。な
お、ここでは、実施例１の同様にｐ型シリコン層１１の
基板にｐウエル１５とｎウエル１６が形成されるＣＭＯ
Ｓを例にして説明する。
【００４２】本発明の半導体装置の素子分離領域に用い
る半導体素子は、ＭＮＯＳ型の素子により構成され、図
１２の（ｃ）において、例えばｐウェル１５上には素子
分離領域１１０と素子領域２１０が形成され、素子領域
２１０は素子分離領域１１０により電気的に分離されて
いる。そして、この素子分離領域１１０は、前記ＭＮＯ
Ｓ型素子により構成され、ｐウェル１５側から順にＳｉ
Ｏ2 膜１２−２、Ｓｉ3 Ｎ4 膜１３、及びＰｏｌｙＳｉ
膜１４を積層して構成され、さらにその上に絶縁膜とし
てのＳｉＯ2 膜１８を設け、その上に配線用のＡｌ膜１
９を配し、さらにその上に保護膜としてＳｉＮ膜２０を
設けることにより半導体装置を構成している。また、ｎ
ウェル１６上にも素子分離領域１２０と素子領域２２０
が形成され、素子分離領域１２０は前記素子分離領域１
１０と同様の構成により形成される。
る半導体素子は、ＭＮＯＳ型の素子により構成され、図
１２の（ｃ）において、例えばｐウェル１５上には素子
分離領域１１０と素子領域２１０が形成され、素子領域
２１０は素子分離領域１１０により電気的に分離されて
いる。そして、この素子分離領域１１０は、前記ＭＮＯ
Ｓ型素子により構成され、ｐウェル１５側から順にＳｉ
Ｏ2 膜１２−２、Ｓｉ3 Ｎ4 膜１３、及びＰｏｌｙＳｉ
膜１４を積層して構成され、さらにその上に絶縁膜とし
てのＳｉＯ2 膜１８を設け、その上に配線用のＡｌ膜１
９を配し、さらにその上に保護膜としてＳｉＮ膜２０を
設けることにより半導体装置を構成している。また、ｎ
ウェル１６上にも素子分離領域１２０と素子領域２２０
が形成され、素子分離領域１２０は前記素子分離領域１
１０と同様の構成により形成される。
【００４３】そして、実施例２においては、ｐウエル１
５側の素子分離領域１１０を構成するＳｉＯ２ 膜１２
−２の膜厚ｔを３．０ｎｍ以下の薄い膜とし、ＳｉＯ２
膜１２−２とＳｉ３ Ｎ４ 膜１３の界面に負の電荷
を蓄積した構成とし、また、ｎウエル１６側の素子分離
領域１２０を構成するＳｉＯ２ 膜１２−１の膜厚ｔを
３．０ｎｍを超える膜厚（例えば、３．５ｎｍ以上）の
厚い膜とし、ＳｉＯ２膜１２−１とＳｉ３ Ｎ４ 膜１
３の界面に正の電荷を蓄積した構成とするものである。
５側の素子分離領域１１０を構成するＳｉＯ２ 膜１２
−２の膜厚ｔを３．０ｎｍ以下の薄い膜とし、ＳｉＯ２
膜１２−２とＳｉ３ Ｎ４ 膜１３の界面に負の電荷
を蓄積した構成とし、また、ｎウエル１６側の素子分離
領域１２０を構成するＳｉＯ２ 膜１２−１の膜厚ｔを
３．０ｎｍを超える膜厚（例えば、３．５ｎｍ以上）の
厚い膜とし、ＳｉＯ２膜１２−１とＳｉ３ Ｎ４ 膜１
３の界面に正の電荷を蓄積した構成とするものである。
【００４４】（実施例２の作用）素子分離領域におい
て、実施例２の構成の半導体装置では、素子分離領域の
素子分離反転電圧を増加させることにより素子分離を行
なう点において従来のものと相違する点で前記実施例１
と同様であり、前記実施例１とは、ｐウェル側の素子分
離領域とｎウェル側の素子分離領域のＳｉＯ2 膜の膜
厚、及びＳｉＯ2 膜とＳｉ3 Ｎ4 膜の界面に蓄積される
電荷の点で相違している。
て、実施例２の構成の半導体装置では、素子分離領域の
素子分離反転電圧を増加させることにより素子分離を行
なう点において従来のものと相違する点で前記実施例１
と同様であり、前記実施例１とは、ｐウェル側の素子分
離領域とｎウェル側の素子分離領域のＳｉＯ2 膜の膜
厚、及びＳｉＯ2 膜とＳｉ3 Ｎ4 膜の界面に蓄積される
電荷の点で相違している。
【００４５】本発明の実施例２においては、素子分離領
域における素子分離の作用は前記実施例１と同様であ
り、ＳｉＯ2 膜のしきい値電圧を上昇させることによ
り、シリコン基板が反転する素子分離反転電圧を高めて
素子分離の機能を向上させるものであり、前記素子分離
反転電圧を高めるために、ＭＮＯＳ型素子におけるｐ型
とｎ型のシリコン基板に対するＳｉＯ2 膜の膜厚を異な
らせ、同一の極性の電圧を印加し、その膜厚の相違によ
りＳｉＯ2 膜とＳｉ3 Ｎ4 膜の界面に蓄積する電荷の極
性を異ならせ、さらにこの蓄積電荷によってフラットバ
ンド電圧を上昇させるものである。以下、（ａ）ＳｉＯ
2 膜とＳｉ3 Ｎ4 膜の界面への電荷の蓄積、（ｂ）蓄積
電荷によるフラットバンド電圧のシフト、（ｃ）フラッ
トバンド電圧のシフトによる素子分離反転電圧の上昇に
ついて順に説明する。
域における素子分離の作用は前記実施例１と同様であ
り、ＳｉＯ2 膜のしきい値電圧を上昇させることによ
り、シリコン基板が反転する素子分離反転電圧を高めて
素子分離の機能を向上させるものであり、前記素子分離
反転電圧を高めるために、ＭＮＯＳ型素子におけるｐ型
とｎ型のシリコン基板に対するＳｉＯ2 膜の膜厚を異な
らせ、同一の極性の電圧を印加し、その膜厚の相違によ
りＳｉＯ2 膜とＳｉ3 Ｎ4 膜の界面に蓄積する電荷の極
性を異ならせ、さらにこの蓄積電荷によってフラットバ
ンド電圧を上昇させるものである。以下、（ａ）ＳｉＯ
2 膜とＳｉ3 Ｎ4 膜の界面への電荷の蓄積、（ｂ）蓄積
電荷によるフラットバンド電圧のシフト、（ｃ）フラッ
トバンド電圧のシフトによる素子分離反転電圧の上昇に
ついて順に説明する。
【００４６】（ａ）ＳｉＯ2 膜とＳｉ3 Ｎ4 膜の界面へ
の電荷の蓄積：ｐ型半導体側の素子分離領域１１０のＳ
ｉＯ2 膜１２−２の膜厚ｔを３．０ｎｍ以下の薄い層と
し、ｎ型半導体側の素子分離領域１２０のＳｉＯ2 膜１
２−１の膜厚ｔを３．０ｎｍ以上の厚い層とする構成に
おいて、電荷の蓄積は両素子分離領域のＰｏｌｙＳｉ側
に正バイアスを印加することにより行なわれる。
の電荷の蓄積：ｐ型半導体側の素子分離領域１１０のＳ
ｉＯ2 膜１２−２の膜厚ｔを３．０ｎｍ以下の薄い層と
し、ｎ型半導体側の素子分離領域１２０のＳｉＯ2 膜１
２−１の膜厚ｔを３．０ｎｍ以上の厚い層とする構成に
おいて、電荷の蓄積は両素子分離領域のＰｏｌｙＳｉ側
に正バイアスを印加することにより行なわれる。
【００４７】ｐ型半導体側の素子分離領域１１０のＳｉ
Ｏ2 膜１２−２の膜厚ｔを３．０ｎｍ以下の薄い層とし
た場合は、前記図２〜４に示すように、ｐ型半導体のＭ
ＮＯＳ型素子のＰｏｌｙＳｉ膜側への正バイアスの印加
により、トンネル効果により電子がこのＳｉＯ2 膜を通
過し、Ｓｉ3 Ｎ4 膜、及びＳｉＯ2 膜とＳｉ3 Ｎ4 膜の
界面へ負の電荷が蓄積され、マイナスにチャージされ
る。このマイナスチャージによってＰｏｌｙＳｉ側に負
バイアスを印加したときと同じ効果が生じてエネルギー
バンドが湾曲する。
Ｏ2 膜１２−２の膜厚ｔを３．０ｎｍ以下の薄い層とし
た場合は、前記図２〜４に示すように、ｐ型半導体のＭ
ＮＯＳ型素子のＰｏｌｙＳｉ膜側への正バイアスの印加
により、トンネル効果により電子がこのＳｉＯ2 膜を通
過し、Ｓｉ3 Ｎ4 膜、及びＳｉＯ2 膜とＳｉ3 Ｎ4 膜の
界面へ負の電荷が蓄積され、マイナスにチャージされ
る。このマイナスチャージによってＰｏｌｙＳｉ側に負
バイアスを印加したときと同じ効果が生じてエネルギー
バンドが湾曲する。
【００４８】一方、ｎ型半導体側の素子分離領域１２０
のＳｉＯ2 膜１２−１の膜厚ｔを３．０ｎｍ以上の厚い
層とした場合には、ＳｉＯ2 膜を直接トンネリングする
電荷が減少し、ＰｏｌｙＳｉ膜の電極から注入される電
荷が支配的となる。従って、正バイアスを印加した場合
には、トンネリングによるマイナスの電荷よりも電極か
らのプラスの電荷が多くなる。
のＳｉＯ2 膜１２−１の膜厚ｔを３．０ｎｍ以上の厚い
層とした場合には、ＳｉＯ2 膜を直接トンネリングする
電荷が減少し、ＰｏｌｙＳｉ膜の電極から注入される電
荷が支配的となる。従って、正バイアスを印加した場合
には、トンネリングによるマイナスの電荷よりも電極か
らのプラスの電荷が多くなる。
【００４９】（ｂ）蓄積電荷によるフラットバンド電圧
のシフト：図５の（ａ）に示すようにＳｉ3 Ｎ4 膜、Ｓ
ｉＯ2 膜とＳｉ3 Ｎ4 膜の界面への電荷の蓄積によりエ
ネルギーバンドが湾曲する。このエネルギーバンドの湾
曲を補正するために、ＰｏｌｙＳｉ側に印加するのに必
要な電圧がフラットバンド電圧Ｖｆｂであり、このとき
のフラットバンド電圧Ｖｆｂのフラットバンドシフト量
ΔＶｆｂは前記実施例１に示した式（１）により表さ
れ、Ｓｉ3 Ｎ4 の膜厚の関数となる。
のシフト：図５の（ａ）に示すようにＳｉ3 Ｎ4 膜、Ｓ
ｉＯ2 膜とＳｉ3 Ｎ4 膜の界面への電荷の蓄積によりエ
ネルギーバンドが湾曲する。このエネルギーバンドの湾
曲を補正するために、ＰｏｌｙＳｉ側に印加するのに必
要な電圧がフラットバンド電圧Ｖｆｂであり、このとき
のフラットバンド電圧Ｖｆｂのフラットバンドシフト量
ΔＶｆｂは前記実施例１に示した式（１）により表さ
れ、Ｓｉ3 Ｎ4 の膜厚の関数となる。
【００５０】これに対して、図６はバイアスを印加せ
ず、従って電荷が蓄積されていない状態である。この場
合のエネルギーバンドの湾曲は仕事関数差によるもので
あり、前記式（１）の蓄積電荷による項を有していな
い。負のバイアスを印加してプラスの電荷を蓄積した場
合と蓄積電荷が無い場合とを比較すると、この負のバイ
アスを印加してプラスの電荷が蓄積されている場合で
は、Ｑtrapは正の値であるためフラットバンド電圧Ｖｆ
ｂは蓄積電荷によりプラス方向にシフトする。
ず、従って電荷が蓄積されていない状態である。この場
合のエネルギーバンドの湾曲は仕事関数差によるもので
あり、前記式（１）の蓄積電荷による項を有していな
い。負のバイアスを印加してプラスの電荷を蓄積した場
合と蓄積電荷が無い場合とを比較すると、この負のバイ
アスを印加してプラスの電荷が蓄積されている場合で
は、Ｑtrapは正の値であるためフラットバンド電圧Ｖｆ
ｂは蓄積電荷によりプラス方向にシフトする。
【００５１】一方、図７はＳｉＯ2 膜の膜厚が厚い場合
のフラットバンド電圧を説明するためのエネルギーバン
ド構造図である。前記したＳｉＯ2 膜の膜厚が３．０ｎ
ｍ以下の場合と蓄積電荷の極性が逆となるため、フラッ
トバンド電圧Ｖｆｂは蓄積電荷によりマイナス方向にシ
フトする。
のフラットバンド電圧を説明するためのエネルギーバン
ド構造図である。前記したＳｉＯ2 膜の膜厚が３．０ｎ
ｍ以下の場合と蓄積電荷の極性が逆となるため、フラッ
トバンド電圧Ｖｆｂは蓄積電荷によりマイナス方向にシ
フトする。
【００５２】図１１はＳｉＯ2 膜の膜厚を３．０ｎｍと
５．５ｎｍとした場合の電荷注入量に対するフラットバ
ンド電圧シフトΔＶｆｂを示した図であり、Ｓｉ3 Ｎ4
膜の膜厚が２０ｎｍ、４０ｎｍ、及び６０ｎｍの場合を
示している。なお、ＰｏｌｙＳｉ膜の膜厚を４００ｎ
ｍ、電流を３００ｐＡ、面積を０．００２１２ｃｍ2 と
している。図から、ＳｉＯ2 膜の膜厚が３．０ｎｍと
５．５ｎｍでは、そのフラットバンド電圧シフトΔＶｆ
ｂの方向が逆方向となっている。
５．５ｎｍとした場合の電荷注入量に対するフラットバ
ンド電圧シフトΔＶｆｂを示した図であり、Ｓｉ3 Ｎ4
膜の膜厚が２０ｎｍ、４０ｎｍ、及び６０ｎｍの場合を
示している。なお、ＰｏｌｙＳｉ膜の膜厚を４００ｎ
ｍ、電流を３００ｐＡ、面積を０．００２１２ｃｍ2 と
している。図から、ＳｉＯ2 膜の膜厚が３．０ｎｍと
５．５ｎｍでは、そのフラットバンド電圧シフトΔＶｆ
ｂの方向が逆方向となっている。
【００５３】従って、ＳｉＯ2 膜の膜厚を選択すること
により同極性のバイアスを印加した場合でも、フラット
バンド電圧のシフト方向を変更することができる。
により同極性のバイアスを印加した場合でも、フラット
バンド電圧のシフト方向を変更することができる。
【００５４】（ｃ）フラットバンド電圧のシフトによる
素子分離反転電圧の上昇：実施例１で示したように素子
分離反転電圧は、ｐ型半導体のＭＯＳダイオードの反転
しきい値Ｖｔｈは次式によって表され、フラットバンド
電圧Ｖｆｂのプラス方向のシフトにより上昇する関係に
ある。
素子分離反転電圧の上昇：実施例１で示したように素子
分離反転電圧は、ｐ型半導体のＭＯＳダイオードの反転
しきい値Ｖｔｈは次式によって表され、フラットバンド
電圧Ｖｆｂのプラス方向のシフトにより上昇する関係に
ある。
【００５５】Ｖｔｈ＝２φf ＋Ｖｆｂ＋ＱB ／Ｃ0 また、ｎ型半導体の場合には、ＭＯＳダイオードの反転
しきい値Ｖｔｈは次式によって表され、フラットバンド
電圧Ｖｆｂのマイナス方向の増加により、マイナス方向
に上昇する。
しきい値Ｖｔｈは次式によって表され、フラットバンド
電圧Ｖｆｂのマイナス方向の増加により、マイナス方向
に上昇する。
【００５６】 Ｖｔｈ＝−２｜φf ｜＋Ｖｆｂ−ＱB ／Ｃ0 従って、ＳｉＯ2 膜の膜厚が３．０ｎｍ以下の場合に
は、正のバイアスの印加によるフラットバンド電圧Ｖｆ
ｂのプラス方向のシフトによって、ｐ型半導体の素子分
離反転電圧はプラス方向に上昇し、ＳｉＯ2 膜の膜厚が
３．０ｎｍを超えた場合（例えば、３．５ｎｍ以上の場
合）には、正のバイアスの印加によるフラットバンド電
圧Ｖｆｂのマイナス方向のシフトによって、ｎ型半導体
の素子分離反転電圧はマイナス方向に上昇する。
は、正のバイアスの印加によるフラットバンド電圧Ｖｆ
ｂのプラス方向のシフトによって、ｐ型半導体の素子分
離反転電圧はプラス方向に上昇し、ＳｉＯ2 膜の膜厚が
３．０ｎｍを超えた場合（例えば、３．５ｎｍ以上の場
合）には、正のバイアスの印加によるフラットバンド電
圧Ｖｆｂのマイナス方向のシフトによって、ｎ型半導体
の素子分離反転電圧はマイナス方向に上昇する。
【００５７】従って、ＳｉＯ2 膜の膜厚を選択すること
により同極性のバイアスを印加した場合でも、素子分離
反転電圧の方向を逆方向に大きくすることができる。
により同極性のバイアスを印加した場合でも、素子分離
反転電圧の方向を逆方向に大きくすることができる。
【００５８】これらの関係を表にすると、表１に示すも
のとなる。
のとなる。
【００５９】
【表１】 （実施例２の製造工程）：次に、本発明の実施例２の構
成の半導体装置を形成する製造工程について図９を用い
てｐ型シリコン基板を例として説明する。
成の半導体装置を形成する製造工程について図９を用い
てｐ型シリコン基板を例として説明する。
【００６０】まず、ｐ型シリコン基板１１上にｐウェル
１５及びｎウェル１６を形成する。そして、８００℃、
Ｏ2 ／Ｎ2 雰囲気で全面を酸化し、４ｎｍのＳｉＯ2 膜
１２を形成し、レジストパターニングをした後、ｐウェ
ル領域のＳｉＯ2 膜のみ１％ＨＦ溶液でエッチング除去
を行なう。レジストの除去の後、再度８００℃、Ｏ2／
Ｎ2 雰囲気で酸化し、ｐウェル領域に３．０ｎｍのＳｉ
Ｏ2 膜１２−２を形成する。この際、ｎウェル領域の４
ｎｍのＳｉＯ2 膜１２−１の膜厚は５．５ｎｍになって
いる。その後、６０ｎｍのＳｉ3 Ｎ4 膜１３、１００ｎ
ｍのリンドープＰｏｌｙＳｉ膜１４を減圧ＣＶＤ法によ
り順次堆積して、３層膜を形成する。その後、素子分離
領域にのみ前記３層膜が残るようにパターニングする
（図９の（ａ）の工程）。
１５及びｎウェル１６を形成する。そして、８００℃、
Ｏ2 ／Ｎ2 雰囲気で全面を酸化し、４ｎｍのＳｉＯ2 膜
１２を形成し、レジストパターニングをした後、ｐウェ
ル領域のＳｉＯ2 膜のみ１％ＨＦ溶液でエッチング除去
を行なう。レジストの除去の後、再度８００℃、Ｏ2／
Ｎ2 雰囲気で酸化し、ｐウェル領域に３．０ｎｍのＳｉ
Ｏ2 膜１２−２を形成する。この際、ｎウェル領域の４
ｎｍのＳｉＯ2 膜１２−１の膜厚は５．５ｎｍになって
いる。その後、６０ｎｍのＳｉ3 Ｎ4 膜１３、１００ｎ
ｍのリンドープＰｏｌｙＳｉ膜１４を減圧ＣＶＤ法によ
り順次堆積して、３層膜を形成する。その後、素子分離
領域にのみ前記３層膜が残るようにパターニングする
（図９の（ａ）の工程）。
【００６１】次に、９００℃、Ｏ2 雰囲気で酸化し１５
ｎｍのＳｉＯ2 膜１８をゲート酸化膜として形成した
後、ゲート電極用の４００ｎｍのリンドープＰｏｌｙＳ
ｉ膜１７をパターニングし、イオン注入、熱処理により
ｎ拡散層、ｐ拡散層をそれぞれ形成する。例えば、この
Ｎ拡散層の形成ではＡｓイオンを１００ｋｅＶ、３×１
０15ｃｍ-2の条件によりイオン注入を行い、ｐ拡散層の
形成ではＢＦ2 イオンを５０ｋｅＶ、５×１０15ｃｍ-2
の条件によりイオン注入を行い、９００℃で６０分の熱
処理により活性化して形成する（図９の（ｂ）の工
程）。
ｎｍのＳｉＯ2 膜１８をゲート酸化膜として形成した
後、ゲート電極用の４００ｎｍのリンドープＰｏｌｙＳ
ｉ膜１７をパターニングし、イオン注入、熱処理により
ｎ拡散層、ｐ拡散層をそれぞれ形成する。例えば、この
Ｎ拡散層の形成ではＡｓイオンを１００ｋｅＶ、３×１
０15ｃｍ-2の条件によりイオン注入を行い、ｐ拡散層の
形成ではＢＦ2 イオンを５０ｋｅＶ、５×１０15ｃｍ-2
の条件によりイオン注入を行い、９００℃で６０分の熱
処理により活性化して形成する（図９の（ｂ）の工
程）。
【００６２】次に、層間絶縁膜としてＳｉＯ2 膜を減圧
ＣＶＤ法で形成した後、コンタクトホールのパターニン
グを施し、配線としてＡｌ膜１９をスパッタ法で堆積
し、パターニングする。この際、ｐウェル１５上の素子
分離領域のＰｏｌｙＳｉ膜１４は１つのパッドに配線
し、ｎウェル１６上の素子分離領域のＰｏｌｙＳｉ膜１
４は別の１つのパッドに配線する（図９の（ｃ）の工
程）。
ＣＶＤ法で形成した後、コンタクトホールのパターニン
グを施し、配線としてＡｌ膜１９をスパッタ法で堆積
し、パターニングする。この際、ｐウェル１５上の素子
分離領域のＰｏｌｙＳｉ膜１４は１つのパッドに配線
し、ｎウェル１６上の素子分離領域のＰｏｌｙＳｉ膜１
４は別の１つのパッドに配線する（図９の（ｃ）の工
程）。
【００６３】その後、パッシベーション膜としてプラズ
マＳｉＮ膜２０等を堆積しパターニングした後、４００
℃で３０分、Ｈ2 雰囲気の熱処理する。その後、ｐウェ
ル１５及びｎウェル１６上の素子分離領域のＰｏｌｙＳ
ｉ膜１４に対して＋３０Ｖで２分の正バイアスの電圧ス
トレスを印加することにより、ｐウェル１５上の素子分
離領域のＳｉ3 Ｎ4 ／ＳｉＯ2 界面にマイナスチャージ
を蓄積して、素子分離反転電圧を大きくし、ｎウェル１
６上の素子分離領域のＳｉ3 Ｎ4 ／ＳｉＯ2 界面にプラ
スチャージを蓄積して、素子分離反転電圧を大きくす
る。
マＳｉＮ膜２０等を堆積しパターニングした後、４００
℃で３０分、Ｈ2 雰囲気の熱処理する。その後、ｐウェ
ル１５及びｎウェル１６上の素子分離領域のＰｏｌｙＳ
ｉ膜１４に対して＋３０Ｖで２分の正バイアスの電圧ス
トレスを印加することにより、ｐウェル１５上の素子分
離領域のＳｉ3 Ｎ4 ／ＳｉＯ2 界面にマイナスチャージ
を蓄積して、素子分離反転電圧を大きくし、ｎウェル１
６上の素子分離領域のＳｉ3 Ｎ4 ／ＳｉＯ2 界面にプラ
スチャージを蓄積して、素子分離反転電圧を大きくす
る。
【００６４】（実施例２特有の効果）本発明の実施例２
では、ｐ型Ｓｉ基板上及びｎ型Ｓｉ基板上に形成された
ＭＮＯＳ型素子の素子分離反転電圧の上昇を、印加バイ
アスの極性を異ならせることなく、同一極性のバイアス
の印加により行なうことができる。
では、ｐ型Ｓｉ基板上及びｎ型Ｓｉ基板上に形成された
ＭＮＯＳ型素子の素子分離反転電圧の上昇を、印加バイ
アスの極性を異ならせることなく、同一極性のバイアス
の印加により行なうことができる。
【００６５】〔実施例３〕次に、本発明の実施例３の半
導体装置について説明する。実施例３は、前記実施例１
に対して、ＭＮＯＳ型素子のＳｉＯ2 膜の膜厚が３．０
ｎｍを超す（例えば、３．５ｎｍ以上）ものとし、正あ
るいは負のバイアスを印加して電荷を蓄積し、これによ
り素子分離反転電圧を高めるものである。
導体装置について説明する。実施例３は、前記実施例１
に対して、ＭＮＯＳ型素子のＳｉＯ2 膜の膜厚が３．０
ｎｍを超す（例えば、３．５ｎｍ以上）ものとし、正あ
るいは負のバイアスを印加して電荷を蓄積し、これによ
り素子分離反転電圧を高めるものである。
【００６６】（実施例３の半導体装置の構成）実施例３
の半導体装置の構成は、前記実施例１の半導体装置の構
成とほぼ同様であり、ＳｉＯ2 膜の膜厚の点で相違して
いる。以下、前記実施例１と相違している部分について
説明する。
の半導体装置の構成は、前記実施例１の半導体装置の構
成とほぼ同様であり、ＳｉＯ2 膜の膜厚の点で相違して
いる。以下、前記実施例１と相違している部分について
説明する。
【００６７】実施例３の素子分離領域に用いる半導体素
子は、ＳｉＯ2 膜とＳｉ3 Ｎ4 膜とＰｏｌｙＳｉ膜の３
層膜からなるＭＮＯＳ型の素子により構成され、素子分
離領域１００を構成するＳｉＯ2 膜２の膜厚ｔが３．０
ｎｍを超すものであり（例えば、３．５ｎｍ以上と
し）、正あるいは負のバイアスを印加することによりＳ
ｉＯ2 膜２とＳｉ3 Ｎ4 膜３の界面に電荷が蓄積した構
成とするものである。
子は、ＳｉＯ2 膜とＳｉ3 Ｎ4 膜とＰｏｌｙＳｉ膜の３
層膜からなるＭＮＯＳ型の素子により構成され、素子分
離領域１００を構成するＳｉＯ2 膜２の膜厚ｔが３．０
ｎｍを超すものであり（例えば、３．５ｎｍ以上と
し）、正あるいは負のバイアスを印加することによりＳ
ｉＯ2 膜２とＳｉ3 Ｎ4 膜３の界面に電荷が蓄積した構
成とするものである。
【００６８】（実施例３の作用）実施例３は、前記実施
例１と同様に素子分離反転電圧を高めるために、ＭＮＯ
Ｓ型素子におけるＳｉＯ2 膜とＳｉ3 Ｎ4 膜の界面に蓄
積した電荷によってフラットバンド電圧を上昇させるも
のである。以下、（ａ）ＳｉＯ2 膜とＳｉ3 Ｎ4膜の界
面への電荷の蓄積、（ｂ）蓄積電荷によるフラットバン
ド電圧のシフト、（ｃ）フラットバンド電圧のシフトに
よる素子分離反転電圧の上昇について順に説明する。
例１と同様に素子分離反転電圧を高めるために、ＭＮＯ
Ｓ型素子におけるＳｉＯ2 膜とＳｉ3 Ｎ4 膜の界面に蓄
積した電荷によってフラットバンド電圧を上昇させるも
のである。以下、（ａ）ＳｉＯ2 膜とＳｉ3 Ｎ4膜の界
面への電荷の蓄積、（ｂ）蓄積電荷によるフラットバン
ド電圧のシフト、（ｃ）フラットバンド電圧のシフトに
よる素子分離反転電圧の上昇について順に説明する。
【００６９】（ａ）ＳｉＯ2 膜とＳｉ3 Ｎ4 膜の界面へ
の電荷の蓄積：ｐ型半導体のＳｉＯ2 膜とＳｉ3 Ｎ4 膜
の界面への電荷の蓄積は、ＰｏｌｙＳｉ側に負バイアス
を印加することにより行なわれる。ＳｉＯ2 膜の膜厚が
３．０ｎｍを超す場合は、膜厚が３．０ｎｍ以下の場合
と蓄積電荷の極性が逆となるため、負バイアスを印加す
るとＳｉＯ2 膜とＳｉ3 Ｎ4 膜の界面にはマイナスの電
荷が蓄積される。
の電荷の蓄積：ｐ型半導体のＳｉＯ2 膜とＳｉ3 Ｎ4 膜
の界面への電荷の蓄積は、ＰｏｌｙＳｉ側に負バイアス
を印加することにより行なわれる。ＳｉＯ2 膜の膜厚が
３．０ｎｍを超す場合は、膜厚が３．０ｎｍ以下の場合
と蓄積電荷の極性が逆となるため、負バイアスを印加す
るとＳｉＯ2 膜とＳｉ3 Ｎ4 膜の界面にはマイナスの電
荷が蓄積される。
【００７０】これは、前記実施例１においてＳｉＯ2 膜
の膜厚が３．０ｎｍ以下の場合に正バイアスを印加した
場合と同じ効果であり、エネルギーバンドが湾曲する。
の膜厚が３．０ｎｍ以下の場合に正バイアスを印加した
場合と同じ効果であり、エネルギーバンドが湾曲する。
【００７１】一方、ｎ型半導体のＳｉＯ2 膜とＳｉ3 Ｎ
4 膜の界面への電荷の蓄積は、ＰｏｌｙＳｉ側に正バイ
アスを印加することにより行なわれる。ＳｉＯ2 膜の膜
厚が３．０ｎｍを超す場合は、膜厚が３．０ｎｍ以下の
場合と蓄積電荷の極性が逆となるため、正バイアスを印
加するとＳｉＯ2 膜とＳｉ3 Ｎ4 膜の界面にはプラスの
電荷が蓄積される。これは、前記実施例１においてＳｉ
Ｏ2 膜の膜厚が３．０ｎｍ以下の場合に負バイアスを印
加した場合と同じ効果であり、エネルギーバンドが湾曲
する。
4 膜の界面への電荷の蓄積は、ＰｏｌｙＳｉ側に正バイ
アスを印加することにより行なわれる。ＳｉＯ2 膜の膜
厚が３．０ｎｍを超す場合は、膜厚が３．０ｎｍ以下の
場合と蓄積電荷の極性が逆となるため、正バイアスを印
加するとＳｉＯ2 膜とＳｉ3 Ｎ4 膜の界面にはプラスの
電荷が蓄積される。これは、前記実施例１においてＳｉ
Ｏ2 膜の膜厚が３．０ｎｍ以下の場合に負バイアスを印
加した場合と同じ効果であり、エネルギーバンドが湾曲
する。
【００７２】（ｂ）蓄積電荷によるフラットバンド電圧
の上昇：ＳｉＯ2 膜とＳｉ3 Ｎ4 膜の界面への電荷の蓄
積は前記実施例１と同様であるので、この蓄積電荷によ
るフラットバンド電圧の上昇も前記実施例１と同様とな
り、ｐ型半導体の場合には、フラットバンド電圧Ｖｆｂ
は蓄積電荷によりプラス方向にシフトし、ｎ型半導体の
場合には、フラットバンド電圧Ｖｆｂは蓄積電荷により
マイナス方向にシフトする。
の上昇：ＳｉＯ2 膜とＳｉ3 Ｎ4 膜の界面への電荷の蓄
積は前記実施例１と同様であるので、この蓄積電荷によ
るフラットバンド電圧の上昇も前記実施例１と同様とな
り、ｐ型半導体の場合には、フラットバンド電圧Ｖｆｂ
は蓄積電荷によりプラス方向にシフトし、ｎ型半導体の
場合には、フラットバンド電圧Ｖｆｂは蓄積電荷により
マイナス方向にシフトする。
【００７３】（ｃ）フラットバンド電圧のシフトによる
素子分離反転電圧の上昇：前記実施例１と同様に、ｐ型
半導体の素子分離反転電圧は、フラットバンド電圧Ｖｆ
ｂをプラス方向にシフトすることにより上昇し、ｎ型半
導体の場合には、フラットバンド電圧Ｖｆｂのマイナス
方向のシフトにより、マイナス方向に上昇する。
素子分離反転電圧の上昇：前記実施例１と同様に、ｐ型
半導体の素子分離反転電圧は、フラットバンド電圧Ｖｆ
ｂをプラス方向にシフトすることにより上昇し、ｎ型半
導体の場合には、フラットバンド電圧Ｖｆｂのマイナス
方向のシフトにより、マイナス方向に上昇する。
【００７４】（実施例３の製造工程）：本発明の実施例
３の構成の半導体装置を形成する製造工程は、前記実施
例１とほぼ同様であり、ＳｉＯ2 膜の膜厚を３．０ｎｍ
を超える例えば３．５ｎｍ以上として形成する。そし
て、実施例１と同様の処理の後、ｐウェル５上の素子分
離領域のＰｏｌｙＳｉ膜４に対して−３０Ｖで２分の負
バイアスの電圧ストレスを印加することにより、ｐウェ
ル５上の素子分離領域のＳｉ3 Ｎ4 ／ＳｉＯ2 界面にマ
イナスチャージを蓄積して、素子分離反転電圧を大きく
し、また、ｎウェル６上の素子分離領域のＰｏｌｙＳｉ
膜５に対して＋３０Ｖで２分の正バイアスの電圧ストレ
スを印加することにより、ｎウェル６上の素子分離領域
のＳｉ3 Ｎ4 ／ＳｉＯ2 界面にプラスチャージを蓄積し
て、素子分離反転電圧を大きくする。
３の構成の半導体装置を形成する製造工程は、前記実施
例１とほぼ同様であり、ＳｉＯ2 膜の膜厚を３．０ｎｍ
を超える例えば３．５ｎｍ以上として形成する。そし
て、実施例１と同様の処理の後、ｐウェル５上の素子分
離領域のＰｏｌｙＳｉ膜４に対して−３０Ｖで２分の負
バイアスの電圧ストレスを印加することにより、ｐウェ
ル５上の素子分離領域のＳｉ3 Ｎ4 ／ＳｉＯ2 界面にマ
イナスチャージを蓄積して、素子分離反転電圧を大きく
し、また、ｎウェル６上の素子分離領域のＰｏｌｙＳｉ
膜５に対して＋３０Ｖで２分の正バイアスの電圧ストレ
スを印加することにより、ｎウェル６上の素子分離領域
のＳｉ3 Ｎ4 ／ＳｉＯ2 界面にプラスチャージを蓄積し
て、素子分離反転電圧を大きくする。
【００７５】（実施例３特有の効果）本発明の実施例３
では、ｐ型シリコン基板上及びｎ型シリコン基板上に形
成されたＭＮＯＳ型素子の素子分離反転電圧の上昇を、
そのＭＮＯＳ型素子の最下層のＳｉＯ2 膜の膜厚を異な
らせることなく同一としたままで、印加するバイアスの
正負を異ならせることにより可能とできる。
では、ｐ型シリコン基板上及びｎ型シリコン基板上に形
成されたＭＮＯＳ型素子の素子分離反転電圧の上昇を、
そのＭＮＯＳ型素子の最下層のＳｉＯ2 膜の膜厚を異な
らせることなく同一としたままで、印加するバイアスの
正負を異ならせることにより可能とできる。
【００７６】〔実施例４〕次に、本発明の実施例４の半
導体装置について説明する。実施例４は、前記実施例２
の膜厚とバイアスの極性を異ならせて、ｐ型半導体のＭ
ＮＯＳ型素子のＳｉＯ２ 膜の膜厚が３．０ｎｍを超す
（例えば、３．５ｎｍ以上）ものとして負バイアスを印
加して電荷を蓄積し、ｎ型半導体のＭＮＯＳ型素子のＳ
ｉＯ２ 膜の膜厚が３．０ｎｍ以下として負バイアスを
印加して電荷を蓄積し、これによって素子分離反転電圧
を高めるものである。
導体装置について説明する。実施例４は、前記実施例２
の膜厚とバイアスの極性を異ならせて、ｐ型半導体のＭ
ＮＯＳ型素子のＳｉＯ２ 膜の膜厚が３．０ｎｍを超す
（例えば、３．５ｎｍ以上）ものとして負バイアスを印
加して電荷を蓄積し、ｎ型半導体のＭＮＯＳ型素子のＳ
ｉＯ２ 膜の膜厚が３．０ｎｍ以下として負バイアスを
印加して電荷を蓄積し、これによって素子分離反転電圧
を高めるものである。
【００７７】（実施例４の半導体装置の構成）実施例４
の半導体装置の構成は、前記実施例２の半導体装置の構
成とほぼ同様であり、ＳｉＯ2 膜の膜厚と印加電圧の極
性の点で相違している。以下、前記実施例２と相違して
いる部分について説明する。
の半導体装置の構成は、前記実施例２の半導体装置の構
成とほぼ同様であり、ＳｉＯ2 膜の膜厚と印加電圧の極
性の点で相違している。以下、前記実施例２と相違して
いる部分について説明する。
【００７８】実施例４の素子分離領域に用いる半導体素
子は、ＳｉＯ２ 膜とＳｉ３ Ｎ４膜とＰｏｌｙＳｉ膜
の３層膜からなるＭＮＯＳ型の素子により構成され、素
子分離領域１００を構成するｐ型半導体のＭＮＯＳ型素
子のＳｉＯ２ 膜の膜厚を３．０ｎｍを超す（例えば、
３．５ｎｍ以上）ものとして負バイアスを印加して電荷
を蓄積し、ｎ型半導体のＭＮＯＳ型素子のＳｉＯ２ 膜
の膜厚を３．０ｎｍ以下として負バイアスを印加して電
荷を蓄積した構成とするものである。
子は、ＳｉＯ２ 膜とＳｉ３ Ｎ４膜とＰｏｌｙＳｉ膜
の３層膜からなるＭＮＯＳ型の素子により構成され、素
子分離領域１００を構成するｐ型半導体のＭＮＯＳ型素
子のＳｉＯ２ 膜の膜厚を３．０ｎｍを超す（例えば、
３．５ｎｍ以上）ものとして負バイアスを印加して電荷
を蓄積し、ｎ型半導体のＭＮＯＳ型素子のＳｉＯ２ 膜
の膜厚を３．０ｎｍ以下として負バイアスを印加して電
荷を蓄積した構成とするものである。
【００７９】（実施例４の作用）実施例４の素子分離領
域における素子分離の作用は前記実施例と同様であり、
ＳｉＯ２ 膜のしきい値電圧を上昇させることにより、
シリコン基板が判定する素子分離反転電圧を高めて素子
分離の機能を向上させるものであり、前記素子分離反転
電圧を高めるために、ＭＮＯＳ型素子におけるｐ型とｎ
型のＳｉ基板に対するＳｉＯ２ 膜の膜厚を異ならせる
とともに、その膜厚を前記実施例とは逆にｐ型半導体で
は厚くし（例えば、３．５ｎｍ以上）、ｎ型半導体では
薄くし（例えば、３．５ｎｍ以下）、同一の極性の負の
バイアスを印加して、その膜厚の相違によりＳｉＯ２
膜とＳｉ３ Ｎ４ 膜の界面に蓄積する電荷の正負を異
ならせ、この電荷によってフラットバンド電圧を上昇さ
せるものである。
域における素子分離の作用は前記実施例と同様であり、
ＳｉＯ２ 膜のしきい値電圧を上昇させることにより、
シリコン基板が判定する素子分離反転電圧を高めて素子
分離の機能を向上させるものであり、前記素子分離反転
電圧を高めるために、ＭＮＯＳ型素子におけるｐ型とｎ
型のＳｉ基板に対するＳｉＯ２ 膜の膜厚を異ならせる
とともに、その膜厚を前記実施例とは逆にｐ型半導体で
は厚くし（例えば、３．５ｎｍ以上）、ｎ型半導体では
薄くし（例えば、３．５ｎｍ以下）、同一の極性の負の
バイアスを印加して、その膜厚の相違によりＳｉＯ２
膜とＳｉ３ Ｎ４ 膜の界面に蓄積する電荷の正負を異
ならせ、この電荷によってフラットバンド電圧を上昇さ
せるものである。
【００８０】以下、（ａ）ＳｉＯ2 膜とＳｉ3 Ｎ4 膜の
界面への電荷の蓄積、（ｂ）蓄積電荷によるフラットバ
ンド電圧のシフト、（ｃ）フラットバンド電圧のシフト
による素子分離反転電圧の上昇について順に説明する。
界面への電荷の蓄積、（ｂ）蓄積電荷によるフラットバ
ンド電圧のシフト、（ｃ）フラットバンド電圧のシフト
による素子分離反転電圧の上昇について順に説明する。
【００８１】（ａ）ＳｉＯ2 膜とＳｉ3 Ｎ4 膜の界面へ
の電荷の蓄積：ｐ型半導体側の素子分離領域１１０のＳ
ｉＯ2 膜１２−２の膜厚ｔを３．０ｎｍを超す（例え
ば、３．５ｎｍ以上）の厚い層とし、ｎ型半導体側の素
子分離領域１２０のＳｉＯ2 膜１２−１の膜厚ｔを３．
０ｎｍ以下の薄い層とする構成においては、両素子分離
領域のＰｏｌｙＳｉ側に負バイアスを印加することによ
り行なわれる。
の電荷の蓄積：ｐ型半導体側の素子分離領域１１０のＳ
ｉＯ2 膜１２−２の膜厚ｔを３．０ｎｍを超す（例え
ば、３．５ｎｍ以上）の厚い層とし、ｎ型半導体側の素
子分離領域１２０のＳｉＯ2 膜１２−１の膜厚ｔを３．
０ｎｍ以下の薄い層とする構成においては、両素子分離
領域のＰｏｌｙＳｉ側に負バイアスを印加することによ
り行なわれる。
【００８２】ｐ型半導体側の素子分離領域１１０のＳｉ
Ｏ2 膜１２−２の膜厚ｔが厚い場合には、負バイアスの
印加によりＳｉ3 Ｎ4 膜、及びＳｉＯ2 膜とＳｉ3 Ｎ4
膜の界面へ負の電荷が蓄積され、マイナスチャージされ
る。
Ｏ2 膜１２−２の膜厚ｔが厚い場合には、負バイアスの
印加によりＳｉ3 Ｎ4 膜、及びＳｉＯ2 膜とＳｉ3 Ｎ4
膜の界面へ負の電荷が蓄積され、マイナスチャージされ
る。
【００８３】一方、ｎ型半導体側の素子分離領域１２０
のＳｉＯ2 膜１２−１の膜厚ｔを３．０ｎｍ以下の薄い
層とした場合には、トンネル効果により負バイアスの印
加により正の電荷が蓄積されれ、プラスチャージされ
る。
のＳｉＯ2 膜１２−１の膜厚ｔを３．０ｎｍ以下の薄い
層とした場合には、トンネル効果により負バイアスの印
加により正の電荷が蓄積されれ、プラスチャージされ
る。
【００８４】（ｂ）蓄積電荷によるフラットバンド電圧
のシフト：ＳｉＯ2 膜とＳｉ3 Ｎ4膜の界面への電荷の
蓄積は前記実施例２と同様であるので、この蓄積電荷に
よるフラットバンド電圧の上昇も前記実施例２と同様に
となり、ｐ型半導体の場合には、フラットバンド電圧Ｖ
ｆｂは蓄積電荷によりプラス方向にシフトし、ｎ型半導
体の場合には、フラットバンド電圧Ｖｆｂは蓄積電荷に
よりマイナス方向にシフトする。
のシフト：ＳｉＯ2 膜とＳｉ3 Ｎ4膜の界面への電荷の
蓄積は前記実施例２と同様であるので、この蓄積電荷に
よるフラットバンド電圧の上昇も前記実施例２と同様に
となり、ｐ型半導体の場合には、フラットバンド電圧Ｖ
ｆｂは蓄積電荷によりプラス方向にシフトし、ｎ型半導
体の場合には、フラットバンド電圧Ｖｆｂは蓄積電荷に
よりマイナス方向にシフトする。
【００８５】（ｃ）フラットバンド電圧のシフトによる
素子分離反転電圧の上昇：前記実施例２と同様に、ｐ型
半導体の素子分離反転電圧は、フラットバンド電圧Ｖｆ
ｂをプラス方向にシフトすることにより上昇し、ｎ型半
導体の場合には、フラットバンド電圧Ｖｆｂのマイナス
方向のシフトにより、マイナス方向に上昇する。
素子分離反転電圧の上昇：前記実施例２と同様に、ｐ型
半導体の素子分離反転電圧は、フラットバンド電圧Ｖｆ
ｂをプラス方向にシフトすることにより上昇し、ｎ型半
導体の場合には、フラットバンド電圧Ｖｆｂのマイナス
方向のシフトにより、マイナス方向に上昇する。
【００８６】従って、ＳｉＯ2 膜の膜厚を選択すること
により同極性のバイアスを印加した場合でも、素子分離
反転電圧の方向を逆方向に大きくすることができる。
により同極性のバイアスを印加した場合でも、素子分離
反転電圧の方向を逆方向に大きくすることができる。
【００８７】（実施例４の製造工程）：本発明の実施例
４の構成の半導体装置を形成する製造工程は、前記実施
例２とほぼ同様であり、ｐ型半導体のＳｉＯ2 膜の膜厚
を厚く形成し、ｎ型半導体のＳｉＯ2 膜の膜厚を薄く形
成する。その後、素子分離領域のＰｏｌｙＳｉ膜に−３
０Ｖ、２分の電圧ストレスを印加することにより、ｐ型
領域のＳｉ3 Ｎ4 ／ＳｉＯ2 界面にマイナス電荷を蓄積
し、ｎ型領域のＳｉ3Ｎ4 ／ＳｉＯ2 界面にプラス電荷
を蓄積して、素子分離反転電圧を大きくする。
４の構成の半導体装置を形成する製造工程は、前記実施
例２とほぼ同様であり、ｐ型半導体のＳｉＯ2 膜の膜厚
を厚く形成し、ｎ型半導体のＳｉＯ2 膜の膜厚を薄く形
成する。その後、素子分離領域のＰｏｌｙＳｉ膜に−３
０Ｖ、２分の電圧ストレスを印加することにより、ｐ型
領域のＳｉ3 Ｎ4 ／ＳｉＯ2 界面にマイナス電荷を蓄積
し、ｎ型領域のＳｉ3Ｎ4 ／ＳｉＯ2 界面にプラス電荷
を蓄積して、素子分離反転電圧を大きくする。
【００８８】（実施例４特有の効果）本発明の実施例４
では、ｐ型シリコン基板上及びｎ型シリコン基板上に形
成されたＭＮＯＳ型素子の素子分離反転電圧の上昇を、
印加バイアスの極性を異ならせることなく、同一極性の
バイアスの印加により行なうことができる。
では、ｐ型シリコン基板上及びｎ型シリコン基板上に形
成されたＭＮＯＳ型素子の素子分離反転電圧の上昇を、
印加バイアスの極性を異ならせることなく、同一極性の
バイアスの印加により行なうことができる。
【００８９】なお、本発明は上記実施例に限定されるも
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
のではなく、本発明の趣旨に基づき種々の変形が可能で
あり、それらを本発明の範囲から排除するものではな
い。
【００９０】
【発明の効果】以上説明したように、本発明によれば、
半導体装置において素子分離領域を形成する際に、設計
寸法通りのトランジスタを形成でき、かつ高い平坦性を
有ることができる。
半導体装置において素子分離領域を形成する際に、設計
寸法通りのトランジスタを形成でき、かつ高い平坦性を
有ることができる。
【図１】本発明の実施例１の半導体装置の断面図、及び
製造工程を説明する図である。
製造工程を説明する図である。
【図２】ＭＮＯＳ型素子のエネルギーバンド構造を示す
図である。
図である。
【図３】ＭＮＯＳ型素子の電荷状態を示す図である。
【図４】電荷が蓄積された場合のＭＮＯＳ型素子のエネ
ルギーバンド構造を示す図である。
ルギーバンド構造を示す図である。
【図５】蓄積電荷がある場合のフラットバンド電圧を説
明するためのエネルギーバンド構造図である。
明するためのエネルギーバンド構造図である。
【図６】蓄積電荷が無い場合のフラットバンド電圧を説
明するためのエネルギーバンド構造図である。
明するためのエネルギーバンド構造図である。
【図７】ＳｉＯ2 膜の膜厚が厚い場合のフラットバンド
電圧を説明するためのエネルギーバンド構造図である。
電圧を説明するためのエネルギーバンド構造図である。
【図８】ＭＮＯＳ型素子のｎ型半導体に負バイアスを印
加したときのエネルギーバンド構造を示し図である。
加したときのエネルギーバンド構造を示し図である。
【図９】ＭＮＯＳ型素子に負バイアスを印加したときの
電荷状態を示す図である。
電荷状態を示す図である。
【図１０】正の電荷が蓄積された場合のＭＮＯＳ型素子
のエネルギーバンド構造である。
のエネルギーバンド構造である。
【図１１】電荷注入量に対するフラットバンド電圧シフ
トΔＶｆｂを示した図である。
トΔＶｆｂを示した図である。
【図１２】本発明の実施例２の半導体装置の断面図、及
び製造工程を説明する図である。
び製造工程を説明する図である。
【図１３】従来のＬＯＣＯＳ法を説明する図である。
１，１１ ｐ型シリコン層 ２，８，１２，１８ ＳｉＯ2 膜 ３，１３ Ｓｉ3 Ｎ4 膜 ４，１４ ＰｏｌｙＳｉ膜 ５，１５ ｐウェル ６，１６ ｎウェル ７，１７ ゲートＰｏｌｙＳｉ膜 ９，１９ Ａｌ膜 １０，２０ ＳｉＮ膜 １００，１１０，１２０ 素子分離領域 ２００，２１０，２２０ 素子領域
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−27239（ＪＰ，Ａ) 特開 平２−98159（ＪＰ，Ａ) 特開 平２−273956（ＪＰ，Ａ) 特開 平４−348081（ＪＰ，Ａ) 「超ＬＳＩ総合事典」（西沢潤一監 修、垂井康夫編集）第73頁（「ＭＮＯＳ ］）の項目参照）（株式会社サイエンス フォーラム 昭和63年３月31日発行) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/76 H01L 21/761 H01L 29/78
Claims (6)
- 【請求項１】 酸化膜及び窒化膜を順に形成してなるＭ
ＮＯＳ型の素子によって素子分離領域を形成する半導体
装置であって、 前記素子分離領域は、酸化膜及び窒化膜がｐウエル及び
ｎウエルの各ウエル上で分離して形成され、ｐウエル上
に形成される酸化膜と窒化膜の界面とｎウエル上に形成
される酸化膜と窒化膜の界面がそれぞれ異なる極性の電
荷を蓄積されることを特徴とする半導体装置。 - 【請求項２】 前記酸化膜の膜厚は共に３．０ｎｍ以下
であり、ｐウエル上に形成されるＭＮＯＳ型の素子に正
バイアスを印加することによってｐウエル上に形成され
る酸化膜と窒化膜の界面にマイナス電荷を蓄積し、ｎウ
エル上に形成されるＭＮＯＳ型の素子に負バイアスを印
加することによってｎウエル上に形成される酸化膜と窒
化膜の界面にプラス電荷を蓄積することを特徴とする請
求項１記載の半導体装置。 - 【請求項３】 前記酸化膜の膜厚は共に３．０ｎｍを超
えるものであり、ｐウエル上に形成されるＭＮＯＳ型の
素子に負バイアスを印加することによってｐウエル上に
形成される酸化膜と窒化膜の界面にマイナス電荷を蓄積
し、ｎウエル上に形成されるＭＮＯＳ型の素子に正バイ
アスを印加することによってｎウエル上に形成される酸
化膜と窒化膜の界面にプラス電荷を蓄積することを特徴
とする請求項１記載の半導体装置。 - 【請求項４】 酸化膜及び窒化膜を順に形成してなるＭ
ＮＯＳ型の素子によって素子分離領域を形成する半導体
装置であって、 前記素子分離領域は、 膜厚が３．０ｎｍ以下の第１の酸化膜と、前記第１の酸
化膜と窒化膜との界面に蓄積された電荷により形成され
る第１素子分離領域と、 膜厚が３．０ｎｍを超える第２の酸化膜と、前記第２の
酸化膜と窒化膜との界面に蓄積された電荷により形成さ
れる第２素子分離領域とを備えたことを特徴とする半導
体装置。 - 【請求項５】 前記第１素子分離領域と第２素子分離領
域は、ｐウエル及びｎウエルをまたがって連続して形成
され、 第１素子分離領域はｐウエル上に形成され、第２素子分
離領域はｎウエル上に形成され、 前記第１素子分離領域及び第２素子分離領域に対する正
バイアスの印加によって、第１素子分離領域の酸化膜と
窒化膜の界面にマイナス電荷を蓄積し、第２素子分離領
域の酸化膜と窒化膜の界面にプラス電荷を蓄積すること
を特徴とする請求項４記載の半導体装置。 - 【請求項６】 前記第１素子分離領域と第２素子分離領
域は、ｐウエル及びｎウエルをまたがって連続して形成
され、 第１素子分離領域はｎウエル上に形成され、第２素子分
離領域はｐウエル上に形成され、 前記第１素子分離領域及び第２素子分離領域に対する負
バイアスの印加によって、第１素子分離領域の酸化膜と
窒化膜の界面にプラス電荷を蓄積し、第２素子分離領域
の酸化膜と窒化膜の界面にマイナス電荷を蓄積すること
を特徴とする請求項４記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24396293A JP3203903B2 (ja) | 1993-09-02 | 1993-09-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24396293A JP3203903B2 (ja) | 1993-09-02 | 1993-09-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0774238A JPH0774238A (ja) | 1995-03-17 |
| JP3203903B2 true JP3203903B2 (ja) | 2001-09-04 |
Family
ID=17111637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24396293A Expired - Lifetime JP3203903B2 (ja) | 1993-09-02 | 1993-09-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3203903B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6376416B1 (en) | 1998-07-21 | 2002-04-23 | Japan Polychem Corporation | Olefin polymerization catalyst and process for producing olefin polymer |
-
1993
- 1993-09-02 JP JP24396293A patent/JP3203903B2/ja not_active Expired - Lifetime
Non-Patent Citations (1)
| Title |
|---|
| 「超ＬＳＩ総合事典」（西沢潤一監修、垂井康夫編集）第７３頁（「ＭＮＯＳ］）の項目参照）（株式会社サイエンスフォーラム 昭和６３年３月３１日発行） |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6376416B1 (en) | 1998-07-21 | 2002-04-23 | Japan Polychem Corporation | Olefin polymerization catalyst and process for producing olefin polymer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0774238A (ja) | 1995-03-17 |
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