JPS6252470B2 - - Google Patents
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- JPS6252470B2 JPS6252470B2 JP53023485A JP2348578A JPS6252470B2 JP S6252470 B2 JPS6252470 B2 JP S6252470B2 JP 53023485 A JP53023485 A JP 53023485A JP 2348578 A JP2348578 A JP 2348578A JP S6252470 B2 JPS6252470 B2 JP S6252470B2
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- Electrodes Of Semiconductors (AREA)
Description
本発明は絶縁ゲート形電界効果トランジスタ
（以下、MOSFETと称す）とその製造方法に関し
ている。更に詳しくは、高出力性能を有する
MOSFETとその製造方法に関する。 MOSFETは高集積度、低消費電力デバイスと
して、これまで主にデイジタル用IC，LSIの構成
要素として発展してきた。そのため、MOSFET
の特性向上の開発は、主として高集積度化、低消
費電力化、さらに高速化が中心に進められ、高耐
圧化、高出力化に関しては十分な改良がなされて
いない。 ところで、MOSFET単体としての性能上の主
な特長は、高入力インピーダンス、自乗特性、電
流の負の温度係数を有している点にある。これ等
の特長は、MOSFETのアナログ回路への応用に
おいてより発揮できるものである。アナログ回路
に適用する場合、MOSFETの高耐圧化、高出力
化が重要な問題点である。 高耐圧MOSFETとしては、第１図に示す素子
構造が知られている（M.Nagata；Proc.8th
Conf.Solid State Devices，Tokyo，1976） 第１図の素子はオフセツトゲート構造とイオン
打込み技術を用いて高耐圧を実現したものであ
る。図において、Ｎチヤンネル形を例にとつて説
明すれば、１はＰ形半導体基板、２および３はそ
れぞれ高濃度Ｎ形のソースおよびドレイン領域、
５はゲート電極、６および７はそれぞれソース電
極およびドレイン電極、８はゲート絶縁膜であ
る。４はゲート電極５のドレイン３側の端部にお
ける電界の集中を緩和し、ドレイン耐圧を高め素
子の高耐圧化を実現するために、ドレイン３から
ゲート５端まで延びて形成されたＮ形の低不純物
濃度層、すなわち抵抗層である。この素子構造に
より、従来たかだか数十Ｖと低いMOSFETの耐
圧（ドレイン耐圧によつて決まつていた）を数百
Ｖと十倍以上高めることができた。 しかしながら、第１図の素子構造により、
300Vクラスの高耐圧MOSFETを実現できたが、
取り出し得る最大ドレイン電流は少なく、高出力
MOSFETとしてはいまだ十分なものではない。 本発明の目的は、高耐圧のみならず高出力の
MOSFETの素子構造およびその製造方法を提供
するところにある。 そこで、本発明のMOSFETでは、オフセツト
部分に抵抗領域を設けた構造に加えて、ゲート電
極下のチヤンネルのしきい値電圧を不均一にした
Ｅ／Ｄゲート構造とし、さらにＤ部分（デプレシ
ツシヨン領域）のゲート絶縁膜の厚みをＥ部分
（エンハンスメント領域）のゲート絶縁膜の厚み
よりも厚くすることにより、耐圧を下げることな
く電流を増加させた高出力MOSFETの構造を実
現化した。 以下、本発明のMOSFETを実施例により詳細
に説明する。 第２図は、本発明の実施例のMOSFETの断面
構造を示す。図より明らかなように、本発明の
MOSFETでは、ゲート絶縁膜が厚い部分８１と
薄い部分８２とからなり、高耐圧化のための抵抗
領域（低不純物濃度領域）の一部４１をＥ／Ｄゲ
ートのＤ部分に用いている。この結果、耐圧を下
げることなく、Ｅ部分の長さ（ＬE）つまり電流
を決定するチヤンネル長を減らせることができ
る。すなわち、Ｅ／Ｄゲート構造とすることによ
り実効的なチヤンネル長を減じ、Ｄ部分として高
耐圧化のための抵抗領域を利用し、さらにＤ部分
のゲート絶縁膜の膜厚を厚くして耐圧の低下を抑
えることができ、高耐圧のまま電流を増加させる
ことができる。 以下、第１表を参照しながら、本発明の素子の
効果を従来例と比較して説明する。 今、Ｎチヤンネル形素子とすると、半導体基板
１は比抵抗10Ω・cmのＰ形Siで、Ｎ形のソース、
ドレイン領域２，３はシート抵抗10Ω／ロ、深さ
２μｍで、抵抗領域４はシート抵抗5KΩ／ロ、
深さ0.5μｍである。なお、チヤンネル幅は20cm
とした。又、測定電流はゲート電圧ＶG＝8.4Vで
の値である。 第１図の従来のMOSFETを「従来Ｄ」とし、
チヤンネル長ＬCが５μｍ、ゲート絶縁膜
（SiO2）の膜厚ｔOXを130nmとする。この「従来
Ｄ」の特徴は、耐圧が300Vであるが電流は5Aで
あり、ドレイン電流が小さいのが欠点である。
（以下、MOSFETと称す）とその製造方法に関し
ている。更に詳しくは、高出力性能を有する
MOSFETとその製造方法に関する。 MOSFETは高集積度、低消費電力デバイスと
して、これまで主にデイジタル用IC，LSIの構成
要素として発展してきた。そのため、MOSFET
の特性向上の開発は、主として高集積度化、低消
費電力化、さらに高速化が中心に進められ、高耐
圧化、高出力化に関しては十分な改良がなされて
いない。 ところで、MOSFET単体としての性能上の主
な特長は、高入力インピーダンス、自乗特性、電
流の負の温度係数を有している点にある。これ等
の特長は、MOSFETのアナログ回路への応用に
おいてより発揮できるものである。アナログ回路
に適用する場合、MOSFETの高耐圧化、高出力
化が重要な問題点である。 高耐圧MOSFETとしては、第１図に示す素子
構造が知られている（M.Nagata；Proc.8th
Conf.Solid State Devices，Tokyo，1976） 第１図の素子はオフセツトゲート構造とイオン
打込み技術を用いて高耐圧を実現したものであ
る。図において、Ｎチヤンネル形を例にとつて説
明すれば、１はＰ形半導体基板、２および３はそ
れぞれ高濃度Ｎ形のソースおよびドレイン領域、
５はゲート電極、６および７はそれぞれソース電
極およびドレイン電極、８はゲート絶縁膜であ
る。４はゲート電極５のドレイン３側の端部にお
ける電界の集中を緩和し、ドレイン耐圧を高め素
子の高耐圧化を実現するために、ドレイン３から
ゲート５端まで延びて形成されたＮ形の低不純物
濃度層、すなわち抵抗層である。この素子構造に
より、従来たかだか数十Ｖと低いMOSFETの耐
圧（ドレイン耐圧によつて決まつていた）を数百
Ｖと十倍以上高めることができた。 しかしながら、第１図の素子構造により、
300Vクラスの高耐圧MOSFETを実現できたが、
取り出し得る最大ドレイン電流は少なく、高出力
MOSFETとしてはいまだ十分なものではない。 本発明の目的は、高耐圧のみならず高出力の
MOSFETの素子構造およびその製造方法を提供
するところにある。 そこで、本発明のMOSFETでは、オフセツト
部分に抵抗領域を設けた構造に加えて、ゲート電
極下のチヤンネルのしきい値電圧を不均一にした
Ｅ／Ｄゲート構造とし、さらにＤ部分（デプレシ
ツシヨン領域）のゲート絶縁膜の厚みをＥ部分
（エンハンスメント領域）のゲート絶縁膜の厚み
よりも厚くすることにより、耐圧を下げることな
く電流を増加させた高出力MOSFETの構造を実
現化した。 以下、本発明のMOSFETを実施例により詳細
に説明する。 第２図は、本発明の実施例のMOSFETの断面
構造を示す。図より明らかなように、本発明の
MOSFETでは、ゲート絶縁膜が厚い部分８１と
薄い部分８２とからなり、高耐圧化のための抵抗
領域（低不純物濃度領域）の一部４１をＥ／Ｄゲ
ートのＤ部分に用いている。この結果、耐圧を下
げることなく、Ｅ部分の長さ（ＬE）つまり電流
を決定するチヤンネル長を減らせることができ
る。すなわち、Ｅ／Ｄゲート構造とすることによ
り実効的なチヤンネル長を減じ、Ｄ部分として高
耐圧化のための抵抗領域を利用し、さらにＤ部分
のゲート絶縁膜の膜厚を厚くして耐圧の低下を抑
えることができ、高耐圧のまま電流を増加させる
ことができる。 以下、第１表を参照しながら、本発明の素子の
効果を従来例と比較して説明する。 今、Ｎチヤンネル形素子とすると、半導体基板
１は比抵抗10Ω・cmのＰ形Siで、Ｎ形のソース、
ドレイン領域２，３はシート抵抗10Ω／ロ、深さ
２μｍで、抵抗領域４はシート抵抗5KΩ／ロ、
深さ0.5μｍである。なお、チヤンネル幅は20cm
とした。又、測定電流はゲート電圧ＶG＝8.4Vで
の値である。 第１図の従来のMOSFETを「従来Ｄ」とし、
チヤンネル長ＬCが５μｍ、ゲート絶縁膜
（SiO2）の膜厚ｔOXを130nmとする。この「従来
Ｄ」の特徴は、耐圧が300Vであるが電流は5Aで
あり、ドレイン電流が小さいのが欠点である。
【表】
「従来Ｃ」は第１図の素子構造でＬCを2.5μｍ
と短チヤンネル化したものであるが、電流は僅か
に増加するが、耐圧が極端に低下してしまつてい
る。 「従来Ｂ」は第１図の素子構造でｔOXを65nm
と薄膜ゲート絶縁膜化したものであるが、耐圧が
低下するとともに、電流の増加も僅かであり不十
分である。 「従来Ａ」は第１図の素子構造で、短チヤンネ
ル化およびゲート絶縁膜を薄膜化したもの、すな
わち、「従来Ｃ」と「従来Ｂ」を組み合わせたも
のである。この素子構造では電流12Aと大きくな
つているが、耐圧が60Vで極端に低く、特性上問
題である。 以上の従来例に対して、本発明の不均一ゲート
Ｅ／Ｄ構造は、耐圧300V、電流10Aの特性が得ら
れ、高耐圧を維持して高ドレイン電流の高出力
MOSFETを実現する構造である。 なお、Ｅ／Ｄゲート構造の効果は、高抵抗領域
４の不純物濃度ＮDの増加とともに大きくなる
が、高耐圧化のためにはＮDの上限値は５×1017
cm-3程度である。 次に、本発明のMOSFETの製造方法の実施例
を第３図を参照して説明する。 Ａ：比抵抗10Ω・cm、面指数（100）のＰ形Si
基板を脱脂処理後、表面を僅かに化学エツチして
水洗する。第１次酸化を行い、拡散マスクとして
用いる熱酸化SiO2膜を400nm厚に形成する。この
SiO2膜を選択エツチング後、りんを不純物源と
して、ソース、ドレイン領域２，３形成の拡散を
行なう。拡散深さは２μｍ、表面不純物濃度は
1019cm-3以上（シート抵抗10Ω／ロ以上）とな
る。ゲート領域のSiO2膜をエツチング後去後、
120nmの厚さのSiO2膜９を再酸化により形成す
る。素子周辺には、アイソレーシヨン用の膜厚１
μｍのSiO2膜１０が残されている。次にイオン
打込みを行なう。イオン打込み条件は、リン
（Ｐ）イオン１１の加速電圧125KV、打込み量２
×1012cm-2である。（以上、第３図ａ） Ｂ：次に、Ｅ部分のチヤンネルとなる領域１２
が、イオン打込みにより導入された“リン”不純
物１３の一部１３′が選択的に除去されることに
より形成される。エツチング液は、弗硝酸系の
（HF：HNO3＝１：20）を用いエツチング深さ
は、0.5μｍであつた。（以上、第３図ｂ） Ｃ：次にＥ部分のゲート酸化膜（SiO2膜）８
２を厚さ65nmに再酸化により形成する。この
時、熱酸化処理により、高抵抗領域４が深さ0.5
μｍに形成される。（以上、第３図ｃ） Ｄ：しかる後、取り出し電極用コンタクトの選
択エツチを行う。そして、Al蒸着により膜厚
8000AのAl層を形成した後、選択エツチにより、
ソース、ゲート、ドレインの各電極６，５，７を
形成する。（以上第３図ｄ） 以上により、第３図ｄに示した不均一ゲート構
造の本発明のMOSFETが形成される。 なお、以上のプロセスはゲート電極材料として
Alを用いたが、その他の金属又は多結晶シリコ
ンを公知のプロセスを用いてゲート電極として設
けることができる。勿論、ゲート電極を異種導電
体の二層構造とすることもできる。 以上の製造方法により、ゲート電極下のチヤン
ネル部分が、エンハンスメント部分４２とデプレ
ツシヨン部分４１とで構成され、チヤンネル部分
とドレイン３が抵抗領域４で結合された
MOSFETが形成された。 上記製造方法の特徴は、次の三工程が組み合わ
さつている点にある。 低濃度イオン打込み イオン打込み部位の一部除去 上記の除去部分をチヤンネル領域に利用 本発明の製造方法により得られた高出力
MOSFETは、エンハンスメントのチヤンネル部
分の長さが、選択エツチのマスク長で決まり、製
法が簡単でありながら、大電流化、低オン抵抗
化、高相互コンダクタンス化されている。 次に本発明の他の実施例を説明する。 第４図は、本発明のMOSFETの他の実施例の
断面構造を示す。第４図のMOSFETでは、チヤ
ンネル部分が、薄いゲート絶縁膜（65nm）の
Ｅ部分と、厚いゲート絶縁膜（130nm）の第１
のＤ部分D1と、ＥとD1の間に設けられた、薄
いゲート絶縁膜（65nm）の第２のＤ部分D2とか
ら成つている。この様な構成にすることによつ
て、Ｄ部分の長さが長くなつた場合でも、電流、
相互コンダクタンスの低下が少なく、高耐圧化、
大電流化のために有利となる。特に、４の領域の
不純物濃度が低い場合に生ずる電流、相互コンダ
クタンスの低下を、D2部分の長さを長くするこ
とにより防止することができる。 第５図は、本発明の他の実施例のMOSFETの
断面構造を示す。第５図のMOSFETでは、チヤ
ンネル領域とソース領域との間にも、ソース領域
と同一導電形の低不純物濃度領域（抵抗領域）２
１が設けられている（不純物濃度は例えば５×
1016cm-3とする）。この様な構成にすることによ
つて、Ｅ部分の長さが短い場合、(1)Ｅ部分の長さ
のセルフアラインが容易に行なえること、(2)パン
チスルー耐圧が向上することなどの効果を有す
る。 又、ゲート電極５は領域２１上に延在していて
も良い。 第６図は本発明の他の実施例のMOSFETの断
面構造を示す。第６図のMOSFETでは、チヤン
ネル部分が、薄いゲート絶縁膜のＥ部分と、
厚いゲート絶縁膜の第１のＤ部分D1と、ＥとD1
の間に設けられた、中間の膜厚のゲート絶縁膜
の第２のＤ部分D3とから成つている。すなわ
ち、ゲート絶縁膜はソース側からドレイン側に
除々に厚くなつている。もちろん、何段階もの中
間の膜厚のゲート絶縁膜を経て徐々に最終の厚い
ゲート絶縁膜に至つても良い。この様な構成にす
ることによつて、Ｄ部分の半導体基板表面の電界
分布を一様にできるので、高耐圧化する上で理想
的構造となる。 第７図は本発明の他の実施例のMOSFETの断
面構造を示す。第７図のMOSFETでは、抵抗層
４とは異なる（不純物濃度、深さ等）基板と反対
導電形の低不純物濃度領域４２が設けられ、Ｄ部
分のチヤンネルを構成している。もちろん、Ｄ部
分のチヤンネルとして、領域４２の一部分を利
用することも、領域４２の全部と領域４の一部
分を利用することも可能である。領域４２の不純
物濃度は、一例として、５×1016cm-3、深さは0.2
μｍとすれば良い。 この様な構成にすることによつて、４の領域の
不純物濃度が、４２の領域の不純物濃度にとらわ
れずに決定できるので、設計余裕が大きくなる。
また、６の電極形成後でも、４の領域が形成でき
るため製造バラツキを小さく押えることができ
る。 第８図は本発明の他の実施例のMOSFETの断
面構造を示す。第８図のMOSFETでは、ドレイ
ン領域３が、ドレインと同一導電形の中間不純物
濃度領域の深いウエル４３中に設けられた構成に
なつている。ウエル４３の不純物濃度は、３×
1016cm-3程度にすれば良い。この様な構成にする
ことによつて、ドレイン―基板間の接合耐圧が向
上でき、高耐圧化に非常に効果がある。 第９図は本発明の他のMOSFETとその製造方
法の他の実施例を示す。 Ａ；比抵抗10Ω・cm、面指数（100）のＰ形Si
基板１を洗浄後、表面を約５μｍ化学エツチして
水洗する。表面酸化を行ない拡散マスクとして用
いるSiO2膜１０を400nm厚に形成する。このSiO2
膜を選択エツチング後、りんを不純物源としてイ
オン打込みを行ない酸化雰囲気中で熱処理を行な
い深さ10μｍのウエル層４３を形成する。しかる
後選択エンチングしてから再酸化により厚さ
65nmのSiO2膜９０を形成する。素子周辺には、
アイソレーシヨン用の膜厚１μｍのSiO2膜１０
が残る。多結晶Siを厚さ450nm被着してから、選
択エツチングにより、ゲート電極５０を形成す
る。次にイオン打込みを行なう。イオン打込み条
件は、りんイオン１１をエネルギ125keV、打込
み量２×1012cm-2である。（以上：第９図ａ） Ｂ；次に、熱酸化によりSiO2膜５１を形成す
る。この時に、イオン打込み層４０は熱処理され
て低不純物濃度の抵抗領域４となる。この結果、
４の領域表面上のSiO2膜は130nmとなる。（以
上、第９図ｂ） Ｃ；次に、２層目の多結晶Siを被着し、選択エ
ツチングにより、第２のゲート電極５２を形成す
る。この結果、チヤンネルとなる領域のうち、Ｅ
部分４２とＤ部分４１が形成される。これらの寸
法は、Ｅ部分が、長さ４μｍ、SiO2膜８２の膜
厚65nm、Ｄ部分が長さ４μｍ、SiO2膜８１の膜
厚130nmである。（第９図ｃ） Ｄ；次に、SiO2膜を選択エツチングして拡散
用窓あけを行ない、ソース、ドレーン領域２，３
を深さ0.5μｍ、不純物濃度５×1019cm-3で形成す
る。（以上、第９図ｄ） この後、表面保護用リンガラス膜を被着し、電
極コンタクト用の孔をあけ、Al取出し電極を形
成する。この時に５０と５２の各々のゲート電極
が接続される。 最後に水素雰囲気中で熱処理してチツプが完成
する。 以上により、不均一ゲート構造の本発明の
MOSFETが形成される。 以上の製造方法により、ゲート電極下のチヤン
ネル部分が、Ｅ部分４２とＤ部分４１とで構成さ
れチヤンネル部分とドレーン３が抵抗領域４で結
合されたMOSFETが形成された。 上記製造方法の特徴は、次の三工程が組み合わ
さつている点にある。 低濃度イオン打込み 上記部分表面上に絶縁膜形成 上記の一部をチヤンネル領域に利用 本発明の製造方法により得られた高出力
MOSFETは、Ｅ部分のゲート酸化膜が電極に保
護され、またＥ部分の長さが、選択エツチのマス
ク長で決まつているため、大電流化、低オン抵抗
化、高相互コンダクタンス化、高信頼度化されて
いる。 以上の各実施例において、MOSFETの高耐圧
化をさらに進めるために、昭和52年度電子通信学
会半導体部門全国大会予稿集、第112ページ
（1977年８月）に述べられている「フイールドプ
レート」を設けることも可能である。素子構成と
して、第８図の形態を取つた場合、ソース電極に
よるフイールドプレートの端は、Ｐチヤンネル形
素子は領域４上で、Ｎチヤンネル素子は領域４３
上で終端するのが望ましい。 次に、第２図のMOSFETの変形例として、Ｖ
字形溝を有するMOSFETについて述べる。 第２図の高耐圧MOSFETは、MOS部分と、そ
の電流通路に沿つて、低濃度の電流通路を形成す
ることにより得られる。 第１０図でＮチヤンネル形素子を例にとつて説
明すれば、Ｎ形0.02Ω・cm以下の高濃度基板９１
に、エピタキシヤル法によりＮ形層９２を16μｍ
の厚さに形成する。次にＮ形層９２内にＰ形層９
３を10μｍの深さに形成し、さらに高濃度のＮ形
層９５を拡散にて形成する。この状態にて、
KOH水溶液による、シリコンエツチングを行う
と、結晶の性質から、Ｖ字形の溝９１０を形成す
ることができる。この時のマスクはSiO2膜が使
われる。このマスクを除去しないで、りんイオン
を打込むと、Ｐ形層９３の一端はＮ形に変換され
る。この領域が９４で、残りのＰ形領域が９７で
ある。以下通常のMOSFET形成のプロセスと同
様、ゲート酸化膜９１１の形成、電極の形成によ
り高耐圧MOSFETが得られる。つまり第１０図
において、９６がソース電極、９８がゲート電
極、９９がドレイン電極で、Ｐ形領域９７が
MOSFETのＥ部分となり、ｎ形領域９４が、
MOSFETのＤ部分であると同時に高耐圧化のた
めの低濃度領域となる。 この素子の利点は、電流をたて方向に流すた
め、ドレイン電流が大きくなること半導体表面の
利用効率が良いこと、高耐圧化のための低濃度領
域を有することである。 また同様に第１１図に示すように、ゲート電極
をＶ溝の一部分だけに形成することも出来る。
と短チヤンネル化したものであるが、電流は僅か
に増加するが、耐圧が極端に低下してしまつてい
る。 「従来Ｂ」は第１図の素子構造でｔOXを65nm
と薄膜ゲート絶縁膜化したものであるが、耐圧が
低下するとともに、電流の増加も僅かであり不十
分である。 「従来Ａ」は第１図の素子構造で、短チヤンネ
ル化およびゲート絶縁膜を薄膜化したもの、すな
わち、「従来Ｃ」と「従来Ｂ」を組み合わせたも
のである。この素子構造では電流12Aと大きくな
つているが、耐圧が60Vで極端に低く、特性上問
題である。 以上の従来例に対して、本発明の不均一ゲート
Ｅ／Ｄ構造は、耐圧300V、電流10Aの特性が得ら
れ、高耐圧を維持して高ドレイン電流の高出力
MOSFETを実現する構造である。 なお、Ｅ／Ｄゲート構造の効果は、高抵抗領域
４の不純物濃度ＮDの増加とともに大きくなる
が、高耐圧化のためにはＮDの上限値は５×1017
cm-3程度である。 次に、本発明のMOSFETの製造方法の実施例
を第３図を参照して説明する。 Ａ：比抵抗10Ω・cm、面指数（100）のＰ形Si
基板を脱脂処理後、表面を僅かに化学エツチして
水洗する。第１次酸化を行い、拡散マスクとして
用いる熱酸化SiO2膜を400nm厚に形成する。この
SiO2膜を選択エツチング後、りんを不純物源と
して、ソース、ドレイン領域２，３形成の拡散を
行なう。拡散深さは２μｍ、表面不純物濃度は
1019cm-3以上（シート抵抗10Ω／ロ以上）とな
る。ゲート領域のSiO2膜をエツチング後去後、
120nmの厚さのSiO2膜９を再酸化により形成す
る。素子周辺には、アイソレーシヨン用の膜厚１
μｍのSiO2膜１０が残されている。次にイオン
打込みを行なう。イオン打込み条件は、リン
（Ｐ）イオン１１の加速電圧125KV、打込み量２
×1012cm-2である。（以上、第３図ａ） Ｂ：次に、Ｅ部分のチヤンネルとなる領域１２
が、イオン打込みにより導入された“リン”不純
物１３の一部１３′が選択的に除去されることに
より形成される。エツチング液は、弗硝酸系の
（HF：HNO3＝１：20）を用いエツチング深さ
は、0.5μｍであつた。（以上、第３図ｂ） Ｃ：次にＥ部分のゲート酸化膜（SiO2膜）８
２を厚さ65nmに再酸化により形成する。この
時、熱酸化処理により、高抵抗領域４が深さ0.5
μｍに形成される。（以上、第３図ｃ） Ｄ：しかる後、取り出し電極用コンタクトの選
択エツチを行う。そして、Al蒸着により膜厚
8000AのAl層を形成した後、選択エツチにより、
ソース、ゲート、ドレインの各電極６，５，７を
形成する。（以上第３図ｄ） 以上により、第３図ｄに示した不均一ゲート構
造の本発明のMOSFETが形成される。 なお、以上のプロセスはゲート電極材料として
Alを用いたが、その他の金属又は多結晶シリコ
ンを公知のプロセスを用いてゲート電極として設
けることができる。勿論、ゲート電極を異種導電
体の二層構造とすることもできる。 以上の製造方法により、ゲート電極下のチヤン
ネル部分が、エンハンスメント部分４２とデプレ
ツシヨン部分４１とで構成され、チヤンネル部分
とドレイン３が抵抗領域４で結合された
MOSFETが形成された。 上記製造方法の特徴は、次の三工程が組み合わ
さつている点にある。 低濃度イオン打込み イオン打込み部位の一部除去 上記の除去部分をチヤンネル領域に利用 本発明の製造方法により得られた高出力
MOSFETは、エンハンスメントのチヤンネル部
分の長さが、選択エツチのマスク長で決まり、製
法が簡単でありながら、大電流化、低オン抵抗
化、高相互コンダクタンス化されている。 次に本発明の他の実施例を説明する。 第４図は、本発明のMOSFETの他の実施例の
断面構造を示す。第４図のMOSFETでは、チヤ
ンネル部分が、薄いゲート絶縁膜（65nm）の
Ｅ部分と、厚いゲート絶縁膜（130nm）の第１
のＤ部分D1と、ＥとD1の間に設けられた、薄
いゲート絶縁膜（65nm）の第２のＤ部分D2とか
ら成つている。この様な構成にすることによつ
て、Ｄ部分の長さが長くなつた場合でも、電流、
相互コンダクタンスの低下が少なく、高耐圧化、
大電流化のために有利となる。特に、４の領域の
不純物濃度が低い場合に生ずる電流、相互コンダ
クタンスの低下を、D2部分の長さを長くするこ
とにより防止することができる。 第５図は、本発明の他の実施例のMOSFETの
断面構造を示す。第５図のMOSFETでは、チヤ
ンネル領域とソース領域との間にも、ソース領域
と同一導電形の低不純物濃度領域（抵抗領域）２
１が設けられている（不純物濃度は例えば５×
1016cm-3とする）。この様な構成にすることによ
つて、Ｅ部分の長さが短い場合、(1)Ｅ部分の長さ
のセルフアラインが容易に行なえること、(2)パン
チスルー耐圧が向上することなどの効果を有す
る。 又、ゲート電極５は領域２１上に延在していて
も良い。 第６図は本発明の他の実施例のMOSFETの断
面構造を示す。第６図のMOSFETでは、チヤン
ネル部分が、薄いゲート絶縁膜のＥ部分と、
厚いゲート絶縁膜の第１のＤ部分D1と、ＥとD1
の間に設けられた、中間の膜厚のゲート絶縁膜
の第２のＤ部分D3とから成つている。すなわ
ち、ゲート絶縁膜はソース側からドレイン側に
除々に厚くなつている。もちろん、何段階もの中
間の膜厚のゲート絶縁膜を経て徐々に最終の厚い
ゲート絶縁膜に至つても良い。この様な構成にす
ることによつて、Ｄ部分の半導体基板表面の電界
分布を一様にできるので、高耐圧化する上で理想
的構造となる。 第７図は本発明の他の実施例のMOSFETの断
面構造を示す。第７図のMOSFETでは、抵抗層
４とは異なる（不純物濃度、深さ等）基板と反対
導電形の低不純物濃度領域４２が設けられ、Ｄ部
分のチヤンネルを構成している。もちろん、Ｄ部
分のチヤンネルとして、領域４２の一部分を利
用することも、領域４２の全部と領域４の一部
分を利用することも可能である。領域４２の不純
物濃度は、一例として、５×1016cm-3、深さは0.2
μｍとすれば良い。 この様な構成にすることによつて、４の領域の
不純物濃度が、４２の領域の不純物濃度にとらわ
れずに決定できるので、設計余裕が大きくなる。
また、６の電極形成後でも、４の領域が形成でき
るため製造バラツキを小さく押えることができ
る。 第８図は本発明の他の実施例のMOSFETの断
面構造を示す。第８図のMOSFETでは、ドレイ
ン領域３が、ドレインと同一導電形の中間不純物
濃度領域の深いウエル４３中に設けられた構成に
なつている。ウエル４３の不純物濃度は、３×
1016cm-3程度にすれば良い。この様な構成にする
ことによつて、ドレイン―基板間の接合耐圧が向
上でき、高耐圧化に非常に効果がある。 第９図は本発明の他のMOSFETとその製造方
法の他の実施例を示す。 Ａ；比抵抗10Ω・cm、面指数（100）のＰ形Si
基板１を洗浄後、表面を約５μｍ化学エツチして
水洗する。表面酸化を行ない拡散マスクとして用
いるSiO2膜１０を400nm厚に形成する。このSiO2
膜を選択エツチング後、りんを不純物源としてイ
オン打込みを行ない酸化雰囲気中で熱処理を行な
い深さ10μｍのウエル層４３を形成する。しかる
後選択エンチングしてから再酸化により厚さ
65nmのSiO2膜９０を形成する。素子周辺には、
アイソレーシヨン用の膜厚１μｍのSiO2膜１０
が残る。多結晶Siを厚さ450nm被着してから、選
択エツチングにより、ゲート電極５０を形成す
る。次にイオン打込みを行なう。イオン打込み条
件は、りんイオン１１をエネルギ125keV、打込
み量２×1012cm-2である。（以上：第９図ａ） Ｂ；次に、熱酸化によりSiO2膜５１を形成す
る。この時に、イオン打込み層４０は熱処理され
て低不純物濃度の抵抗領域４となる。この結果、
４の領域表面上のSiO2膜は130nmとなる。（以
上、第９図ｂ） Ｃ；次に、２層目の多結晶Siを被着し、選択エ
ツチングにより、第２のゲート電極５２を形成す
る。この結果、チヤンネルとなる領域のうち、Ｅ
部分４２とＤ部分４１が形成される。これらの寸
法は、Ｅ部分が、長さ４μｍ、SiO2膜８２の膜
厚65nm、Ｄ部分が長さ４μｍ、SiO2膜８１の膜
厚130nmである。（第９図ｃ） Ｄ；次に、SiO2膜を選択エツチングして拡散
用窓あけを行ない、ソース、ドレーン領域２，３
を深さ0.5μｍ、不純物濃度５×1019cm-3で形成す
る。（以上、第９図ｄ） この後、表面保護用リンガラス膜を被着し、電
極コンタクト用の孔をあけ、Al取出し電極を形
成する。この時に５０と５２の各々のゲート電極
が接続される。 最後に水素雰囲気中で熱処理してチツプが完成
する。 以上により、不均一ゲート構造の本発明の
MOSFETが形成される。 以上の製造方法により、ゲート電極下のチヤン
ネル部分が、Ｅ部分４２とＤ部分４１とで構成さ
れチヤンネル部分とドレーン３が抵抗領域４で結
合されたMOSFETが形成された。 上記製造方法の特徴は、次の三工程が組み合わ
さつている点にある。 低濃度イオン打込み 上記部分表面上に絶縁膜形成 上記の一部をチヤンネル領域に利用 本発明の製造方法により得られた高出力
MOSFETは、Ｅ部分のゲート酸化膜が電極に保
護され、またＥ部分の長さが、選択エツチのマス
ク長で決まつているため、大電流化、低オン抵抗
化、高相互コンダクタンス化、高信頼度化されて
いる。 以上の各実施例において、MOSFETの高耐圧
化をさらに進めるために、昭和52年度電子通信学
会半導体部門全国大会予稿集、第112ページ
（1977年８月）に述べられている「フイールドプ
レート」を設けることも可能である。素子構成と
して、第８図の形態を取つた場合、ソース電極に
よるフイールドプレートの端は、Ｐチヤンネル形
素子は領域４上で、Ｎチヤンネル素子は領域４３
上で終端するのが望ましい。 次に、第２図のMOSFETの変形例として、Ｖ
字形溝を有するMOSFETについて述べる。 第２図の高耐圧MOSFETは、MOS部分と、そ
の電流通路に沿つて、低濃度の電流通路を形成す
ることにより得られる。 第１０図でＮチヤンネル形素子を例にとつて説
明すれば、Ｎ形0.02Ω・cm以下の高濃度基板９１
に、エピタキシヤル法によりＮ形層９２を16μｍ
の厚さに形成する。次にＮ形層９２内にＰ形層９
３を10μｍの深さに形成し、さらに高濃度のＮ形
層９５を拡散にて形成する。この状態にて、
KOH水溶液による、シリコンエツチングを行う
と、結晶の性質から、Ｖ字形の溝９１０を形成す
ることができる。この時のマスクはSiO2膜が使
われる。このマスクを除去しないで、りんイオン
を打込むと、Ｐ形層９３の一端はＮ形に変換され
る。この領域が９４で、残りのＰ形領域が９７で
ある。以下通常のMOSFET形成のプロセスと同
様、ゲート酸化膜９１１の形成、電極の形成によ
り高耐圧MOSFETが得られる。つまり第１０図
において、９６がソース電極、９８がゲート電
極、９９がドレイン電極で、Ｐ形領域９７が
MOSFETのＥ部分となり、ｎ形領域９４が、
MOSFETのＤ部分であると同時に高耐圧化のた
めの低濃度領域となる。 この素子の利点は、電流をたて方向に流すた
め、ドレイン電流が大きくなること半導体表面の
利用効率が良いこと、高耐圧化のための低濃度領
域を有することである。 また同様に第１１図に示すように、ゲート電極
をＶ溝の一部分だけに形成することも出来る。
第１図は、従来の高耐圧MOSFETの断面構造
を示す図、第２図は、本発明の実施例の
MOSFETの断面構造を示す図、第３図は、第２
図に示した実施例のMOSFETの製造方法を素子
断面図により工程順に示した図、第４図、第５
図、第６図、第７図、第８図、第９図、第１０
図、第１１図は、本発明の他の実施例の
MOSFETの断面構造を示す図である。 １…半導体基板、２…ソース領域、３…ドレイ
ン領域、４…高抵抗領域、５…ゲート電極、６…
ソース電極、７…ドレイン電極、８…ゲート絶縁
膜。
を示す図、第２図は、本発明の実施例の
MOSFETの断面構造を示す図、第３図は、第２
図に示した実施例のMOSFETの製造方法を素子
断面図により工程順に示した図、第４図、第５
図、第６図、第７図、第８図、第９図、第１０
図、第１１図は、本発明の他の実施例の
MOSFETの断面構造を示す図である。 １…半導体基板、２…ソース領域、３…ドレイ
ン領域、４…高抵抗領域、５…ゲート電極、６…
ソース電極、７…ドレイン電極、８…ゲート絶縁
膜。
Claims (1)
- 【特許請求の範囲】 １ 第１導電形の半導体基板に、互いに離れて形
成された第２導電形のソース、ドレイン領域と、
該ソース、ドレイン領域間の前記半導体基板表面
上に絶縁膜を介して設けられたゲート電極と前記
ドレイン領域から前記ゲート電極下の一部位まで
延在した抵抗領域とを有しかつ前記ゲート電極
は、前記抵抗領域の全てを覆つてはいないように
構成された絶縁ゲート形電界効果トランジスタに
おいて、 前記抵抗領域上のゲート電極端下の絶縁膜の膜
厚が前記ソース、抵抗領域間のゲート電極下の絶
縁膜の膜厚よりも厚く、 上記抵抗領域は、上記ドレイン領域よりも低不
純物濃度の領域であり、 上記ゲート電極は、ドレイン側に設けられた第
１のゲート電極とソース側に設けられた第２のゲ
ート電極からなり、前記第１のゲート電極下の上
記半導体基板表面上の絶縁膜の膜厚は、前記第２
のゲート電極下の上記半導体基板表面上の絶縁膜
の膜厚よりも厚く、かつ、素子分離絶縁膜とは異
なる絶縁膜であり、 上記第１のゲート電極と上記第２のゲート電極
とは互いに電気的に結合され、かつ 上記ソース領域と上記抵抗領域は上記第２のゲ
ート電極と自己整合的に設けられてなることを特
徴とする絶縁ゲート形電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2348578A JPS54116885A (en) | 1978-03-03 | 1978-03-03 | Field effect transistor of insulation gate type and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2348578A JPS54116885A (en) | 1978-03-03 | 1978-03-03 | Field effect transistor of insulation gate type and its manufacture |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS54116885A JPS54116885A (en) | 1979-09-11 |
| JPS6252470B2 true JPS6252470B2 (ja) | 1987-11-05 |
Family
ID=12111819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2348578A Granted JPS54116885A (en) | 1978-03-03 | 1978-03-03 | Field effect transistor of insulation gate type and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS54116885A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2010073991A1 (ja) * | 2008-12-23 | 2012-06-14 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55150274A (en) * | 1979-05-10 | 1980-11-22 | Nec Corp | Insulated gate type field effect transistor |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011482A (ja) * | 1973-06-04 | 1975-02-05 | ||
| JPS50114182A (ja) * | 1974-02-15 | 1975-09-06 | ||
| JPS5295185A (en) * | 1976-02-06 | 1977-08-10 | Hitachi Ltd | Mis semiconductor unit |
-
1978
- 1978-03-03 JP JP2348578A patent/JPS54116885A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5011482A (ja) * | 1973-06-04 | 1975-02-05 | ||
| JPS50114182A (ja) * | 1974-02-15 | 1975-09-06 | ||
| JPS5295185A (en) * | 1976-02-06 | 1977-08-10 | Hitachi Ltd | Mis semiconductor unit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2010073991A1 (ja) * | 2008-12-23 | 2012-06-14 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| JP5679821B2 (ja) * | 2008-12-23 | 2015-03-04 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
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| Publication number | Publication date |
|---|---|
| JPS54116885A (en) | 1979-09-11 |
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