KR101831496B1 - 메모리 디바이스 레이아웃, 반도체 디바이스, 및 메모리 디바이스의 제조 방법 - Google Patents
메모리 디바이스 레이아웃, 반도체 디바이스, 및 메모리 디바이스의 제조 방법 Download PDFInfo
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Abstract
메모리 디바이스의 레이아웃은 비일시적의 컴퓨터-판독 가능한 매체 상에 저장된다. 상기 레이아웃은 복수의 능동 구역 영역, 최하부 상호접속층, 복수의 메모리 셀, 및 워드 라인을 포함한다. 상기 최하부 상호접속층은 복수의 능동 구역 영역 위의 제1 도전층, 및 상기 제1 도전층 위의 제2 도전층을 포함한다. 상기 복수의 메모리 셀은 상기 복수의 능동 구역 영역을 포함한다. 상기 워드 라인은 제2 도전층에 있으며, 그리고 복수의 메모리 셀에 결합된다.
Description
본 발명은 메모리 디바이스 레이아웃, 반도체 디바이스, 및 메모리 디바이스의 제조 방법에 관한 것이다.
집적회로(IC)의 소형화 시의 최근의 경향은 전력을 적게 소비하고 예전보다 더욱 높은 속도로 더 많은 기능성을 제공하는, 더 작은 디바이스로 나타났다. 또한, 소형화 공정은 생산 수율(yield) 및 의도된 기능을 보장하기 위해 IC 설계 및/또는 제조 공정의 발전으로 나타났다.
본 발명의 양태는 첨부된 도면과 함께 읽혀질 때 이하의 상세한 설명으로부터 가장 잘 이해된다. 본 산업에서의 표준적인 관행에 따라, 다양한 특징부는 축적대로 도시되지 않았음을 인식해야 한다. 실제로, 다양한 특징부의 크기는 논의의 명확함을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 하나 또는 그 이상의 실시예에 따른 메모리 셀의 개략도이다.
도 2는 하나 또는 그 이상의 실시예에 따른 메모리 디바이스의 일부의 레이아웃의 평면도이다.
도 2a는 일부 실시예에 따른 메모리 디바이스의 일부의 레이아웃의 평면도이다.
도 2b는 일부 실시예에 따른 메모리 디바이스의 일부의 레이아웃의 평면도이다.
도 3은 일부 실시예에 따른 메모리 셀의 레이아웃의 평면도이다.
도 4는 일부 실시예에 따른 메모리 디바이스의 일부의 레이아웃의 평면도이다.
도 5는 일부 실시예에 따른 반도체 디바이스의 개략적인 횡단면도이다.
도 6a는 일부 실시예에 따라, 도 2b의 레이아웃의 좌측 상에서 선 A-A' 둘레의 영역의 확대도이다.
도 6b는 일부 실시예에 따라, 도 2b의 레이아웃의 하부 좌측 모서리에서 선 B-B' 둘레의 영역의 확대도이다.
도 7a는 일부 실시예에 따라, 도 2b 또는 도 6a의 선 A-A' 를 따라 취한 메모리 디바이스의 횡단면도이다.
도 7b는 일부 실시예에 따라, 도 2b 또는 도 6b의 선 B-B' 를 따라 취한 메모리 디바이스의 횡단면도이다.
도 8은 일부 실시예에 따라, 메모리 디바이스를 제조하는 방법의 흐름도이다.
도 2는 하나 또는 그 이상의 실시예에 따른 메모리 디바이스의 일부의 레이아웃의 평면도이다.
도 2a는 일부 실시예에 따른 메모리 디바이스의 일부의 레이아웃의 평면도이다.
도 2b는 일부 실시예에 따른 메모리 디바이스의 일부의 레이아웃의 평면도이다.
도 3은 일부 실시예에 따른 메모리 셀의 레이아웃의 평면도이다.
도 4는 일부 실시예에 따른 메모리 디바이스의 일부의 레이아웃의 평면도이다.
도 5는 일부 실시예에 따른 반도체 디바이스의 개략적인 횡단면도이다.
도 6a는 일부 실시예에 따라, 도 2b의 레이아웃의 좌측 상에서 선 A-A' 둘레의 영역의 확대도이다.
도 6b는 일부 실시예에 따라, 도 2b의 레이아웃의 하부 좌측 모서리에서 선 B-B' 둘레의 영역의 확대도이다.
도 7a는 일부 실시예에 따라, 도 2b 또는 도 6a의 선 A-A' 를 따라 취한 메모리 디바이스의 횡단면도이다.
도 7b는 일부 실시예에 따라, 도 2b 또는 도 6b의 선 B-B' 를 따라 취한 메모리 디바이스의 횡단면도이다.
도 8은 일부 실시예에 따라, 메모리 디바이스를 제조하는 방법의 흐름도이다.
이하의 설명은 제공된 대상(subject matter)의 상이한 특징을 실시하기 위해 많은 상이한 실시예 또는 예를 제공한다. 본 발명을 간소화하기 위해 부품 및 장치의 특정한 예가 아래에 개시된다. 물론, 이들은 단지 예에 불과하며, 제한하는 것으로는 의도되지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 특징부 상에 또는 제2 특징부 위에 제 1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 추가적인 특징부가 제1 특징부와 제2 특징부 사이에 형성될 수 있어서 제1 및 제2 특징부가 직접 접촉하지 않을 수 있는 실시예를 포함할 수도 있다. 또한, 본 발명은 다양한 예에서 도면부호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간단함 및 명확함을 위한 것이며, 또한 그 자체가 논의되는 다양한 실시예들 및/또는 구성들 사이의 관련성을 나타내지 않는다.
또한, 제1 요소가 제2 요소에 "연결되는" 또는 "결합되는" 것으로 개시될 때, 이런 개시는 상기 제1 요소와 제2 요소가 서로 직접 연결되거나 또는 결합되는 실시예를 포함하며, 또한 제1 요소와 제2 요소가 그 사이에 하나 또는 그 이상의 다른 간섭 요소에 의해 서로 간접적으로 연결되거나 또는 결합되는 실시예도 포함한다.
일부 실시예에 있어서, IC는 복수의 도전성 상호접속층을 포함하며, 그 중에서 최하부의 도전성 상호접속층은 하나 또는 그 이상의 실시예에서 금속-제로(metal-zero)(M0) 층으로서 지칭된다. 일부 실시예에 있어서, 상기 M0 층은 하부층(MD1) 및 상부층(MD2)과 같은 복수의 층들을 포함한다. 일부 실시예에 있어서, 메모리 디바이스의 워드 라인은 MD2 층에 형성된다. 적어도 하나의 실시예에 있어서, 워드 라인을 MD2 층에 형성함으로써, 절감된 비용 및/또는 증가된 성능을 갖는 다양한 제조 공정 윈도우를 포함하는 것이 가능하다.
도 1은 하나 또는 그 이상의 실시예에 따른 메모리 셀(100)의 개략도이다. 상기 메모리 셀(100)은 제1 절반부(101) 및 제2 절반부(102)를 포함한다. 일부 실시예에 있어서, 상기 제1 절반부(101) 및 제2 절반부(102)는 셀-절반부(half-cell)로서 지칭된다. 제1 셀-절반부(101)는 p-채널 금속-산화물 반도체(p-channel metal-oxide semiconductor)(PMOS) 트랜지스터(PU-1), n-채널 금속-산화물 반도체(n-channel metal-oxide semiconductor)(NMOS) 트랜지스터(PD-1), 및 NMOS 트랜지스터(PG-1)를 포함한다. 트랜지스터(PU-1)와 트랜지스터(PD-1)는 가교-결합되어(cross-coupled), 제1 가교-결합형 인버터를 형성한다. 제2 셀-절반부(102)는 PMOS 트랜지스터(PU-2), NMOS 트랜지스터(PD-2), 및 NMOS 트랜지스터(PG-2)를 포함한다. 트랜지스터(PU-2)와 트랜지스터(PD-2)는 가교-결합되어, 제2 가교-결합형 인버터를 형성한다. 제1 및 제2 가교-결합형 인버터는 저장 유닛을 형성한다. 일부 실시예에 있어서, 트랜지스터(PD-1, PD-2)는 풀-업(pull-up)(PU) 디바이스로 지칭되고, 트랜지스터(PD-1, PD-2)는 풀-다운(pull-down)(PD) 디바이스로 지칭되며, 트랜지스터(PG-1, PG-2)는 패스-게이트(pass-gate)(PG) 디바이스로 지칭된다.
트랜지스터(PU-1, PU-2)의 소스는 제1 전력 공급 노드(VCC)에 전기적으로 결합된다. 트랜지스터(PU-1, PU-2)의 드레인은 대응하는 제1 및 제2 저장 노드(MT, MB)에서 대응하는 트랜지스터(PD-1, PD-2)의 드레인에 전기적으로 결합된다. 트랜지스터(PU-1)의 게이트는, 트랜지스터(PD-1)의 게이트 및 트랜지스터(PD-2)의 드레인에 전기적으로 결합된다. 트랜지스터(PU-2)의 게이트는, 트랜지스터(PD-2)의 게이트 및 트랜지스터(PD-1)의 드레인에 전기적으로 결합된다. 트랜지스터(PD-1, PD-2)의 소스는, 제2 전력 공급 노드(VSS)에 전기적으로 결합된다. 일부 실시예에 있어서, 제2 전력 공급 노드(VSS)의 전압은 접지 전압에 대응한다. 트랜지스터(PG-1)는 제1 비트 라인(bit line)(BL)과 제1 저장 노드(MT) 사이에 결합된다. 트랜지스터(PG-1)의 게이트는 워드 라인(word line)(WL)에 결합된다. 트랜지스터(PG-2)는 제2 비트 라인(BL)과 제2 저장 노드(MB) 사이에 결합된다. 트랜지스터(PG-2)의 게이트는 워드 라인(WL)에 결합된다. 트랜지스터(PG-1) 및 트랜지스터(PG-2)는 대응하는 제1 및 제2 가교-결합형 인버터를 대응하는 제1 및 제2 비트 라인(BL, BLB)에 선택적으로 연결하기 위해, 워드 라인(WL)에 의해 공급되는 신호에 기초하여 작동되도록 구성된다. 제1 저장 노드(MT)는 커넥터(113)에 의해 트랜지스터(PU-2) 및 트랜지스터(PD-2)의 게이트에 결합된다. 제2 저장 노드(MB)는 커넥터(114)에 의해 트랜지스터(PU-1) 및 트랜지스터(PD-1)의 게이트에 결합된다.
일부 실시예에 있어서, 메모리 셀(100)은 6개 외에 많은 트랜지스터를 포함하고 있다. 예를 들어 적어도 하나의 실시예에 있어서, 메모리 셀(100)은 8개의 트랜지스터를 포함한다. 실시예에 있어서, 메모리 셀(100)은 단일-핀 셀이며, 예를 들어 트랜지스터(PD-1, PD-2, PG-1, PG-2, PU-1, PU-2)는 단일-핀 FinFET 트랜지스터이다. 일부 실시예에 있어서, 메모리 셀(100)은 다중-핀 셀이며, 예를 들어 트랜지스터(PD-1, PD-2, PG-1, PG-2, PU-1, PU-2)는 다중-핀 FinFET 트랜지스터이다. 일부 실시예에 있어서, 메모리 셀(100)의 트랜지스터(PD-1, PD-2, PG-1, PG-2)는 다중-핀 FinFET 트랜지스터이고, 트랜지스터(PU-1, PU-2)는 단일-핀 FinFET 트랜지스터이다. 일부 실시예에 있어서, 메모리 셀(100)은 랜덤 억세스 메모리(RAM) 디바이스, 예를 들어 동적 RAM(DRAM) 메모리 칩 또는 정적 RAM(SRAM) 메모리 칩의 일부이다.
도 2는 일부 실시예에 따른 메모리 디바이스의 2 × 2 부분의 레이아웃(200)의 평면도이다. 도 2의 예시적인 구성에서 상기 메모리 디바이스의 2 × 2 부분은 복수의 메모리 셀, 예를 들어 X 방향 및 Y 방향을 따라 어레이로 배치되는 셀 1-1, 셀 1-2, 셀 2-1, 셀 2-2 를 포함한다. 적어도 하나의 실시예에 있어서, 셀 1-1 의 레이아웃은 도 3에 대해 여기에 개시되는 레이아웃(300)에 대응하며, 그리고 도 2에 "R0" 로서 도시되어 있다. "MX" 라는 표기는 X 방향을 가로질러 "R0" 레이아웃과 대칭인 레이아웃을 나타낸다. 예를 들어, 셀 1-2 의 레이아웃은 셀 1-1 및 셀 1-2 의 공통 엣지(281)를 가로질러 셀 1-1 의 레이아웃과 대칭이며, 상기 공통 엣지(281)는 X 방향으로 배향되고, 셀 1-2 의 레이아웃은 도 2에 "MX" 로 도시되어 있다. "MY" 라는 표기는 Y 방향을 가로질러 "R0" 레이아웃과 대칭인 레이아웃을 나타낸다. 예를 들어, 셀 2-1 의 레이아웃은 셀 1-1 및 셀 2-1 의 공통 엣지(282)를 가로질러 셀 1-1 의 레이아웃과 대칭이며, 상기 공통 엣지(282)는 Y 방향으로 배향되고, 셀 2-1 의 레이아웃은 도 2에 "MY" 로 도시되어 있다. "R180" 이라는 표기는 Y 방향을 가로질러 "MX" 레이아웃과 대칭이거나 또는 X 방향을 가로질러 "MY" 레이아웃과 대칭인 레이아웃을 나타낸다. 예를 들어, 셀 1-2 의 레이아웃은 셀 1-2 및 셀 2-2 의 공통 엣지를 가로질러 셀 1-2 의 레이아웃과 대칭이거나, 또는 셀 2-1 및 셀 2-2 의 공통 엣지를 가로질러 셀 2-1 의 레이아웃과 대칭이다. 셀 2-2 의 레이아웃은 도 2에 "R180" 으로 도시되어 있다.
도 2a는 일부 실시예에 따른 메모리 디바이스의 레이아웃(200A)의 일부의 평면도이다. 일부 실시예에 있어서, 레이아웃(200A)은, MD2 층 및 V0 층이 추가되어, 도 2에 대해 개시된 레이아웃(200)에 대응한다. 도 2a의 층(OD, P0, MD1, MD2, MP, V0)은 도 5에 대해 여기에 상세히 도시되어 있다.
도 2a의 예시적인 구성에는, 도 2에 대해 개시된 바와 같이, 레이아웃(200A)에 4개의 메모리 셀이 있다. 상기 레이아웃(200A)은 도 3에 대해 개시되는 바와 같이 Y 방향으로 연장하는 복수의 능동 구역 영역(active area region)을 포함한다. 예를 들어 능동 구역 영역(206, 207, 208, 209)이 도 2a에 도시되어 있다. 하나 또는 그 이상의 실시예에 있어서, 도 2a의 레이아웃(200A)의 능동 구역 영역(206, 207, 208, 209)은 도 3의 레이아웃(300)의 능동 구역 영역(326, 327, 328, 329)에 대응한다. 상기 능동 구역은 여기에서는 하나 또는 그 이상의 실시예에서 산화물 형성(oxide definition)(OD) 영역 또는 패턴으로서 지칭되며, 또한 도면에는 "OD" 라는 표기로 개략적으로 도시되어 있다.
레이아웃(200A)은 도 3에 대해 개시되는 바와 같이 능동 구역 영역 위에서 그리고 이를 가로질러 X 방향으로 연장하는 복수의 게이트 전극을 추가로 포함한다. 예를 들어, 게이트 전극(212, 213, 214, 215)이 도 2a에 도시되어 있다. 상기 게이트 전극(212, 213, 214, 215)이 도 2a에 복수의 메모리 셀들을 가로질러 연속적으로 도시되어 있더라도, 게이트 전극(212, 213, 214, 215)의 각각은 도 3에 대해 개시되는 바와 같이 여러 개의 불연속적인 부분을 포함한다. 하나 또는 그 이상의 실시예에 있어서, 도 2a의 레이아웃(200A)의 게이트 전극(212, 213)은 도 3의 레이아웃(300)의 게이트 전극(321/322, 323/324)에 대응한다. 상기 게이트 전극은 하나 또는 그 이상의 실시예에서 여기에서는 폴리(poly)(PO) 패턴으로서 지칭되며, 도면에는 "PO" 라는 표기로 개략적으로 도시되어 있다.
레이아웃(200A)은 MD1 층을 추가로 포함한다. 상기 MD1 층은 도 3에 대해 개시되는 바와 같이 능동 구역 영역 위의 콘택 구역에 대응하는 복수의 도전성 패턴, 및 게이트 전극 위의 매립된 콘택에 대응하는 복수의 도전성 패턴을 포함한다. 예를 들어, 콘택 구역(BL, BLB, VCC, VSS, MT, MB), 및 매립된 콘택(221, 222, 223, 224, 225)이 도 2a에 도시되어 있다. 상기 MD1 층은 도면에 "MD1" 이라는 표기로 개략적으로 도시되어 있다. 상기 매립된 콘택은 도면에 "MP" 또는 "BurCT" 라는 표기로 개략적으로 도시되어 있다. 하나 또는 그 이상의 실시예에 있어서, 도 2a의 레이아웃(200A)에서 상기 매립된 콘택(221, 223, 224, 225)은 도 3의 레이아웃(300)에서 매립된 콘택(361, 363, 364, 362)에 대응한다.
레이아웃(200A)은 MD1 층 위에 MD2 층을 추가로 포함한다. 상기 MD2 층은 도면에 "MD2" 라는 표기로 개략적으로 도시되어 있다. 상기 MD2 층은 복수의 메모리 셀에 결합되는 적어도 하나의 워드 라인을 포함한다. 예를 들어, 워드 라인(231, 232)이 도 2a에 도시되어 있다. 상기 워드 라인은 도면에 "WL" 이라는 표기로 개략적으로 도시되어 있다. 적어도 하나의 실시예에 있어서, 워드 라인(231, 232)은 복수의 대응하는 메모리 셀들을 가로질러 연속적으로 연장한다. 예를 들어, 워드 라인(231)은 도 2에 대해 개시된 셀 1-1 및 셀 2-1 에 대응하는 하부 메모리 셀을 가로질러 연속적으로 연장하고, 그리고 이에 전기적으로 결합된다. 워드 라인(232)은 도 2에 대해 개시된 셀 1-2 및 셀 2-2 에 대응하는 상부 메모리 셀을 가로질러 연속적으로 연장하고, 그리고 이에 전기적으로 결합된다.
도 2a의 예시적인 구성에 있어서, 워드 라인(231, 232)은, 전기적으로 격리되어 있을 동안, 대응하는 메모리 셀의 하부의 저장 노드 위로 연장한다. 예를 들어 워드 라인(231)은, 전기적으로 격리되어 있을 동안, 대응하는 하부 메모리 셀의 저장 노드(MT, MB) 위로 연장한다. 상기 워드 라인(232)은, 전기적으로 격리되어 있을 동안, 대응하는 상부 메모리 셀의 상부의 저장 노드(MT, MB)로부터 그 위로 연장한다. 하나 또는 그 이상의 예시적인 구성이 도 6b-7b에 대해 여기에 개시된다.
상기 워드 라인(231, 232)은 대응하는 메모리 셀의 매립된 콘택 위로 추가로 연장한다. 예를 들어 워드 라인(231)은, 전기적으로 격리되어 있을 동안, 도 2에 대해 개시된 셀 1-1 에 대응하는 하부 좌측 메모리 셀의 매립된 콘택(223, 224) 위로 연장한다. 하나 또는 그 이상의 예시적인 구성이 도 6b-7b에 대해 여기에 개시된다.
워드 라인(231)은 매립된 콘택(221, 225) 위로 추가로 연장하며, 그리고 하부 좌측 메모리 셀의 매립된 콘택(221, 225)에 전기적으로 결합된다. 마찬가지로, 워드 라인(232)은 매립된 콘택(222) 위로 연장하며, 그리고 매립된 콘택(222)에 전기적으로 결합된다. 하나 또는 그 이상의 예시적인 구성이 도 6a-7a에 대해 여기에 개시된다.
적어도 하나의 실시예에 있어서, MD1 층의 하부의 도전성 패턴으로부터 워드 라인(231, 232)을 전기적으로 격리시키기 위해, 유전체층이 워드 라인(231, 232)과 MD1 층의 하부의 도전성 패턴 사이에 개재된다. 적어도 하나의 실시예에 있어서, 상기 유전체층은 워드 라인(231, 232)이 전기적으로 결합되는 상기 매립된 콘택(예를 들어, 221, 222, 225) 위로 워드 라인(231, 232)이 연장하는 영역을 포함하여, 상기 전체 워드 라인(231, 232) 아래에 형성된다. 워드 라인(231, 232)은 여기에 개시되는 바와 같이 그 위로부터 상기 대응하는 매립된 콘택(221, 222, 225)에 전기적으로 결합된다. 하나 또는 그 이상의 예시적인 구성이 도 6a-6b 및 7a-7b에 대해 여기에 개시된다.
도 2a의 예시적인 구성에 있어서 워드 라인(231, 232)은, Y 방향으로, 상기 대응하는 메모리 셀의 하부의 저장 노드(MT, MB)와 대략 동일한 폭을 갖는다. 이 구성은 예시적이다. 다른 장치도 다양한 실시예의 범위 내에 속한다. 예를 들어, 하나 또는 그 이상의 실시예에 있어서, 워드 라인(231, 232)은 하부의 저장 노드(MT, MB)의 폭 보다 크거나 또는 적은 폭을 갖는다. 도 2a의 예시적인 구성에 있어서 게이트 전극은, 중첩 없이, 워드 라인을 따라 연장한다. 예를 들어 게이트 전극(212, 213)은, 워드 라인(231)과의 중첩 없이, 워드 라인(231)과 함께 연장한다. 게이트 전극(214, 215)은 워드 라인(232)과의 중첩 없이 워드 라인(232)과 함께 연장한다.
도 2a의 예시적인 구성에 있어서, MD2 층은 MD1 층의 하부의 도전성 패턴 위로 연장하고 그리고 이에 전기적으로 결합되는 도전성 패턴을 추가로 포함한다. 예를 들어, MD2 층은 워드 라인(231, 232) 외에 MD1 층의 대응하는 하부의 콘택 구역(BL, BLB, VSS) 위로 연장하고 그리고 이에 전기적으로 결합되는 도전성 패턴(233, 234, 235, 236, 237)을 추가로 포함한다. 적어도 하나의 실시예에 있어서, 워드 라인(231, 232)의 아래에서 MD1 층과 MD2 층 사이에 개재되는 유전체층은 MD1 층의 콘택 구역(BL, BLB, VSS) 위에는 없으며, 또한 MD2 층의 대응하는 도전성 패턴(233, 234, 235, 236, 237)이 MD1 층의 대응하는 하부의 콘택 구역(BL, BLB, VSS)과 전기적으로 결합되는 것을 허용한다.
적어도 하나의 실시예에 있어서, 유전체층은 도면에 "SNR" 이라는 표기로 개략적으로 도시된, 여기에서 실리콘-질화물-제거(silicon-nitride-removal)(SNR) 영역으로 지칭되는 영역에는 존재하지 않는다. 예를 들어, SNR 영역(241, 242, 243, 244, 245)이 도 2a에 도시되어 있다. MD1 층 및 MD2 층의 중첩되는 도전성 패턴들은 SNR 영역 내에서 전기적으로 결합된다. 예를 들어, MD2 층의 도전성 패턴(233)은 SNR 영역(241)에서 MD1 층의 대응하는 하부의 콘택 구역(BL)과 전기적으로 결합된다. MD2 층의 도전성 패턴(234)은 SNR 영역(244)에서 MD1 층의 대응하는 하부의 콘택 구역(BLB)과 전기적으로 결합된다. MD2 층의 도전성 패턴들(235, 236, 237)은 SNR 영역(242, 243)에서 MD1 층의 대응하는 하부의 콘택 구역(VSS)과 전기적으로 결합된다. SNR 영역의 외측에서, MD1 층 및 MD2 층의 중첩되는 도전성 패턴들은 유전체층에 의해 서로 전기적으로 격리되어 있다. 유전체층의 예시적인 유전체 재료는 실리콘 질화물, 산화물, AL2Ox, 및 다른 적절한 전기적 절연 재료를 포함하지만, 그러나 이에 제한되지 않는다. 일부 실시예에 따라, MD1 층과 MD2 층 사이에 유전체층을 형성하는 예시적인 방법이 도 6a-6b 및 7a-7b에 대해 여기에 개시된다.
레이아웃(200A)은 MD2 층 위에 V0 층을 추가로 포함한다. 상기 층 V0, 즉 비아-제로 층은 메모리 디바이스의 최하부 비아층이다. 상기 V0 층은 도면에 "V0" 이라는 표기로 개략적으로 도시되어 있다. 상기 V0 층은, MD1 층 또는 MD2 층의 대응하는 하부의 도전성 패턴 위에 있고 그리고 이에 전기적으로 결합되는, 복수의 V0 비아를 포함한다. 예를 들어, V0 비아(251-260)가 도 2a에 도시되어 있다. 적어도 하나의 실시예에 있어서, V0 비아의 일부가 MD1 층에 전기적으로 결합되는 반면에, 다른 V0 비아가 MD2 층에 전기적으로 결합된다. 예를 들어, V0 비아(251-255)는 MD1 층의 대응하는 하부의 도전성 패턴에 전기적으로 결합되는 반면에, V0 비아(256-260)는 MD2 층의 대응하는 하부의 도전성 패턴에 전기적으로 결합된다.
도 2a의 예시적인 구성에 있어서, V0 비아(251)는 MD1 층의 매립된 콘택(221) 위에 있고 그리고 이에 전기적으로 결합되며, V0 비아(252)는 MD1 층의 매립된 콘택(222) 위에 있고 그리고 이에 전기적으로 결합되며, V0 비아(253, 254)는 MD1 층의 대응하는 하부의 콘택 구역(VCC) 위에 있고 그리고 이에 전기적으로 결합되며, V0 비아(255)는 MD1 층의 매립된 콘택(225) 위에 있고 그리고 이에 전기적으로 결합된다. V0 비아(251)는 하부의 워드 라인(231) 위에 있고 그리고 이에 전기적으로 결합된다. 그 결과로서, 게이트 전극(213)은 매립된 콘택(221) 및 V0 비아(251)를 통해 상기 대응하는 워드 라인(231)에 전기적으로 결합된다. V0 비아(252)는 하부의 워드 라인(232) 위에 있고 그리고 이에 전기적으로 결합된다. 그 결과로서, 게이트 전극(214)은 매립된 콘택(222) 및 V0 비아(252)를 통해 상기 대응하는 워드 라인(232)에 전기적으로 결합된다. V0 비아(255)는 하부의 워드 라인(231) 위에 있고 그리고 이에 전기적으로 결합된다. 그 결과로서, 게이트 전극(212)은 매립된 콘택(225) 및 V0 비아(255)를 통해 상기 대응하는 워드 라인(231)에 전기적으로 결합된다. V0 비아(251-255)는 도면에 "V0_MG" 라는 표기로 개략적으로 도시되어 있다.
도 2a의 예시적인 구성에 있어서, V0 비아(256, 257, 260)는 MD2 층의 대응하는 하부의 도전성 패턴(235, 237, 236) 위에 있고 그리고 이에 전기적으로 결합된다. 그 결과로서, MD1 층의 하부의 콘택 구역(VSS)은 MD2 층의 대응하는 도전성 패턴(235, 237, 236)을 통해 상기 대응하는 V0 비아(256, 257, 260)에 전기적으로 결합된다. V0 비아(258, 259)는 MD2 층의 대응하는 하부의 도전성 패턴(233, 234) 위에 있고 그리고 이에 전기적으로 결합된다. 그 결과로서, MD1 층의 하부의 콘택 구역(BL, BLB)은 MD2 층의 MD2 층의 대응하는 도전성 패턴(233, 234)을 통해 상기 대응하는 V0 비아(258, 259)에 전기적으로 결합된다. V0 비아(256-260)는 도면에 "V0_MD" 라는 표기로 개략적으로 도시되어 있다.
일부 실시예에 있어서, 레이아웃(200A)은 하나 또는 그 이상의 프로세서에 의해 발생된 복수의 마스크에 의해 나타나며 및/또는 하나 또는 그 이상의 비일시적 컴퓨터-판독 가능한 매체에 저장된다. 레이아웃(200A)을 나타내기 위한 다른 포맷도 다양한 실시예의 범위 내에 속한다. 비일시적 컴퓨터 판독 가능한 기록 매체의 예는 외부의/제거 가능한 및/또는 내부의/빌트인 저장 또는 메모리 유닛, 예를 들어 DVD 와 같은 하나 또는 그 이상의 광학 디스크, 하드 디스크와 같은 자기 디스크, ROM, RAM, 메모리 카드 등과 같은 반도체 메모리를 포함하지만, 그러나 이에 제한되지 않는다. 예를 들어, 레이아웃(200A)은 능동 구역 영역(206, 207, 208, 209)에 대응하는 적어도 하나의 마스크에 의해, 게이트 전극(212, 213, 214, 215)에 대응하는 적어도 하나의 마스크에 의해, 스페이서에 대응하는 적어도 하나의 마스크에 의해, MD1 층의 콘택 구역(BL, BLB, VCC, VSS, MT, MB)에 대응하는 적어도 하나의 마스크에 의해, (도 5에 대해 여기에 개시되는) MP 층의 매립된 콘택(221, 222, 223, 224, 225)에 대응하는 적어도 하나의 마스크에 의해, SNR 영역에 대응하는 적어도 하나의 마스크에 의해, MD2 층의 워드 라인(231, 232) 및 도전성 패턴(233, 234, 235, 236, 237)에 대응하는 적어도 하나의 마스크에 의해, 및 V0 층의 V0 비아에 대응하는 적어도 하나의 마스크에 의해 나타난다.
일부 실시예에 있어서, 하나의 층의 도전성 패턴은 복수의 마스크에 의해 제조된다. 예를 들어, MD2 층의 도전성 패턴은 하나 또는 그 이상의 실시예에서 워드 라인(231, 232)에 대응하는 제1 마스크 및 도전성 패턴(233, 234, 235, 236, 237)에 대응하는 제2 마스크에 의해 제조된다. 다른 예에 있어서, V0 층의 V0 비아는 하나 또는 그 이상의 실시예에서 MD1 층 또는 MP 층의 대응하는 하부의 도전성 패턴에 전기적으로 결합되는 V0 비아(251-255)에 대응하는 제1 비아 마스크에 의해, 및 MD2 층의 대응하는 하부의 도전성 패턴에 전기적으로 결합되는 V0 비아(256-260)에 대응하는 제2 비아 마스크에 의해 제조된다. 일부 실시예에 있어서, 복수의 층의 도전성 패턴은 공통의 마스크에 의해 제조된다. 예를 들어, MP 층의 하나 또는 그 이상의 매립된 콘택 및 MD1 층의 하나 또는 그 이상의 콘택 구역은, 하나 또는 그 이상의 실시예에서 공통의 마스크에 의해 제조된다.
도 2b는 일부 실시예에 따른 메모리 디바이스의 레이아웃(200B)의 일부의 평면도이다. 일부 실시예에 있어서, 레이아웃(200B)은 도 2a에 대해 개시된 레이아웃(200A)에 대응하며, 적어도 하나의 마스크에 의해 나타나는 M1 층이 추가되었다. 도 2b의 M1 층은 도 5에 대해 여기에 상세히 개시되었다. 간단함을 위해, SNR 영역이 도 2b로부터 생략되었다.
M1 층은 비트 라인(BL, BLB) 및 전력 라인(VCC, VSS)에 대응하는 복수의 도전성 패턴을 포함하며, 그리고 대응하는 하부의 V0 비아에 전기적으로 결합된다. 예를 들어, M1 층은 도전성 패턴들(261-273)을 포함하며, 그 사이에 도전성 패턴(261, 262, 267, 272, 273)이 전력 라인(VSS)에 대응하고, 도전성 패턴(263, 271)이 비트 라인(BL)에 대응하며, 도전성 패턴(264, 265, 269, 270)이 전력 라인(VCC)에 대응하고, 도전성 패턴(266, 268)이 비트 라인(BLB)에 대응한다.
비트 라인(BL, BLB)은 대응하는 하부의 V0 비아 위로 연장하며 그리고 이에 전기적으로 결합된다. 예를 들어, 비트 라인(BL)(263)은 대응하는 하부의 V0 비아(258) 위로 연장하며 그리고 이에 전기적으로 결합되며, 이는 다시 MD2 층의 도전성 패턴(233) 및 MD1 층의 대응하는 하부의 콘택 구역을 통해 능동 구역 영역(206)에 추가로 전기적으로 결합된다. 비트 라인(BL, BLB)이 그 사이에 V0 비아를 갖지 않는 하부의 도전성 패턴 위로 연장하는 영역에서, 상기 비트 라인(BL, BLB)은 하부의 도전성 패턴에 전기적으로 결합되지 않는다. 예를 들어, 비트 라인(BL)(263)이 게이트 전극(212-215), 워드 라인(231, 232), 및 그 사이에 V0 비아를 갖지 않는 MD2 층의 도전성 패턴(235, 237)과 중첩되는 영역에서, 비트 라인(BL)(263)은 하부의 도전성 패턴(212-215), 워드 라인(231, 232), 및 도전성 패턴(235, 237)에 전기적으로 결합되지 않는다.
전력 라인(VSS)은 대응하는 하부의 V0 비아 위로 연장하며 그리고 이에 전기적으로 결합된다. 예를 들어, 상기 전력 라인(VSS)(261, 232)은 대응하는 하부의 V0 비아(256, 257) 위로 연장하고 그리고 이에 전기적으로 결합되며, 이는 다시 MD2 층의 대응하는 도전성 패턴(235, 237) 및 MD1 층의 대응하는 하부의 콘택 구역을 통해, 능동 구역 영역(206)에 추가로 전기적으로 결합된다. 전력 라인(VSS)이 그 사이에 V0 비아를 갖지 않는 하부의 도전성 패턴 위로 연장하는 영역에서, 전력 라인(VSS)은 하부의 도전성 패턴에 전기적으로 결합되지 않는다. 예를 들어, 상기 전력 라인(VSS)이 그 사이에 V0 비아가 없는 게이트 전극(212)과 중첩되는 영역에서, 전력 라인(VSS)(261)은 하부의 게이트 전극(212)에 전기적으로 결합되지 않는다.
전력 라인(VCC)은 대응하는 하부의 V0 비아 위로 연장하며 그리고 이에 전기적으로 결합된다. 예를 들어, 전력 라인(VCC)(264)은 대응하는 하부의 V0 비아(253) 위로 연장하고 그리고 이에 전기적으로 결합되며, 이는 다시 MD2 층의 개재하는 도전성 패턴이 없는 MD1 층의 대응하는 콘택 구역을 통해, 능동 구역 영역(207)에 추가로 전기적으로 결합된다. 전력 라인(VCC)이 그 사이에 V0 비아를 갖지 않는 하부의 도전성 패턴 위로 연장하는 영역에서, 전력 라인(VCC)은 하부의 도전성 패턴에 전기적으로 결합되지 않는다. 예를 들어, 전력 라인(VCC)(264)이 게이트 전극(212-215), 워드 라인(231, 232), 및 그 사이에 V0 비아가 없는 게이트 전극(213, 214)의 대응하는 매립된 콘택과 중첩되는 영역에서, 전력 라인(VCC)(264)은 게이트 전극(212-215), 워드 라인(231, 232), 및 게이트 전극(213, 214)의 매립된 콘택과 전기적으로 결합되지 않는다.
일부 실시예에 있어서, MD2 층에 워드 라인(WL)을 형성함으로써, 하나 또는 그 이상의 이점이 달성될 수 있다. 일부 다른 접근방법은 M0 층 보다 높은 금속 층에 워드 라인을 포함한다. 예를 들어, 일부 다른 접근방법에 있어서, 워드 라인이 M1 층에 형성되고, 비트 라인이 (여기서 도 5에 대해 개시되는) M2 층에 형성된다. 이런 다른 접근방법에 비해, 일부 실시예에 따른 메모리 디바이스는 M0 층의 MD2 층에 워드 라인을, 그리고 M1 층에 비트 라인을 포함한다. 그 결과로서, 일부 실시예에 따른 메모리 디바이스는 일부 다른 접근방법에 비해 감소된 개수의 상호접속층 또는 금속층을 포함한다. 상기 상호접속층 또는 금속층의 개수의 감소는 일부 실시예에서는 절감된 제조 경비, 감소된 메모리 디바이스 두께, 관련된 성능 개선을 갖는 감소된 워드 라인 커패시턴스 등을 포함하는, 그러나 이에 제한되지 않는, 하나 또는 그 이상의 효과를 포함한다.
일부 실시예에 있어서, MD2 층에 워드 라인(WL)을 형성함으로써, 하나 또는 그 이상의 설계 과제가 해결될 수 있다. 예를 들어, 워드 라인이 MD2 층에 형성되지 않는 일부 다른 접근방법에서는 MD2 E-E 공정 윈도우, MD2 EN V0 공정 윈도우, 및 M1 최소 피치 공정 윈도우를 포함하는, 그러나 이에 제한되지 않는, 하나 또는 그 이상의 설계 고려사항이 있다. 상기 MD2 E-E 공정 윈도우는 MD2 층의 인접한 MD2 도전성 패턴들 사이에 최소한으로 허용 가능한 엣지-엣지 이격거리(spacing)를 한정한다. 상기 MD2 EN V0 공정 윈도우는 최소한으로 허용 가능한 이격거리를 한정하며, 이에 의해 MD2 도전성 패턴이 상기 MD2 도전성 패턴 상에 놓이는 V0 비아를 둘러싼다. 상기 M1 최소 피치 공정 윈도우는 M1 층의 인접한 M1 도전성 패턴들 사이에 최소한으로 허용 가능한 피치(예를 들어, 중심-중심 이격거리)를 한정한다. 일부 다른 접근방법에 있어서, M1 층은 워드 라인을 포함할 뿐만 아니라 M2 층에서 하부의 메모리 셀로부터 하부의 비트 라인에 전기 연결부를 제공한다. M1 도전성 패턴의 밀도는 M1 도전성 패턴의 피치 및/또는 폭을 잠재적으로 제한하며, 이는 다시 대응하는 V0 비아 및/또는 MD2 도전성 패턴의 위치를 제한한다. V0 비아 및/또는 MD2 도전성 패턴의 위치에 대한 이런 제한은 MD2 E-E 공정 윈도우 및/또는 MD2 EN V0 공정 윈도우에 부합하는 것을 어렵게 하는데, 만일 이들이 부합하지 않는다면 단락 회로를 유발시켜 잠재적으로 칩 수율을 감소시킨다.
일부 실시예에 있어서, MD2 층에 워드 라인(WL)을 형성함으로써, M1 도전성 패턴의 밀도가 일부 다른 접근 방법에 비해 감소된다. 그 결과로서, M1 도전성 패턴의 피치 및/또는 폭이 완화된다. 도 2b의 예시적인 구성에서는 M1 도전성 패턴(263, 264, 265, 266)과 같은 일부 다른 M1 도전성 패턴 보다 VSS 가 더 커지도록 M1 도전성 패턴(262)을 형성하는 것이 가능하다. 그 결과로서, M1 도전성 패턴(262)에 전기적으로 결합되는 V0 비아(257)에 대한 제한도 완화되며, 이는 다시 V0 비아(257)에 전기적으로 결합되는 MD2 도전성 패턴(237)의 위치 및/또는 크기에 대한 제한의 완화를 허용한다. 따라서 일부 다른 접근방법 보다 적어도 하나의 실시예에서, 특히 N10 또는 그 이상(10 나노미터 또는 이보다 적은)과 같은 높은 생산 노드에서, MD2 E-E 공정 윈도우, MD2 EN V0 공정 윈도우, 및 M1 최소 피치 공정 윈도우 중 하나 또는 일부 또는 그 전부에 부합하는 것을 더욱 용이하게 한다. 공정 윈도우들이 부합되기 때문에, 일부 다른 접근방법 보다 적어도 하나의 실시예에서 칩 수율이 더 높다.
일부 실시예에 있어서, MD2 층에 워드 라인(WL)을 형성함으로써, 제조 공정 및/또는 경비가 일부 다른 접근방법에 비해 감소된다. 여기에 개시되는 바와 같이, 일부 다른 접근방법에서는 MD2 E-E 공정 윈도우, MD2 EN V0 공정 윈도우, 및 M1 최소 피치 공정 윈도우의 전부에 부합되는 것이 잠재적으로 어렵다. 예를 들어, 일부 다른 접근방법에 있어서, MD2 E-E 공정 윈도우에 부합되기 위해, MD2 층은 적어도 하나의 패터닝 공정 및 적어도 하나의 절단 공정에 의해 형성된다. 상기 절단 공정은 패터닝 공정에서 형성된 연속적인 도전성 패턴을 복수의 도전성 패턴들로 분할한다. 높은 생산 노드에서, 패터닝 공정 및/또는 절단 공정의 개수는 증가되며, 이는 제조 경비도 증가시킨다. 일부 실시예에 있어서, MD2 층은 절단 공정 없이 적어도 2개의 패터닝 공정에 의해 형성된다. 예를 들어, 여기에 개시되는 바와 같이, 워드 라인은 제1 마스크를 사용하여 제1 패터닝 공정에서 형성되고, 나머지 MD2 도전성 패턴은 제2 마스크를 사용하여 제2 패터닝 공정에서 형성된다. 그 결과로서, 일부 실시예에 따라 메모리 디바이스를 제조하기 위한 공정의 경비 및 복잡함이 일부 다른 접근방법에 비해 감소된다.
도 3은 일부 실시예에 따른 메모리 셀의 레이아웃(300)의 평면도이다. 제1 방향, 즉 X 방향으로의 메모리 셀의 치수는 "X-피치"로 지칭되고, 제2 방향, 즉 Y 방향으로의 메모리 셀의 치수는 "Y-피치"로 지칭된다. 도 3의 예시적인 구성에 있어서, Y-피치는 X-피치 보다 짧다. 적어도 하나의 실시예에 있어서, 레이아웃(300)을 갖는 메모리 셀은 메모리 셀(100)에 대응하며, 그리고 제1 셀-절반부(301) 및 제2 셀-절반부(302)를 포함한다. 메모리 셀(100)의 가상의 경계부(303)가 도 3에 도시되어 있다. 도 3의 예시적인 구성에 있어서, 상기 제1 셀-절반부(301)는 메모리 셀(100)의 제1 셀-절반부(101)에 대응하고, 상기 제2 셀-절반부(302)는 메모리 셀(100)의 제2 셀-절반부(102)에 대응한다. 적어도 하나의 실시예에 있어서, 제1 셀-절반부(301)는 메모리 셀(100)의 중심 지점을 가로질러 제2 셀-절반부(302)와 대칭이다.
메모리 셀(100)은 복수의 웰(well) 영역 위에 구성된다. 도 3의 예시적인 구성에 있어서, 메모리 셀(100)은 웰 영역(312, 313, 314) 위에 구성된다. 적어도 하나의 실시예에 있어서, 웰 영역(312, 314)은 p-웰 영역이고, 웰 영역(313)은 n-웰 영역이다. 웰 영역(312, 313, 314)의 개시된 도전성은 단지 예에 불과하다. 다른 장치도 다양한 실시예의 범위 내에 속한다. 웰 영역(312, 313, 314)은 상이한 타입의 디바이스 또는 트랜지스터를 위해 구성된다. 도 3의 예시적인 구성에 있어서, n-웰 영역(313)은 PMOS 트랜지스터를 형성하기 위한 영역이고, p-웰 영역(312, 314)은 NMOS 트랜지스터를 형성하기 위한 영역이다.
메모리 셀(100)은 웰 영역(312, 313, 314) 위에 복수의 능동 구역 영역(326, 327, 328, 329)을 포함한다. 상기 능동 구역 영역(326, 327, 328, 329)은 Y 방향을 따라 연장한다. 능동 구역 영역(326, 327, 328, 329)의 예시적인 재료로는 다양한 타입의 p-타입 도펀트 및/또는 n-타입 도펀트로 도핑되는 반도체 재료를 포함하지만, 그러나 이에 제한되지 않는다. 예시적인 p-타입 도펀트는 붕소 및 BF2 를 포함하지만, 그러나 이에 제한되지 않는다. 예시적인 n-타입 도펀트는 인 및 비소를 포함하지만, 그러나 이에 제한되지 않는다. 상기 능동 구역 영역(326, 327, 328, 329)은 여기에 개시되는 바와 같이 하나 또는 그 이상의 격리 구조물에 의해 서로 격리된다. 상기 능동 구역 영역(326, 327, 328, 329)은 대응하는 웰 영역 내에 있다. 예를 들어, 능동 구역 영역(326)은 p-웰 영역(312) 내에 있고, 능동 구역 영역(327, 328)은 n-웰 영역(313) 내에 있으며, 능동 구역 영역(329)은 p-웰 영역(314) 내에 있다. 도 3의 예시적인 구성에 있어서, 능동 구역 영역(326, 327, 328, 329)의 각각은 핀(fin)을 포함한다. 개시되는 구성은 단일-핀 구성이며 그리고 예에 불과하다. 능동 구역 영역 당 핀의 개수가 상이한 다른 장치도 다양한 실시예의 범위 내에 속한다. 예를 들어, 하나 또는 그 이상의 실시예에 있어서, 능동 구역 영역(326, 327, 328, 329)은 핀을 포함하지 않으며, 그리고 평탄형 MOSFET 트랜지스터를 형성하도록 구성된다.
메모리 셀(100)은 복수의 게이트 전극을 추가로 포함한다. 상기 게이트 전극(321, 322, 323, 324)은 능동 구역 영역(326, 327, 328, 329)을 가로질러 X 방향을 따라 연장한다. 게이트 전극(321, 322, 323, 324)의 예시적인 재료로는 폴리실리콘 및 금속을 포함하지만, 그러나 이에 제한되지 않는다. 다른 재료도 다양한 실시예의 범위 내에 속한다. 도 3의 예시적인 구성에 있어서, 2개의 게이트 전극이 각각의 셀-절반부(301, 302)에 배치된다. 예를 들어, 상기 게이트 전극(322, 323)은 제1 셀-절반부(301)에 배치되고, 게이트 전극(321, 324)은 제2 셀-절반부(302)에 배치된다.
게이트 전극(321, 322, 323, 324) 및 대응하는 능동 구역 영역(326, 327, 328, 329)은 레이아웃(300)에 하나 또는 그 이상의 트랜지스터를 형성한다. 도 3의 예시적인 구성에 있어서, 메모리 셀(100)의 트랜지스터(PD-1, PD-2, PG-1, PG-2, PU-1, PU-2)는 대응하는 능동 구역 영역(326, 327, 328, 329), 및 대응하는 게이트 전극(321, 322, 323, 324)에 의해 구성된다. 예를 들어, 트랜지스터(PG-1)는 게이트 전극(323)에 의해 구성되는 게이트, 및/또는 상기 게이트 전극(323)의 반대측 상의 핀(326)의 부분에 의해 구성되는 소스/드레인을 포함한다. 간단함을 위해, 메모리 셀(100)의 트랜지스터가 도 3에서 대응하는 핀과 대응하는 게이트 전극의 교차부에 도시되어 있다. 예를 들어, 트랜지스터(PD-1)는 대응하는 게이트 전극(322)과 대응하는 핀(326)의 교차부에 도면부호 "PD-1" 으로 도시되어 있다. NMOS 트랜지스터(PD-1, PG-1)는 p-웰 영역(312) 위에 구성되고, NMOS 트랜지스터(PD-2, PG-2)는 p-웰 영역(314) 위에 구성되며, PMOS 트랜지스터(PU-1, PU-2)는 n-웰 영역(313) 위에 구성된다. 적어도 하나의 실시예에 있어서, 트랜지스터(PD-1, PD-2, PG-1, PG-2, PU-1, PU-2) 중 하나 또는 그 이상은 도 1에 대해 개시된 트랜지스터 중 하나 또는 그 이상에 대응한다.
메모리 셀(100)은 대응하는 게이트 전극과 관련되는 복수의 스페이서를 추가로 포함한다. 간단함을 위해, 상기 스페이서가 도 3에는 도시되지 않았다. 스페이서는 대응하는 게이트 전극의 길이방향 측부를 따라 X 방향으로 연장한다. 스페이서는 대응하는 게이트 전극을 의도치 않은 전기 접촉으로부터 전기적으로 격리시키기 위해 하나 또는 그 이상의 유전체 재료를 포함한다. 스페이서의 예시적인 유전체 재료는 실리콘 질화물, 옥시질화물, 및 실리콘 탄화물을 포함하지만, 그러나 이에 제한되지 않는다. 적어도 하나의 실시예에 있어서, 하나 또는 그 이상의 스페이서는 테이퍼진 형상을 갖는다.
메모리 셀(100)은 트랜지스터(PD-1, PD-2, PG-1, PG-2, PU-1, PU-2)의 대응하는 소스/드레인을 서로 전기적으로 결합하거나 또는 다른 회로와 전기적으로 결합하기 위해, 대응하는 능동 구역 영역(326, 327, 328, 329) 위에 복수의 콘택 구역을 추가로 포함한다. 상기 콘택 구역은 여기에서는 "S/D 콘택"으로도 지칭되고 있다. 간단함을 위해, 메모리 셀(100)의 콘택 구역은 콘택 구역이 결합되는 대응하는 노드 또는 라인에 의해 도시된다. 예를 들어, 상기 트랜지스터(PG-1)를 제1 비트 라인(BL)에 결합하는 콘택 구역은 "BL" 로서 도시되고, 상기 트랜지스터(PG-2)를 제2 비트 라인(BLB)에 결합하는 콘택 구역은 "BLB" 로서 도시되며, 상기 트랜지스터(PU-1) 및 트랜지스터(PU-2)를 전력 공급 노드(VCC)에 결합하는 콘택 구역은 "VCC" 로서 도시되고, 상기 트랜지스터(PD-1) 및 트랜지스터(PD-2)를 전력 공급 노드(VCC)에 결합하는 콘택 구역은 "VSS" 로서 도시되며, 상기 트랜지스터(PU-1, PD-1, PG-1)의 드레인을 결합하는 콘택 구역은 저장 노드(MT)에 대응하고 그리고 "MT" 로서 도시되어 있으며, 트랜지스터(PU-2, PD-2, PG-2)의 드레인을 결합하는 콘택 구역은 저장 노드(MB)에 대응하고 그리고 "MB" 로서 도시되어 있다. 일부 실시예에 있어서, 콘택 구역(BL, BLB, VCC, VSS, MT, MB)은 MD1 층에 도전성 부분 또는 도전성 패턴을 포함한다.
메모리 셀은 복수의 매립된 콘택을 추가로 포함한다. 도 3의 예시적인 구성에 있어서, 메모리 셀(100)은 매립된 콘택(361, 362, 363, 364)을 포함하며, 이는 여기에서 "게이트 전극"으로도 지칭되고 있다. 매립된 전극(361, 362)은 대응하는 게이트 전극(323, 321) 위에 있고 그리고 이에 전기적으로 결합된다. V0 층의 비아(여기에서는 "V0 비아"로서 지칭되고 있다)는 여기에 개시되는 바와 같이 게이트 콘택(361, 362) 위에 있고 그리고 이에 전기적으로 결합된다. 트랜지스터(PG-1)의 게이트는 대응하는 게이트 콘택(361) 및 대응하는 V0 비아를 통해 대응하는 워드 라인에 전기적으로 결합되며, 트랜지스터(PG-2)의 게이트는 대응하는 게이트 콘택(362) 및 대응하는 V0 비아를 통해 대응하는 워드 라인에 전기적으로 결합된다. 간단함을 위해, 워드 라인 및 V0 비아는 도 3에 도시되지 않았다. 일부 실시예에 따른 워드 라인 및 대응하는 V0 비아가 도 2a-2b, 4, 6a-6b, 및 7a-7b에 대해 여기에 개시되어 있다.
매립된 콘택(363)은 게이트 전극(324) 및 콘택 구역(MT) 위에 있으며, 그리고 상기 콘택 구역(MT)을 게이트 전극(324)에 전기적으로 결합한다. 매립된 콘택(364)은 게이트 전극(322) 및 콘택 구역(MB) 위에 있으며, 그리고 상기 콘택 구역(MB)을 게이트 전극(324)에 전기적으로 결합한다. 적어도 하나의 실시예에 있어서, 매립된 콘택(363, 364)은 도 1에 대해 개시된 메모리 셀(100)의 커넥터(113, 114)에 대응한다. 적어도 하나의 실시예에 있어서, 매립된 콘택(363, 364)은 메모리 셀(100)의 내부에 있으며, 그리고 상기 메모리 셀(100)을 포함하는 메모리 디바이스의 다른 요소에 전기적으로 결합되지 않는다. 일부 실시예에 있어서, 매립된 콘택(361, 362, 363, 364)은 MP 층에 도전성 부분 또는 도전성 패턴을 포함한다. 적어도 하나의 실시예에 있어서, 매립된 콘택(361, 362, 363, 364)은 MD1 층에 도전성 부분 또는 도전성 패턴을 포함한다. 예를 들어, 레이아웃(300)의 영역(369)에 있어서, 콘택 구역(MT) 및 매립된 콘택(363)이 서로 중첩되는 것으로 도시되어 있더라도, 상기 콘택 구역(MT) 및 매립된 콘택(363)은 하나 또는 그 이상의 실시예에서 동일한 MD1 층에 속한다.
여기에 개시되는 바와 같이, 하나의 층에서의 도전성 패턴은 하나 또는 그 이상의 마스크에 의해 제조된다. 예를 들어, 적어도 하나의 실시예에 있어서, M1 층의 도전성 패턴은 도 2b의 예시적인 구성에 도시된 바와 같이 하나의 마스크에 의해 제조된다. 다른 장치도 다양한 실시예의 범위 내에 속한다. 예를 들어, 도 4에 대해 개시된 예시적인 구성에 있어서, M1 층의 도전성 패턴은 2개의 마스크에 의해 제조된다.
도 4는 일부 실시예에 따른 메모리 디바이스의 레이아웃(400)의 일부의 평면도이다. 일부 실시예에 있어서, 레이아웃(400)은 도 2b에 대해 개시된 레이아웃(200B)에 대응하며, 그 차이점은 M1 층이 2개의 마스크(M1-A, M1-B)를 포함한다는 점이다. 마스크(M1-A)는 도면에 "M1-A" 라는 표기로 개략적으로 도시되어 있는 도전성 패턴(263, 265, 267, 269, 271)을 포함한다. 마스크(M1-B)는 도면에 "M1-B" 라는 표기로 개략적으로 도시되어 있는 도전성 패턴(261, 262, 264, 266, 268, 270, 272, 273)을 포함한다. 마스크(M1-A)의 도전성 패턴 및 마스크(M1-B)의 도전성 패턴은, X 방향으로 교호하여 배치된다. 적어도 하나의 실시예에 있어서, 여기에 개시되는 바와 같이 2개의 마스크를 갖는 M1 층의 도전성 패턴을 형성함으로써, M1 층을 제조하는데 사용되는 리소그래피 공정의 한계치 보다 더 큰 밀도로, M1 층의 도전성 패턴을 형성하는 것이 가능하다.
도 4의 예시적인 구성에 있어서, 레이아웃(400)은 절단-M1 영역(474, 475)을 추가로 포함한다. 상기 절단-M1 영역(474)은 워드 라인(231) 위에서 M1 도전성 패턴(266)으로부터 M1 도전성 패턴(268)으로 연장하며, 또한 엣지(476, 477, 478, 479)를 포함한다. 상기 절단-M1 영역(475)은 유사하게 구성되며, 그리고 워드 라인(232) 위에서 M1 도전성 패턴(266)으로부터 M1 도전성 패턴(268)으로 연장한다. 절단-M1 영역들은 도전성 패턴(267)과 인접한 V0_MG 비아, 예를 들어 도 2a에 도시된 V0 비아(255) 사이의 잠재적 브리징(bridging)을 방지하기 위해, M1 도전성 패턴(267)의 라인-단부를 제거하기 위한 것이다. 일부 실시예에서는 절단-M1 영역이 생략되어 있다.
도 5는 일부 실시예에 따른 반도체 디바이스(500)의 개략적인 횡단면도이다. 상기 반도체 디바이스(500)는 반도체 기판(510), 및 복수의 요소를 포함한다. 예시적인 요소(520)가 도 5에 도시되어 있다.
반도체 기판(510)은 벌크 실리콘, 반도체 웨이퍼, 실리콘-온-인슐레이터(SOI) 기판, 또는 실리콘 게르마늄 기판을 포함하지만, 그러나 이에 제한되지 않는다. 3족, 4족, 및 5족 원소를 포함하는 다른 반도체 재료도 다양한 실시예의 범위 내에 속한다.
반도체 디바이스(500)의 요소는 능동 요소 및/또는 수동 요소를 포함한다. 능동 요소의 예로는 트랜지스터 및 다이오드를 포함하지만, 그러나 이에 제한되지 않는다. 트랜지스터의 예로는 금속 산화물 반도체 전계효과 트랜지스터(MOSFET), 상보형 금속 산화물 반도체(CMOS) 트랜지스터, 쌍극 접합 트랜지스터(BJT), 고전압 트랜지스터, 고주파 트랜지스터, p-채널 및/또는 n-채널 전계효과 트랜지스터(PFET/NFET), FinFET, 및 융기된 소스 및 드레인을 구비한 평탄형 MOS 트랜지스터를 포함하지만, 그러나 이에 제한되지 않는다. 상기 수동 요소의 예로는 커패시터, 인덕터, 퓨즈, 및 레지스터를 포함하지만, 그러나 이에 제한되지 않는다. 도 5에 도시된 예시적인 구성에 있어서, 요소(520)는 트랜지스터이다. 따라서 본 발명에서는 요소(520)가 트랜지스터(520)로도 지칭된다.
일부 실시예에 있어서, 반도체 디바이스(500)는 도 1-4 중 하나 또는 그 이상과 함께 개시된 바와 같은 메모리 회로에 대응한다. 일부 실시예에 있어서, 트랜지스터(520)는 도 1과 함께 개시된 바와 같은, 그리고 도 2-4 중 하나 또는 그 이상과 함께 도시 및/또는 개시된 바와 같은, 트랜지스터(PD-1, PD-2, PG-1, PG-2, PU-1, PU-2) 중 하나 또는 그 이상의 실시에 대응한다.
트랜지스터(520)는 기판(510) 위에 능동 구역(513)을, 그리고 상기 능동 구역(513) 위에 게이트 구조물(514)을 포함한다. 상기 능동 구역(513)은 기판(510) 위에도 형성되어 있는 하나 또는 그 이상의 격리 구조물(515)에 의해 반도체 디바이스(500)의 다른 요소로부터 격리된다. 능동 구역(513)은 여기에서는 산화물 한정(OD) 영역 또는 패턴으로서 지칭되며, 그리고 도면에 "OD" 라는 표기로 개략적으로 도시되어 있다. 능동 구역(513)은 도핑된 영역이며, 또한 소스 영역(522), 드레인 영역(523), 및 상기 소스 영역(522)과 드레인 영역(523) 사이의 채널 영역(524)을 포함한다. 능동 구역(513)의 재료의 예로는 다양한 타입의 p-도펀트 및/또는 n-도펀트로 도핑되는 반도체 재료를 포함하지만, 그러나 이에 제한되지 않는다.
게이트 구조물(514)은 채널 영역(524) 위에 있다. 상기 게이트 구조물(514)은 여기에서는 폴리(PO) 패턴으로서 지칭되며, 그리고 도면에는 "PO" 라는 표기로 개략적으로 도시되어 있다. 게이트 구조물(514)의 재료의 예로는 금속 및 폴리실리콘을 포함하지만, 그러나 이에 제한되지 않는다. 소스 영역(522), 드레인 영역(523), 채널 영역(524), 및 게이트 구조물(514)은 함께 트랜지스터(520)를 형성한다. 적어도 하나의 실시예에 있어서, 스페이서(526, 527)가 게이트 구조물(514)의 반대측 상에 형성된다. 유전체층(528)은 트랜지스터(520) 및 스페이서(526, 527) 위에 있다.
트랜지스터(520)에 전기적 연결을 제공하기 위해, 도전성 패턴이 트랜지스터(520) 위에 형성된다. 도 5의 예시적인 구성에 있어서, 게이트 구조물(514), 소스 영역(522), 및 드레인 영역(523)에 전기적 연결을 제공하기 위해, 도전성 세그먼트(532, 533, 542, 543, 544)가 유전체층(528)에 형성된다. 상기 도전성 세그먼트(532, 533)는 대응하는 소스 영역(522) 및 드레인 영역(523) 위에 있고 그리고 이에 전기적으로 결합되며, 또한 여기에서는 MD1 층 또는 패턴으로서 지칭되는 하부 도전층에 속한다. MD1 층은 금속-제로-오버-산화물층(metal-zero-over-oxide layer)이며, 그리고 도면에는 "MD1" 이라는 표기로 개략적으로 도시되어 있다. 도전성 세그먼트(542, 543)는 대응하는 도전성 세그먼트(532, 533) 위에 있고 그리고 이에 전기적으로 결합되며, 또한 여기에서는 MD2 층 또는 패턴으로서 지칭되는 상부 도전층에 속한다. 또한, 상기 MD2 층은 금속-제로-오버-산화물층이며, 그리고 도면에는 "MD2" 라는 표기로 개략적으로 도시되어 있다. 적어도 하나의 실시예에 있어서, 도전성 세그먼트(542, 543) 중 적어도 하나는 대응하는 도전성 세그먼트(532 또는 533)와 직접적으로 전기 접촉한다.
도전성 세그먼트(544)는 게이트 구조물(514) 위에 있고, 그리고 이에 전기적으로 결합된다. 상기 도전성 세그먼트(544)는 여기에서는 금속-제로-오버-폴리실리콘(MP) 층 또는 패턴으로서 지칭되며, 그리고 도면에는 "MP" 라는 표기로 개략적으로 도시되어 있다. 적어도 하나의 실시예에 있어서, 도전성 세그먼트(544)는 게이트 구조물(514)과 직접적으로 전기 접촉한다.
MP, MD1, 및 MD2 층은 도전성 재료를 포함하며, 그리고 기판(510) 위에 형성되는 요소 위의 제1(즉, 최하부) 도전성 상호접속층에 속한다. 적어도 하나의 실시예에 있어서, 상기 MP, MD1, 및 MD2 층은 금속을 포함하며, 그리고 여기에서 "M0 층", 즉 금속-제로(M0) 층으로서 지칭되는 제1 금속층에 속하며, 이는 반도체 디바이스(500)의 최하부 금속층이다. 상기 M0 층은 도면에 "M0" 이라는 표기로 개략적으로 도시되어 있다. 적어도 하나의 실시예에 있어서, 상기 M0 층은 2개의 단계로 형성된다. 예를 들어, 제1 단계에서, 하부 부분, 즉 상기 MD1 층은 상기 MD1 층의 적어도 일부가 MD2 층의 적어도 일부와 동일한 레벨이 되도록, 게이트 구조물(514)과 적어도 부분적으로 같은 높이로 형성된다. 제2 단계에서, 상부 부분, 즉 MD2 층 및 MP 층이 MD1 층 및 게이트 구조물(514) 위에 형성된다. MD1, MD2, 및 MP 층의 개시된 구성은 단지 예에 불과하다. 다른 구성도 다양한 실시예의 범위 내에 속한다. 예를 들어, 하나 또는 그 이상의 실시예에 있어서, MP 층은 예를 들어 MD1 층의 부분으로서, 상기 MD1 층과 함께 형성된다. 하나 또는 그 이상의 실시예에 있어서, 상기 MP 층은 예를 들어 MD2 층의 부분으로서, 상기 MD2 층과 함께 형성된다. 하나 또는 그 이상의 실시예에 있어서, MP 층은 MD1 층 및 MD2 층을 형성하기 위한 공정들로부터 분리된 하나 또는 그 이상의 공정으로 형성된다.
유전체층(558)은 유전체층(528) 위에 있다. 대응하는 게이트 구조물(514) 및 MD1 층을 통해 MP 및 MD2 층에 그리고 그 후 트랜지스터(520)에 전기적 연결을 제공하기 위해, 하나 또는 그 이상의 비아(552, 553)가 유전체층(558)에 있다. 예를 들어, 비아(552)는 MD2 층의 하부의 도전성 세그먼트(542)에 전기적 연결을 제공하기 위해 유전체층(558)에 있으며, 이는 MD1 층의 도전성 세그먼트(532)를 통해 소스 영역(522)에 추가로 전기적으로 결합된다. 비아(552, 553, 554)는 비아층(V0), 즉 비아-제로 층에 속하며, 이는 반도체 디바이스(500)의 최하부 비아층이다. 상기 V0 층은 도면에 "V0" 이라는 표기로 개략적으로 도시되어 있다. 적어도 하나의 실시예에 있어서, 비아(552, 553, 554) 중 적어도 하나는 대응하는 도전성 세그먼트(542, 543, 또는 544)와 직접적으로 전기 접촉한다.
유전체층(568)은 유전체층(558) 위에 있다. 대응하는 비아(552, 553, 554)에 전기적 연결을 제공하기 위해, 하나 또는 그 이상의 도전성 세그먼트(562, 563, 564)가 유전체층(568)에 있다. 상기 도전성 세그먼트(562, 563, 564)는 제2 금속층(M1)에 속하며, 이는 반도체 디바이스(500)의 기판(510) 위에 형성된 요소 위의 제2 최하부 금속층이다. 상기 M1 층은 도면에 "M1" 이라는 표기로 개략적으로 도시되어 있다. M0, V0, 및 M1 층의 개시되는 구성은 단지 예에 불과하다. 다른 구성도 다양한 실시예의 범위 내에 속한다. 예를 들어, 일부 실시예에 있어서, 상기 MD2 층은 반도체 디바이스(500)의 적어도 하나의 영역에서는 생략되었으며, 또한 반도체 디바이스(500)의 적어도 하나의 이 영역에서 상기 V0 층은 M1 층과 MD1 층 사이에 전기적으로 연결된다. 일부 실시예에 있어서, MP 층은 반도체 디바이스(500)의 적어도 하나의 영역에서는 생략되었으며, 또한 반도체 디바이스(500)의 적어도 하나의 이 영역에서 상기 V0 층은 M1 층과 대응하는 PO 패턴(들) 사이에 전기적으로 연결된다.
유전체층(578)은 유전체층(568) 위에 있다. 대응하는 도전성 세그먼트(562, 563, 564)에 전기적 연결을 제공하기 위해, 하나 또는 그 이상의 비아(572, 573, 574)가 유전체층(578)에 있다. 상기 비아(572, 573, 574)는 도면에 "V1" 이라는 표기로 개략적으로 도시된 비아층(V1)에 속한다.
유전체층(588)은 유전체층(578) 위에 있다. 대응하는 비아(572, 573, 574)에 전기적 연결을 제공하기 위해, 하나 또는 그 이상의 도전성 세그먼트(582, 583, 584)가 유전체층(588)에 있다. 상기 도전성 세그먼트(582, 583, 584)는 도면에 "M2" 라는 표기로 개략적으로 도시된 금속층(M2)에 속한다.
M1 층과 M2 층 중 적어도 하나 그리고 V0 층과 V1 층 중 적어도 하나는, 반도체 디바이스(500)의 다양한 요소들 사이에, 및/또는 반도체 디바이스(500)의 하나 또는 그 이상의 요소와 외부 회로 사이에 전기적 연결을 제공한다. 전술한 구조물은 예시적인 구성이며, 또한 다양한 실시예에서 반도체 디바이스(500)의 요소들 사이의 전기 연결부의 다른 장치가 고려된다. 예를 들어, 하나 또는 그 이상의 실시예에 있어서, 하나 또는 그 이상의 추가적인 금속층, 예를 들어 M3 층 및 그 위의 층이 M2 층 위에 형성된다. 금속층은 하나 또는 그 이상의 비아층, 예를 들어 비아층(V2) 및 그 위의 층에 의해 서로 연결되며, 그리고 한 쌍의 인접한 금속층들 사이에 각각 개재된다.
일부 실시예에 따른 반도체 디바이스는 메모리 디바이스를 포함하며, 이는 다시 복수의 비트 라인 및 워드 라인에 결합되는 복수의 메모리 셀을 다시 포함한다.
도 6a는 일부 실시예에 따라 도 2b의 레이아웃(200B)의 좌측 상에서 선 A-A' 둘레의 영역의 확대도이고, 도 7a는 도 6a의 선 A-A' 를 따라 취한 메모리 디바이스(700)의 횡단면도이다. 도 6b는 일부 실시예에 따라 도 2b의 하부 좌측 모서리에서 선 B-B' 둘레의 영역의 확대도이고, 도 7b는 도 6b의 선 B-B' 를 따라 취한 메모리 디바이스(700)의 횡단면도이다. 메모리 디바이스(700)의 구성 및 제조는 도 6a-6b 및 도 7a-7b에 대해 여기에 개시된다.
메모리 디바이스(700)는 예를 들어 도 7a-7b에 도시된 바와 같이 기판(701)을 포함한다. 상기 기판(701)은 적어도 하나의 실시예에서 실리콘 기판을 포함한다. 기판(701)은 적어도 하나의 실시예에서 실리콘 게르마늄(SiGe), 갈륨 비소, 또는 다른 적절한 반도체 재료를 포함한다. 능동 구역 영역들은 도 2, 2a, 2b, 3, 4, 및 5에 대해 개시된 바와 같이 기판(701)에 또는 기판(701) 위에 형성된다. 적어도 하나의 실시예에 있어서, 능동 구역 영역들을 격리시키기 위해, 쉘로우 트렌치 아이솔레이션(shallow trench isolation)(STI) 영역이 기판(701)에 형성된다. STI 영역의 예시적인 재료로는 실리콘 산화물, 실리콘 질화물, 실리콘 옥시질화물, 불화물-도핑된 규산염, 및/또는 임의의 다른 로우 k 유전체 재료를 포함하지만, 그러나 이에 제한되지 않는다. 간결함을 위해, 상기 STI 영역은 도시되지 않았다. 일부 실시예에 있어서, 기판(701)은 다양한 도핑된 영역, 매립층, 및/또는 에피택시(epi) 층과 같은, 하나 또는 그 이상의 다른 특징부를 추가로 포함한다. 일부 실시예에 있어서, 기판(701)은 실리콘 온 인슐레이터(SOI)와 같은, 반도체 온 인슐레이터를 포함한다. 일부 실시예에 있어서, 기판(701)은 도핑된 epi 층, 구배형(gradient) 반도체층, 및/또는 실리콘 게르마늄층 상의 실리콘층과 같은 상이한 타입의 다른 반도체층 위에 놓인 반도체층을 포함한다.
메모리 디바이스(700)는 기판(701) 위에 게이트 전극을 추가로 포함한다. 예를 들어, 도 7a에 도시된 바와 같이, 게이트 전극(212, 213, 214) 및 도 6a에 도시되지 않은 게이트 전극(711)은 기판(701) 위에 있다. 상기 게이트 전극들은 도면에 "MG" 라는 표기로 개략적으로 도시되어 있다. 일부 실시예에 있어서, 메모리 디바이스(700)는 대응하는 게이트 전극과 기판(701) 사이에 게이트 유전체를 추가로 포함한다. 게이트 유전체의 예시적인 재료로는 하이-k 유전체층, 계면층, 및/또는 그 조합물을 포함하지만, 그러나 이에 제한되지 않는다. 하이-k 유전체층을 위한 예시적인 재료로는 실리콘 질화물, 실리콘 옥시질화물, 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSiO), 하프늄 실리콘 옥시질화물(HfSiON), 하프늄 탄탈륨 산화물(HfTaO), 하프늄 티타늄 산화물(HfTiO), 하프늄 지르코늄 산화물(HfZrO), 금속 산화물, 금속 질화물, 금속 규산염, 천이 금속-산화물, 천이 금속-질화물, 천이 금속-규산염, 금속의 옥시질화물, 금속 알루민산염, 지르코늄 규산염, 지르코늄 알루민산염, 지르코늄 산화물, 티타늄 산화물, 알루미늄 산화물, 하프늄 이산화물-알루미나(HfO2-Al2O3) 합금, 다른 적절한 하이-k 유전체 재료, 및/또는 그 조합물을 포함하지만, 그러나 이에 제한되지 않는다. 하이-k 유전체층의 두께는 예를 들어 약 5 Å 내지 약 40 Å 의 범위에 있다. 일부 실시예에 있어서, 게이트 유전체는 원자층 퇴적(ALD) 또는 다른 적절한 기술에 의해 기판(701) 위에 형성된다.
게이트 전극의 도전성 재료는 게이트 유전체 위에 형성된다. 적어도 하나의 실시예에 있어서, 게이트 전극은 폴리-실리콘 또는 금속으로 형성된다. 하나 또는 그 이상의 실시예에 있어서, 게이트 전극은 Al, AlTi, Ti, TiN, TaN, Ta, TaC, TaSiN, W, WN, MoN, 및/또는 다른 적절한 도전성 재료를 포함한다. 게이트 전극의 두께는 예를 들어 약 10 Å 내지 약 200 Å 의 범위에 있다. 일부 실시예에 있어서, 게이트 전극은 화학 기상 퇴적(CVD), 물리적 기상 퇴적(PVD 또는 스퍼터링), 도금, 원자층 퇴적(ALD), 및/또는 다른 적절한 공정에 의해 형성된다.
하나 또는 그 이상의 실시예에 있어서, 메모리 디바이스(700)는 대응하는 게이트 전극 위에 하드 마스크를 추가로 포함한다. 예를 들어, 도 7a에 도시된 바와 같이, 하드 마스크(721, 722)는 대응하는 게이트 전극(711, 212) 위에 있다. 적어도 하나의 실시예에 있어서, 추가적인 하드 마스크는 대응하는 게이트 전극(213, 214) 위에 형성되며, 그리고 여기에 개시되는 바와 같이 하나 또는 그 이상의 후속 공정 중에 제거된다. 하드 마스크는 도면에 "HM" 이라는 표기로 개략적으로 도시되어 있다. 하드 마스크의 예시적인 재료로는 실리콘 질화물, 실리콘 옥시질화물, 실리콘 탄화물, 및 다른 적절한 재료를 포함하지만, 그러나 이에 제한되지 않는다. 하드 마스크는 적어도 하나의 실시예에 있어서 퇴적 공정 또는 임의의 적절한 방법에 의해 형성되며, 그리고 대응하는 게이트 전극을 패터닝시키기 위해 마스크로서 사용된다.
하나 또는 그 이상의 실시예에 있어서, 메모리 디바이스(700)는 대응하는 게이트 전극의 측벽 위에 스페이서를 추가로 포함한다. 예를 들어, 도 7a에 도시된 바와 같이, 스페이서(731-732)는 게이트 전극(711)의 측벽 위에 있고, 스페이서(733-734)는 게이트 전극(212)의 측벽 위에 있으며, 스페이서(735-736)는 게이트 전극(213)의 측벽 위에 있고, 스페이서(737-738)는 게이트 전극(214)의 측벽 위에 있다. 일부 실시예에 있어서, 스페이서(735, 736, 737, 738)의 부분은 여기에 개시되는 바와 같이 하나 또는 그 이상의 후속 공정 중에 제거된다. 상기 스페이서는 예를 들어 유전체층을 포함한다. 스페이서의 예시적인 재료로는 실리콘 질화물, 옥시질화물, 실리콘 탄화물, 및 다른 적절한 재료를 포함하지만, 그러나 이에 제한되지 않는다. 일부 실시예에 있어서, 스페이서는 붕소, 탄소, 불소, 또는 그 조합물과 같은, 불순물을 함유하고 있다. 일부 실시예에 있어서, 스페이서는 적절한 방법에 의해 형성된다. 예를 들어, 스페이서를 위한 재료의 층은 예를 들어 플라즈마 강화 화학 기상 퇴적(PECVD), 저압 화학 기상 퇴적(LPCVD), 감압 화학 기상 퇴적(SACVD), 원자층 퇴적(ALD), 등에 의해 게이트 전극 및 기판(701) 위에 퇴적된다. 스페이서를 위한 재료의 층은 예를 들어 약 50 Å 내지 약 400 Å 범위의 적절한 두께를 갖도록 형성된다. 또한, 퇴적된 층은 대응하는 게이트 전극의 측벽과 접촉하거나 또는 이에 인접하는 스페이서를 형성하도록 패터닝된다. 상기 패터닝은 적어도 하나의 실시예에서 습식 에칭 공정, 건식 에칭 공정, 또는 그 조합과 같은 적절한 기술에 의해 수행된다. 하나 또는 그 이상의 실시예에 있어서, 스페이서를 형성하는 패터닝은 이방성 건식 에칭 공정에 의해 수행된다. 게이트 전극이 스페이서 앞에 형성되는 상기 개시는 게이트-퍼스트(gate-first) 공정으로서 지칭된다. 대안으로서, 더미 게이트, 예를 들어 더미 폴리-실리콘, 및 스페이서를 형성하기 위해, 상기 게이트-퍼스트 공정과 동일하거나 또는 유사한 단계인 게이트-라스트(gate-last) 공정이 수행된다. 게이트 전극을 얻기 위해, 상기 더미 게이트는 나중에 적절한 금속 또는 도전성 재료로 대체된다.
메모리 디바이스(700)는 기판(701)의 능동 구역 영역에 소스/드레인 영역을 추가로 포함한다. 예를 들어, 능동 구역 영역(206, 207)의 소스/드레인 영역이 도 7b에 도시되어 있다. 적어도 하나의 실시예에 있어서, 소스/드레인 영역은 게이트 전극 및 스페이서를 마스크로서 사용함으로써 형성된다. 예를 들어, 소스/드레인 영역의 형성은 이온 주입 또는 확산 공정에 의해 수행된다. 디바이스 또는 트랜지스터의 타입에 따라, 소스/드레인 영역은 붕소 또는 BF2 와 같은 p-타입 도펀트, 인 또는 비소와 같은 n-타입 도펀트, 및/또는 그 조합물로 도핑된다. 일부 실시예에 있어서, 이온 주입 공정과 같은 하나 또는 그 이상의 주입 공정에 의해 스페이서를 형성하기 전에, 경미하게 도핑된 소스/드레인(lightly doped source/drain)(LDD) 영역이 기판(701)에 형성된다.
하나 또는 그 이상의 실시예에 있어서, 메모리 디바이스(700)는 예를 들어 도 7a-7b에 도시된 바와 같이 기판(701) 위에 층간 유전체(ILD) 층(740)을 추가로 포함한다. 상기 ILD 층(740)은 여기에서는 ILD0 층으로도 지칭되며, 그리고 도면에 "ILD0" 이라는 표기로 개략적으로 도시되어 있다. ILD0 층(740)의 예시적인 재료로는 SiNx, SiOx, SiON, SiC, SiBN, SiCBN, 또는 그 조합물을 포함하지만, 그러나 이에 제한되지 않는다. 적어도 하나의 실시예에 있어서, ILD0 층(740)은 고밀도 플라즈마(high-density plasma)(HDP)를 사용하여 형성되지만, 감압 화학 기상 퇴적(SACVD), 저압 화학 기상 퇴적(LPCVD), ALD, 플라즈마 강화 ALD(PEALD), 플라즈마 강화 CVD(PECVD), 단층 퇴적(monolayer deposition)(MLD), 플라즈마 임펄스 CVD(PICVD), 스핀-온, 등과 같은 다른 방법이 다양한 실시예에 사용된다.
하나 또는 그 이상의 실시예에 있어서, 메모리 디바이스(700)는 예를 들어 도 7a에 도시된 바와 같이 스페이서(731-738)의 측벽 위에 콘택 에칭 정지층(contact etch stop layer)(CESL)(741)을 추가로 포함한다. 상기 CESL(741)은 도면에 "CESL" 이라는 표기로 개략적으로 도시되어 있다. CESL(741)의 예시적인 재료로는 AlxOy, SixNy, SixOy, SixNyOz, SiC, SiCN, BN, SiBN, SiCBN, 또는 그 조합물을 포함하지만, 그러나 이에 제한되지 않는다. 일부 실시예에 있어서, CESL(741)은 ALD, CVD, PVD, 또는 스퍼터링 공정에 의해 퇴적된다.
하나 또는 그 이상의 실시예에 있어서, 하드 마스크(721, 722)를 노출시키기 위해 평탄화 공정이 수행된다. 상기 평탄화 공정은 예를 들어 화학 기계적 폴리시(CMP) 공정을 포함한다. 일부 실시예에 있어서, 하드 마스크(721, 722)는 하부의 게이트 전극을 노출시키기 위해 평탄화 공정 또는 다른 에칭 및/또는 CMP 공정에 의해 제거된다. 일부 실시예에 있어서, 게이트 전극이 제거되고, 그리고 여기에 개시되는 바와 같은 게이트-라스트 공정에서 금속 게이트와 같은 게이트 전극으로 대체된다.
하나 또는 그 이상의 실시예에 있어서, 여기에서 ILD1 층으로서 지칭되는 추가적인 ILD 층이 평탄화된 ILD0 층(740) 위에 형성된다. 상기 ILD1 층은 도 7a-7b에는 도시되지 않았다. 소스/드레인 영역 및/또는 게이트 전극을 노출시키기 위해, 콘택 개구가 에칭 공정에 의해 ILD1 층 및 ILD0 층에 형성된다. 적어도 하나의 도전성 재료가 상기 콘택 개구에 충전된다.
소스/드레인 영역 위의 콘택 개구에 충전되는 도전성 재료는 S/D 콘택이 되거나 또는 콘택 구역, 예를 들어 도 2a, 2b, 3, 및 4에 대해 개시된 콘택 구역(BL, BLB, VCC, VSS, MT, MB)이 된다. 콘택 구역(MT)(642)이 도 6b 및 7b에 도시되어 있다. 콘택 구역(MT)(642)은 도 7b에 가장 잘 도시된 바와 같이 능동 구역 영역(206, 207)에서 대응하는 소스/드레인 영역들을 연결하는 저장 노드이다. S/D 콘택 또는 콘택 구역(BL, BLB, VCC, VSS, MT, MB)은 도 7b에 도시된 바와 같이 MD1 층의 도전성 패턴이다.
게이트 전극 위의 콘택 개구에 충전되는 도전성 개구는 게이트 콘택이 되거나 또는 매립된 콘택, 예를 들어 도 3에 대해 개시된 매립된 콘택(361, 362, 363, 364) 및/또는 도 2a, 2b, 및 4에 대해 개시된 매립된 콘택(221, 222, 223, 224, 225)이 된다. 상기 매립된 콘택(221, 222)이 도 7a에 도시되어 있고, 매립된 콘택(221)이 도 7b에 도시되어 있다. 적어도 하나의 실시예에 있어서, 매립된 콘택(221, 222)을 위한 콘택 개구의 형성은 게이트 전극(213, 214) 위의 하드 마스크 및 스페이서(735, 736, 737, 738)의 일부를 제거한다. 그 결과로서, 상기 매립된 콘택(221, 222)은 도 7a에 도시된 바와 같이 대응하는 게이트 전극(213, 214)의 상부면뿐만 아니라 측면 위에도 형성된다. 도 7a의 예시적인 구성에 있어서, 매립된 콘택(221, 222)은 서로 횡방향으로 연장하는 상부 부분(751, 752)을 갖는다. 매립된 콘택(221, 222)의 개시된 구성은 단지 예에 불과하다. 다른 구성도 다양한 실시예의 범위 내에 속한다. 적어도 하나의 실시예에 있어서, 매립된 콘택 또는 게이트 콘택은 S/D 콘택과 함께 하나 또는 그 이상의 공통 공정으로 형성된다. 적어도 하나의 실시예에 있어서, 매립된 콘택(즉, 게이트 콘택)은 S/D 콘택과 함께 하나 또는 그 이상의 공통 공정으로 형성된다. 적어도 하나의 실시예에 있어서, 매립된 콘택(즉, 게이트 콘택)은 S/D 콘택을 형성하기 위한 공정들로부터 분리되는 하나 또는 그 이상의 공정으로 형성된다. 매립된 콘택은 MD1 층의 도전성 패턴이다.
적어도 하나의 실시예에 있어서, 매립된 콘택 및/또는 S/D 콘택을 형성하기 전에, 소스/드레인 영역 및/또는 게이트 전극의 상부면에 콘택 특징부로서 규화물화된(silicided) 영역을 제공하기 위해, 규화물화(silicidation)(예를 들어, 자체-정렬되는 규화물화) 공정 또는 적절한 방법이 수행된다. 예를 들어, 금속층은 노출된 소스/드레인 영역 및/또는 노출된 게이트 전극 위에 블랭킷-퇴적되며, 그 후 소스/드레인 영역 및/또는 게이트 전극 상에 금속 규화물층을 형성하기 위해 어닐링 단계가 수행된다. 반응되지 않은 금속은 예를 들어 습식 화학 에칭에 의해 나중에 제거된다.
적어도 하나의 실시예에 있어서, MD1 층을 평탄화하기 위해 평탄화 공정이 수행되어, 매립된 콘택 및 S/D 콘택의 상부면과 동일한 평면 상에 있게 된다. 예를 들어, 도 7b에 도시된 바와 같이, 매립된 콘택(221) 및 S/D 콘택 MT(642)의 상부면들은 동일 평면 상에 있다. 예를 들어 게이트 전극(711, 212, 213, 214), 예를 들어 게이트 콘택(221, 222), 및 예를 들어 S/D 콘택(642)이 ILD0 층(740)에 배치된다.
적어도 하나의 실시예에 있어서, 메모리 디바이스(700)는 평탄화된 MD1 층 위에 CESL 층을 추가로 포함한다. 상기 추가적인 CESL 층이 도 7a에 도면부호 753 으로 도시되어 있다. 적어도 하나의 실시예에 있어서, 상기 메모리 디바이스(700)는 CESL 층(753) 위에, 여기에서 ILD2 층으로 지칭되는 추가적인 ILD 층을 포함한다. 상기 ILD2 층은 도 7a에 도면부호 754 로 도시되어 있으며, 도면에 "ILD2" 라는 표기로 개략적으로 도시되어 있다. 적어도 하나의 실시예에 있어서, MD2 층의 도전성 패턴이 형성될 영역에서 ILD2 층(754) 및 CESL 층(753)에 복수의 개구가 형성된다.
메모리 디바이스(700)는 개구의 측벽 및 바닥을 정렬시키기 위해 기판(701) 위에 퇴적되는 유전체층(760)을 추가로 포함한다. 도 7a의 예시적인 구성에 있어서, 유전체층(760)은 MD2 층의 도전성 패턴(235)이 형성될 개구의 측벽들을 정렬시키는 부분(761, 762)을 포함한다. 유전체층(760)은 개구의 바닥을 정렬시키는 부분(763)을 추가로 포함한다. 일부 실시예에 있어서, 유전체층(760)은 ALD 공정에 의해 퇴적된다. 유전체층(760)의 예시적인 재료로는 실리콘 질화물을 포함하지만, 그러나 이에 제한되지 않는다. 상기 유전체층(760)은 도 7a-7b에 "SiN" 이라는 표기로 개략적으로 도시되어 있다.
유전체층(760)은 예를 들어 MD2 층이 하부의 MD1 층에 전기적으로 결합되는 개구의 바닥으로부터, 포토리소그래피 공정에 의해 선택적으로 제거되며, 상기 포토리소그래피 공정 후에 에칭 공정이 뒤따른다. 예를 들어 유전체층(760)은, MD1 층의 하부의 도전성 패턴을 노출시키기 위해, 도 2a에 대해 개시된 SNR 영역(241, 242, 243, 244, 245)으로부터 제거된다. SNR 영역(241, 242, 243, 244, 245)의 외측의 영역에서는 유전체층(760)이 제거되지 않는다. 도 7a-7b의 예시적인 구성에 있어서, 유전체층(760)은 매립된 콘택(221, 222) 위에 남아 있다.
메모리 디바이스(700)는 유전체층(760) 위에 MD2 층을 추가로 포함한다. 적어도 하나의 실시예에 있어서, 도 7a-7b에 도시된 바와 같이, MD2 층, 예를 들어 워드 라인(231, 232) 및 도전성 패턴(235)을 형성하기 위해, 도전층이 유전체층(760) 위에 형성된다. 일부 실시예에 있어서, MD1 층 및 MD2 층은 상이한 도전성 재료를 포함한다. 일부 실시예에 있어서, 상기 MD1 층 및 MD2 층은 동일한 도전성 재료를 포함한다. 일부 실시예에 있어서, 상기 MD1 층과 MD2 층 중 적어도 하나는 하부의 대응하는 도전성 재료(들)에 글루(glue)(또는 시드) 금속층을 퇴적하는 단계를 포함한다.
유전체층(760)이 제거되지 않는 영역에 있어서, MD2 층은 하부의 MD1 층으로부터 전기적으로 격리된다. 예를 들어, 도 7a에 도시된 바와 같이, MD2 층의 워드 라인(231, 232)은 나머지 유전체층(760)에 의해 상기 대응하는 하부의 매립된 콘택(221, 222)으로부터 격리된다. 도 7b에 도시된 바와 같이, MD2 층의 워드 라인(231)은 MD1 층의 하부의 콘택 구역(MT)(642) 위로 연장하는 반면에, 나머지 층(760)에 의해 콘택 구역(MT)(642)으로부터 전기적으로 격리되어 있다.
유전체층(760)이 제거되는 영역에 있어서, MD2 층은 하부의 MD1 층에 전기적으로 결합된다. 예를 들어, 도 7a에 도시된 바와 같이, 유전체층(760)의 부분(763)은 MD2 층의 도전성 패턴(235) 아래에 남아 있으며, 상기 부분(763)은 MD2 층의 도전성 패턴(235) 및 MD1 층의 하부의 도전성 패턴(635)이 서로 중첩되는 영역에서 제거된다(도 6a에 가장 잘 도시되어 있다). 그 결과로서, MD2 층의 도전성 패턴(235) 및 MD1 층의 하부의 도전성 패턴(635)은 서로 전기적으로 결합된다.
일부 영역에서는 전기적으로 결합되고 그리고 다른 영역에서는 전기적으로 격리될 MD1 층 및 MD2 층의 도전성 패턴들을 중첩시키기 위한 개시된 공정은, 단지 예에 불과하다. 다른 장치도 다양한 실시예의 범위 내에 속한다. 예를 들어, 일부 실시예에 있어서, MD1 층 및 MD2 층의 도전성 패턴들의 중첩은, 그 전체가 여기에 참조 인용된, 2014년 9월 12일자 출원된 미국 가특허출원 제14/484,670호에 개시된 하나 또는 그 이상의 방법에 따라, 일부 영역에서는 전기적으로 결합되고 다른 영역에서는 전기적으로 격리되도록 형성된다.
적어도 하나의 실시예에 있어서, MD2 층을 평탄화하기 위해 평탄화 공정이 수행되어, MD2 층의 도전성 패턴의 상부면과 동일 평면 상에 있게 된다. 예를 들어, 도 7a에 도시된 바와 같이, 워드 라인(231, 232)의 상부면과 도전성 패턴(235)의 상부면은 동일 평면 상에 있다.
적어도 하나의 실시예에 있어서, 메모리 디바이스(700)는 평탄화된 MD2 층 위에, 여기에서 ILD3 층으로서 지칭되는 추가적인 ILD 층을 포함한다. 상기 ILD3 층은 도면부호 770 으로 도시되어 있으며, 그리고 도 7a-7b에 "ILD3" 이라는 표기로 개략적으로 도시되어 있다.
적어도 하나의 실시예에 있어서, V0 층의 V0 비아가 형성될 영역에서 복수의 개구가 적어도 ILD3 층(770)에 형성되며, 그리고 V0 비아를 얻기 위해 적어도 하나의 도전성 재료가 상기 개구에 충전된다. 메모리 디바이스(700)는 워드 라인을 대응하는 매립된 콘택에 전기적으로 결합하고 또한 도 6a-6b 및 7a-7b에 "V0_MG" 라는 표기로 개략적으로 도시되어 있는 V0 비아를 추가로 포함한다. 상기 메모리 디바이스(700)는 MD2 층의 도전성 패턴에 전기적으로 결합되고 또한 도 6a-6b 및 7a-7b에 "V0_MD" 라는 표기로 개략적으로 도시되어 있는 V0 비아를 포함한다. 적어도 하나의 실시예에 있어서, 상기 V0_MG 비아는 V0_MD 비아를 형성하기 위한 마스크와는 상이한 마스크에 의해 형성된다. 다른 장치도 다양한 실시예의 범위 내에 속한다.
도 7a의 예시적인 구성에 있어서, V0_MD 비아(256)는 ILD3 층(770)에 형성된 개구에 충전되며, 그리고 하부의 도전성 패턴(235)에 전기적으로 결합된다. MD1 층의 도전성 패턴(261)은 V0_MD 비아(256) 위에 있으며 그리고 이에 전기적으로 결합된다.
도 7a의 예시적인 구성에 있어서, V0_MG 비아(251, 252)는 ILD3 층(770), ILD2 층(754), 및 CESL 층(753)을 통해 형성된 개구에 충전된다. V0_MG 비아(251, 252)를 위한 개구는 대응하는 매립된 콘택 및 워드 라인의 상부면들을 노출시킨다. 예를 들어, 워드 라인(232)의 상부면(772) 및 매립된 콘택(222)의 상부면(774)은, V0_MG 비아(252)를 형성하기 위한 개구에 노출된다. 적어도 하나의 실시예에 있어서, V0_MG 비아를 위한 개구의 형성 중, 유전체층(760)의 일부 및/또는 개구에 노출되는 워드 라인의 일부는 부분적으로 또는 완전히 제거된다. 예를 들어, 하나 또는 그 이상의 실시예에 있어서, 유전체층(760)의 일부(764) 및/또는 V0_MG 비아(252)를 위한 개구에 노출되는 워드 라인(232)의 일부(765)가 부분적으로 또는 완전히 제거되어, 하부 부분(766)에서 워드 라인(232)의 측면과 물리적으로 그리고 전기적으로 접촉하는 측벽(767)을 갖는 V0_MG 비아(252)로 나타난다. 워드 라인(232)의 부분(765)이 완전히 제거되지 않는 일부 실시예에 있어서, V0_MG 비아(252)의 상부 부분(768)은 도 7a의 영역(769)에 도시된 바와 같이 워드 라인(232)의 상부면(772)과 전기적으로 접촉한다. V0_MG 비아(252)의 하부 부분(766) 및 워드 라인(232)은 서로 적어도 부분적으로 동일한 높이에 있으며, 또한 ILD2 층(754)에 정렬된다. V0_MG 비아(252)의 하부 부분(766)은 ILD3 층(770)에 배치되는 상부 부분(768)에 연속적이다. V0_MG 비아(252)의 하부 부분(766)은 매립된 콘택(222)의 상부면(774)과 전기적으로 접촉한다. 그 결과로서, 워드 라인(232) 및 매립된 콘택(222)은 V0_MG 비아(252)에 의해 위로부터 서로 전기적으로 결합된다. 워드 라인(232) 및 매립된 콘택(222)은 유사한 구성으로 V0_MG 비아(251)에 의해 위로부터 서로 전기적으로 결합된다.
전술한 바와 같이, 일부 실시예에 있어서, MD2 층에 워드 라인을 형성함으로써, M1 층의 도전성 패턴과 V0 층의 비아에 대한 다양한 제한이 완화된다. 그 결과로서, V0_MG 비아(251, 252)의 위치 및/또는 크기에 대한 제한도 완화된다. 적어도 하나의 실시예에 있어서, 예를 들어 도 7a의 영역(769)에서, V0_MG 비아(251, 252)와 하부의 대응하는 워드 라인(231, 232) 사이의 중첩 구역을 증가시키기 위해, V0_MG 비아(251, 252)의 위치 및/또는 크기를 조정하는 것이 가능하다. 증가된 중첩 구역은 V0_MG 비아(251, 252)와 하부의 대응하는 워드 라인(231, 232) 사이의 콘택 저항을 감소시키며, 또한 하나 또는 그 이상의 실시예에 있어서 메모리 디바이스(700)의 성능 및/또는 전력 소모를 개선시킨다.
일부 실시예에 있어서, 상부 도전층(예를 들어, MD2 층)의 도전성 패턴 위에 형성되고 또한 상기 상부 도전층(예를 들어, MD2 층)의 도전성 패턴을 하부 도전층(예를 들어, MD1 층)의 도전성 패턴에 전기적으로 결합하는 비아[예를 들어, V0_MG 비아(252)]의 개시된 구성은, 메모리 디바이스[예를 들어, 메모리 디바이스(700)] 뿐만 아니라 하나 또는 그 이상의 실시예에 있어서 메모리 셀을 포함하지 않는 다른 타입의 반도체 디바이스에도 적용할 수 있다.
도 8은 일부 실시예에 따라 메모리 디바이스를 제조하는 방법(800)의 흐름도이다.
단계(805)에서, 메모리 디바이스의 메모리 셀의 능동 구역 영역 및 게이트 전극이 기판 위에 형성된다. 예를 들어, 하나 또는 그 이상의 실시예에 있어서, 다양한 메모리 셀(셀 1-1, 셀 1-2, 셀 2-1, 셀 2-2)의 능동 구역 영역(206-209) 및 게이트 전극(212-215)은 도 2, 2a, 2b, 4, 6a-6b, 및 7a-7b에 대해 개시된 바와 같이 기판(701) 위에 형성된다.
단계(815)에서, 금속 제로층의 하부 금속층이 게이트 전극 및 능동 구역 영역 위에 형성된다. 예를 들어, 하나 또는 그 이상의 실시예에 있어서, M0 층의 MD1 층은 도 2, 2a, 2b, 4, 6a-6b, 및 7a-7b에 대해 개시된 바와 같이 능동 구역 영역(206-209) 및 게이트 전극(212-215) 위에 형성된다. MD1 층은 대응하는 게이트 전극 위에 도면부호 221-225 와 같은 게이트 콘택을, 또한 대응하는 능동 구역 영역 위에 BL, BLB, VCC, VSS, MT, MB 와 같은 S/D 콘택을 포함한다.
단계(825)에서, 금속 제로층의 상부 금속층은 하부 금속층 위에 형성되며, 그리고 메모리 셀의 게이트 전극에 결합되는 워드 라인을 포함한다. 예를 들어, 하나 또는 그 이상의 실시예에 있어서, M0 층의 MD2 층은 MD1 층 위에 형성된다. MD2 층은 도 2, 2a, 2b, 4, 6a-6b, 및 7a-7b에 대해 개시된 바와 같이 메모리 셀(셀 1-1, 셀 2-1)의 게이트 전극에 결합되는, 도면부호 231 과 같은, 워드 라인을 포함한다. 도면부호 231 과 같은 워드 라인은 도 7b에 대해 개시되는 바와 같이 MT 와 같은 하부의 S/D 콘택 위로 올라가지만, 그러나 이로부터 전기적으로 격리된 상태로 남아 있다. 적어도 하나의 실시예에 있어서, MD2 층의 워드 라인(231)은 도 7a에 대해 개시되는 바와 같이 도면부호 221 과 같은 하부의 대응하는 게이트 콘택에 의해, 또한 도면부호 251 과 같은 상부의 V0 비아에 의해, 대응하는 게이트 전극에 결합된다.
상기 방법(들)은 예시적인 작동을 포함하지만, 그러나 일부 실시예의 작동은 도시된 순서대로는 수행되지 않는다. 작동은 본 발명의 실시예의 정신 및 범위에 따라 적절한 추가, 대체, 순서 변화, 및/또는 제거될 수 있다. 상이한 특징부 및/또는 상이한 실시예를 조합한 실시예도 본 발명의 범위 내에 있으며, 그리고 이런 실시예는 본 발명을 검토한 후의 본 기술분야의 숙련자에게 명백할 것이다.
일부 실시예는 M0 층의 MD2 층에 워드 라인을 갖는 메모리 디바이스를 제공한다. 그 결과로서, 하나 또는 그 이상의 실시예에 있어서, M1 층과 같은 하나 또는 그 이상의 상부 금속층의 도전성 패턴의 밀도가 감소되며, 이는 다시 하나 또는 그 이상의 공정 윈도가 부합되게 한다. 일부 다른 접근방법에 비해, 적어도 하나의 실시예에서 MD2 층에 워드 라인을 형성하기 위해 하나 이상의 마스크를 추가함으로써, MD2 E-E 공정 윈도우, MD2 EN V0 공정 윈도우, 및 M1 최소 피치 공정 윈도우와 같은, 공정 윈도우들이 부합된다. 일부 실시예에 있어서, MD2 도전성 패턴과 하부의 MD1 층 도전성 패턴 사이의 상호접속은 대응하는 MD2 및 MD1 도전성 패턴을 중첩시키고 그리고 전기적으로 결합하는 V0 비아에 의해 실시된다. 그 결과로서, 일부 실시예에 있어서, 일부 다른 접근 방법에 비해 제조 시간, 제조 경비, 제조 재료, 및 칩 크기 중 하나 또는 그 이상이 감소된다.
일부 실시예에 있어서, 메모리 디바이스의 레이아웃은 컴퓨터-판독 가능한 매체 상에 저장된다. 상기 레이아웃은 복수의 능동 구역 영역, 최하부 상호접속층, 복수의 메모리 셀, 및 워드 라인을 포함한다. 상기 최하부 상호접속층은 복수의 능동 구역 영역 위에 제1 도전층을, 그리고 상기 제1 도전층 위에 제2 도전층을 포함한다. 상기 복수의 메모리 셀은 복수의 능동 구역 영역을 포함한다. 상기 워드 라인은 제2 도전층에 있으며, 그리고 복수의 메모리 셀에 결합된다.
일부 실시예에 있어서, 반도체 디바이스는 기판, 상기 기판 위의 게이트 전극, 기판 위의 제1 도전층, 상기 제1 도전층 위의 유전체층, 상기 유전체층 위의 제2 도전층, 및 비아를 포함한다. 상기 제1 도전층은 게이트 전극 위에 있고 그리고 이에 결합되는 게이트 콘택을 포함한다. 상기 제2 도전층은 게이트 콘택 위에 도전성 패턴을 포함한다. 상기 비아는 도전성 패턴과 게이트 콘택 모두의 위에 있으며, 그리고 도전성 패턴을 게이트 콘택에 결합한다.
일부 실시예에 따라 메모리 디바이스를 제조하는 방법에 있어서, 메모리 디바이스의 복수의 메모리 셀의 능동 구역 영역 및 게이트 전극이 기판 위에 형성된다. 메탈 제로층의 하부 금속층이 게이트 전극 및 능동 구역 영역 위에 형성된다. 금속 제로층의 상부 금속층은 하부 금속층 위에 형성된다. 상기 상부 금속층은 복수의 메모리 셀의 게이트 전극에 결합되는 워드 라인을 포함한다.
전술한 바는 본 기술분야의 숙련자가 본 발명의 양태를 더욱 잘 이해할 수 있도록 여러 실시예들의 특징부의 개요를 설명하였다. 본 기술분야의 숙련자라면 이들은 동일한 목적을 실행하기 위해 및/또는 여기에 도입된 실시예의 동일한 장점을 달성하기 위해 다른 공정 및 구조를 설계하거나 수정하기 위한 기반으로서 본 발명을 용이하게 사용할 수 있음을 인식해야 한다. 또한, 본 기술분야의 숙련자라면 이런 등가의 구성이 본 발명의 정신 및 범위로부터 일탈하지 않으며 또한 이들은 본 발명의 정신 및 범위로부터의 일탈 없이 여기에서 다양한 변화, 치환, 및 변경이 이루어질 수 있음을 인식해야 한다.
100: 메모리 셀 101: 제1 셀-절반부
102: 제2 셀-절반부 212, 213, 214, 215: 게이트 전극
221, 222, 223, 224, 225: 매립된 콘택
231, 232: 워드 라인 233, 234, 235, 236, 237: 도전성 패턴
361, 362, 363, 364: 매립된 콘택
474, 475: 절단-M1 영역 476, 477, 478, 479: 엣지
BL, BLB, VCC, VSS, MT, MB: 콘택 구역
M1-A, M1-B: 마스크
102: 제2 셀-절반부 212, 213, 214, 215: 게이트 전극
221, 222, 223, 224, 225: 매립된 콘택
231, 232: 워드 라인 233, 234, 235, 236, 237: 도전성 패턴
361, 362, 363, 364: 매립된 콘택
474, 475: 절단-M1 영역 476, 477, 478, 479: 엣지
BL, BLB, VCC, VSS, MT, MB: 콘택 구역
M1-A, M1-B: 마스크
Claims (10)
- 비일시적 컴퓨터-판독 가능한 매체 상에 저장되는, 메모리 디바이스의 레이아웃으로서,
복수의 능동 구역 영역들;
상기 복수의 능동 구역 영역들 위의 제1 도전층 및 상기 제1 도전층 위의 제2 도전층을 포함하는 최하부 상호접속층;
상기 복수의 능동 구역 영역들을 포함하는 복수의 메모리 셀들; 및
상기 복수의 메모리 셀들에 결합되는, 제2 도전층의 워드 라인
을 포함하고,
상기 워드 라인은 최하부 비아 층의 최하부면 아래에 있는 것인,
메모리 디바이스의 레이아웃. - 제1 항에 있어서,
상기 최하부 상호접속층의 제1 영역에서 상기 제1 도전층과 상기 제2 도전층 사이에 개재되는 유전체층을 더 포함하고,
상기 유전체층은 상기 최하부 상호접속층의 제2 영역에서 상기 제1 도전층과 상기 제2 도전층 사이에는 존재하지 않으며,
상기 제1 도전층은 상기 최하부 상호접속층의 상기 제2 영역에서 상기 제2 도전층에 결합되는 것인, 메모리 디바이스의 레이아웃. - 제1 항에 있어서,
상기 복수의 메모리 셀들은 상기 제1 도전층에 복수의 저장 노드들을 포함하고,
상기 제2 도전층의 워드 라인은 상기 제1 도전층의 상기 복수의 저장 노드들 위로 연장하며,
상기 레이아웃은 상기 워드 라인과 상기 복수의 저장 노드들 사이에 개재되는 유전체층을 더 포함하는 것인, 메모리 디바이스의 레이아웃. - 제3 항에 있어서,
상기 제1 도전층은, 상기 복수의 저장 노드들 외에, 상기 복수의 능동 구역 영역들 위에 제1 도전성 패턴들을 더 포함하며,
상기 제2 도전층은, 상기 워드 라인 외에, 대응하는 상기 제1 도전성 패턴들 위에 있고 이들에 결합되는 제2 도전성 패턴들을 더 포함하는 것인, 메모리 디바이스의 레이아웃. - 제1항에 있어서,
상기 복수의 능동 구역 영역들 위에 있고 이들을 가로지르는 게이트 전극을 더 포함하며, 상기 게이트 전극은 중첩 없이 워드 라인을 따라 연장하는 것인, 메모리 디바이스의 레이아웃. - 제5 항에 있어서,
상기 게이트 전극 위의 게이트 콘택
을 더 포함하며,
상기 최하부 비아층은 상기 워드 라인과 상기 게이트 콘택 모두의 위에 비아를 포함하며, 상기 비아는 상기 워드 라인을 상기 게이트 콘택에 결합하는 것인, 메모리 디바이스의 레이아웃. - 반도체 디바이스로서,
기판;
상기 기판 위의 게이트 전극;
상기 게이트 전극 위에 있고 이에 결합되는 게이트 콘택을 포함하는, 상기 기판 위의 제1 도전층;
상기 제1 도전층 위의 유전체층;
상기 게이트 콘택 위에 도전성 패턴을 포함하는, 상기 유전체층 위의 제2 도전층; 및
상기 도전성 패턴과 상기 게이트 콘택 모두의 위에 있는 최하부면을 갖고, 상기 도전성 패턴을 게이트 콘택에 결합하는 비아
를 포함하는, 반도체 디바이스. - 제7 항에 있어서,
상기 비아는,
상기 제2 도전층에서 상기 도전성 패턴의 상부면 위에 있고 이와 접촉하는 상부 부분, 및
상기 상부 부분과 연속적이며, 상기 제1 도전층에서 상기 게이트 콘택의 상부면 위에 있고 이와 접촉하는 하부 부분
을 포함하는 것인, 반도체 디바이스. - 제7 항에 있어서,
상기 비아는 상기 제2 도전층에서 상기 도전성 패턴과 적어도 부분적으로 동일한 높이에 있는(co-elevational) 부분을 포함하며, 상기 부분은 도전성 패턴의 측면과 접촉하는 것인, 반도체 디바이스. - 메모리 디바이스를 제조하는 방법으로서,
기판 위에 상기 메모리 디바이스의 복수의 메모리 셀들의 능동 구역 영역들 및 게이트 전극들을 형성하는 단계;
상기 게이트 전극들 및 상기 능동 구역 영역들 위에 금속 제로층(metal zero layer)의 하부 금속층을 형성하는 단계; 및
상기 하부 금속층 위에 상기 금속 제로층의 상부 금속층을 형성하는 단계
를 포함하며,
상기 상부 금속층은 복수의 메모리 셀들의 게이트 전극들에 결합되는 워드 라인을 포함하고,
상기 워드 라인은 최하부 비아 층의 최하부면 아래에 있는 것인, 메모리 디바이스를 제조하는 방법.
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