TWI591804B - 記憶體元件佈局、半導體元件及製造記憶體元件的方法 - Google Patents

記憶體元件佈局、半導體元件及製造記憶體元件的方法 Download PDF

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TWI591804B
TWI591804B TW104139738A TW104139738A TWI591804B TW I591804 B TWI591804 B TW I591804B TW 104139738 A TW104139738 A TW 104139738A TW 104139738 A TW104139738 A TW 104139738A TW I591804 B TWI591804 B TW I591804B
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陳瑞麟
張峰銘
黃懷瑩
王屏薇
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台灣積體電路製造股份有限公司
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    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/12—Static random access memory [SRAM] devices comprising a MOSFET load element

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  • General Engineering & Computer Science (AREA)
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Description

記憶體元件佈局、半導體元件及製造記憶體元 件的方法
本揭露係關於一種半導體元件，特別係關於一種半導體之記憶體元件的製造技術。
積體電路(integrated circuit；IC)的縮小化趨勢可產生更小的元件，且此些元件可消耗更低的功率，且可在比以前更高的速度下提供更多的功能。元件的縮小化使得積體電路設計及/或製程產生不同的發展，藉此確保良率及所欲得到之效能。
依據本案之一些實施方式，半導體之記憶體元件的佈局係儲存在一非暫態電腦可讀取媒介上，此佈局係包含複數主動區域、最低內連線層、複數記憶體單元與字元線。最低內連線層係包含第一導電層與第二導電層。第一導電層係位於此些主動區域上方。第二導電層係位於第一導電層上方。記憶體單元係包含主動區域。字元線係位於第二導電層中，且耦接於此些記憶體單元。
依據本案之一些實施方式，半導體元件係包含基材、閘極電極、第一導電層、介電層、第二導電層與導孔。閘極電極係位於該基材上方。第一導電層係位於基材上方，且包含閘極接觸，此閘極接觸位於閘極電極上方，且耦接於閘極電極。介電層係位於第一導電層上方。第二導電層係位於介電層上方，且包含閘極接觸上方的導電圖案。導孔係位於導電圖案與閘極接觸上方，此導孔將導電圖案耦接於閘極接觸。
依據本案之一些實施方式，半導體之記憶體元件的製造方法係包含形成記憶體元件之記憶體單元之主動區域及閘極電極於基材上方。形成零金屬層之下部金屬層於閘極電極及主動區域上方。形成零金屬層之上部金屬層於下部導電層上方，此上部金屬層包含字元線，此字元線耦接於記憶體單元之閘極電極。
1-1‧‧‧單元
1-2‧‧‧單元
2-1‧‧‧單元
2-2‧‧‧單元
100‧‧‧記憶體單元
101‧‧‧第一半部分
102‧‧‧第二半部分
113‧‧‧連接器
114‧‧‧連接器
200‧‧‧佈局
200A‧‧‧佈局
200B‧‧‧佈局
206‧‧‧主動區域
207‧‧‧主動區域
208‧‧‧主動區域
209‧‧‧主動區域
212‧‧‧閘極電極
213‧‧‧閘極電極
214‧‧‧閘極電極
215‧‧‧閘極電極
221‧‧‧埋入式接觸窗
222‧‧‧埋入式接觸窗
223‧‧‧埋入式接觸窗
224‧‧‧埋入式接觸窗
225‧‧‧埋入式接觸窗
231‧‧‧字元線
232‧‧‧字元線
233‧‧‧導電圖案
234‧‧‧導電圖案
235‧‧‧導電圖案
236‧‧‧導電圖案
237‧‧‧導電圖案
241‧‧‧矽氮化物移除區域
242‧‧‧矽氮化物移除區域
243‧‧‧矽氮化物移除區域
244‧‧‧矽氮化物移除區域
245‧‧‧矽氮化物移除區域
251‧‧‧導孔
252‧‧‧導孔
253‧‧‧導孔
254‧‧‧導孔
255‧‧‧導孔
256‧‧‧導孔
257‧‧‧導孔
258‧‧‧導孔
259‧‧‧導孔
260‧‧‧導孔
261‧‧‧導電圖案
262‧‧‧導電圖案
263‧‧‧導電圖案
264‧‧‧導電圖案
265‧‧‧導電圖案
266‧‧‧導電圖案
267‧‧‧導電圖案
268‧‧‧導電圖案
269‧‧‧導電圖案
270‧‧‧導電圖案
271‧‧‧導電圖案
272‧‧‧導電圖案
273‧‧‧導電圖案
281‧‧‧共用邊緣
282‧‧‧共用邊緣
300‧‧‧佈局
301‧‧‧第一半單元
302‧‧‧第二半單元
303‧‧‧假想邊界
312‧‧‧井區域
313‧‧‧井區域
314‧‧‧井區域
321‧‧‧閘極電極
322‧‧‧閘極電極
323‧‧‧閘極電極
324‧‧‧閘極電極
326‧‧‧主動區域
327‧‧‧主動區域
328‧‧‧主動區域
329‧‧‧主動區域
361‧‧‧埋入式接觸窗
362‧‧‧埋入式接觸窗
363‧‧‧埋入式接觸窗
364‧‧‧埋入式接觸窗
369‧‧‧區域
400‧‧‧佈局
474‧‧‧區域
475‧‧‧區域
476‧‧‧邊緣
477‧‧‧邊緣
478‧‧‧邊緣
479‧‧‧邊緣
500‧‧‧半導體元件
510‧‧‧半導體基材
513‧‧‧主動區域
514‧‧‧閘極結構
515‧‧‧隔離結構
520‧‧‧電晶體
522‧‧‧源極區域
523‧‧‧汲極區域
524‧‧‧通道區域
526‧‧‧間隙壁
527‧‧‧間隙壁
528‧‧‧介電層
532‧‧‧導電區段
533‧‧‧導電區段
542‧‧‧導電區段
543‧‧‧導電區段
544‧‧‧導電區段
552‧‧‧導孔
553‧‧‧導孔
554‧‧‧導孔
558‧‧‧介電層
562‧‧‧導電區段
563‧‧‧導電區段
564‧‧‧導電區段
568‧‧‧介電層
572‧‧‧導孔
573‧‧‧導孔
574‧‧‧導孔
578‧‧‧介電層
582‧‧‧導電區段
583‧‧‧導電區段
584‧‧‧導電區段
588‧‧‧介電層
635‧‧‧下層導電圖案
642‧‧‧接觸區域
701‧‧‧基材
711‧‧‧閘極電極
721‧‧‧硬遮罩
731‧‧‧間隙壁
732‧‧‧間隙壁
733‧‧‧間隙壁
734‧‧‧間隙壁
735‧‧‧間隙壁
736‧‧‧間隙壁
737‧‧‧間隙壁
738‧‧‧間隙壁
740‧‧‧層間介電層
741‧‧‧接觸蝕刻終止層
751‧‧‧頂部
752‧‧‧頂部
753‧‧‧接觸蝕刻終止層
754‧‧‧層間介電層
760‧‧‧介電層
761‧‧‧部位
762‧‧‧部位
763‧‧‧部位
764‧‧‧部位
765‧‧‧部位
766‧‧‧下部
767‧‧‧側壁
768‧‧‧上部
769‧‧‧區域
770‧‧‧層間介電層
772‧‧‧頂表面
774‧‧‧頂表面
800‧‧‧方法
805‧‧‧步驟
815‧‧‧步驟
825‧‧‧步驟
A-A'‧‧‧線段
B-B'‧‧‧線段
BL‧‧‧第一位元線
BLB‧‧‧第二位元線
BurCT‧‧‧埋入式接觸窗
ILD0‧‧‧層間介電層
ILD1‧‧‧層間介電層
ILD2‧‧‧層間介電層
ILD3‧‧‧層間介電層
M0‧‧‧零金屬層
M1‧‧‧金屬層
M1-A‧‧‧遮罩
M1-B‧‧‧遮罩
M2‧‧‧金屬層
M3‧‧‧金屬層
MB‧‧‧第二儲存節點
MP‧‧‧層狀結構
MT‧‧‧第一儲存節點
MD1‧‧‧下部導電層
MD2‧‧‧上部導電層
MD2 EN V0‧‧‧製程容許範圍
MD2 E-E‧‧‧製程容許範圍
M1 Min pinch‧‧‧製程容許範圍
MX‧‧‧佈局
MY‧‧‧佈局
OD‧‧‧層狀結構
PO‧‧‧層狀結構
PU-1‧‧‧p通道金屬氧化物半導體電晶體
PD-1‧‧‧n通道金屬氧化物半導體電晶體
PG-1‧‧‧n通道金屬氧化物半導體電晶體
PU-2‧‧‧p通道金屬氧化物半導體電晶體
PD-2‧‧‧n通道金屬氧化物半導體電晶體
PG-2‧‧‧n通道金屬氧化物半導體電晶體
R0‧‧‧佈局
R180‧‧‧佈局
V0‧‧‧導孔層
V1‧‧‧導孔層
V0_MD‧‧‧導孔
V0_MG‧‧‧導孔
VCC‧‧‧第一電源節點
VSS‧‧‧第二電源節點
WL‧‧‧字元線
X‧‧‧方向
X-pitch‧‧‧間距
Y‧‧‧方向
Y-pitch‧‧‧間距
第1圖繪示依據一些實施方式之記憶體單元的示意圖。
第2圖繪示依據一些實施方式之記憶體元件之部分結構之佈局的俯視圖。
第2A圖繪示依據一些實施方式之記憶體元件之部分結構之佈局之上視圖。
第2B圖繪示依據一些實施方式之記憶體元件之部分結構之佈局之上視圖。
第3圖繪示依據一些實施方式之記憶體單元之佈局的上視圖。
第4圖繪示依據一些實施方式之記憶體元件之部分結構之佈局的上視圖。
第5圖繪示依據一些實施方式之半導體元件的剖圖。
第6A圖繪示依據一些實施方式之第2B圖所示之佈局之左側部上之線段A-A’的區域放大視圖。
第6B圖繪示依據一些實施方式之第2B圖所示之佈局之左下角部之線段B-B'的區域放大視圖。
第7A圖繪示依據一些實施方式之記憶體元件沿著第2B圖或第6A圖所示之線段A-A'的剖視圖。
第7B圖繪示依據一些實施方式之記憶體元件沿著第2B圖或第6B圖所示之線段B-B'的剖視圖。
第8圖繪示依據一些實施方式之記憶體元件之製造方法的流程圖。
以下的說明將提供許多不同的實施方式或實施方式來實施本揭露的主題。元件或排列的具體範例將在以下討論以簡化本揭露。當然，這些描述僅為部分範例且本揭露並不以此為限。例如，將第一特徵形成在第二特徵上或上方，此一敘述不但包含第一特徵與第二特徵直接接觸的實施方式，也包含其他特徵形成在第一特徵與第二特徵之間，且在此情形下第一特徵與第二特徵不會直接接觸的實施方式。此外，本揭露可能會在不同的範例中重複標號或文字。重複的目的是為了簡化及明確敘述，而非界定所討論之不同實施方式及配置間的關係。
此外，當將第一元件描述為「連接」或「耦接」於第二 元件時，此描述包含第一元件與第二元件彼此直接連接或耦接的實施方式，及亦包含第一元件與第二元件在兩者之間具有一或多個其他介入元件情況下彼此間接連接或耦接的實施方式。
於一些實施方式中，積體電路係包含複數導電內連線層，其中在一些實施方式中，最低導電內連線層被稱為零金屬(metal-zero)層M0。於一些實施方式中，零金屬層M0包含多層，例如下部導電層MD1以及上部導電層MD2。於一些實施方式中，記憶體元件之字元線係形成於上部導電層MD2中。於一些實施方式中，藉由於上部導電層MD2中形成字元線，可在低成本及/或高性能的情況下，來涵蓋不同的製程容許範圍。
第1圖繪示依據一些實施方式之記憶體單元100的示意圖。記憶體單元100係包含第一半部101及第二半部102。於一些實施方式中，第一半部101及第二半部102係稱為半單元。第一半單元101係包含p通道金屬氧化物半導體(p-channel metal-oxide semiconductor；PMOS)電晶體PU-1、n通道金屬氧化物半導體(n-channel metal-oxide semiconductor；NMOS)電晶體PD-1與n通道金屬氧化物半導體電晶體PG-1。p通道金屬氧化物半導體電晶體PU-1及n通道金屬氧化物半導體電晶體PD-1係交叉耦合以形成第一交叉耦合反相器。第二半單元102係包含P通道金屬氧化物半導體電晶體PU-2、n通道金屬氧化物半導體電晶體PD-2與n通道金屬氧化物半導體電晶體PG-2。p通道金屬氧化物半導體電晶體PU-2與n通道金屬氧化物半導體電晶體PD-2係交叉耦合以形成第二交叉耦合反相器。第一交叉耦合反相器及第二交叉耦合反相器係形成儲存單元。於一些實施方式中，p通道金屬氧化物半導體電晶體PU-1及PU-2係稱為上拉(pull-up；PU)元件。n通道金屬氧化物半導 體電晶體PD-1及PD-2係稱為下拉(pull-down；PD)元件。n通道金屬氧化物半導體電晶體PG-1及PG-2係稱為傳送閘極(pass-gate；PG)元件。
p通道金屬氧化物半導體電晶體PU-1、PU-2之源極係電性耦接於第一電源節點VCC。p通道金屬氧化物半導體電晶體PU-1及PU-2之汲極於其所對應之第一儲存節點MT及第二儲存節點MB處，係電性耦接於其所對應之n通道金屬氧化物半導體電晶體PD-1及PD-2之汲極。p通道金屬氧化物半導體電晶體PU-1之閘極係電性耦接於n通道金屬氧化物半導體電晶體PD-1之閘極及n通道金屬氧化物半導體電晶體PD-2之汲極。p通道金屬氧化物半導體電晶體PU-2之閘極係電性耦接於n通道金屬氧化物半導體電晶體PD-2之閘極及n通道金屬氧化物半導體電晶體PD-1之汲極。n通道金屬氧化物半導體電晶體PD-1及PD-2之源極係電性耦接於第二電源節點VSS。於一些實施方式中，第二電源節點VSS處的電壓係對應於接地電壓。n通道金屬氧化物半導體電晶體PG-1係耦接於第一位元線BL與第一儲存節點MT之間。n通道金屬氧化物半導體電晶體PG-1之閘極係耦接於字元線WL。n通道金屬氧化物半導體電晶體PG-2係耦接於第二位元線BLB與第二儲存節點MB之間。n通道金屬氧化物半導體電晶體PG-2之閘極係耦接於字元線WL。n通道金屬氧化物半導體電晶體PG-1及PG-2係被字元線WL所供應之訊號所啟動，從而將其所對應之第一交叉耦合反相器及第二交叉耦合反相器選擇性地連接於其所對應之第一位元線BL及第二位元線BLB。第一儲存節點MT係藉由連接器113耦接於p通道金屬氧化物半導體電晶體PU-2及n通道金屬氧化物半導體電晶體PD-2之閘極。第二儲存節點MB係藉由連接器114耦接於p通道金屬氧化物半導體電晶體PU-1及n通道金屬氧化物半導體電晶體PD-1之閘極。
於一些實施方式中，除了六個電晶體，記憶體單元100可包含一定數量個電晶體。舉例而言，於一些實施方式中，記憶體單元100可包含八個電晶體。於一些實施方式中，記憶體單元100為單鰭片單元(例如：n通道金屬氧化物半導體電晶體PD-1、PD-2、PG-1與PG-2以及p通道金屬氧化物半導體電晶體PU-1與PU-2係為單鰭片鰭式場效電晶體(Fin Field-Effect Transistor；FinFET))。於一些實施方式中，記憶體單元100為多鰭片單元(例如：n通道金屬氧化物半導體電晶體PD-1、PD-2、PG-1與PG-2以及p通道金屬氧化物半導體電晶體PU-1與PU-2為多鰭片鰭式場效電晶體)。於一些實施方式中，記憶體單元100中的n通道金屬氧化物半導體電晶體PD-1、PD-2、PG-1與PG-2為多鰭片鰭式場效電晶體，而p通道金屬氧化物半導體電晶體PU-1與PU-2係為單鰭片鰭式場效電晶體。於一些實施方式中，記憶體單元100為部分隨機存取記憶體(random access memory；RAM)元件(例如：動態隨機存取記憶體(dynamic random access memory；DRAM)記憶體晶片或靜態隨機存取記憶體(static random access memory；SRAM)記憶體晶片)。
第2圖繪示依據一些實施方式之記憶體元件的2×2部位之佈局200的上視圖。於第2圖之例示性配置中，記憶體元件之2×2部位包含複數記憶體單元(例如：在陣列中沿著方向X及方向Y排列的單元1-1、單元1-2、單元2-1與單元2-2)。於一些實施方式中，單元1-1之佈局係對應於本揭露第3圖所示之佈局300，且在第2圖中將單元1-1之佈局稱為「佈局R0」。橫跨方向X與「佈局R0」對稱的佈局稱為「佈局MX」。舉例而言，單元1-2之佈局橫跨單元1-1及單元1-2之共用邊緣281並且與單元1-1之佈局對稱，共用邊緣281的方向為方向X，而於第2圖中將單元1-2之佈局命名為「佈局MX」。橫跨方向Y與「佈局R0」對 稱的佈局稱為「佈局MY」。舉例而言，單元2-1之佈局橫跨單元1-1及單元2-1之共用邊緣282與單元1-1之佈局對稱，共用邊緣282的方向為方向Y，而於第2圖中將單元2-1之佈局稱為「佈局MY」。橫跨方向Y與「佈局MX」對稱或橫跨方向X與「佈局MY」對稱的佈局稱為「佈局R180」。舉例而言，單元1-2之佈局橫跨單元1-2及單元2-2之共用邊緣與單元1-2之佈局對稱，或橫跨單元2-1及單元2-2之共用邊緣與單元2-1之佈局對稱，則於第2圖中將單元2-2之佈局命名為「佈局R180」。
第2A圖繪示依據一些實施方式之記憶體元件之佈局200A之部分結構的上視圖。於一些實施方式中，佈局200A係對應於第2圖所示之佈局200，並外加上部導電層MD2及導孔層V0。本揭露依據第5圖繪示第2A圖所示之層狀結構OD、層狀結構PO、下部導電層MD1、上部導電層MD2、層狀結構MP及導孔層V0。
於第2A圖之例示性配置中，在佈局200A中存在四個記憶體單元，如第2圖所示。佈局200A係包含複數主動區域，此些主動區域係延伸於方向Y上，如第3圖所示。舉例而言，在第2A圖中繪示主動區域206、207、208與209。於一些實施方式中，第2A圖中的佈局200A中的主動區域206、207、208與209係對應於第3圖中的佈局300中的主動區域326、327、328與329。於一些實施方式中，本揭露將主動區域稱為氧化界定(oxide definition；OD)區域或圖案且於圖式中用符號「OD」繪示此些主動區域。
佈局200A進一步包含複數閘極電極，此些閘極電極係延伸於方向X，且此些閘極電極係位於主動區域上方，且與主動區域交叉，如第3圖所示。舉例而言，第2A圖繪示閘極電極212、213、214與215。儘管第2A圖繪示閘極電極212、213、214與215為橫跨多個記 憶體單元且呈連續狀，但是閘極電極212、213、214與215之各者包含多個分開的部位，如第3圖所示。於一些實施方式中，第2A圖中的佈局200A中的閘極電極212與213係對應於第3圖中的佈局300中的閘極電極321/322及323/324。於一些實施方式中，本揭露將閘極電極稱為多(poly；PO)圖案，且於圖式中用符號「PO」繪示此些閘極電極。
佈局200A進一步包含下部導電層MD1。下部導電層MD1包含對應於主動區域上方之接觸區域的複數導電圖案及對應於閘極電極上方之埋入式接觸窗(buried contact)的複數導電圖案，如第3圖所述。舉例而言，第2A圖所示之接觸區域係包含第一位元線BL、第二位元線BLB、第一電源節點VCC、第二電源節點VSS、第一儲存節點MT、第二儲存節點MB以及埋入式接觸窗221、222、223、224與225。於圖式中用符號「MD1」繪示下部導電層MD1。於圖式中用符號「MP」或「BurCT」繪示埋入式接觸窗MP(或埋入式接觸窗BurCT)。於一些實施方式中，第2A圖中的佈局200A中的埋入式接觸窗221、223、224、225係對應於第3圖中的佈局300中的埋入式接觸窗361、363、364與362。
佈局200A進一步包含下部導電層MD1上方的上部導電層MD2。於圖式中用符號「MD2」繪示上部導電層MD2。上部導電層MD2係包含至少一字元線WL，此字元線WL係耦接於複數記憶體單元。舉例而言，在第2A圖中繪示字元線231與232。於圖式中用符號「WL」繪示字元線WL。於一些實施方式中，字元線231與232係連續地延伸而橫跨多個對應之記憶體單元。舉例而言，字元線231係連續地延伸而橫跨對應第2圖所示之單元1-1及單元2-1的下部記憶體單元，且電性耦接於此些下部記憶體單元。字元線232係連續地延伸而橫跨第2圖所示之對應單元1-2及單元2-2的上部記憶體單元，且電性耦接於此 些上部記憶體單元。
於第2A圖之例示性配置中，字元線231與232係延伸於對應之記憶體單元之下層儲存節點上方，同時其與此些下層儲存節點電性隔離。舉例而言，字元線231係延伸於其所對應之下部記憶體單元之第一儲存節點MT及第二儲存節點MB上方，同時與此些第一儲存節點MT及第二儲存節點MB電性隔離。字元線232係延伸於對應之上部記憶體單元之第一儲存節點MT及第二儲存節點MB上方，同時與此些第一儲存節點MT及第二儲存節點MB電性隔離。本揭露第6B圖至第7B圖所示係一或多個例示性配置。
字元線231、232進一步延伸於對應之記憶體單元之埋入式接觸窗上方。舉例而言，字元線231係延伸於第2圖所示之對應單元1-1的左下部記憶體單元之埋入式接觸窗223與224上方，同時與此些埋入式接觸窗電性隔離。本揭露第6B圖至第7B圖所示係一或多個例示性配置。
字元線231進一步延伸於埋入式接觸窗221、225上方，且電性耦接於左下部記憶體單元之埋入式接觸窗221、225。相似地，字元線232係延伸於埋入式接觸窗222上方，且電性耦接於埋入式接觸窗222。本揭露第6A圖至第7A圖所示係一或多個例示性配置。
於一些實施方式中，在字元線231及232與下部導電層MD1之下層導電圖案之間插入介電層以使字元線231及232與下部導電層MD1之下層導電圖案電性隔離。於一些實施方式中，在整個字元線231與232下方形成介電層，此介電層所涵蓋的區域包含字元線231與232延伸於埋入式接觸窗(例如埋入式接觸窗221、222與225)上方的區域，字元線231與232電性耦接於此些埋入式接觸窗。字元線231與232 如本揭露所示從上方電性耦接於其所對應之埋入式接觸窗221、222與225。本揭露第6A圖至第6B圖及第7A圖至第7B圖所示係一或多個例示性配置。
於第2A圖之例示性配置中，字元線231與232在方向Y上與其所對應之記憶體單元的下層第一儲存節點MT以及下層第二儲存節點MB具有大約相同的寬度。此配置僅為例示性的。其他排列亦屬於各實施方式之範疇內。舉例而言，於一些實施方式中，字元線231與232係具有比下層第一儲存節點MT以及下層第二儲存節點MB之寬度更大或更小的寬度。於第2A圖之例示性配置中，在無重疊的情況下，閘極電極係沿著字元線WL來延伸。舉例而言，在與字元線231無重疊的情況下，閘極電極212與213係沿著字元線231來延伸。在與字元線232無重疊的情況下，閘極電極214與215係沿著字元線232來延伸。
於第2A圖中的例示性配置中，上部導電層MD2進一步包含導電圖案，此導電圖案係延伸於下部導電層MD1之下層導電圖案上方，且電性耦接於此些下層導電圖案。舉例而言，除字元線231與232以外，上部導電層MD2進一步包含導電圖案233、234、235、236與237，此些導電圖案233、234、235、236與237係延伸於下部導電層MD1所對應之下層接觸區域(其包含第一位元線BL、第二位元線BLB、第二電源節點VSS)上方，且電性耦接於此些下層接觸區域。於一些實施方式中，介電層係位於字元線231與232下方的下部導電層MD1與上部導電層MD2之間，但下部導電層MD1之接觸區域(其包含第一位元線BL、第二位元線BLB、第二電源節點VSS)上方係不存在此介電層，使得上部導電層MD2所對應之導電圖案233、234、235、236與237電性耦接於下部導電層MD1所對應之下層接觸區域(其包含第一位元線BL、第二 位元線BLB、第二電源節點VSS)。
於一些實施方式中，在本揭露稱為矽氮化物移除(silicon-nitride-removal；SNR)之區域中不存在介電層，此矽氮化物移除區域在圖式中用符號「SNR」繪示此些區域。舉例而言，第2A圖繪示矽氮化物移除區域241、242、243、244與245。在矽氮化物移除區域內，下部導電層MD1與上部導電層MD2之重疊導電圖案係電性耦接的。舉例而言，上部導電層MD2之導電圖案233在矽氮化物移除區域241中，係電性耦接於下部導電層MD1所對應之下層接觸區域(例如：第一位元線BL)。上部導電層MD2之導電圖案234在矽氮化物移除區域244中，係電性耦接於下部導電層MD1所對應之下層接觸區域(例如：第二位元線BLB)。上部導電層MD2之導電圖案235、236與237係電性耦接於在矽氮化物移除區域242與243中下部導電層MD1所對應之下層接觸區域(例如：第二電源節點VSS)。在矽氮化物移除區域外，下部導電層MD1與上部導電層MD2之重疊導電圖案係藉由介電層電性隔離。介電層之介電材料之材質可包含，但不限於，矽氮化物(silicon nitride)、氧化物(oxide)、Al2Ox(鋁氧化物)及其他適宜電性絕緣材料。第6A圖至第6B圖及第7A圖至第7B圖繪示依據一些實施方式在下部導電層MD1與上部導電層MD2之間形成介電層的例示性方法。
佈局200A進一步包含位於上部導電層MD2上方的導孔層V0。導孔層V0(亦即，零導孔層V0)為記憶體元件之最低導孔層。於圖式中用符號「V0」繪示導孔層V0。導孔層V0包含複數導孔，此些導孔層V0之導孔係位於下部導電層MD1或上部導電層MD2所對應之下層導電圖案上方，且電性耦接於此些下層導電圖案。舉例而言，第2A圖繪示導孔層V0的導孔251至260。於一些實施方式中，導孔層 V0的一些導孔係電性耦接於下部導電層MD1，而導孔層V0的其他導孔係電性耦接於上部導電層MD2。舉例而言，導孔251至255係電性耦接於下部導電層MD1所對應之下層導電圖案，而導孔256至260係電性耦接於上部導電層MD2所對應之下層導電圖案。
於第2A圖之例示性配置中，導孔251係位於下部導電層MD1之埋入式接觸窗221上方，且電性耦接於此埋入式接觸窗221。導孔252係位於下部導電層MD1之埋入式接觸窗222上方，且電性耦接於此埋入式接觸窗222。導孔253、254係位於下部導電層MD1所對應之下層接觸區域VCC上方，且電性耦接於此下層接觸區域VCC。導孔255位於下部導電層MD1之埋入式接觸窗225上方，且電性耦接於此埋入式接觸窗225。導孔251係位於下層字元線231上方，且電性耦接於此下層字元線231。因此，經由埋入式接觸窗221及導孔251可將閘極電極213電性耦接於其所對應之字元線231。導孔252係位於下層字元線232上方，且電性耦接於此下層字元線232。因此，閘極電極214係藉由埋入式接觸窗222及導孔252電性耦接於其所對應之字元線232。導孔255係位於下層字元線231上方，且電性耦接於此下層字元線231。因此，閘極電極212係藉由埋入式接觸窗225及導孔255電性耦接於其所對應之字元線231。於圖式中用符號「V0_MG」繪示導孔層V0之導孔251至255。
於第2A圖之例示性配置中，導孔256、257與260係位於上部導電層MD2所對應之下層導電圖案235、237與236上方，且電性耦接於此些下層導電圖案。因此，下部導電層MD1之下層接觸區域(例如第二電源節點VSS)係藉由上部導電層MD2所對應之導電圖案235、237與236電性耦接於其所對應之導孔256、257與260。導孔258與259係位於上部導電層MD2所對應之下層導電圖案233與234上方，且電性耦接 於此些下層導電圖案。因此，下部導電層MD1之下層接觸區域(例如第一位元線BL與第二位元線BLB)係藉由上部導電層MD2所對應之導電圖案233與234電性耦接於其所對應之導孔258與259。於圖式中用符號「V0_MD」繪示導孔層V0之導孔256至260。
於一些實施方式中，佈局200A由一或多個處理器所產生及/或在一或多個非暫態電腦可讀取媒介中所儲存之複數遮罩表示。表示佈局200A的其他形式可涵蓋於各實施方式之範疇內。非暫態電腦可讀取記錄媒體可包含，但不限於，外部/可移動及/或內部/內建儲存器或記憶體單元，例如光碟(例如：數位多功能影音光碟(Digital Versatile Disc；DVD))、磁碟(例如：硬碟)、半導體記憶體(例如：唯讀型記憶體(Read-Only Memory；ROM)、隨機存取記憶體、記憶卡)及類似者中的一或更多者。佈局200A之遮罩包含，但不限於，對應於主動區域206、207、208與209的至少一遮罩、對應於閘極電極212、213、214與215的至少一遮罩、對應於間隙壁的至少一遮罩，對應於下部導電層MD1之接觸區域(其包含第一位元線BL、第二位元線BLB、第一電源節點VCC、第二電源節點VSS、第一儲存節點MT、第二儲存節點MB)的至少一遮罩、對應於層狀結構MP之埋入式接觸窗221、222、223、224與225(如第5圖所示)的至少一遮罩、對應於矽氮化物移除區域的至少一遮罩、對應於上部導電層MD2之字元線231與232及導電圖案233、234、235、236與237的至少一遮罩以及對應於導孔層V0之導孔的至少一遮罩。
於一些實施方式中，一個層中的導電圖案可藉由一個以上的遮罩所製造。舉例而言，於一些實施方式中，上部導電層MD2之導電圖案可藉由對應於字元線231與232的第一遮罩及對應於導電圖案 233、234、235、236與237的第二遮罩所製造。於一些實施方式中，導孔層V0之導孔可藉由對應於導孔251至255的第一導孔遮罩及藉由對應於導孔256至260的第二導孔遮罩所製造，此些導孔251至255電性耦接於下部導電層MD1或層狀結構MP所對應之下層導電圖案，且此些導孔256至260電性耦接於上部導電層MD2所對應之下層導電圖案。於一些實施方式中，一個以上層之導電圖案可藉由共用遮罩來製造。舉例而言，於一些實施方式中，層狀結構MP之一或多個埋入式接觸窗及下部導電層MD1之一或多個接觸區域可藉由共用遮罩來製造。
第2B圖繪示依據一些實施方式之記憶體元件之佈局200B之部分結構之俯視圖。於一些實施方式中，佈局200B係對應於第2A圖所示之佈局200A，並外加藉由至少一遮罩所表示的金屬層M1。本揭露第5圖繪示係第2B圖中的金屬層M1。為了簡化圖式，第2B圖省略矽氮化物移除區域。
金屬層M1包含複數導電圖案，此些導電圖案係對應於第一位元線BL、第二位元線BLB、第一電源節點VCC與第二電源節點VSS，且電性耦接於其所對應之下層導孔。舉例而言，金屬層M1係包含導電圖案261至273。導電圖案261、262、267、272與273係對應於第二電源節點VSS。導電圖案263、271係對應於第一位元線BL。導電圖案264、265、269與270係對應於第一電源節點VCC。導電圖案266與268係對應於第二位元線BLB。
第一位元線BL以及第二位元線BLB係延伸於其所對應之下層導孔層之導孔上方，且電性耦接於此些導孔。舉例而言，導電圖案(對應於第一位元線BL)263係延伸於其所對應之下層導孔258上方，且電性耦接於此下層導孔258，從而隨後藉由上部導電層MD2之導 電圖案233及下部導電層MD1所對應之下層接觸區域進一步電性耦接於主動區域206。第一位元線BL以及第二位元線BLB係延伸於下層導電圖案上方，且於第一位元線BL以及第二位元線BLB與下層導電圖案之間的無導孔區域中，第一位元線BL以及第二位元線BLB未電性耦接於下層導電圖案。舉例而言，導電圖案(對應於第一位元線BL)263係重疊於閘極電極212至215、字元線231及232以及上部導電層MD2之導電圖案235及237上方，且於導電圖案(對應於第一位元線BL)263與閘極電極212至215、字元線231及232以及上部導電層MD2之導電圖案235及237之間的無導孔區域中，導電圖案(對應於第一位元線)263未電性耦接於下層閘極電極212至215、字元線231及232與導電圖案235與237。
第二電源節點VSS係延伸於其所對應之下層導孔上方，且電性耦接於其所對應之下層導孔。舉例而言，導電圖案(對應於第二電源節點VSS)261與導電圖案(對應於第二電源節點VSS)262係延伸於其所對應之下層導孔256與257上方，且電性耦接於此些下層導孔256與257，從而隨後藉由上部導電層MD2所對應之導電圖案235與237及下部導電層MD1所對應之下層接觸區域進一步電性耦接於主動區域206。第二電源節點VSS係延伸於下層導電圖案上方，且於第二電源節點VSS與下層導電圖案之間的無導孔區域中，第二電源節點VSS未電性耦接於下層導電圖案。舉例而言，導電圖案(對應於第二電源節點VSS)261係重疊於閘極電極212上方，且導電圖案(對應於第二電源節點VSS)261與閘極電極212之間的無導孔區域中，導電圖案(對應於第二電源節點VSS)261未電性耦接於下層閘極電極212。
第一電源節點VCC係延伸於其所對應之下層導孔上方，且電性耦接於其所對應之下層導孔。舉例而言，導電圖案(對應於 第一電源節點VCC)264係延伸於其所對應之下層導孔253上方，且電性耦接其所對應之下層導孔253，從而隨後在無上部導電層MD2之介入導電圖案情況下，藉由下部導電層MD1所對應之下層接觸區域進一步電性耦接於主動區域207。第一電源節點VCC係延伸於下層導電圖案上方，且於第一電源節點VCC與下層導電圖案之間的無導孔區域中，第一電源節點VCC未電性耦接於下層導電圖案。舉例而言，導電圖案(對應於第一電源節點VCC)264係重疊於閘極電極212至215、字元線231及232以及閘極電極213及214所對應之埋入式接觸窗上方，且導電圖案(對應於第一電源節點VCC)264與閘極電極212至215、字元線231及232以及閘極電極213及214所對應之埋入式接觸窗之間的無導孔區域中，導電圖案(對應於第一電源節點VCC)264未電性耦接於下層閘極電極212至215、字元線231及232以及閘極電極213及214之埋入式接觸窗。
於一些實施方式中，一或多個優點可藉由在上部導電層MD2中形成字元線WL來實現。一些其他方法包含比零金屬層高的金屬層中的字元線WL。舉例而言，在一些其他方法中，字元線WL係形成在金屬層M1中，位元線係形成在金屬層M2中(如第5圖所示)。與其他方法相比，依據一些實施方式的記憶體元件係包含零金屬層之上部導電層MD2中的字元線WL及金屬層M1中的位元線。因此，相較於一些其他方法，依據一些實施方式的記憶體元件包含較少數量的內連線或金屬層。於一些實施方式中，內連線或金屬層之數量減少可產生一或多個效果，上述之效果可包含，但不限於，製造成本減少、記憶體元件厚度減小、字元線電容減小與其所伴隨的性能之提升、及類似效果。
於一些實施方式中，藉由在上部導電層MD2中形成字元 線WL，可解決一或多個設計上的挑戰。舉例而言，於上部導電層MD2中未形成字元線WL的一些其他方法中，存在一或多個設計上的考量，其可包含，但不限於，製程容許範圍MD2 E-E、製程容許範圍MD2 EN V0及製程容許範圍M1 Min pitch。製程容許範圍MD2 E-E為上部導電層MD2之相鄰上部導電層MD2之導電圖案之間的最小可接受邊緣至邊緣間隔。製程容許範圍MD2 EN V0為上部導電層MD2之導電圖案圍束置放於其上的導孔所用的最小可接受間隔。製程容許範圍M1 Min pitch為金屬層M1中之相鄰導電圖案之間的最小可接受間距(例如，中心至中心的間隔)。在一些其他方法中，金屬層M1不僅包含字元線WL，而且可提供金屬層M2中從下層記憶體單元至上覆位元線的電連接。金屬層M1之導電圖案之密度潛在地限制了金屬層M1之導電圖案之間距及/或寬度，從而隨後潛在地限制了其所對應之導孔層V0之導孔及/或上部導電層MD2之導電圖案之位置。對導孔層V0之導孔及/或上部導電層MD2之導電圖案之位置的此類限制潛在地使得製程容許範圍MD2 E-E及/或製程容許範圍MD2 EN V0難以被滿足，而若未滿足，則潛在地導致短路以及晶片良率下降。
於一些實施方式中，與一些其他方法相比，在上部導電層MD2中形成字元線WL可減少金屬層M1之導電圖案之密度。因此，金屬層M1之導電圖案之間距及/或寬度的限制可被放寬。於第2B圖之例示性配置中，第二電源節點VSS的金屬層M1之導電圖案(對應於第二電源節點)262可比一些其他金屬層M1之導電圖案(例如：金屬層M1之導電圖案263、264、265與266)大(亦即，在方向X上更寬)。因此，電性耦接於金屬層M1之導電圖案(對應於第二電源節點)262的導孔257之位置的限制亦可被放寬，從而容許放寬對電性耦接於導孔257的 上部導電層MD2之導電圖案237之位置及/或尺寸的限制。因此，於一些實施方式中，相較於一些其他方法，製程容許範圍MD2 E-E、製程容許範圍MD2 EN V0及製程容許範圍M1 Min pitch中的一個或一些或全部可容易被滿足，尤其是在諸如節點N10或更高(10奈米或更小)等高生產節點處亦如此。由於滿足製程容許範圍，於一些實施方式中的晶片良率比在一些其他方法中更高。
於一些實施方式中，與一些其他方法相比，在上部導電層MD2中形成字元線WL減少了製造製程及/或成本。如本揭露所述，在一些其他方法中，可能難以滿足所有製程容許範圍MD2 E-E、製程容許範圍MD2 EN V0及製程容許範圍M1 Min pitch。於一些其他方法中，為了滿足製程容許範圍MD2 E-E，上部導電層MD2之形成方法可包含，但不限於，至少一圖案化製程以及至少一切割製程。切割製程將圖案化製程中所形成之連續導電圖案分割為多個導電圖案。於高生產節點，圖案化製程及/或切割製程之數量的增加亦增加了製造成本。於一些實施方式中，上部導電層MD2之形成方法可包含兩個圖案化製程形成，而不包含切割製程。舉例而言，如本揭露所揭示，字元線WL係使用第一遮罩在第一圖案化製程中所形成的，剩餘上部導電層MD2之導電圖案係使用第二遮罩在第二圖案化製程中所形成的。因此，與一些其他方法相比，依據一些實施方式之記憶體元件的製程之成本及複雜度可降低。
第3圖繪示依據一些實施方式之記憶體單元之佈局300之俯視圖。第一方向(亦即，方向X)上的記憶體單元之尺寸稱為「間距X-pitch」，且第二方向(亦即，方向Y)上的記憶體單元之尺寸稱為「間距Y-pitch」。於第3圖之例示性配置中，間距Y-pitch比間距X-pitch 更短。於一些實施方式中，具有佈局300的記憶體單元係對應於記憶體單元100，且包含第一半單元301及第二半單元302。第3圖繪示記憶體單元100之假想邊界303。於第3圖之例示性配置中，第一半單元301係對應於記憶體單元100之第一半單元101，且第二半單元302係對應於記憶體單元100之第二半單元102。於一些實施方式中，第一半單元301橫跨記憶體單元100之中心點與第二半單元302對稱。
記憶體單元100係位於複數井區域上方。於第3圖之例示性配置中，記憶體單元100係位在井區域312、313及314上方。於一些實施方式中，井區域312及314為p型井區域，而井區域313為n型井區域。井區域312、313及314所示之導通類型係為實施例。其他排列涵蓋在各實施方式之範疇內。井區域312、313及314係用於不同類型之元件或電晶體。於第3圖之例示性配置中，n型井區域313為用於形成p通道金屬氧化物半導體電晶體的區域，及p型井區域312與314為用於形成n通道金屬氧化物半導體電晶體的區域。
記憶體單元100包含複數主動區域326、327、328與329，位於井區域312、313及314上方。主動區域326、327、328與329係沿著方向Y來延伸。主動區域326、327、328與329之材質可包含，但不限於，摻雜有各種類型p型摻雜劑及/或n型摻雜劑的半導體材料。p型摻雜劑之材質可包含，但不限於，硼及硼氟化物(BF2)。n型摻雜劑之材質可包含，但不限於，磷及砷。主動區域326、327、328與329可藉由本揭露所示之一或多個隔離結構而彼此隔離。主動區域326、327、328與329位於其所對應之井區域內。舉例而言，主動區域326位於p型井區域312內，主動區域327與328位於n型井區域313內，且主動區域329位於p型井區域314內。於第3圖之例示性配置中，主動區域326、327、328 與329之各者包含鰭片。上述之配置為單鰭片配置且為實施例。每個主動區域具有不同數量的鰭片之其他排列涵蓋於各實施方式之範疇內。舉例而言，於一些實施方式中，主動區域326、327、328與329未包含鰭片且係用於形成平面金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistors；MOSFET)。
記憶體單元100進一步包含複數閘極電極。閘極電極321、322、323與324係沿著方向X延伸而橫跨主動區域326、327、328與329。閘極電極321、322、323與324之材質可包含，但不限於，多晶矽(polysilicon)及金屬。其他材料涵蓋於各實施方式之範疇內。於第3圖之例示性配置中，在半單元301與302之各者中排列兩個閘極電極。舉例而言，在第一半單元301中排列閘極電極322與323，以及在第二半單元302中排列閘極電極321與324。
閘極電極321、322、323與324與其所對應之主動區域326、327、328與329係形成佈局300中的一或多個電晶體。於第3圖之例示性配置中，記憶體單元100之n通道金屬氧化物半導體電晶體PD-1、PD-2、PG-1與PG-2以及p通道金屬氧化物半導體電晶體PU-1與PU-2可藉由對應主動區域326、327、328與329及對應閘極電極321、322、323與324所配置。舉例而言，n通道金屬氧化物半導體電晶體PG-1包含由閘極電極323所配置之閘極及由閘極電極323之相對側上的部分鰭片326所配置之源極/汲極。為了簡略圖式，於第3圖中，在對應鰭片與對應閘極電極之相交處命名為記憶體單元100之電晶體。舉例而言，在對應閘極電極322與對應鰭片326之相交處由元件符號「PD-1」代表n通道金屬氧化物半導體電晶體PD-1。n通道金屬氧化物半導體電晶體PD-1及PG-1係位於p型井區域312上方，n通道金屬氧化物半導體電晶 體PD-2及PG-2係位於p型井區域314上方，P通道金屬氧化物半導體電晶體PU-1及PU-2係位於n型井區域313上方。於一些實施方式中，n通道金屬氧化物半導體電晶體PD-1、PD-2、PG-1與PG-2以及P通道金屬氧化物半導體電晶體PU-1與PU-2中的一或多者係對應於第1圖所示之電晶體中的一或多者。
記憶體單元100進一步包含複數間隙壁，對應於之閘極電極。為了簡略圖式，未於第3圖中繪示間隙壁。間隙壁係於方向X上沿著其所對應之閘極電極之縱向側部來延伸。間隙壁包含一或多種介電材料，用於電性隔離其所對應之閘極電極與非意欲電接觸。間隙壁之介電材料之材質可包含，但不限於，矽氮化物(silicon nitride)、氮氧化物(oxynitride)及矽碳化物(silicon carbide)。於一些實施方式中，間隙壁中的一或多者具有錐形輪廓。
記憶體單元100進一步包含複數接觸區域，位於對應之主動區域326、327、328與329上方，此些接觸區域用於使n通道金屬氧化物半導體電晶體PD-1、PD-2、PG-1與PG-2以及P通道金屬氧化物半導體電晶體PU-1與PU-2所對應之源極/汲極彼此或與其他電路系統電性耦接。本揭露亦將接觸區域稱為「源極/汲極接觸」。為了簡略圖式，藉由接觸區域耦接所對應之節點或線命名為記憶體單元100之接觸區域。舉例而言，將n通道金屬氧化物半導體電晶體PG-1耦接於第一位元線BL的接觸區域稱為「接觸區域BL」，將n通道金屬氧化物半導體電晶體PG-2耦接於第二位元線BLB的接觸區域稱為「接觸區域BLB」，將p通道金屬氧化物半導體電晶體PU-1與PU-2耦接於第一電源節點VCC的接觸區域稱為「接觸區域VCC」，將n通道金屬氧化物半導體電晶體PD-1及PD-2耦接於第二電源節點VSS的接觸區域稱為「接觸區域 VSS」，耦接p通道金屬氧化物半導體電晶體PU-1與n通道金屬氧化物半導體電晶體PD-1、PG-1之汲極的接觸區域係對應於第一儲存節點MT且將此接觸區域稱為「接觸區域MT」，耦接P通道金屬氧化物半導體電晶體PU-2與n通道金屬氧化物半導體電晶體PD-2、PG-2之汲極的接觸區域係對應於第二儲存節點MB且將此接觸區域稱為「接觸區域MB」。於一些實施方式中，接觸區域BL、接觸區域BLB、接觸區域VCC、接觸區域VSS、接觸區域MT與接觸區域MB包含下部導電層MD1中的導電部位或導電圖案。
記憶體單元100進一步包含複數埋入式接觸窗。於第3圖之例示性配置中，記憶體單元100包含埋入式接觸窗361、362、363與364，此些埋入式接觸窗361、362、363與364亦在本揭露中被稱為「閘極接觸」。埋入式接觸窗361與362係位於其所對應之閘極電極323與321上方，且電性耦接於此些閘極電極。導孔層V0之導孔(本揭露稱為「導孔」)係位於閘極接觸361與362上方，且電性耦接於此些閘極接觸，如本揭露所示。n通道金屬氧化物半導體電晶體PG-1之閘極係藉由n通道金屬氧化物半導體電晶體PG-1所對應之閘極接觸361及導孔電性耦接於其所對應之字元線。n通道金屬氧化物半導體電晶體PG-2之閘極係藉由n通道金屬氧化物半導體電晶體PG-2所對應之閘極接觸362及導孔電性耦接於其所對應之字元線。為了簡略圖式，未於第3圖繪示字元線及導孔。第2A圖至第2B圖、第4圖、第6A圖至第6B圖及第7A圖至第7B圖繪示依據一些實施方式的字元線及其所對應之導孔。
埋入式接觸窗363係位於閘極電極324及接觸區域MT上方，且將接觸區域MT電性耦接於閘極電極324。埋入式接觸窗364係位於閘極電極322及接觸區域MB上方，且將接觸區域MB電性耦接於閘極 電極324。於一些實施方式中，埋入式接觸窗363與364係對應於第1圖所示之記憶體單元100之連接器113與114。於一些實施方式中，埋入式接觸窗363與364係位於記憶體單元100內部，且未電性耦接於包含記憶體單元100的記憶體元件之其他元件。於一些實施方式中，埋入式接觸窗361、362、363與364包含層狀結構MP中的導電部位或導電圖案。於一些實施方式中，埋入式接觸窗361、362、363與364包含下部導電層MD1中的導電部位或導電圖案。舉例而言，在佈局300之區域369中，雖然將接觸區域MT及埋入式接觸窗363繪示為彼此重疊，但是於一些實施方式中，接觸區域MT及埋入式接觸窗363屬於相同下部導電層MD1。
如本揭露所載，一個層中的導電圖案可藉由一或多個遮罩所製造。舉例而言，於一些實施方式中，金屬層M1之導電圖案可藉由一個遮罩所製造，如第2B圖繪示之例示性配置。其他排列亦涵蓋於各實施方式之範疇內。舉例而言，於第4圖之例示性配置中，金屬層M1之導電圖案可藉由兩個遮罩所製造。
第4圖繪示依據一些實施方式之記憶體元件之佈局400之部分之俯視圖。於一些實施方式中，佈局400係對應於第2B圖所示之佈局200B，其中差異在於金屬層M1包含兩個遮罩M1-A及M1-B。遮罩M1-A包含導電圖案263、265、267、269與271，於圖式中用符號「M1-A」繪示遮罩M1-A(其包含導電圖案263、265、267、269與271)。遮罩M1-B包含導電圖案261、262、264、266、268、270、272與273，於圖式中用符號「M1-B」繪示遮罩M1-B(其包含導電圖案261、262、264、266、268、270、272與273)。遮罩M1-A之導電圖案及遮罩M1-B之導電圖案係於方向X上交替排列。於一些實施方式中，藉由本揭露 所示用兩個遮罩形成金屬層M1之導電圖案，可利用比用於製造金屬層M1的微影製程之限制更高的密度來形成金屬層M1之導電圖案。
於第4圖之例示性配置中，佈局400進一步包含切割金屬層M1之區域474與475。區域474係切割金屬層M1，此區域474於字元線231上方從金屬層M1之導電圖案266延伸至導電圖案268，且包含邊緣476、477、478與479。相似地，區域475係切割金屬層M1，此區域475於字元線232上方從金屬層M1之導電圖案266延伸至導電圖案268。此些切割金屬層M1之區域係用於移除金屬層M1之導電圖案267之線端，藉此防止金屬層M1之導電圖案267與相鄰導孔V0_MG(例如，第2A圖繪示之導孔255)之間的潛在橋接接觸。於一些實施方式中，區域474與475可被省略。
第5圖繪示依據一些實施方式之半導體元件500的剖圖。半導體元件500係包含半導體基材510及複數元件。第5圖繪示係例示性元件520。
半導體基材510可包含，但不限於，塊狀矽、半導體晶圓、絕緣體覆矽(silicon-on-insulator；SOI)基材或矽鍺基材。包含III族、IV族及V族元素的其他半導體材料處於各實施方式之範疇內。
半導體元件500之元件包含主動元件及/或被動元件。主動元件可包含，但不限於，電晶體及二極體。電晶體可包含，但不限於，金屬氧化物半導體場效電晶體、互補金屬氧化物半導體(complementary metal oxide semiconductor；CMOS)電晶體、雙極接面電晶體(bipolar junction transistors；BJT)、高壓電晶體(high voltage transistor)、高頻電晶體(high frequency transistor)、p通道場效電晶體(p-channel field effect transistor；PFET)及/或n通道場效電晶體(n-channel field effect transistor；NFET)等、鰭式場效電晶體及具有凸起源極及汲極的平面金屬氧化物半導體電晶體。被動元件可包含，但不限於，電容器、電感器、熔斷器及電阻器。於第5圖之例示性配置中，元件520為電晶體。因此，於本揭露中，元件520亦稱為電晶體520。
於一些實施方式中，半導體元件500係對應於記憶體電路，如第1圖至第4圖中的一或多者所示。於一些實施方式中，電晶體520係對應於n通道金屬氧化物半導體電晶體PD-1、PD-2、PG-1、PG-2與P通道金屬氧化物半導體電晶體PU-1、PU-2中的一些實施方式，如結合第1圖所示及結合第2圖至第4圖中的一或更多者所進一步繪示及/或描述。
電晶體520包含基材510上方的主動區域513及主動區域513上方的閘極結構514。主動區域513與半導體元件500之其他元件可藉由亦形成於基材510上方的一或多個隔離結構515隔離。本揭露將主動區域513稱為氧化界定區或氧化界定圖案，且於圖式中用符號「OD」繪示此主動區域。主動區域513為摻雜區，且包含源極區域522、汲極區域523及源極區域522與汲極區域523之間的通道區域524。主動區域513之材質可包含，但不限於，摻雜有各種類型p摻雜劑及/或n摻雜劑的半導體材料。
閘極結構514係位於通道區域524上方。本揭露將閘極結構514稱為多(poly；PO)圖案，且於圖式中用符號「PO」繪示此些閘極結構PO。閘極結構514之材質可包含，但不限於，金屬及多晶矽。源極區域522、汲極區域523、通道區域524及閘極結構514共同界定電晶體520。於一些實施方式中，在閘極結構514之相對側上形成間隙壁526與527。介電層528係位於電晶體520及間隙壁526與527上方。
在電晶體520上方形成導電圖案，藉此可提供電晶體520的電性連接。於第5圖之例示性配置中，於介電層528中形成導電區段532、533、542、543及544，藉此可提供閘極結構514、源極區域522及汲極區域523的電性連接。導電區段532與533係位於其所對應之源極區域522及汲極區域523上方，且電性耦接於此些源極區域及汲極區域，及本揭露稱為下部導電層MD1或圖案的下部導電層。下部導電層MD1為氧化物上方零金屬層M0，且於圖式中用符號「MD1」繪示此下部導電層MD1。導電區段542與543係形成於其所對應之導電區段532與533上方，且將導電區段542與543電性耦接於其所對應之導電區段532與533，及本揭露稱為上部導電層MD2或圖案的上部導電層。上部導電層MD2亦為氧化物上方零金屬層，且於圖式中用符號「MD2」繪示此上部導電層MD2。於一些實施方式中，導電區段542、543之其中至少一者與其所對應之導電區段532或533直接電性接觸。
在閘極結構514上方形成導電區段544且此導電區段電性耦接於此閘極結構。本揭露將導電區段544稱為多晶矽上方零金屬(MP)層或圖案，且於圖式中用符號「MP」繪示此導電區段544。於一些實施方式中，導電區段544與閘極結構514直接電性接觸。
層狀結構MP、下部導電層MD1及上部導電層MD2包含導電材料，且層狀結構MP、下部導電層MD1及上部導電層MD2屬於基材510上方所形成之元件上方的第一(亦即，最低)導電內連線層。於一些實施方式中，層狀結構MP、下部導電層MD1及上部導電層MD2包含金屬，且層狀結構MP、下部導電層MD1及上部導電層MD屬於第一金屬層，本揭露將此第一金屬層稱為「零金屬層M0」，此層為半導體元件500之最低金屬層。於圖式中用符號「M0」繪示零金屬層M0。 於一些實施方式中，零金屬層M0係在兩個步驟中形成的。舉例而言，於第一步驟中，下部(亦即，下部導電層MD1)所形成之至少部分結構與閘極結構514係具有相同之高度，使得下部導電層MD1之至少部分結構與上部導電層MD2之至少部分結構係位於相同的水平上。於第二步驟中，上部(亦即，上部導電層MD2及層狀結構MP)係形成於其所對應之下部導電層MD1及閘極結構514上方。下部導電層MD1、上部導電層MD2及層狀結構MP之所示配置係為例示性的。其他配置涵蓋於各實施方式之範疇內。舉例而言，於一些實施方式中，層狀結構MP與下部導電層MD1一起形成，例如作為下部導電層MD1之部分結構。於一些實施方式中，層狀結構MP與上部導電層MD2一起形成，例如作為上部導電層MD2之部分結構。於一些實施方式中，層狀結構MP係在下部導電層MD1及上部導電層MD2的各自製程中形成的。
介電層558係位於介電層528上方。一或多個導孔552、553及554係位於介電層558中，藉此可提供層狀結構MP及上部導電層MD2的電性連接，且隨後經由其所對應之閘極結構514及下部導電層MD1可提供電晶體520的電性連接。舉例而言，導孔552係位於介電層558中，藉此可提供上部導電層MD2之下層導電區段542的電性連接，此下層導電區段542經由下部導電層MD1之導電區段532進一步電性耦接於源極區域522。導孔552、553及554屬於導孔層V0(亦即，零導孔層)，此導孔層V0為半導體元件500之最低導孔層。於圖式中用符號「V0」繪示導孔層V0。於一些實施方式中，導孔552、553及554之其中至少一者與其所對應之導電區段542、543或544直接電性接觸。
介電層568係位於介電層558上方。一或多個導電區段562、563及564係位於介電層568中，藉此可提供其所對之應導孔552、 553及554的電性連接。導電區段562、563及564屬於第二金屬層M1，此第二金屬層M1係為半導體元件500之基材510上方所形成之元件上方的第二最低金屬層。於圖式中用符號「M1」繪示金屬層M1。零金屬層M0、導孔層V0及金屬層M1之所示配置為例示性的。其他配置涵蓋於各實施方式之範疇內。舉例而言，於一些實施方式中，在半導體元件500之至少一區域中省略上部導電層MD2，且在半導體元件500之此至少一區域中，在金屬層M1與下部導電層MD1之間電性連接導孔層V0。於一些實施方式中，在半導體元件500之至少一區域中省略層狀結構MP，且在半導體元件500之此至少一區域中，在金屬層M1與此或此些對應PO圖案之間電性連接導孔層V0。
介電層578係位於介電層568上方。一或多個導孔572、573及574係位於介電層578中以提供電性連接於其所對應之導電區段562、563及564。導孔層V1係包含導孔572、573及574。於圖式中用符號「V1」繪示此導孔層V1。
介電層588係位於介電層578上方。一或多個導電區段582、583及584係位於介電層588中以提供電性連接於其所對應之導孔572、573及574。導電區段582、583及584屬於金屬層M2，於圖式中用符號「M2」繪示此金屬層M2。
金屬層M1及金屬層M2之其中至少一者及導孔層V0及導孔層V1之其中至少一者提供半導體元件500之各元件之間及/或半導體元件500之一或多個元件與外部電路系統之間的電性連接。上述結構為例示性配置，且在各實施方式中涵蓋半導體元件500之元件間的電性連接之其他排列。舉例而言，於一些實施方式中，在金屬層M2上方形成一或多個進一步之金屬層(例如：金屬層MX，其中X為正整數且大 於2)。金屬層可藉由一或多個導孔層(例如：導孔層VX，其中X為正整數且大於2)而彼此連接，各個導孔層可插入於一對相鄰金屬層之間。
依據一些實施方式的半導體元件係包含記憶體元件，此記憶體元件又包含耦接於複數位元線及字元線的複數記憶體單元。
依據一些實施方式，第6A圖繪示係第2B圖所示之佈局200B之左側之線段A-A'區域的放大視圖，及第7A圖繪示記憶體元件700沿著第2B圖或第6A圖所示之線段A-A'的剖視圖。依據一些實施方式，第6B圖繪示第2B圖所示之佈局200B之左下角之線段B-B'區域的放大視圖，及第7B圖繪示記憶體元件700沿著第6B圖所示之線段B-B'的剖視圖。第6A圖至第6B圖及第7A圖至第7B圖繪示記憶體元件700之配置及製造。
第7A圖至第7B圖繪示具有基材701的記憶體元件700，但不以此為限。於一些實施方式中，基材701可包含矽基材。於一些實施方式中，基材701之材質可包含矽鍺(silicon germanium；SiGe)、鎵砷(Gallium arsenic)或其他適宜半導體材料。在基材701中或上方形成主動區域，如第2圖、第2A圖、第2B圖、第3圖、第4圖及第5圖所示。於一些實施方式中，在基材701中形成淺溝槽隔離(shallow trench isolation；STI)區域以便隔離主動區域。淺溝槽隔離區域之材質可包含，但不限於，矽氧化物(silicon oxide)、矽氮化物(silicon nitride)、矽氧氮化物(silicon oxynitride)、摻雜氟化物的矽酸鹽(fluoride-doped silicate)及/或任何其他低介電常數的介電材料。為了簡略圖式，未繪示淺溝槽隔離區域。於一些實施方式中，基材701進一步包含一或多個其他特徵，例如各摻雜區域、埋層及/或磊晶(epitaxy；epi)層。於一些實施方式中， 基材701係包含絕緣體上的半導體(例如：絕緣底覆矽)。於一些實施方式中，基材701係包含摻雜磊晶層、梯度半導體層及/或不同類型之另一半導體層上所覆蓋之半導體層(例如：矽鍺層覆矽層)。
記憶體元件700進一步包含閘極電極於基材701上方。舉例而言，如第7A圖所示，第6A圖未繪示之閘極電極212、213、214及閘極電極711係位於基材701上方。於圖式中用符號「MG」繪示閘極電極711。於一些實施方式中，記憶體元件700進一步包含閘極介電質於其所對應之閘極電極與基材701之間。閘極介電質之材質可包含，但不限於，高介電常數的介電層、介面層及/或上述之任意組合的材料。用於高介電常數的介電層之材質可包含，但不限於，矽氮化物(silicon nitride)、矽氮氧化化物(silicon oxynitride)、鉿氧化物(HfO2)、鉿矽氧化物(HfSiO)、鉿矽氧氮化物(HfSiON)、鉿鉭氧化物(HfTaO)、鉿鈦氧化物(HfTiO)、鉿鋯氧化物(HfZrO)、金屬氧化物(metal oxides)、金屬氮化物(metal nitrides)、金屬矽酸鹽(metal silicates)、過渡金屬氧化物(transition metal-oxides)、過渡金屬氮化物(transition metal-nitrides)、過渡金屬矽酸鹽(transition metal-silicates)、金屬氮氧化物(oxynitrides of metals)、金屬鋁酸鹽(metal aluminates)、矽酸鋯(zirconium silicate)、鋁酸鋯(zirconium aluminate)、鋯氧化物(zirconium oxide)、鈦氧化物(titanium oxide)、鋁氧化物(aluminum oxide)、鉿氧化物-鋁氧化物(HfO2-Al2O3)合金、其他適宜高介電常數的介電材料及/或上述之任意組合的材料。高介電常數的介電層之厚度處於例如約5至約40之範圍內。於一些實施方式中，閘極介電質係形成於基材701上方。閘極介電質之形成方法可包含原子層沉積(atomic layer deposition；ALD)製程或其他適宜製程。
在閘極介電質上方形成閘極電極之導電材料。於一些實施方式中，閘極電極係由多晶矽或金屬來形成。於一些實施方式中，閘極電極可包含鋁化物(Al)、鋁鈦化物(AlTi)、鈦化物(Ti)、鈦氮化物(TiN)、鉭氮化物(TaN)、鉭化物(Ta)、鉭碳化物(TaC)、鉭矽氮化物(TaSiN)、鎢化物(W)、鎢氮化物(WN)、鉬氮化物(MoN)及/或其他適宜之導電材料。閘極電極之厚度範圍例如自約10至約200。於一些實施方式中，閘極電極之形成方法可包含化學氣相沉積(chemical vapor deposition；CVD)製程、物理氣相沉積(physical vapor deposition；PVD或濺鍍、電鍍製程、原子層沉積製程及/或其他適宜製程。
於一些實施方式中，記憶體元件700進一步係包含硬遮罩於其所對應之閘極電極上方。舉例而言，如第7A圖所示，硬遮罩721與722係位於其所對應之閘極電極711與212上方。於一些實施方式中，硬遮罩可進一步形成於其所對應之閘極電極213與214上方，及如本揭露所示在一或多個後續製程期間移除此些硬遮罩。於圖式中用符號「HM」繪示硬遮罩HM。硬遮罩之材質可包含，但不限於，矽氮化物(silicon nitride)、矽氧氮化物(silicon oxynitride)、矽碳化物(silicon carbide)及其他適宜材料。於一些實施方式中，硬遮罩之形成方法可包含沉積製程或任何適當之方法，且可作為遮罩以圖案化其所對應之閘極電極。
於一些實施方式中，記憶體元件700進一步包含間隙壁於其所對應之閘極電極之側壁上方。舉例而言，如第7A圖所示，間隙壁731至732係位於閘極電極711之側壁上方，間隙壁733至734係位於閘極電極212之側壁上方，間隙壁735至736係位於閘極電極213之側壁上方，及間隙壁737至738係位於閘極電極214之側壁上方。於一些實施方 式中，如本揭露所示在一或多個後續製程期間移除間隙壁735、736、737與738之部分結構。間隙壁可包含介電層，但不限於此。間隙壁之材質可包含，但不限於，矽氮化物(silicon nitride)、矽氧氮化物(silicon oxynitride)、矽碳化物(silicon carbide)及其他適宜材料。於一些實施方式中，間隙壁可包含雜質(例如：硼、碳、氟等雜質或上述之任意組合的雜質)。於一些實施方式中，間隙壁可藉由適當之方法來形成。間隙壁之形成方法可包含，但不限於，電漿輔助化學氣相沉積(plasma enhanced chemical vapor deposition；PECVD)製程、低壓化學氣相沉積(low-pressure chemical vapor；LPCVD)製程、次大氣壓化學氣相沉積(sub-atmospheric chemical vapor deposition；SACVD)製程、原子層沉積製程及類似者在閘極電極及基材701上方可用來沉積間隙壁之材料層。用於間隙壁的材料層經形成具有適宜厚度，例如處於約50至約400之範圍內。接著，沉積層可藉由圖案化處理以接觸或鄰近於其所對應之閘極電極之側壁而可形成間隙壁。於一些實施方式中，圖案化處理的方法可包含濕式蝕刻製程、乾式蝕刻製程或上述之任意組合的適當製程。於一些實施方式中，間隙壁的形成方法可為圖案化製程，此圖案化製程可為非等項性乾式蝕刻製程。上述於間隙壁之前所形成閘極電極的製程，係稱為前閘極(gate-first)製程。於一替代後閘極(gate-last)製程中，執行前閘極製程之相同或類似步驟以形成虛擬閘極(例如，虛擬多晶矽(dummy poly-silicon))及間隙壁。後來用適宜金屬或導電材料替換虛設閘極以獲得閘極電極。
記憶體元件700進一步包含源極/汲極區域於基材701之主動區域中。舉例而言，第7B圖繪示主動區域206與207中的源極/汲極區域。於一些實施方式中，可藉由閘極電極及間隙壁作為遮罩形成源 極/汲極區域。舉例而言，源極/汲極區域之形成可藉由離子植入或擴散製程來實現。源極/汲極區域可取決於元件或電晶體類型，而摻雜有p型摻雜劑(例如：硼或硼氟化物(BF2))、n型摻雜劑(例如：磷或砷)及/或上述之任意組合。於一些實施方式中，在間隙壁形成之前，藉由一或多個植入製程(例如：離子植入製程)在基材701中形成輕摻雜的源極/汲極(lightly doped source/drain；LDD)區域。
於一些實施方式中，記憶體元件700可進一步包含層間介電(inter-layer dielectric；ILD)層740於基材701上方，如第7A圖至第7B圖所示。本揭露亦將層間介電層740稱為層間介電層ILD0，且於圖式中用符號「ILD0」繪示此層間介電層ILD0。層間介電層ILD0之材質可包含，但不限於，矽氮化物(SiNx)、矽氧化物(SiOx)、矽氧氮化物(SiON)、矽碳化物(SiC)、矽硼氮化物(SiBN)、矽碳硼氮化物(SiCBN)或上述之任意組合的材料。於一些實施方式中，層間介電層ILD0740之形成方法可為高密度電漿(high-density plasma；HDP)。於其他實施方式中，層間介電層ILD0740之形成方法可包含，但不限於，次大氣壓化學氣相沉積(Sub-Atmospheric Pressure Chemical Vapor Deposition；SACVD)製程、低壓化學氣相沉積(Lower Pressure Chemical Vapor Deposition；LPCVD)製程、原子層沉積製程、電漿輔助原子層沉積(Plasma enhanced atomic layer deposition；PEALD)製程、電漿輔助化學氣相沉積(Plasma enhanced chemical vapor deposition；PECVD)製程、單層沉積(Monolayer Deposition；MLD)製程、電漿脈衝化學氣相沉積(Plasma Impulse chemical vapor deposition；PICVD)製程、旋塗製程或類似之其他形成方法。
於一些實施方式中，記憶體元件700進一步包含接觸蝕 刻終止層(contact etch stop layer；CESL)741於間隙壁731至738之側壁上方，如第7A圖所示。於圖式中用符號「CESL」繪示接觸蝕刻終止層741。接觸蝕刻終止層741之材質可包含，但不限於，鋁氧化物(AlxOy)、矽氮化物(SixNy)、矽氧化物(SixOy)、矽氮氧化物(SixNyOz)、矽碳化物(SiC)、矽碳氮化物(SiCN)、硼氮化物(BN)、矽硼氮化物(SiBN)、矽碳硼氮化物(SiCBN)或上述之任意組合的材料。於一些實施方式中，藉由原子層沉積製程、化學氣相沉積、物理氣相沉積或濺射製程沉積接觸蝕刻終止層741。
於一些實施方式中，執行平坦化製程以暴露硬遮罩721與722。平坦化製程可包含，但不限於，化學機械研磨(chemical mechanical polish；CMP)製程。於一些實施方式中，藉由平坦化製程或另一蝕刻及/或化學機械研磨製程移除硬遮罩721與722以暴露下層閘極電極。於一些實施方式中，如本揭露所示在後閘極製程中移除及用替代閘極電極(例如：金屬閘極)替代此些閘極電極。
於一些實施方式中，在平坦化層間介電層ILD0上方形成另一層間介電層，本揭露稱為層間介電層ILD1。在第7A圖至第7B圖中未繪示層間介電層ILD1。藉由蝕刻製程在層間介電層ILD1及層間介電層ILD0中形成接觸開口，以暴露源極/汲極區域及/或閘極電極。於接觸開口中填充至少一種導電材料。
源極/汲極區域上方的接觸開口中所填充之導電材料變成源汲/極汲接觸或接觸區域，如第2A圖、第2B圖、第3圖及第4圖所示之接觸區域BL、接觸區域BLB、接觸區域VCC、接觸區域VSS、接觸區域MT與接觸區域MB。第6B圖及第7B圖繪示接觸區域(第一儲存節點)642。接觸區域(第一儲存節點)642可為儲存節點，此儲存節點係 連接其於主動區域206與207中所對之應源極/汲極區域，如第7B圖所示。源汲/極汲接觸或接觸區域BL、接觸區域BLB、接觸區域VCC、接觸區域VSS、接觸區域MT與接觸區域MB係為下部導電層MD1中之導電圖案，如第7B圖所示。
閘極電極上方的接觸開口中所填充之導電材料變成閘極接觸或埋入式接觸窗，例如第3圖所示之埋入式接觸窗361、362、363與364及/或第2A圖、第2B圖及第4圖所示之埋入式接觸窗221、222、223、224與225。第7A圖繪示埋入式接觸窗221與222。第7B圖繪示埋入式接觸窗221。於一些實施方式中，埋入式接觸窗221與222的接觸開口之形成移除了閘極電極213與214上方的硬遮罩及間隙壁735、736、737與738之部分結構。因此，埋入式接觸窗221與222不僅可形成於頂表面上方，亦可形成於其所對應之閘極電極213與214之側表面上方，如第7A圖所示。於第7A圖之例示性配置中，埋入式接觸窗221與222具有橫向遠離彼此延伸的頂部751與752。埋入式接觸窗221與222之所示配置為例示性的。其他配置涵蓋於各實施方式之範疇內。於一些實施方式中，在一或多個常見製程中與源汲/極汲接觸一起形成埋入式接觸窗或閘極接觸。於一些實施方式中，在一或多個常見製程中與源汲/極汲接觸一起形成埋入式接觸窗(亦即，閘極接觸)。於一些實施方式中，在與源汲/極汲接觸的各自製程中形成埋入式接觸窗(亦即，閘極接觸)。埋入式接觸窗為下部導電層MD1中之導電圖案。
於一些實施方式中，在形成埋入式接觸窗及/或源汲/極汲接觸之前，執行矽化(例如，自對準矽化(self-aligned silicidation))製程或適宜方法，以向源極/汲極區域及/或閘極電極之頂表面提供矽化區域，而作為接觸特徵。舉例而言，在暴露源極/汲極區域及/或暴露閘 極電極上方毯覆地沉積金屬層，並隨後執行退火步驟以在源極/汲極區域及/或閘極電極上形成金屬矽化物層。接著，可藉由濕式化學蝕刻來移除未反應金屬，但不限於此。
於一些實施方式中，執行平坦化製程以平坦化下部導電層MD1，從而沖洗埋入式接觸窗及源汲/極汲接觸之頂表面。舉例而言，如第7B圖所示，埋入式接觸窗221及源汲/極汲接觸接觸區域(第一儲存節點)642之頂表面被沖洗。閘極電極(例如，閘極電極711、212、213與214)、閘極接觸(例如，埋入式接觸窗221與222)及源汲/極汲接觸(例如，接觸區域(第一儲存節點)642)係排列在層間介電層ILD0中。
於一些實施方式中，記憶體元件700進一步包含接觸蝕刻終止層於平坦化下部導電層MD1上方。在第7A圖中將此接觸蝕刻終止層命名為接觸蝕刻終止層753。於一些實施方式中，記憶體元件700包含另一層間介電層於接觸蝕刻終止層753上方，本揭露稱為層間介電層ILD2。在第7A圖中將層間介電層ILD2層命名為層間介電層754，且於圖式中用符號「ILD2」繪示此層間介電層ILD2。於一些實施方式中，複數開口係形成在層間介電層754及接觸蝕刻終止層753的區域中，此區域為欲形成上部導電層MD2之導電圖案的區域。
記憶體元件700進一步包含介電層760沉積於基材701上方，以使開口之側壁及底部成直線。在第7A圖中的例示性配置中，介電層760包含使開口之側壁成直線的部位761與762，在此介電層中欲形成上部導電層MD2之導電圖案235。介電層760進一步包含使開口底部成直線的部位763。於一些實施方式中，介電層760之形成方法可為原子層沉積製程。介電層760之材質可包含，但不限於，矽氮化物(silicon nitride)。第7A圖至第7B圖繪示介電層760為符號「SiN」。
介電層760可被選擇性移除，例如藉由光微影製程與後續之蝕刻製程自開口之底部移除，在此開口底部處將上部導電層MD2電性耦接於下層下部導電層MD1。舉例而言，介電層760可從第2A圖所示之矽氮化物移除區域241、242、243、244與245來移除，以暴露下部導電層MD1之下層導電圖案。在矽氮化物移除區域241、242、243、244與245外部的區域中，未移除介電層760。在第7A圖至第7B圖中的例示性配置中，介電層760保持在埋入式接觸窗221與222上方。
記憶體元件700進一步包含上部導電層MD2於介電層760上方。於一些實施方式中，在介電層760上方形成導電層以形成上部導電層MD2，例如字元線231、232及導電圖案235，如第7A圖至第7B圖所示。於一些實施方式中，下部導電層MD1與上部導電層MD2包含不同導電材料。於一些實施方式中，下部導電層MD1與上部導電層MD2包含相同導電材料。於一些實施方式中，下部導電層MD1或上部導電層MD2之其中至少一者之形成包含沉積膠合(或晶種)金屬層於其所對應之導電材料下方。
在未移除介電層760的區域中，上部導電層MD2與下層下部導電層MD1電性隔離。舉例而言，如第7A圖所示，上部導電層MD2之字元線231及232與其所對應之下層埋入式接觸窗221及222係藉由剩餘介電層760電性隔離。如第7B圖所示，上部導電層MD2之字元線231係延伸於下部導電層MD1之下層接觸區域(第一儲存節點)642上方，同時字元線231與接觸區域(第一儲存節點)642係藉由剩餘層760來電性隔離。
在移除介電層760的區域中，上部導電層MD2電性耦接 於下層下部導電層MD1。舉例而言，儘管第7A圖繪示介電層760之部位763保持在上部導電層MD2之導電圖案235下方，但是部位763在一區域中被移除(如第6A圖所示)，此區域為上部導電層MD2之導電圖案235與下部導電層MD1之下層導電圖案635彼此重疊之區域。因此，上部導電層MD2之導電圖案235與下部導電層MD1之下層導電圖案635彼此電性耦接。
本揭露所述之製程係為形成下部導電層MD1與上部導電層MD2之重疊導電圖案，藉此可於一些區域中電性耦接，而可於其他區域中電性隔離，但不以此為限。其他排列涵蓋於各實施方式之範疇內。舉例而言，於一些實施方式中，依據一或更多種方法形成下部導電層MD1與上部導電層MD2之重疊導電圖案，可藉此於一些區域中電性耦接，而於其他區域中電性隔離，此或此些方法在2014年9月12日提交之美國非臨時申請案第14/484,670號中描述，並以引用之方式全部併入本揭露。
於一些實施方式中，執行平坦化製程以平坦化上部導電層MD2，從而可沖洗上部導電層MD2之導電圖案之頂表面。舉例而言，如第7A圖所示，字元線231與232之頂表面及導電圖案235之頂表面可被沖洗。
於一些實施方式中，記憶體元件700包含另一層間介電層於平坦化上部導電層MD2上方，本揭露將其稱為層間介電層ILD3。層間介電層ILD3亦稱為層間介電層770，且於第7A圖至第7B圖中用符號「ILD3」繪示此層間介電層ILD3。
於一些實施方式中，在層間介電層770中於欲形成導孔層V0之導孔的區域中至少形成複數開口，及在開口中填充至少一種導 電材料以獲得導孔。記憶體元件700包含導孔，此導孔將字元線電性耦接於其所對應之埋入式接觸窗，及在第6A圖至第6B圖及第7A圖至第7B圖中用符號「V0_MG」繪示此導孔V0_MG。記憶體元件700進一步包含導孔，此導孔電性耦接於上部導電層MD2之導電圖案，及於第6A圖至第6B圖及第7A圖至第7B圖中用符號「V0_MD」繪示此導孔V0_MD。於一些實施方式中，藉由與形成導孔V0_MD的遮罩不同之遮罩形成導孔V0_MG。其他排列涵蓋於各實施方式之範疇內。
於第7A圖之例示性配置中，導孔V0_MD中的導孔256係填充於層間介電層770中所形成之開口中，且此導孔256電性耦接於下層導電圖案235。下部導電層MD1之導電圖案261係位於導孔V0_MD中的導孔256上方且電性耦接於此導孔256。
於第7A圖之例示性配置中，在穿過層間介電層770、層間介電層754及接觸蝕刻終止層753所形成之開口中填充導孔V0_MG中的導孔251與252。導孔V0_MG中的導孔251與導孔252的開口暴露出其所對應之埋入式接觸窗及字元線的頂表面。舉例而言，在開口中暴露出字元線232之頂表面772及埋入式接觸窗222之頂表面774以便形成導孔V0_MG中的252。於一些實施方式中，在導孔之V0_MG開口形成期間，部分或全部移除開口中所暴露之介電層760的一部位及/或字元線的一部位。舉例而言，於一些實施方式中，部分或全部移除導孔V0_MG中的導孔252之開口中所暴露之介電層760之部位764及/或字元線232之部位765，從而可造成導孔V0_MG中的導孔252在下部766處具有側壁767，此側壁767與字元線232之側面實體及電性接觸。在未完全移除字元線232之部位765的一些實施方式中，導孔V0_MG中的導孔252之上部768與字元線232之頂表面772電性接觸，如第7A圖中的區域 769所示。導孔V0_MG中的導孔252之下部766與字元線232彼此之至少部分結構係具有相同之高度，且在層間介電層754中得以排列。導孔V0_MG中的導孔252之下部766連續至層間介電層770中排列的上部768。導孔V0_MG中的導孔252之下部766與埋入式接觸窗222之頂表面774呈電性接觸。因此，字元線232與埋入式接觸窗222係藉由導孔V0_MG中的導孔252自上方彼此電性耦接。在類似配置中，字元線231與埋入式接觸窗221係藉由導孔V0_MG中的導孔251自上方彼此電性耦接。
如本揭露所述，於一些實施方式中，藉由在上部導電層MD2中形成字元線，對金屬層M1之導電圖案及導孔層V0之導孔的各種限制可被放寬。因此，對導孔V0_MG中的導孔251、252之位置及/或尺寸的限制亦可被放寬。於一些實施方式中，可調節導孔V0_MG中的導孔251與252之位置及/或尺寸，以增加導孔V0_MG中的導孔251與252與其所對應之下層字元線231、232之間的重疊區域(例如：第7A圖中的區域769)。於一些實施方式中，增加的重疊區域降低導孔V0_MG中的導孔251與252與其所對應之下層字元線231與232之間的接觸電阻，並提升了記憶體元件700之效能及或功率消耗。
於一些實施方式中，在上方形成且將上部導電層(例如，上部導電層MD2)之導電圖案電性耦接於下部導電層(例如，下部導電層MD1)之導電圖案的導孔(例如：導孔V0_MG中的導孔252)之所描述配置不僅適用於記憶體元件(例如：記憶體元件700)，而且適用於其他類型半導體元件，此些其他類型半導體元件於一些實施方式中不包含記憶體單元。
第8圖繪示依據一些實施方式之記憶體元件之製造方法 800的流程圖。
於步驟805中，在基材上方形成記憶體元件之記憶體單元之主動區域及閘極電極。舉例而言，於一些實施方式中，在基材701上方形成各記憶體單元單元1-1、單元1-2、單元2-1與單元2-2之主動區域206至209及閘極電極212至215，如第2圖、第2A圖、第2B圖、第4圖、第6A圖至第6B圖及第7A圖至第7B圖所示。
於步驟815中，在閘極電極及主動區域上方形成零金屬層M0之下部金屬層。舉例而言，於一些實施方式中，在主動區域206至209及閘極電極212至215上方形成零金屬層M0之下部導電層MD1，如第2圖、第2A圖、第2B圖、第4圖、第6A圖至第6B圖及第7A圖至第7B圖所示。下部導電層MD1包含其所對應之閘極電極上方的閘極接觸(例如：閘極接觸221至225)及其所對應之主動區域上方的源汲/極汲接觸(例如：接觸區域BL、接觸區域BLB、接觸區域VCC、接觸區域VSS、接觸區域MT與接觸區域MB)。
於步驟825中，在下部金屬層上方形成零金屬層M0之上部金屬層，且此上部金屬層包含耦接於記憶體單元之閘極電極的字元線。舉例而言，於一些實施方式中，在下部導電層MD1上方形成零金屬層M0之上部導電層MD2。上部導電層MD2包含耦接於記憶體單元單元1-1與單元2-1之閘極電極的字元線(例如：字元線231)，如第2圖、第2A圖、第2B圖、第4圖、第6A圖至第6B圖及第7A圖至第7B圖所示。字元線(例如：字元線231)在上方掠過，但與下層源汲/極汲接觸(例如：接觸區域MT)保持電性隔離，如第7B圖所示。於一些實施方式中，經由上部導電層MD2中的字元線231所對應之下層閘極接觸(例如：閘極接觸221)及上覆導孔(例如：導孔251)，可將其耦接於其 所對應之閘極電極，如第7A圖所示。
上述方法包含例示性操作，而於一些實施方式中可不按照所示次序執行此些操作。依據本發明之實施方式之精神及範疇，可視情況添加、替換、更改次序及/或消除操作。組合不同特徵及/或不同實施方式的實施方式處於本發明之範疇內，且為審閱本揭露後之一般熟習此項技術者所能知悉的。
一些實施方式提供一種在零金屬層M0之上部導電層MD2中具有字元線的記憶體元件。因此，於一些實施方式中，減小了一或多個上部金屬層(例如金屬層M1)中之導電圖案之密度，從而可滿足一或多個製程容許範圍。與一些其他方法相比，於一些實施方式中，藉由添加多一個在上部導電層MD2中用於形成字元線的遮罩，可滿足諸如製程容許範圍MD2 E-E、製程容許範圍MD2 EN V0及製程容許範圍M1 Min pinch等製程容許範圍。於一些實施方式中，藉由導孔實現上部導電層MD2之導電圖案與下層下部導電層MD1之導電圖案之間的互連，此導孔與其所對應之上部導電層MD2及下部導電層MD1之導電圖案係重疊且電性耦接。因此，與一些其他方法相比，於一些實施方式中，製造時間、製造成本、製造材料及晶片尺寸中的一或更多者可被減少。
前述多個實施例的特徵使此技術領域中具有通常知識者可更佳的理解本案之各方面，在此技術領域中具有通常知識者應瞭解，為了達到相同之目的及/或本案所提及之實施例相同之優點，其可輕易利用本案為基礎，進一步設計或修飾其他製程及結構，在此技術領域中具有通常知識者亦應瞭解，該等相同之結構並未背離本案之精神及範圍，而在不背離本案之精神及範圍下，其可在此進行各種改變、 取代及修正。
500‧‧‧半導體元件
510‧‧‧半導體基材
513‧‧‧主動區域
514‧‧‧閘極結構
515‧‧‧隔離結構
520‧‧‧電晶體
522‧‧‧源極區域
523‧‧‧汲極區域
524‧‧‧通道區域
526‧‧‧間隙壁
527‧‧‧間隙壁
528‧‧‧介電層
532‧‧‧導電區段
533‧‧‧導電區段
542‧‧‧導電區段
543‧‧‧導電區段
544‧‧‧導電區段
552‧‧‧導孔
553‧‧‧導孔
554‧‧‧導孔
558‧‧‧介電層
562‧‧‧導電區段
563‧‧‧導電區段
564‧‧‧導電區段
568‧‧‧介電層
572‧‧‧導孔
573‧‧‧導孔
574‧‧‧導孔
578‧‧‧介電層
582‧‧‧導電區段
583‧‧‧導電區段
584‧‧‧導電區段
588‧‧‧介電層
OD‧‧‧層狀結構
PO‧‧‧層狀結構
M0‧‧‧零金屬層
M1‧‧‧金屬層
M2‧‧‧金屬層
MD1‧‧‧下部導電層
MD2‧‧‧上部導電層
MP‧‧‧層狀結構
V0‧‧‧導孔層
V1‧‧‧導孔層

Claims (10)

  1. 一種記憶體元件的佈局，該佈局係儲存在一非暫態電腦可讀取媒介上，該佈局包含：複數主動區域；一最低內連線層，包含：一第一導電層，位於該些主動區域上方；以及一第二導電層，位於該第一導電層上方；複數記憶體單元，包含該些主動區域；一字元線，位於該第二導電層中，且耦接於該些記憶體單元；以及一最低導孔層，該最低導孔層朝向該些主動區域的一表面係位於該字元線上方。
  2. 如請求項1所述之記憶體元件的佈局，更包含：一介電層，位於該最低內連線層之一第一區域中，且位於該第一導電層與該第二導電層之間，其中於該最低內連線層之一第二區域中的該第一導電層與該第二導電層之間係不包含該介電層，且於該最低內連線層之該第二區域中的該第一導電層係耦接於該第二導電層。
  3. 如請求項1所述之記憶體元件的佈局，其中該些記憶體單元係包含該第一導電層中的複數儲存節點，該第二導電層中之該字元線係延伸而覆蓋該第一導電層中的該些儲存節點上方，該佈局更包含：一介電層，位於該字元線與該些儲存節點之間。
  4. 如請求項1所述之記憶體元件的佈局，更包含：一閘極電極，覆蓋而橫跨該些主動區域上方，且沿著該字元線延伸，而不重疊於該字元線。
  5. 一種半導體元件，包含：一基材；一閘極電極，位於該基材上方；一第一導電層，位於該基材上方，且包含一閘極接觸，該閘極接觸位於該閘極電極上方，且該閘極接觸係耦接於該閘極電極；一介電層，位於該第一導電層上方；一第二導電層，位於該介電層上方，且包含該閘極接觸上方的一導電圖案；以及一導孔，該導孔朝向該基材的一表面係位於該導電圖案與該閘極接觸上方，且該導孔將該導電圖案耦接於該閘極接觸。
  6. 如請求項5所述之半導體元件，更包含：複數記憶體單元，其中該第二導電層中之該導電圖案包含一字元線，該字元線耦接於該些記憶體單元。
  7. 如請求項5所述之半導體元件，更包含：一第一層間介電(first inter-layer dielectric；ILD)層，位於該基材上方，其中該閘極電極與該第一導電層係排列於該第一層間介電層中；一第二層間介電層，位於該第一層間介電層上方，其中該第二 導電層與該導孔之該下部係排列於該第二層間介電層中；以及一第三層間介電層，位於該第二層間介電層上方，其中該導孔之該上部係排列於該第三層間介電層中。
  8. 一種記憶體元件的製造方法，包含：形成該記憶體元件之複數記憶體單元之複數主動區域及複數閘極電極於一基材上方；形成一零金屬層(metal zero layer)之一下部金屬層於該些閘極電極及該些主動區域上方；以及形成該零金屬層之一上部金屬層於該下部金屬層上方，該上部金屬層包含一字元線，該字元線耦接於該些記憶體單元之該些閘極電極，且位於一最低導孔層朝向該基材的一表面下方。
  9. 如請求項8所述之記憶體元件的製造方法，更包含：於該零金屬層上方形成一零導孔層(via zero layer)，其中該下部金屬層包含該些閘極接觸，該些閘極接觸係位於該些閘極電極上方，且耦接於該些閘極電極，而該零導孔層係包含該些導孔，該些導孔係位於該些閘極接觸及該字元線上方，且將對應之該些閘極接觸耦接於該字元線。
  10. 如請求項8所述之記憶體元件的製造方法，更包含：於該下部金屬層之一第一區域上方形成一介電層，並暴露出該下部金屬層之一第二區域，其中 於該介電層上方形成該上部金屬層；於該第一區域中，該下部金屬層與該字元線重疊，且該下部金屬層係藉由該介電層與該字元線電性隔離；以及於該第二區域中，該下部金屬層與該上部金屬層之一圖案重疊，且該下部金屬層與該圖案直接電性接觸，該圖案與該字元線係不相同。
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