CN112614837A - 垂直场效应晶体管半导体单元的优化 - Google Patents

垂直场效应晶体管半导体单元的优化 Download PDF

Info

Publication number
CN112614837A
CN112614837A CN202011046828.2A CN202011046828A CN112614837A CN 112614837 A CN112614837 A CN 112614837A CN 202011046828 A CN202011046828 A CN 202011046828A CN 112614837 A CN112614837 A CN 112614837A
Authority
CN
China
Prior art keywords
circuit
vfet
inverter
gate
signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202011046828.2A
Other languages
English (en)
Inventor
都桢湖
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from US16/941,042 external-priority patent/US11581338B2/en
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN112614837A publication Critical patent/CN112614837A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
    • H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
    • H03K19/0944—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET
    • H03K19/0948—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors using MOSFET or insulated gate field-effect transistors, i.e. IGFET using CMOS or complementary insulated gate field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
    • H03K19/173—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using elementary logic circuits as components
    • H03K19/1733—Controllable logic circuits
    • H03K19/1737—Controllable logic circuits using multiplexers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/3562—Bistable circuits of the master-slave type
    • H03K3/35625—Bistable circuits of the master-slave type using complementary field-effect transistors
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/3181—Functional testing
    • G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
    • G01R31/318533—Reconfiguring for testing, e.g. LSSD, partitioning using scanning techniques, e.g. LSSD, Boundary Scan, JTAG
    • G01R31/318541—Scan latches or cell details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11829—Isolation techniques
    • H01L2027/11831—FET isolation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11835—Degree of specialisation for implementing specific functions
    • H01L2027/11837—Implementation of digital circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11809—Microarchitecture
    • H01L2027/11851—Technology used, i.e. design rules
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11875—Wiring region, routing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H01L2027/11868—Macro-architecture
    • H01L2027/11874—Layout specification, i.e. inner core region
    • H01L2027/11881—Power supply lines
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823885—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Computing Systems (AREA)
  • Mathematical Physics (AREA)
  • Ceramic Engineering (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

一种在多个栅极栅格上实施垂直场效应晶体管(VFET)电路的VFET单元，包括：第一电路，包括至少一个VFET，并被提供在至少一个栅极栅格上；以及第二电路，包括至少一个VFET，并被提供在形成于第一电路的左侧或右侧的至少一个栅极栅格上，其中第一电路的VFET的栅极被配置为共享第二电路的VFET的栅极信号或源极/漏极信号，并且第一电路是(X‑1)接触式多晶间距(CPP)电路，其为(X‑1)CPP宽，是从X‑CPP电路转换而来的，X‑CPP电路为X‑CPP宽并且执行与(X‑1)CPP电路相同的逻辑功能，X是大于1的整数。

Description

垂直场效应晶体管半导体单元的优化
技术领域
与本发明构思的实施例一致的装置和方法涉及用于由垂直场效应晶体管(vertical field effect transistor，VFET)形成的电路的半导体单元(cell)架构。
背景技术
与诸如平面finFET的横向场效应晶体管(lateral field effect transistor，FET)相比，VFET的特征在于其垂直结构，其中顶部源极/漏极、栅极和底部源极/漏极垂直地重叠。
当基于其布局或俯视图设计由横向FET电路形成的半导体单元时，通过减少单元中虚拟(dummy)栅极结构的数量，使相邻电路共享FET的源极/漏极的情况并不少见。然而，当设计由VFET电路形成的半导体单元时，通常需要在形成有VFET的栅极结构的旁边提供附加的栅极结构或鳍(fin)结构，使得连接VFET的接触式结构的金属线和/或通孔可以放置在附加的栅极结构或鳍结构上，以传送VFET的输出信号。双鳍VFET器件(诸如双鳍反相器)就是典型的示例。因此，很难出于减小单元宽度或面积的目的，仅使用一个栅极结构或鳍结构来设计由单鳍VFET器件(诸如单鳍反相器)形成的VFET半导体单元(以下称为“VFET单元”)。这是因为VFET的固有结构，其中栅极和源极/漏极垂直地重叠。
图1A示出了根据相关技术的双鳍反相器形成在两个栅极结构上的VFET单元的布局。图1B示出了可以由一个p沟道金属氧化物半导体VFET(以下称为“PMOS”)和一个n沟道金属氧化物半导体VFET(以下称为“NMOS”)形成的反相器的示意图。图1C示出了可以由两个PMOS和两个NMOS形成的反相器的示意图。图1C所示的反相器可以在图1A所示的VFET单元中实施。
参考图1A，VFET单元10包括双鳍反相器100，该双鳍反相器100由在栅极结构PC上的一对一个PMOS P和一个NMOS N以及在另一栅极结构PC上的另一对一个PMOS P和一个NMOS N形成。虽然在图1A中未示出，但是每个栅极结构PC被切割成预定尺寸，以在对应的栅极结构PC的两个分割的部分上提供PMOS P和NMOS N。VFET单元10还包括分别连接到电源(Vdd)和地源(Vss)(未示出)的两个底部源极/漏极区RX、栅极连接图案PB、从中切割出栅极连接图案PB的两个栅极层切口(cut)CT、栅极接触式结构CB、两个顶部源极/漏极接触式结构CA和三个通孔V。
然而，即使双鳍反相器100可以被改变为由两个栅极结构PC之一上的一个PMOS和一个NMOS实施的单鳍反相器，VFET单元10仍可能需要另一个栅极结构或鳍结构，即两个栅极结构PC中的另一个，用于将顶部源极/漏极接触式结构CA连接到金属线(为简洁起见未示出)和通孔V。这是防止单元宽度的减小以实现VFET单元架构的优化的VFET器件结构的示例。
因此，需要一种具有减小的单元宽度的VFET单元及其设计方法，以克服VFET单元的上述缺点。
发明内容
本发明构思的各种实施例涉及半导体单元布局、半导体单元架构以及用于设计包括由多个VFET形成的多个VFET电路的半导体单元的方法。
这些实施例可以提供具有减小的单元宽度的优化的VFET单元(cell)架构，以及设计该改进的VFET单元架构的方法。
根据实施例，提供了一种在多个栅极栅格上实施垂直场效应晶体管VFET电路的VFET单元，该VFET单元可以包括：第一电路，包括至少一个VFET并被提供在至少一个栅极栅格上；以及第二电路，包括至少一个VFET并被提供在形成于第一电路的左侧或右侧的至少一个栅极栅格上，其中第一电路的VFET的栅极被配置为共享第二电路的VFET的栅极信号或源极/漏极信号，并且第一电路是(X-1)接触式多晶间距(CPP)电路，其为(X-1)CPP宽，是从X-CPP电路转换而来的，X-CPP电路为X-CPP宽并且执行与(X-1)CPP电路相同的逻辑功能，X是大于1的整数。
根据实施例，提供了一种实施具有重置输入的扫描触发器(flip-flop)的垂直场效应晶体管(VFET)单元，该扫描触发器包括在VFET单元中连续形成并均匀间隔开的第1至第24栅极栅格上的多个电路，其中第1栅极栅格提供单鳍扫描反相器，其中第2至第6栅极栅格提供扫描级电路，该扫描级电路被配置为接收扫描输入信号、数据信号、扫描使能信号和反相扫描使能信号，其中第7至第11栅极栅格提供主锁存器，其中第12和第13栅极栅格提供双鳍时钟反相器，其中第14栅极栅格提供包括单鳍反相器的输出电路，其中第15至第17栅极栅格提供被配置为接收主锁存器的重置信号的从(slave)数据路径电路，其中第18和第19栅极栅格提供被配置为接收从锁存器的重置信号的主数据路径电路，并且其中第20至第24栅极栅格提供从锁存器。
根据实施例，提供了一种在第1至第19栅极栅格上实施包括多个电路的扫描触发器的垂直场效应晶体管(VFET)单元，第1至第19栅极栅格在VFET单元中连续形成并均匀间隔开，其中第1栅极栅格提供单鳍扫描反相器，其中第2至第5栅极栅格提供扫描级电路，该扫描级电路被配置为接收扫描输入信号、数据信号、扫描使能信号和反相扫描使能信号，其中第6至第9栅极栅格提供主锁存器，其中第10和第11栅极栅格提供双鳍时钟反相器，其中第12栅极栅格提供包括单鳍反相器的主数据路径电路，其中第13至第16栅极栅格提供从锁存器，其中第17和第18栅极栅格提供包括双鳍反相器的从数据路径电路，并且其中第19栅极栅格提供包括单鳍反相器的输出电路。
根据实施例，提供了一种由多个垂直场效应晶体管(VFET)形成的扫描触发器电路。扫描触发器可以包括：扫描级电路，被配置为接收至少一个扫描输入信号、至少一个数据信号、至少一个扫描使能信号和至少一个反相扫描使能信号；主锁存器，包括被配置为接收扫描级电路的输出信号的第一反相器、被配置为接收第一反相器的输出信号和至少一个重置信号的主数据路径电路、以及被配置为接收主数据路径电路的输出信号的第二反相器，第二反相器的输出节点连接到第一反相器的输出节点；从锁存器，包括被配置为接收第一数据路径电路的输出信号的第三反相器、被配置为接收第三反相器的输出信号和至少一个重置信号的从数据路径电路、以及被配置为接收从数据路径电路的输出信号的第四反相器，第四反相器的输出节点连接到第三反相器的输出节点；以及输出电路，被配置为接收第二数据路径电路的输出信号。
根据实施例，提供了一种设计在多个栅极栅格上实施包括多个电路的垂直场效应晶体管(VFET)电路的VFET单元的方法。该方法可以包括：在VFET单元中彼此相邻地放置具有同一网(net)的两个电路，其中一个电路的栅极信号或源极/漏极信号被另一个电路的栅极或源极/漏极共享，其中，两个电路中的一个是在VFET单元中X CPP宽的X接触式多晶间距(CPP)电路，X是大于1的整数；将X-CPP电路改变为(X-1)-CPP电路，并且去除X-CPP电路所占据的对应于一个栅极栅格的一个栅极结构；以及改变(X-1)-CPP电路和另一个电路中的至少一个的内部电路布线，使得另一个电路的栅极信号或源极/漏极信号被共享作为(X-1)-CPP电路的栅极信号。
附图说明
通过参考附图详细描述本发明构思的示例实施例，本发明构思的上述和其他方面对于本领域技术人员而言将变得更加显而易见。
图1A示出了根据相关技术的双鳍反相器形成在两个栅极结构上的VFET单元的布局；
图1B示出了可以由一个PMOS和一个NMOS形成的反相器的示意图；
图1C示出了可以由两个PMOS和两个NMOS形成的反相器的示意图；
图2A示出了根据相关技术的三个双鳍反相器彼此不连续地分开放置的VFET单元的布局；
图2B示出了根据一个实施例的三个双鳍反相器被顺序地布置并且它们的底部源极/漏极区被合并的VFET单元的布局；
图3A示出了根据一个实施例的彼此相邻放置的两个双鳍反相器和在其间形成的栅极层切口被去除的VFET单元的布局；
图3B示出了根据一个实施例的单鳍反相器和双鳍反相器彼此相邻放置以使单鳍反相器的栅极共享双鳍反相器的栅极信号的VFET单元；
图4A至图4D示出了根据一个实施例的设计具有减少数量的栅极结构的VFET单元以及在VFET单元中的VFET之间共享栅极信号和源极/漏极信号的步骤；
图5示出了根据一个实施例的由多个VFET电路形成的复用器的示意图；
图6A至图6D示出了根据一个实施例的实施复用器的VFET单元布局，其中栅极信号和源极/漏极信号被共享；
图7A至图7D示出了根据实施例的需要避免的VFET布置；
图8示出了根据一个实施例的由多个VFET形成的具有重置输入的扫描使能触发器(SDFFRPQ电路)的示意图；
图9A至图9C示出了根据实施例的实施SDFFRPQ电路的VFET单元布局，其中至少一个栅极信号和至少一个源极/漏极信号在子电路之间共享；
图10示出了根据一个实施例的由多个VFET形成的扫描使能触发器电路(SDFFQ电路)的示意图；
图11A至图11C示出了根据实施例的实施SDFFQ电路的VFET单元布局，其中至少一个栅极信号和/或至少一个源极/漏极信号在子电路之间共享；
图12示出了根据一个实施例的设计VFET电路的VFET单元的方法；和
图13示出了包含根据实施例设计的VFET单元架构的计算设备的框图。
具体实施方式
下文将参考附图更全面地描述本发明构思的各种实施例。这些实施例都是示例实施例，并且可以以许多不同的形式实现，并且不应该被解释为限制本发明构思。相反，提供这些实施例仅仅是为了使本公开全面和完整，并且将向本领域技术人员充分传达本发明的构思。在附图中，为了清楚起见，各种层和区的尺寸和相对尺寸可能被放大了，因此，附图不一定按比例绘制，并且一些特征可能被放大以示出特定组件或元件的细节。因此，这里公开的具体结构和功能细节不应被解释为限制性的，而仅仅是作为教导本领域技术人员以不同方式使用实施例的方法和结构的代表性基础。
这里提供的实施例不排除与这里也提供或未提供但与本发明构思一致的另一示例或另一实施例的一个或多个特征相关联。例如，即使在特定实施例中描述的事项没有在不同的实施例中描述，该事项也可以被理解为与不同的实施例相关或者与不同的实施例相结合，除非在其描述中另外提及。
出于下文描述的目的，术语“上”、“下”、“顶部”、“底部”、“左”和“右”及其派生词可以基于上下文与所公开的结构相关，因为它们在附图中被定向。不同附图中相同的数字可以表示相同的结构部件或元件。
应当理解，当一个元件或层被称为“在另一元件或层上”、“连接到”或“耦合到”另一元件或层时，它可以直接在另一元件或层上、连接到或耦合到另一个元件或层，或者可以存在中间元件或层。相反，当元件被称为“直接在另一元件或层上”、“直接连接到”或“直接耦合到”另一元件或层时，不存在中间元件或层。
如这里所使用的，术语“和/或”包括一个或多个相关列出项目的任何和所有组合。在元素列表之前使用诸如“至少一个”的表达式时，会修改整个元素列表，而不会修改列表中的单个元素。因此，例如，“A、B或C中的至少一个”和“A、B和/或C”都意指A、B、C或其任意组合。在元素列表之前使用诸如“至少一个”的表达式时，会修改整个元素列表，而不会修改列表中的单个元素。
除非另有定义，否则这里使用的所有术语(包括技术和科学术语)具有与实施例所属领域的普通技术人员通常理解的相同的含义。还应当理解，术语(诸如在常用词典中定义的那些术语)应当被解释为具有与它们在相关领域的上下文中的含义一致的含义，并且除非在此明确定义，否则不会以理想化或过于正式的意义来解释。
图2A示出了根据相关技术的三个双鳍反相器彼此不连续地分开放置的VFET单元的布局。图2B示出了根据一个实施例的三个双鳍反相器被顺序布置并且它们的底部源极/漏极区被合并的VFET单元的布局。
注意，图2A、图2B和下面参考的其余附图是示出VFET单元的俯视图的VFET单元的布局，因此，没有示出设置在接触式结构或通孔下方的PMOS和NMOS，因此，在诸如图1A的单元布局中的PMOS和NMOS的指示将被省略。还应注意，在这些附图中，为了附图简洁起见，省略了栅极布线、接触式结构之间的连接、金属线和通孔。此外，许多布局中都具有相同的VFET器件结构，因此，相同或重复的参考字符被省略。
参考图2A和图2B，其中分开放置有三个双鳍反相器210、220和230的VFET单元20A(图2A)被转换成双鳍反相器210、220和230被重新布置以在单元宽度方向上被顺序地放置的VFET单元20B(图2B)。通过这种布置，双鳍反相器210、220和230的底部源极/漏极区可以被合并以共享电源信号或地信号。
这里，注意，当这些底部源极/漏极区RX都连接到同一电源或同一地源时，双鳍反相器210、220和230的前述布置以及合并底部源极/漏极区RX是可能的。双鳍反相器210、220和230中的每一个的结构与图1A中的双鳍反相器100的结构基本相同，因此，在此省略其描述。
在合并底部源极/漏极区RX时，可以首先去除设置在双鳍反相器210、220和230之间的栅极层切口CT，因为单元中的两个相邻VFET器件之间可以具有零扩散断裂(zerodiffusion break，ZDB)，这与具有单扩散断裂或双扩散断裂的横向FET器件不同，然后合并相邻VFET的底部源极/漏极区RX。因此，通过合并连接到同一电源或同一地源的底部源极/漏极区，有可能减小VFET单元的单元宽度。然而，应当注意，VFET单元20仍然具有用于重新排列的双鳍反相器210、220和230的六个栅极结构PC。因此，合并VFET器件的底部源极/漏极区可能不足以显著减小VFET单元的单元宽度。
图3A示出了根据一个实施例的彼此相邻放置的两个双鳍反相器和在其间形成的栅极层切口被去除的VFET单元的布局。图3B示出了根据一个实施例的一个鳍反相器和两个鳍反相器彼此相邻放置以使一个鳍反相器的栅极共享两个鳍反相器的栅极信号的VFET单元。
类似于图2B，图3A示出了VFET单元30A包括在单元宽度方向上顺序地放置的双鳍反相器310和320，并且在其间形成的栅极层切口CT被去除。然而，与图2B不同，图3A没有示出双鳍反相器310的底部源极/漏极区RX1和双鳍反相器320的底部源极/漏极区RX2被合并以在双鳍反相器310和320的相邻VFET之间共享源极/漏极信号。这是因为双鳍反相器310和320彼此相邻放置，不是为了合并它们的底部源极/漏极区，而是为了共享输入到双鳍反相器320的VFET的栅极的栅极信号，如下所述。
参考图3B，通过将VFET单元30A中的双鳍反相器310改变为可以共享双鳍反相器320的VFET的栅极信号作为其栅极信号的单鳍反相器310-1，从VFET单元30A生成VFET单元30B，以减小单元尺寸，即单元宽度。这种改变是可能的，因为在VFET单元30A中提供双鳍反相器310的两个栅极结构PC之一可以被去除，以将双鳍反相器310改变为单鳍反相器310-1。通过双鳍反相器310被改变为单鳍反相器310-1，单鳍反相器310-1的VFET的栅极可以使用通过形成在单鳍反相器310-1旁边的栅极结构PC上的栅极接触式结构CB输入到双鳍反相器320中的VFET的栅极的栅极信号。
这里，共享另一VFET电路的栅极信号或源极/漏极信号作为其栅极信号的诸如单鳍反相器的VFET电路可以指使用另一VFET电路的栅极信号或源极/漏极信号作为其栅极信号的VFET电路。
此外，在图3B中，在两个栅极结构PC之一被去除时，VFET单元30A中的底部源极/漏极区RX1和顶部源极/漏极接触式结构CA1分别被改变为具有较窄宽度的底部源极/漏极区RX1-1和具有较窄宽度的顶部源极/漏极接触式结构CA1-1。
然而，应注意的是，在图3B的VFET单元30B中，当单鳍反相器310-1和双鳍反相器320通过不同的连接结构(诸如底部源极/漏极区和顶部源极/漏极接触式结构)连接到电源或地源时，可以不合并底部源极/漏极区RX-1和RX2。因此，如图3B所示，即使因为单鳍反相器310-1可以共享双鳍反相器320的栅极信号而可以去除一个栅极结构PC，单鳍反相器310-1的底部源极/漏极区RX1-1也可以不与双鳍反相器320的底部源极/漏极区RX2合并。此外，如果底部源极/漏极区RX1-1和RX2由于前述原因而不能合并，则单鳍反相器310-1将具有窄的底部源极/漏极区RX1-1和较小的顶部源极/漏极接触式结构CA1-1，它们在制造VFET单元30B时难以图案化。
在上述两个实施例中，VFET单元可以被设计成使VFET器件使用合并的底部源极/漏极区的(图2A和图2B)，或者共享相邻VFET的栅极信号(图3A和图3B)。然而，以下实施例可以使两个相邻的虚拟VFET不仅具有合并的底部源极/漏极区，而且共享一个VFET的栅极信号，以通过减少栅极结构的数量来改善VFET单元结构的优化，而不会导致像图3B中的底部源极/漏极区RX1-1那样的窄的底部源极/漏极区。
图4A至图4D示出了根据一个实施例的设计具有减少数量的栅极结构的VFET单元以及在VFET单元中的VFET之间共享栅极信号和源极/漏极信号的步骤。
图4A示出了双鳍反相器410被放置在多个电路中的预定位置的VFET单元40A。
图4B示出了VFET单元40A被转换为VFET单元40B，其中VFET单元40A中的双鳍反相器410被移动以放置一位置，在该位置，双鳍反相器410可以共享输入到VFET单元40B中的另一个电路420(图4D)中包括的VFET的栅极的栅极信号作为其栅极信号，然后，通过去除两个栅极结构PC之一并将双鳍反相器410中的VFET的底部源极/漏极区RX1和顶部源极/漏极接触式结构CA1转换为如图4B所示的VFET的底部源极/漏极区RX1和顶部源极/漏极接触式结构CA1，双鳍反相器410被改变为单鳍反相器410-1。在该步骤中，去除设置在双鳍反相器410(图4A)右侧的栅极层切口CT，并且还去除形成在两个栅极结构PC之一(图4A)上的栅极接触式结构CB，以共享形成在电路420(图4D)的栅极结构PC上的栅极接触式结构CB1，该单鳍反相器410-1将被放置在该电路420旁边。通过共享栅极接触式结构CB1，单鳍反相器410-1能够共享通过栅极接触式结构CB1输入到电路420的VFET的栅极的栅极信号作为其栅极信号，如下面参考图4D再次描述的。
图4C示出了VFET单元40B被转换为VFET单元40C，其中单鳍反相器410-1的各个VFET(即PMOS和NMOS)的两个顶部源极/漏极接触式结构CA1-1被替换为具有延伸长度的单个延伸的顶部源极/漏极接触式结构CA1-2，以使得在VFET单元40C的制造期间更容易图案化。由于反相器的电路结构，其中PMOS的漏极和NMOS的漏极彼此连接，如图1B所示，该配置是可能的。此外，由于两个顶部源极/漏极接触式结构CA1-1被转换成单个延伸的顶部源极/漏极接触式结构CA1-2，所以VFET单元40C仅需要一个连接到单个延伸的顶部源极/漏极接触式结构CA1-2的通孔V1-1，而不是连接到两个顶部源极/漏极接触式结构CA1-1的两个通孔V1，来发送单鳍反相器410-1的输出信号。
图4D示出了VFET单元40C被转换为VFET单元40D，其中单鳍反相器410-1共享包括在电路420中的VFET的栅极信号作为其栅极信号，电路420在向右方向上放置在单鳍反相器410-1旁边。此外，在VFET单元40D中，不连续地与双鳍反相器410分开地放置的双鳍反相器430被移动以在向左方向上放置在单鳍反相器410-1的旁边，使得单鳍反相器410-1的底部源极/漏极区RX1-1可以与VFET单元40D中的双鳍反相器430的底部源极/漏极区RX合并，以共同连接到地源。
注意，在VFET单元40D中，在单鳍反相器410-1和双鳍反相器430之间合并底部源极/漏极区RX-1和RX是可能的，因为单鳍反相器410-1和双鳍反相器430都通过相同的连接结构(即各自的底部源极/漏极区)连接到电源和地源。为此，单鳍反相器410-1的底部源极/漏极区RX1-1可以不与电路420的底部源极/漏极区(如果有的话)合并，该电路420使用顶部源极/漏极接触式结构CA2作为电源和地源的连接器。
因此，根据本实施例，单鳍反相器410-1共享放置在其右侧的电路420的VFET的栅极信号作为其栅极信号，此外，其底部源极/漏极区RX1-1与其左侧的双鳍反相器430的底部源极/漏极区合并，从而与图2A-图2B和图3A-图3B的实施例相比，能够更好地优化VFET单元。
图5示出了根据一个实施例的由多个VFET电路形成的复用器的示意图。
参考图5，复用器50包括由反相器形成的输入电路510、其中四个PMOS和四个NMOS交叉耦合的交叉耦合电路520以及由另一个反相器形成的输出电路530。复用器50被配置为在输入电路510处接收选择/非选择信号S，在交叉耦合电路520处接收输入信号A和B以及选择/非选择信号S，并且在输出电路530处发送输出信号Y。
图6A至图6D示出了根据一个实施例的实施复用器的VFET单元布局，其中栅极信号和源极/漏极信号被共享。图6A至图6D所示的VFET单元布局实施图5所示的复用器50。
参考图6A，复用器单元600A在其中连续形成并均匀间隔开的九个栅极栅格(或条)G1至G9上提供图5的复用器50。每个栅格对应于图1A所示的栅极结构PC，并且包括在垂直方向上分别为PMOS和NMOS提供的两个子栅格。在复用器单元600A中，复用器50的输入电路510作为双鳍反相器被提供在栅极栅格G1和G2上，并且复用器50的交叉耦合电路520被提供在栅极栅格G3至G7上。另外，复用器50的输出电路530作为双鳍反相器被提供在复用器单元600A中的栅极栅格G8和G9上。
从图6A和下文提及的其它单元布局中注意到，VFET单元的单元宽度是以上述栅极栅格和/或接触式多晶间距(contacted poly pitch，CPP)为单位测量的。一个CPP表示栅极栅格的左边缘(右边缘或中心)和相邻栅极栅格的左边缘(右边缘或中心)之间的水平长度。因此，当包括在复用器单元600A的左侧和右侧形成的栅极层切口所占据的长度时，复用器单元600A为九个CPP宽。此外，在两个栅极栅格G1和G2上提供的双鳍反相器可以被称为2-CPP反相器，并且单鳍反相器在此可以被称为1-CPP反相器。
图6A还示出复用器单元600A包括分别连接到电源和地源的电轨M1和M2、连接到电轨M1和M2的多个底部源极/漏极区RX1、连接VFET的底部源极/漏极的多个底部源极/漏极区RX2、连接到电轨M1或M2的多个顶部源极/漏极接触式结构CA1、以及连接VFET的顶部源极/漏极的多个顶部源极/漏极接触式结构CA2。此外，复用器单元600A包括接收VFET的栅极信号的多个栅极结构CB1和设置在九个栅极栅格之间和侧面的多个栅极层切口CT。
图6B示出了复用器单元600B，其通过重新布置输入电路510和交叉耦合电路520的栅极并且去除在输入电路510和交叉耦合电路520之间形成的栅极层切口CT而从复用器单元600A转换而来。具体地，在复用器单元600B的交叉耦合电路520中，栅极栅格G3上的栅极结构CB2被改变以接收通过复用器单元600A中的栅极栅格G4上的栅极结构CB1输入的栅极信号，使得通过栅极栅格G3上的所改变的栅极结构CB2输入的栅极信号可以与输入电路510共享。对于这种栅极共享，去除复用器单元600A中栅极栅格G2和G3之间的栅极层切口CT，以实现输入电路510和交叉耦合电路520之间的栅极重新布线。
图6C示出了复用器单元600C，其通过将输入电路510的双鳍反相器改变为单鳍反相器而从复用器单元600B转换而来。具体地，在栅极栅格G1和G2上提供的输入电路510的双鳍反相器被改变为在栅极栅格G1上提供的单鳍反相器，栅极栅格G1共享通过现在形成在栅极栅格G2上的栅极结构CB2输入的交叉耦合电路520的栅极信号作为其栅极信号。此外，在复用器单元600B中的栅极栅格G1和G2上提供的两个顶部源极/漏极接触式结构CA2被改变为单个延伸的顶部源极/漏极接触式结构CA2-1。通过这种单元转换，现在通过从复用器单元600A和600B的九个栅极栅格中减少一个栅极栅格而在八个栅极栅格G1至G8上实施复用器50。然而，如在图4C和图4D所示的先前实施例中所述，因为输入电路510的双鳍反相器被转换成单鳍反相器，复用器单元600C现在具有用于输入电路510的窄的底部源极/漏极区RX1-1。
图6D示出了复用器单元600D，其从复用器单元600C转换而来以应对复用器单元600C的窄的底部源极/漏极区RX1-1。考虑到窄的底部源极/漏极区RX1-1连接到电轨M1和M2，也具有连接到电轨M1和M2的底部源极/漏极区RX1的输出电路530现在被重新放置在输入电路510的左侧，使得输入电路510的窄的底部源极/漏极区RX1-1可以与输出电路530的底部源极/漏极区RX合并以形成合并的底部源极/漏极区RX1-2。
如上所述，本实施例能够通过在由多个VFET形成的复用器单元中的相邻电路之间共享至少一个栅极信号从而去除至少一个栅极结构，将所述复用器单元设计成具有较少数量的栅极栅格和CPP，即，减小的单元宽度。此外，根据本实施例设计的复用器单元使得VFET的合并的底部源极/漏极区和延伸的顶部源极/漏极接触式结构的图案化更容易。
在复用器单元的上述实施例中实施的发明构思也适用于类似地具有如下所述的一定数量的反相器和交叉耦合电路的触发器电路。
从上述实施例中注意到，在设计VFET电路时，需要在VFET电路中避免某些类型的VFET布置，以便避免实施VFET电路的VFET单元的面积增加，并且以便在VFET单元中的VFET之间实施至少一个栅极信号或至少一个源极/漏极的共享。例如，图7A至图7D示出了根据实施例的需要避免的这种VFET布置。
图7A示出了要避免的第一VFET布置，其中偶数个具有相同极性并串联连接的VFET(例如，两个NMOS N1和N2)的漏极端被连接到一个或奇数个具有与偶数个VFET相同极性并串联连接的VFET(例如，一个NMOS N3)的漏极端，其中，偶数个VFET的源极端和一个或奇数个VFET的源极端被连接到同一电源或地源。注意，这种VFET布置也适用于包括在电路中的PMOS。
图7B示出了要避免的第二VFET布置，其中，三个或更多个PMOS P1、P2和P3(或NMOS)从电路的输出节点串联连接；
图7C示出了要避免的第三VFET布置，其中，当在VFET单元中实施时，电源或地源仅通过PMOS P1至P4和NMOS N1至N4的底部源极/漏极区连接到电路。
图7D示出了要避免的第四VFET布置，其中，传输门被包括在子电路中。传输门是并联连接的PMOS和NMOS的组合，使得两个VFET的仅仅漏极和源极被连接在一起。
因此，这里的实施例中描述的VFET电路和VFET单元被设计成避免以上列出的VFET布置中的至少一种。
图8示出了根据一个实施例的由多个VFET形成的具有重置输入的扫描使能触发器(以下称为“SDFFRPQ电路”)的示意图。
参考图8，SDFFRPQ电路80包括扫描反相器810、时钟反相器820、扫描级电路830、主锁存器840、主数据路径电路850、从锁存器860、从数据路径电路870和输出电路880。
尽管主锁存器840连同主数据路径电路850可以被称为主锁存器，但是为了描述的目的，这两个电路在下面(包括关于图9A至图11C的描述)被不同地命名。同样，尽管从锁存器860连同从数据路径电路870一起可以被称为从锁存器，但是为了描述的目的，这两个电路在下面(包括图9A至图11C)被不同地命名。
扫描级电路830包括在电源和地源之间串联连接的第一组两个PMOS和两个NMOS，以分别接收数据信号D1、扫描使能信号SE、反相扫描使能信号nSE和数据信号D2。在第一组中彼此串联连接的PMOS的漏极和NMOS的漏极被连接到主锁存器840的输入节点。
扫描级电路830还包括在电源和地源之间串联连接的第二组两个PMOS和两个NMOS，以分别接收扫描输入信号S1、反相扫描使能信号nSE、扫描使能信号SE和扫描输入信号SI。在第二组中彼此串联连接的PMOS的漏极和NMOS的漏极也被连接到主锁存器840的输入节点。
主锁存器840包括接收扫描级电路830的输出信号的三态反相器841、以及输出节点连接到三态反相器841的输出节点的三态反相器842。三态反相器841和三态反相器842中的每一个都接收时钟信号CK和反相时钟信号nCK。
根据一个实施例，将主锁存器840的输出信号传送到从锁存器860的主数据路径电路850通过由两个PMOS和两个NMOS形成的NOR电路来配置。这里，一个PMOS和一个NMOS接收重置信号R，另一个PMOS和另一个NMOS被门控到主锁存器840的三态反相器841和842的输出节点，以接收三态反相器841或842的输出信号作为它们的栅极输入信号。两个PMOS串联连接，一个PMOS的源极被连接到电源，另一个PMOS的漏极被连接到在主数据路径电路850的输出节点和地源之间并联连接的两个NMOS的漏极。主数据路径电路850将其输出信号传送到从锁存器860，并且还反馈到主锁存器840的三态反相器842的输入节点。
从锁存器860包括接收主数据路径电路850的输出信号的三态反相器861、以及其输出节点连接到三态反相器861的输出节点的三态反相器862。三态反相器861和三态反相器862中的每一个都接收时钟信号CK和反相时钟信号nCK。
根据一个实施例，将从锁存器860的输出信号传送到输出电路880的从数据路径电路870也通过由两个PMOS和两个NMOS形成的NOR电路来配置。这里，一个PMOS和一个NMOS接收重置信号R，另一个PMOS和另一个NMOS被门控到从锁存器860的三态反相器861和862的输出节点，以接收三态反相器861或862的输出信号作为它们的栅极输入信号。两个PMOS串联连接，一个PMOS的源极被连接到电源，另一个PMOS的漏极被连接到在从数据路径电路870的输出节点和地源之间并联连接的两个NMOS的漏极。从数据路径电路870将其输出信号传送到输出电路880，并且还反馈到从锁存器860的三态反相器862的输入节点。
输出电路880通过反相器来配置。
根据本实施例，图8中所示的SDFFRPQ电路80被设计成不包括图7A至图7D中所示的以上列出的VFET布置中的任何一种，这些布置可能导致VFET单元中的单元面积增加，使得可以在实施SDFFRPQ电路80的SDFFRPQ单元中共享至少一个栅极信号和至少一个源极/漏极信号。
图9A至图9C示出了根据实施例的实施SDFFRPQ电路的VFET单元布局，其中至少一个栅极信号和至少一个源极/漏极信号在子电路之间共享。图9A至图9C的VFET单元布局实施图8中所示的SDFFRPQ电路80。
参考图9A，SDFFRPQ单元900A在其中连续形成并均匀间隔开的27个栅极栅格G1至G27上提供图8的SDFFRPQ电路80。因此，当包括在SDFFRPQ单元900A的左侧和右侧形成的栅极层切口所占据的长度时，SDFFRPQ单元900A为27CPP宽。
形成图8的SDFFRPQ电路80的电路如下布置在SDFFRPQ单元900A中。扫描反相器810通过栅极栅格G1和G2上的双鳍反相器来配置，并且扫描级电路830被提供在栅极栅格G3至G7上。主锁存器840被提供在栅极栅格G8至G12上，并且主数据路径电路850被提供在栅极栅格G13至G15上。从锁存器860被提供在栅极栅格G16至G20上，并且从数据路径电路870被提供在栅极栅格G21至G23上。时钟反相器820通过栅极栅格G24和G25上的双鳍反相器来配置，并且输出电路880也通过栅极栅格G26和G27上的双鳍反相器来配置。
图9A还示出了SDFFRPQ单元900A包括分别连接到电源和地源的电轨M1和M2、连接到电轨M1或M2的多个底部源极/漏极区RX1、连接形成SDFFRPQ电路80的VFET的底部源极/漏极的多个底部源极/漏极区RX2、连接到电轨M1或M2的多个顶部源极/漏极接触式结构CA1、以及连接到VFET的顶部源极/漏极的多个顶部源极/漏极接触式结构CA2。此外，SDFFRPQ单元900A包括接收VFET的栅极信号的多个栅极接触式结构CB和设置在27个栅极栅格之间和侧面的多个栅极层切口CT。
图9B示出了SDFFRPQ单元900B，其通过将时钟反相器820、输出电路880和从数据路径电路870重新定位在主锁存器840旁边而从SDFFRPQ单元900A转换而来。此外，主数据路径电路850和从锁存器860被重新定位在从数据路径电路870旁边。因此，在SDFFRPQ单元900B中，扫描反相器810、扫描级电路830、主锁存器840、时钟反相器820、输出电路880、从数据路径电路870、主数据路径电路850和从锁存器860以此顺序位于栅极栅格G1至G27上。
这里，分别放置在SDFFRPQ单元900A中的栅极栅格G13至G15和G21至G23上的主数据路径电路850和从数据路径电路870现在被顺序地放置成在SDFFRPQ单元900B中的栅极栅格G17至G22上彼此相邻。具体地，在SDFFRPQ单元900A中，位于从数据路径电路870的左侧的主数据路径电路850(其间具有从锁存器860)现在被放置在从数据路径电路870的右侧和从锁存器860的左侧，并且其内部布线被改变，使得主数据路径电路850可以共享相邻从数据路径电路870的栅极信号作为其栅极信号，并且从锁存器860可以共享主数据路径电路850的源极/漏极信号作为其栅极信号，如稍后参考图9C所述。
此外，在SDFFRPQ单元900A中放置在栅极栅格G24至G27上的时钟反相器820和输出电路880现在被放置在主锁存器840和从数据路径电路870之间的栅极栅格G13至G16之上，使得这两个反相器电路可以分别具有与相邻的主锁存器840合并的底部源极/漏极区，并且共享从数据路径电路870的源极/漏极信号，如下面参考图9C所述。
图9C示出了SDFFRPQ单元900C，其通过将图9A和图9B所示的扫描反相器810和输出电路880中的每一个的双鳍反相器改变为单鳍反相器而从SDFFRPQ单元900B转换而来。通过这种改变，扫描反相器810(现在是单鳍反相器)可以共享放置在其右侧的扫描级电路830的VFET的栅极信号作为其栅极信号，该栅极信号是共同输入到扫描反相器810和扫描级电路830的扫描使能信号SE。这里，被扫描反相器810和扫描级电路830共享的栅极信号(即扫描使能信号SE)可以被输入到在SDFFRPQ单元900C中的扫描级电路830的栅极栅格G2上形成的VFET。此外，输出电路880(现在也是单鳍反相器)可以共享从数据路径电路870的源极/漏极信号作为其栅极信号，如图8所示。这里应注意的是，由于输出电路880的栅极可以如上所述从相邻的从数据路径电路870接收其栅极信号，所以输出电路880的双鳍反相器可以被改变为单鳍反相器，即1-CPP反相器，而不需要单独的栅极结构。
通过扫描反相器810和输出电路880中的双鳍反相器到单鳍反相器的上述改变以用于分别与相邻的扫描级电路830和从数据路径电路870共享栅极信号和源极/漏极信号，扫描反相器810和扫描级电路830之间以及输出电路880和从数据路径电路870之间的两个栅极层切口CT可以被去除，用于栅极重新布线，如图9C所示。
通过扫描反相器810和输出电路880的上述改变，可以在SDFFRPQ单元900C中减少两个栅极栅格和两个CPP。
图9C进一步示出，为了防止SDFFRPQ单元900C中的窄的底部源极/漏极区，以便于半导体图案化，在栅极栅格G14处形成并连接到电轨M1和M2的输出电路880的单鳍反相器的底部源极/漏极区RX1与在栅极栅格G12和G13处形成并连接到相同电轨M1和M2的相邻时钟反相器820的底部源极/漏极区RX1合并。因此，时钟反相器820和输出电路880现在通过合并的底部源极/漏极区共享公共的电源信号和地信号。
此外，由于主数据路径电路850和从数据路径电路870在SDFFRPQ单元900C中以相反的位置彼此相邻放置，所以在SDFFRPQ单元900B中的三个栅极栅格G20至G22(3-CPP NOR)上提供的主数据路径电路850的NOR电路被改变为在两个栅极栅格G18和G19(2-CPP NOR)上的NOR电路，因为该2-CPP NOR电路可以共享在从数据路径电路870的相邻3-CPP NOR电路处接收的重置信号R作为其栅极信号，并且进一步地，放置在主数据路径电路850右侧的从锁存器860可以共享主数据路径电路850的源极/漏极信号作为其栅极信号，如图8所示，从而减少SDFFRPQ单元900C中的另一栅极栅格和一个CPP。
通过主数据路径电路850中的3-CPP NOR电路到2-CPP NOR电路的上述改变以用于分别共享从数据路径电路870的栅极信号(重置信号R)以及共享2-CPP NOR的源极/漏极信号作为从锁存器860的栅极信号，在从数据路径电路870和主数据路径电路850之间以及在主数据路径电路850和从锁存器860之间的两个栅极层切口CT可以被去除，用于栅极重新布线，如图9C所示。
通过主数据路径电路850和从数据路径电路870的上述改变，可以在SDFFRPQ单元900C中减少一个栅极栅格和一个CPP。
总之，根据本实施例，具有27个栅极栅格和27个CPP的SDFFRPQ单元900A可以通过减少三个栅极栅格和三个CPP而被转换成具有24个栅极栅格和24个CPP的SDFFRPQ单元900C。
如上所述，本实施例使得由多个VFET形成的SDFFRPQ单元的设计能够具有更少数量的栅极栅格和CPP，即减小的单元宽度。此外，根据本实施例设计的SDFFRPQ单元使得能够更容易地对VFET的合并的底部源极/漏极区和延伸的顶部源极/漏极接触式结构进行图案化。
VFET单元的类似转换现在被应用于另一触发器电路。
图10示出了根据一个实施例的由多个VFET形成的扫描使能触发器电路(以下称为“SDFFQ电路”)的示意图。
参考图10，SDFFQ电路1000包括扫描反相器1010、时钟反相器1020、扫描级电路1030、主锁存器1040、主数据路径电路1050、从锁存器1060、从数据路径电路1070和输出电路1080。
扫描级电路1030包括在电源和地源之间串联连接的第一组两个PMOS和两个NMOS，以分别接收数据信号D1、扫描使能信号SE、反相扫描使能信号nSE和数据信号D2。在第一组中彼此串联连接的PMOS的漏极和NMOS的漏极被连接到主锁存器1040的输入节点。
扫描级电路1030还包括在电源和地源之间串联连接的第二组两个PMOS和两个NMOS，以分别接收扫描输入信号SI、反相扫描使能信号nSE、扫描使能信号SE和扫描输入信号SI。在第二组中彼此串联连接的PMOS的漏极和NMOS的漏极也被连接到主锁存器1040的输入节点。
主锁存器1040包括接收扫描级电路1030的输出信号的三态反相器1041、以及其输出节点连接到三态反相器1041的输出节点的三态反相器1042。三态反相器1041和三态反相器1042中的每一个都被门控到时钟信号CK和反相时钟信号nCK。三态反相器1042的输出节点被连接到三态反相器1041的输出节点。
根据一个实施例，将主锁存器1040的输出信号传送到从锁存器1060的主数据路径电路1050通过反相器来配置，该反相器被门控到主锁存器1040的三态反相器1041和1042的输出节点，以接收三态反相器1041或1042的输出信号作为其栅极输入信号。主数据路径电路1050将其输出信号传送到从锁存器1060，并且还反馈到主锁存器1040的三态反相器1042的输入节点。
从锁存器1060包括接收主数据路径电路1050的输出信号的三态反相器1061、以及其输出节点连接到三态反相器1061的输出节点的三态反相器1062。三态反相器1061和三态反相器1062中的每一个都被门控到时钟信号CK和反相时钟信号nCK。
根据一个实施例，将从锁存器1060的输出信号传送到输出电路1080的从数据路径电路1070通过反相器来配置，该反相器被门控到主锁存器1060的三态反相器1061和1062的输出节点，以接收三态反相器1061或1062的输出信号作为其栅极输入信号。从数据路径电路1070将其输出信号传送到输出电路1080，并且还反馈到主锁存器1060的三态反相器1062的输入节点。
输出电路1080通过反相器来配置。
根据本实施例，SDFFQ电路1000被设计成不包括图7A至图7D所示的以上列出的VFET布置中的任何一种，这些布置可能导致VFET单元中的单元宽度增加，使得在实施SDFFQ电路100的SDFFQ单元中可以共享至少一个栅极信号和至少一个源极/漏极信号。
图11A至图11C示出了根据实施例的实施SDFFQ电路的VFET单元布局，其中至少一个栅极信号和/或至少一个源极/漏极信号在子电路之间共享。图11A至图11C的VFET单元布局实施图10所示的SDFFQ电路1000。
参考图11A，SDFFQ单元1100A在连续形成并均匀间隔开的包括两个虚拟栅极栅格的25个栅极栅格G1至G25上提供图10的SDFFQ电路1000。因此，当包括在SDFFPQ单元1100A的左侧和右侧形成的栅极层切口所占据的长度时，SDFFPQ单元1100A为25CPP宽。
形成图10的SDFFQ电路1000的电路如下布置在SDFFQ单元1100A中。扫描反相器1010通过栅极栅格G1和G2上的双鳍反相器来配置，并且扫描级电路1030被提供在栅极栅格G3至G7上，其中栅极栅格G5是虚拟的。主锁存器1040被提供在栅极栅格G8至G12上，其中栅极栅格G10是虚拟的，并且主数据路径电路1050通过栅极栅格G13和G14上的双鳍反相器来配置。从锁存器1060被提供在栅极栅格G15至G19上，其中栅极栅格G17是虚拟的，并且从数据路径电路1070通过栅极栅格G20和G21上的双鳍反相器来配置。输出电路1080通过栅极栅格G22和G23上的双鳍反相器来配置，并且时钟反相器1020也通过栅极栅格G24和G25上的双鳍反相器来配置。
图11A还示出了SDFFQ单元1100A包括分别连接到电源和地源的地轨M1和M2、连接到地轨M1或M2的多个底部源极/漏极区RX1、连接形成SDFFQ电路1000的VFET的底部源极/漏极的多个底部源极/漏极区RX2、连接地轨M1或M2的多个顶部源极/漏极接触式结构CA1、以及连接VFET的顶部源极/漏极的多个顶部源极/漏极接触式结构CA2。此外，SDFFQ单元1100A包括接收VFET的栅极信号的多个栅极结构CB、以及设置在25个栅极栅格之间和侧面的多个栅极层切口CT。
图11B示出了SDFFQ单元1100B，其通过去除SDFFQ单元1100A中的三个虚拟栅极栅格G5、G10和G17并且将扫描反相器1010和主数据路径电路1050的双鳍反相器的每一个改变为单鳍反相器从而减少了五个栅极栅格和五个CPP，而从SDFFQ单元1100A转换而来。
此外，在SDFFQ单元1100B中，在考虑到分别与相邻扫描级电路1030和从锁存器1060共享栅极信号，SDFFQ单元1100A中的扫描反相器1010和主数据路径电路1050的双鳍反相器的每一个被改变为单鳍反相器时，扫描反相器1010和扫描级电路1030之间以及主数据路径电路1050和从锁存器1060之间的两个栅极层切口CT可以被去除，用于栅极重新布线。
图11C示出了SDFFQ单元1100C，其通过将时钟反相器1020重新定位到主数据路径电路1050的左侧并将输出电路1080的双鳍反相器改变为单鳍反相器以减少另一栅极栅格和一个CPP而从SDFFQ单元1100B转换而来。因此，在SDFFQ单元1100C中，扫描反相器1010、扫描级电路1030、主锁存器1040、时钟反相器1020、主数据路径电路1050、从锁存器1060、从数据路径电路1070和输出电路1080以此顺序定位于栅极栅格G1至G19上。
通过SDFFQ单元1100C中的上述改变，扫描反相器1010(现在是单鳍反相器)可以共享放置在其右侧的扫描级电路1030的VFET的栅极信号作为其栅极信号，该栅极信号是输入到扫描反相器1010和扫描级电路1030的公共的扫描使能信号SE。这里，被扫描反相器1010和扫描级电路1030共享的栅极信号(即扫描使能信号SE)可以被输入到在SDFFQ单元1100C中的扫描级电路1030的栅极栅格G2上形成的VFET。此外，主数据路径电路1050的单鳍反相器的源极/漏极信号被共享作为放置在其右侧的从锁存器1060的VFET的栅极信号，如图10所示。主数据路径电路1050的这个单鳍反相器还具有通过将其窄的底部源极/漏极区RX1-1(图11B)与时钟反相器1020的底部源极/漏极区RX1合并而形成的合并的底部源极/漏极区RX1-2，该时钟反相器1020是在栅极栅格G10和G11处形成的双鳍反相器。
另外，由于输出电路1080被门控到从数据路径电路1070的输出节点，其是从数据路径电路1070的VFET的源极/漏极，所以输出电路1080的双鳍反相器被改变为单鳍反相器，因为它可以从相邻从数据路径电路1070的VFET的源极/漏极接收其栅极信号，而不需要单独的栅极结构。对于这种源极/漏极信号共享，在从数据路径电路1070和输出电路1080之间形成的栅极层切口被去除。通过输出电路1080到单鳍反相器的这种改变，可以在SDFFQ单元1100C中减少附加的栅极栅格和CPP。
输出电路1080的单鳍反相器还具有通过将形成在栅极栅格G19处的其窄的底部源极/漏极区与形成在栅极栅格G17和G18处的从数据路径电路1070的底部源极/漏极区RX1合并而得到的合并的底部源极/漏极区RX1-3。
总之，根据本实施例，具有25个栅极栅格和25个CPP的SDFFQ单元1100A可以通过减少6个栅极栅格和6个CPP而被转换成具有19个栅极栅格和19个CPP的SDFFQ单元1100C。
如上所述，本实施例使得由多个VFET形成的SDFFQ单元的设计能够具有更少数量的栅极栅格和CPP，即，减小的单元宽度。此外，根据本实施例设计的SDFFQ单元使得合并的底部源极/漏极区和VFET的延伸的顶部源极/漏极接触式结构的图案化更容易。
这里，当诸如扫描反相器1010和扫描级电路1030的电路如上所述共享相同的栅极信号时，这两个电路被称为处于同一网中。此外，当诸如输出电路1080的电路共享诸如从数据路径电路1070的另一电路的源极/漏极信号时，这两个电路也被称为在同一网中。
根据上述实施例，VFET电路的VFET单元可以通过下述多个步骤来设计，以减小单元面积。
图12示出了根据一个实施例的设计VFET电路的VFET单元的方法。根据本实施例设计的VFET单元在VFET单元中的多个栅极栅格上实施包括多个电路的VFET电路，每个电路由一个或多个VFET形成。
第一，基于信号路径在单元宽度方向上布置形成VFET电路的VFET，使得被配置为接收VFET电路的输入信号的输入电路被放置在被配置为发送VFET电路的输出信号的输出电路的左侧(S100)。
第二，在具有同一网的VFET电路中的两个电路(其中一个电路的栅极信号或源极/漏极信号被另一电路的栅极或源极/漏极共享)彼此相邻放置，其中两个电路中的一个是X-CPP电路，X是大于1的整数，诸如双鳍反相器或2-CPP反相器(S200)。X-CPP电路的另一示例可以是图9B所示的主数据路径电路850的3-CPP NOR电路。
第三，将X-CPP电路改变为(X-1)-CPP电路，诸如单鳍反相器或1-CPP反相器，并且去除由X-CPP电路所占据的对应于一个栅极栅格的一个栅极结构(S300)。
第四，改变(X-1)-CPP电路和另一电路中的至少一个中的内部电路布线，使得另一电路的栅极信号或源极/漏极信号被(X-1)-CPP电路共享作为其栅极信号(S400)。(X-1)-CPP电路的示例可以是图9C所示的主数据路径电路850的2-CPP NOR电路。
第五，去除在两个电路之间形成的栅极层切口(S500)。
第六，合并形成仅在一个栅极栅格上提供的单鳍反相器的VFET的顶部源极/漏极接触式结构，以形成延伸的顶部源极/漏极接触式结构(S600)。
第七，将具有窄的底部源极/漏极区的电路(其仅形成在一个栅极栅格上并连接到电源或地源)放置在具有形成在一个或多个栅极栅格上的底部源极/漏极区并连接到同一电源或地源的另一电路旁边，使得两个底部源极/漏极区可以合并(S700)。
第八，合并在第七步骤中彼此相邻放置的两个电路的底部源极/漏极区(S800)。这里，具有窄的底部源极/漏极区的电路可以是(X-1)-CPP电路。
尽管以上步骤是按顺序描述的，但是本发明的构思不限于此，至少因为这些步骤的顺序可以改变，或者根据设计选择可以省略这些步骤中的一个或多个。
上述方法的步骤或操作可以体现为计算机可读记录介质上的计算机可读代码，或者通过传输介质发送。计算机可读记录介质是能够存储数据的任何数据存储设备，该数据随后能够被计算机系统读取。计算机可读记录介质的示例包括只读存储器(read-onlymemory，ROM)、随机存取存储器(random-access memory，RAM)、光盘(compact disc，CD)-ROM、数字多功能盘(digital versatile disc，DVD)、磁带、软盘和光学数据存储设备，但不限于此。传输介质可以包括通过互联网或各种类型的通信信道发送的载波。计算机可读记录介质也可以分布在网络耦合的计算机系统上，以便以分布式方式存储和执行计算机可读代码。
根据上述实施例设计的VFET单元可以被用于如下所述的计算设备的各种组件中。
参考图13，计算设备1300可以包括至少一个控制器，诸如微处理器、通信接口、输入接口、存储装置和缓冲存储器，其中可以应用上述VFET单元架构。
控制器可以控制计算设备1300的操作。通信接口被实施为执行与外部设备的无线或有线通信。输入接口被实施为以音频和/或视频的形式输出由控制器处理的数据，并接收输入数据。存储装置被实施为存储包括用户数据的各种数据。存储装置可以是嵌入式多媒体卡(embedded multimedia card，eMMC)、固态驱动器(solid-state drive，SSD)、通用闪存(universal flash storage，UFS)设备等。存储装置可以执行上述数据的高速缓存。
缓冲器可以临时存储用于计算设备1300的处理操作的数据。例如，缓冲存储器可以是易失性存储器，诸如双数据速率(double data rate，DDR)同步动态随机存取存储器(synchronous dynamic random-access memory，SDRAM)、低功率双数据速率(low powerdouble data rate，LPDDR)SDRAM、图形双数据速率(graphics double data rate，GDDR)SDRAM、Rambus动态随机存取存储器(Rambus dynamic random access memory，RDRAM)等。
计算设备中的至少一个组件可以包括根据上述实施例提供的至少一个单元架构。上述实施例可以应用于任何电子设备和系统。例如，这些实施例可以应用于诸如存储器卡、固态驱动器(solid state drive，SSD)、嵌入式多媒体卡(embedded multimedia card，eMMC)、移动电话、智能电话、个人数字助理(personal digital assistant，PDA)、便携式多媒体播放器(portable multimedia player，PMP)、数码相机、便携式摄像机、个人计算机(personal computer，PC)、服务器计算机、工作站、膝上型计算机、数字TV、机顶盒、便携式游戏控制台、导航系统、可穿戴设备、物联网(internet of things，IoT)设备、物联网(internet of everything，IoE)设备、电子书、虚拟现实(virtual reality，VR)设备等。
前述内容是实施例的说明，不应理解为对其的限制。尽管已经描述了几个实施例，但是本领域技术人员将容易理解，在实质上不脱离本发明构思的情况下，在上述实施例中许多修改是可能的。因此，本发明的构思不仅可以应用于复用器和触发器电路的上述实施例，还可以应用于许多其他VFET电路。

Claims (20)

1.一种在多个栅极栅格上实施包括多个电路的垂直场效应晶体管VFET电路的VFET单元，所述VFET单元包括：
第一电路，包括至少一个VFET，并被提供在至少一个栅极栅格上；以及
第二电路，包括至少一个VFET，并被提供在形成于第一电路的左侧或右侧的至少一个栅极栅格上，
其中，第一电路的VFET的栅极或源极/漏极被配置为共享第二电路的VFET的栅极信号或源极/漏极信号，并且
其中，第一电路是(X-1)接触式多晶间距(CPP)电路，其为(X-1)CPP宽，是从X-CPP电路转换而来的，X-CPP电路为X-CPP宽并且执行与(X-1)CPP电路相同的逻辑功能，X是大于1的整数。
2.根据权利要求1所述的VFET单元，其中，第一电路的VFET的栅极被配置为共享栅极信号，所述栅极信号通过连接两个栅极的栅极连接图案被输入到第二电路的VFET的栅极。
3.根据权利要求1所述的VFET单元，还包括第三电路，第三电路包括至少一个VFET，并被提供在形成于第一电路的左侧或右侧的至少一个栅极栅格上，第一电路位于第二和第三电路之间，
其中，第一电路的VFET的底部源极/漏极区和第三电路的VFET的底部源极/漏极区被合并并且连接到电源或地源。
4.根据权利要求3所述的VFET单元，其中，第二电路包括连接到电源或地源的第二电路的VFET的顶部源极/漏极接触式结构，并且
其中，在其上形成第二电路的VFET的栅极栅格上没有形成连接到电源或地源的底部源极/漏极区。
5.根据权利要求3所述的VFET单元，其中，所述VFET电路形成复用器，
其中，第一电路包括1-CPP反相器，所述1-CPP反相器包括被配置为接收选择信号的p沟道金属氧化物半导体(PMOS)VFET和n沟道金属氧化物半导体(NMOS)VFET；
其中，第二电路包括交叉耦合电路，所述交叉耦合电路被配置为接收所述选择信号和输入信号，并且
其中，第三电路包括2-CPP反相器，所述2-CPP反相器包括被配置为发送输出信号的至少一个PMOS VFET和至少一个NMOS VFET。
6.根据权利要求5所述的VFET单元，其中，所述复用器被提供在VFET单元中连续形成并均匀间隔开的第1至第8栅极栅格上，
其中，第一电路的1-CPP反相器被提供在第三栅极栅格上，第二电路的交叉耦合电路被提供在第四至第八栅极栅格上，以及第三电路的2-CPP反相器被提供在第一栅极栅格和第二栅极栅格上。
7.根据权利要求1所述的VFET单元，其中，所述(X-1)-CPP电路是1-CPP反相器，其包括：
p沟道金属氧化物半导体(PMOS)VFET和n沟道金属氧化物半导体(NMOS)VFET；以及
顶部源极/漏极接触式结构，其形成在所述PMOS VFET和所述NMOS VFET的顶部源极/漏极区上，并且在与单元宽度方向交叉的方向上连接顶部源极/漏极区。
8.根据权利要求1所述的VFET单元，其中，第一电路的VFET的栅极被配置为共享第二电路的VFET的源极/漏极信号，
其中，所述VFET单元还包括第三电路，第三电路包括被提供在形成于第一电路的左侧或右侧的至少一个栅极栅格上的至少一个VFET，第一电路被放置在第二电路和第三电路之间，
其中，第一电路的VFET的底部源极/漏极区和第三电路的VFET的底部源极/漏极区被合并并且连接到电源或地源。
9.根据权利要求8所述的VFET单元，其中，所述VFET电路形成具有重置输入的扫描触发器电路，
其中，第一电路包括1-CPP反相器；
其中，第二电路包括3-CPP NOR电路，所述3-CPP NOR电路被配置为接收重置信号，并将输出信号发送到形成所述扫描触发器电路的输出电路的第一电路，并且
其中，第三电路包括被配置为接收时钟信号的2-CPP时钟反相器。
10.根据权利要求9所述的VFET单元，还包括：
第四电路，包括被放置在第二电路的右侧的2-CPP NOR电路，并被配置为接收重置信号；以及
第五电路，包括被放置在第四电路的右侧的从锁存器，包括在第五电路中的至少一个栅极被配置为共享2-CPP NOR电路的源极/漏极信号；
第六电路，包括扫描级电路，其栅极被配置为接收扫描使能信号；
第七电路，包括被放置在第六电路的左侧的1-CPP扫描反相器，并被配置为在其栅极共享在第六电路的栅极接收的扫描使能信号；以及
第八电路，包括被放置在第六电路的右侧和第三电路的左侧的主锁存器，并且被配置为接收第六电路的输出信号，以及
其中，第七电路、第六电路、第八电路、第三电路、第一电路、第二电路、第四电路和第五电路被顺序地提供在24个栅极栅格上。
11.根据权利要求1所述的VFET单元，其中，第一电路的VFET的源极/漏极被配置为共享第二电路的VFET的栅极信号，
其中，所述VFET单元还包括第三电路，第三电路包括被提供在形成于第一电路的左侧或右侧的至少一个栅极栅格上的至少一个VFET，第一电路被放置在第二电路和第三电路之间，
其中，第一电路的VFET的底部源极/漏极区和第三电路的VFET的底部源极/漏极区被合并并且连接到电源或地源，
其中，所述VFET电路形成扫描触发器电路，
其中，第一电路包括1-CPP反相器；
其中，第二电路包括从锁存器，并且
其中，第三电路包括被配置为接收时钟信号的2-CPP时钟反相器。
12.根据权利要求11所述的VFET单元，还包括：
第四电路，包括被放置在第二电路的右侧的2-CPP反相器；以及
第五电路，包括被放置在第四电路的右侧的1-CPP反相器，包括在第五电路中的至少一个栅极被配置为共享第四电路的源极/漏极信号；
第六电路，包括扫描级电路，其栅极被配置为接收扫描使能信号；
第七电路，包括被放置在第六电路的左侧的1-CPP扫描反相器，并被配置为在其栅极共享在第六电路的栅极接收的扫描使能信号；以及
第八电路，包括被放置在第六电路的右侧和第三电路的左侧的主锁存器，并被配置为接收第六电路的输出信号。
13.一种实施扫描触发器的垂直场效应晶体管(VFET)单元，包括在VFET单元中连续形成并且均匀间隔开的第一至第十九栅极栅格上的多个电路，
其中，第一栅极栅格提供单鳍扫描反相器，
其中，第二至第五栅极栅格提供扫描级电路，所述扫描级电路被配置为接收扫描输入信号、数据信号、扫描使能信号和反相扫描使能信号，
其中，第六至第九栅极栅格提供主锁存器，
其中，第十和第十一栅极栅格提供双鳍时钟反相器，
其中，第十二栅极栅格提供包括单鳍反相器的主数据路径电路，
其中，第十三至第十六栅极栅格提供从锁存器，
其中，第十七和第十八栅极栅格提供包括双鳍反相器的从数据路径电路，以及
其中，第十九栅极栅格提供包括单鳍反相器的输出电路。
14.一种由多个垂直场效应晶体管VFET形成的扫描触发器电路，所述扫描触发器电路包括：
扫描级电路，被配置为接收至少一个扫描输入信号、至少一个数据信号、至少一个扫描使能信号和至少一个反相扫描使能信号；
主锁存器，包括被配置为接收所述扫描级电路的输出信号的第一反相器、被配置为接收第一反相器的输出信号和至少一个重置信号的主数据路径电路、以及被配置为接收所述主数据路径电路的输出信号的第二反相器，第二反相器的输出节点被连接到第一反相器的输出节点，
从锁存器，包括被配置为接收第一数据路径电路的输出信号的第三反相器、被配置为接收第三反相器的输出信号和至少一个重置信号的从数据路径电路、以及被配置为接收所述从数据路径电路的输出信号的第四反相器，第四反相器的输出节点被连接到第三反相器的输出节点；以及
输出电路，被配置为接收所述从数据路径电路的输出信号。
15.根据权利要求14所述的扫描触发器电路，其中，所述输出电路包括反相器，并且
其中，第一至第四反相器中的每一个都是三态反相器，所述三态反相器被配置为接收时钟信号和反相时钟信号作为栅极信号。
16.根据权利要求15所述的扫描触发器电路，其中，所述主数据路径电路与第二反相器交叉耦合，使得所述主数据路径电路的输出节点连接到第二反相器的输入节点，并且第二反相器的输出节点连接到所述主数据路径电路的输入节点，并且
其中，所述从数据路径电路与第四反相器交叉耦合，使得所述从数据路径电路的输出节点连接到第四反相器的输入节点，并且第四反相器的输出节点连接到所述从数据路径电路的输入节点。
17.根据权利要求16所述的扫描触发器电路，其中，所述主数据路径电路和所述从数据路径电路均为NOR电路。
18.根据权利要求16所述的扫描触发器电路，其中，所述主数据路径电路包括：
在电源节点和第三反相器的输入节点之间串联连接的两个p沟道金属氧化物半导体(PMOS)垂直场效应晶体管(VFET)；以及
在所述第三反相器的输入节点和地节点之间彼此并联连接的两个n沟道金属氧化物半导体(NMOS)VFET，
其中，所述从数据路径电路包括：
在所述电源节点和所述输出电路的输入节点之间串联连接的两个PMOS VFET；以及
在所述输出电路的输入节点和所述地节点之间彼此并联连接的两个NMOS VFET。
19.根据权利要求18所述的扫描触发器电路，其中，在所述主数据路径电路中，所述两个PMOS VFET之一和所述两个NMOS VFET之一被配置为接收第一反相器的输出信号，并且所述两个PMOS VFET中的另一个和所述两个NMOS VFET中的另一个被配置为接收所述重置信号，并且
其中，在所述从数据路径电路中，两个PMOS VFET之一和两个NMOS VFET之一被配置为接收第三反相器的输出信号，并且所述两个PMOS VFET中的另一个和所述两个NMOS VFET中的另一个被配置为接收所述重置信号。
20.根据权利要求14所述的扫描触发器电路，其中，所述扫描触发器电路不包括：
传输门；
非对称电路，其中具有相同极性并串联连接的偶数个VFET的漏极端被连接到具有与偶数个VFET相同极性并且串联连接的一个或奇数个VFET的漏极端，其中所述偶数个VFET的源极端和所述一个或奇数个VFET的源极端被连接到同一电源或地源；
串联电路，其中三个或更多个VFET被串联连接在电源节点或地节点和所述串联电路的输出节点之间，所述输出节点是串联连接的VFET的漏极端；或者
电源电路，其中当在VFET单元中实施时，电源或地源仅通过底部源极/漏极区连接到所述电源电路。
CN202011046828.2A 2019-10-04 2020-09-29 垂直场效应晶体管半导体单元的优化 Pending CN112614837A (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962910635P 2019-10-04 2019-10-04
US62/910,635 2019-10-04
US16/941,042 US11581338B2 (en) 2019-10-04 2020-07-28 Optimization of semiconductor cell of vertical field effect transistor (VFET)
US16/941,042 2020-07-28

Publications (1)

Publication Number Publication Date
CN112614837A true CN112614837A (zh) 2021-04-06

Family

ID=75224370

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202011046828.2A Pending CN112614837A (zh) 2019-10-04 2020-09-29 垂直场效应晶体管半导体单元的优化

Country Status (2)

Country Link
US (1) US12068325B2 (zh)
CN (1) CN112614837A (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12101966B2 (en) 2022-04-28 2024-09-24 Semiconductor Energy Laboratory Co., Ltd. Display device and electronic device

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7028285B2 (en) 2000-07-05 2006-04-11 Synopsys, Inc. Standard cell design incorporating phase information
JP2002202347A (ja) 2000-12-28 2002-07-19 Nec Corp スキャンフリップフロップ回路
US7138685B2 (en) 2002-12-11 2006-11-21 International Business Machines Corporation Vertical MOSFET SRAM cell
JP4637512B2 (ja) 2003-11-13 2011-02-23 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US7391250B1 (en) 2007-09-02 2008-06-24 United Microelectronics Corp. Data retention cell and data retention method based on clock-gating and feedback mechanism
JP2009288056A (ja) 2008-05-29 2009-12-10 Toshiba Corp スキャン出力信号遮断機能付きスキャンフリップフロップ
US8595661B2 (en) 2011-07-29 2013-11-26 Synopsys, Inc. N-channel and p-channel finFET cell architecture
US8578224B2 (en) * 2011-12-31 2013-11-05 Texas Instruments Incorporated High density flip-flop with asynchronous reset
US8829963B1 (en) 2013-02-20 2014-09-09 Texas Instruments Incorporated Negative edge preset reset flip-flop with dual-port slave latch
KR102070623B1 (ko) 2013-07-09 2020-01-29 삼성전자 주식회사 비트 라인 등화 회로
US9331680B2 (en) * 2013-09-10 2016-05-03 Texas Instruments Incorporated Low power clock gated flip-flops
CN106170868B (zh) 2014-03-28 2020-02-11 英特尔公司 用于制造垂直半导体器件的深宽比捕获(art)
JP2015231119A (ja) * 2014-06-04 2015-12-21 株式会社東芝 Ｄ型フリップフロップ及びクロック生成回路
US9350327B2 (en) * 2014-09-26 2016-05-24 Texas Instruments Incorporated Flip-flops with low clock power
US9753086B2 (en) * 2014-10-02 2017-09-05 Samsung Electronics Co., Ltd. Scan flip-flop and scan test circuit including the same
US11018235B2 (en) 2016-06-13 2021-05-25 Imec Vzw Vertically stacked semiconductor devices having vertical channel transistors
US11251179B2 (en) 2016-06-30 2022-02-15 International Business Machines Corporation Long channel and short channel vertical FET co-integration for vertical FET VTFET
KR102228497B1 (ko) 2016-07-19 2021-03-15 도쿄엘렉트론가부시키가이샤 3 차원 반도체 디바이스 및 그 제조 방법
US9859898B1 (en) 2016-09-30 2018-01-02 International Business Machines Corporation High density vertical field effect transistor multiplexer
US9761712B1 (en) 2016-10-31 2017-09-12 International Business Machines Corporation Vertical transistors with merged active area regions
US9825032B1 (en) 2016-11-23 2017-11-21 Globalfoundries Inc. Metal layer routing level for vertical FET SRAM and logic cell scaling
US10326430B2 (en) 2016-11-30 2019-06-18 Taiwan Semiconductor Manufacturing Co., Ltd. Low power flip flop circuit
KR102699046B1 (ko) * 2016-12-15 2024-08-27 삼성전자주식회사 수직형 트랜지스터를 구비하는 집적 회로 및 이를 포함하는 반도체 장치
US10270430B2 (en) * 2016-12-28 2019-04-23 Taiwan Semiconductor Manufacturing Co., Ltd. Cell of transmission gate free circuit and integrated circuit and integrated circuit layout including the same
US10361128B2 (en) 2017-01-11 2019-07-23 International Business Machines Corporation 3D vertical FET with top and bottom gate contacts
US9953973B1 (en) 2017-03-15 2018-04-24 International Business Machines Corporation Diode connected vertical transistor
CN108494386B (zh) * 2018-01-31 2021-06-15 宁波大学 一种基于FinFET的主从触发器
US10818677B2 (en) 2018-07-16 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Layout of static random access memory periphery circuit
US11056588B2 (en) 2019-10-02 2021-07-06 International Business Machines Corporation Vertical transport field effect transistor with bottom source/drain

Also Published As

Publication number Publication date
US12068325B2 (en) 2024-08-20
US20230178558A1 (en) 2023-06-08

Similar Documents

Publication Publication Date Title
US10586809B2 (en) Integrated circuit including complex logic cell
US9583493B2 (en) Integrated circuit and semiconductor device
US20170125416A1 (en) Cells including at least one fin field effect transistor and semiconductor integrated circuits including the same
KR102419646B1 (ko) 크로스 커플 구조를 구비하는 집적 회로 및 이를 포함하는 반도체 장치
KR102308781B1 (ko) 집적 회로 및 반도체 장치
CN110634857A (zh) 包括多倍高度标准单元的集成电路及其设计方法
US11101267B2 (en) Integrated circuit including multiple-height cell and method of manufacturing the integrated circuit
KR20210040779A (ko) Vfet 셀 및 vfet 셀을 포함하는 스캔 플립플롭 회로
CN108228968B (zh) 用于减小电力轨道中欧姆压降的集成电路
US12046635B2 (en) VFET standard cell architecture with improved contact and super via
US11094686B2 (en) Integrated circuit including multi-height standard cell and method of designing the same
US20190197214A1 (en) Integrated circuit including load standard cell and method of designing the same
Pentapati et al. A logic-on-memory processor-system design with monolithic 3-D technology
KR20140046655A (ko) 핀 트랜지스터 및 이를 포함하는 반도체 집적 회로
US12068325B2 (en) Optimization of semiconductor cell of vertical field effect transistor (VFET)
US11386254B2 (en) Semiconductor circuit and semiconductor circuit layout system
WO2021207021A1 (en) Method for automated standard cell design
US20210044283A1 (en) Semi-dynamic flip-flop implemented as multi-height standard cell and method of designing integrated circuit including the same
CN111916455A (zh) Vfet单元布置的方法和单元架构
KR20200143656A (ko) 멀티플렉서
JP4743469B2 (ja) 半導体集積回路装置とクロック分配方法
KR101979733B1 (ko) 적어도 하나의 핀 트랜지스터를 가지는 셀 및 이를 포함하는 반도체 집적 회로
US20210319165A1 (en) Method for automated standard cell design
CN115395925A (zh) 包括触发器的集成电路和用于设计集成电路的计算系统
US20240145343A1 (en) Cell architecture with center-line power rails for stacked field-effect transistors

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination