KR20210040779A - Vfet 셀 및 vfet 셀을 포함하는 스캔 플립플롭 회로 - Google Patents

Vfet 셀 및 vfet 셀을 포함하는 스캔 플립플롭 회로 Download PDF

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Abstract

복수의 게이트 그리드 상에 VFET 회로를 구현하는 수직 전계 효과 트랜지스터(VFET) 셀은 적어도 하나의 VFET를 포함하고 적어도 하나의 게이트 그리드 상에 제공되는 제1 회로, 및 적어도 하나의 VFET를 포함하고 제1 회로의 좌측 또는 우측에 형성되어 적어도 하나의 게이트 그리드 위에 제공되는 제2 회로를 포함하고, 제1 회로의 VFET의 게이트는 제2 회로의 VFET의 게이트 신호 또는 소스/드레인 신호를 공유하고, 제1 회로는 X의 폭을 가지고 X-1 CPP 회로와 동일한 논리 기능을 수행하는 X CPP 회로에서 변환된(X-1) CPP 폭의(X-1) CPP 회로이다. X는 1보다 큰 정수이다.

Description

VFET 셀 및 VFET 셀을 포함하는 스캔 플립플롭 회로{Vertical Field Effect Transistor(VFET) Cell and Scan Flip-flop circuit comprising the VFET Cell}
본 발명의 실시예와 일치하는 장치 및 방법은 VFET로 형성된 회로를 위한 반도체 셀 구조에 관한 것이다.
평면형 finFET(Planar finFET)과 같은 측면 FET(Lateral Field Effect Transistor)과 비교하여, VFET는 상부 소스/드레인, 게이트 및 하부 소스/드레인이 수직으로 겹치는 수직 구조가 특징이다.
레이아웃 또는 평면도에 기초하여 측면 FET 회로로 형성된 반도체 셀을 설계할 때, 셀 내의 더미 게이트 구조의 수를 줄임으로써 인접한 회로가 FET의 소스/드레인을 공유하도록 하는 것은 드문 일이 아니다. 하지만 VFET 회로로 형성된 반도체 셀을 설계할 때, VFET이 형성된 게이트 구조 옆에, 추가 게이트 구조 또는 핀 구조를 제공하여 VFET의 컨택 구조 및/또는 비아를 연결하는 금속 라인이 상기 VFET의 출력신호를 송신하기 위해 상기 추가 게이트 구조 또는 핀 구조 상에 형성된다. 2핀 인버터와 같이 2핀 VFET 장치는 대표적인 예이다. 따라서, 셀의 너비 또는 면적을 줄일 목적으로 오직 1개의 게이트 구조 또는 핀 구조를 사용하여, 1핀 인버터와 같이 1핀 VFET 장치로 형성된 VFET 반도체 셀(이하 "VFET 셀")을 설계하는 것은 어렵다. 게이트와 소스/드레인이 수직으로 겹치는 상기 VFET의 고유 구조 때문이다.
도 1a는 종래 기술에 따라 2 개의 게이트 구조 위에 2 핀 인버터가 형성된 VFET 셀의 레이아웃을 나타낸다. 도 1b는 하나의 p 채널 금속 산화물 반도체 VFET(이하 "PMOS") 및 하나의 n 채널 금속 산화물 반도체 VFET(이하 "NMOS")로 형성될 수 있는 인버터의 개략도를 도시한다. 도 1c는 2 개의 PMOS 및 2 개의 NMOS로 형성될 수 있는 인버터의 개략도를 도시한다. 도 1c에 표시된 상기 인버터는 도 1a에 도시된 VFET 셀에서 구현될 수 있다.
도 1a에 도시 된 바와 같이, VFET 셀(10)은 게이트 구조(PC) 상에 하나의 PMOS(P)와 하나의 NMOS(N)의 쌍과 다른 게이트 구조(PC) 상에 하나의 PMOS(P)와 하나의 NMOS(N)의 다른 쌍으로 형성된 2 핀 인버터(100)를 포함한다. 도 1a에 도시되어 있지는 않지만. 각각의 게이트 구조(PC)는 대응하는 게이트 구조(PC)의 2 개의 분할 된 부분에서 상기 PMOS(P) 및 상기 NMOS(N)을 제공하기 위해 미리 결정된 크기로 절단된다. VFET 셀(10)은 또한 각각 전원(Vdd) 및 접지 소스(Vss)(미도시)에 각각 연결된 2 개의 하부 소스/드레인 영역(RX), 게이트 연결 패턴(PB), 상기 게이트 연결 패턴(PB)을 절단하는 2 개의 게이트 레이어 컷(CT), 게이트 컨택 구조(CB), 2개의 상부 소스/드레인 컨택 구조(CA) 및 3개의 비아(V)를 포함한다.
그러나, 상기 2 핀 인버터(100)가 상기 2 개의 게이트 구조 PC 중 하나에서 1 개의 PMOS와 1 개의 NMOS에 의해 구현된 1 핀 인버터로 변경될 수 있다고 하더라도, 상기 VFET 셀(10)은 여전히 다른 게이트 구조 또는 핀 구조, 즉, 상기 상부 소스/드레인 컨택 구조(CA)를 금속 라인(간결하게 나타내기 위해 도시하지 않음) 및 상기 비아(V)에 연결하기 위한 상기 두 개의 게이트 구조(PC) 중 다른 하나를 필요로 할 수 있다. 이것은 VFET 셀 구조의 최적화를 달성하기 위해 셀 폭을 줄이지 못한 VFET 디바이스 구조의 예이다.
따라서, 상기 VFET 셀의 단점을 극복할 수 있는 감소된 셀 폭을 VFET 셀 및 이를 설계하는 방법이 요구되고 있다.
본 발명이 해결하고자 하는 기술적 과제는, 감소된 셀 폭을 갖는 최적화된 VFET 셀 구조를 제안하여 개선된 VFET 셀 구조를 설계하는 방법을 제공하는 것이다.
본 발명이 해결하려는 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 기술적 사상의 다양한 실시예는 반도체 셀 레이아웃, 반도체 셀 구조, 및 복수의 VFET로 형성된 복수의 VFET 회로를 포함하는 반도체 셀을 설계하는 방법에 관한 것이다.
이들 실시예는 감소된 셀 폭을 갖는 최적화된 VFET 셀 구조 및 개선된 VFET 셀 구조를 설계하는 방법을 제공할 수 있다.
실시예에 따르면, 복수의 게이트 그리드 상의 VFET 회로를 구현하는 수직 전계 효과 트랜지스터(VFET) 셀이 제공되며, 이는 적어도 1개의 게이트 그리드 상에 제공되고 적어도 1개의 VFET를 포함하는 제1 회로, 및 제1 회로의 좌측면 또는 우측면에 형성되는 적어도 1개의 게이트 그리드 상에 제공되고 적어도 1개의 VFET를 포함하는 제2 회로를 포함하고, 제1 회로의 VFET의 게이트 또는 소스/드레인은 제2 회로의 VFET의 게이트 신호 또는 소스/드레인 신호를 공유하고, 제1 회로는 (X-1) CPP(Contacted Poly Pitch)의 폭을 갖는 (X-1) CPP 회로이고, (X-1) CPP 회로는 X CPP의 폭을 갖고, (X-1) CPP 회로와 동일한 논리기능을 수행하는 X CPP 회로로부터 변환된 회로이고, X는 1보다 큰 정수이다.
실시예에 따르면, 연속적으로 형성되고 균등하게 이격된 제 1 내지 제 24 게이트 그리드 상에 제공되고 복수의 회로를 포함하는, 리셋 입력을 갖는 스캔 플립 플롭을 구현하는 수직 전계 효과 트랜지스터(VFET) 셀이 제공된다. 여기서 제1 게이트 그리드는 1핀 스캔 인버터를 제공하고, 제2 내지 제6 게이트 그리드는 스캔 입력 신호, 데이터 신호, 스캔 인에이블 신호 및 반전 스캔 인에이블 신호를 수신하는 스캔 스테이지 회로를 제공한다. 제7 내지 제11 번째 게이트 그리드는 마스터 래치를 제공하고, 제12 및 제13 게이트 그리드는 2핀 클록 인버터를 제공하고, 제14 게이트 그리드는 1핀 인버터를 포함하는 출력 회로를 제공하고, 제15 내지 제17 게이트 그리드는 마스터 래치에 대한 리셋 신호를 수신하는 슬레이브 데이터 경로 회로를 제공한다. 제18 및 제19 게이트 그리드는 슬레이브 래치에 대한 리셋 신호를 수신하는 마스터 데이터 경로 회로를 제공한다. 제20 내지 제24 게이트 그리드는 슬레이브 래치를 제공한다.
실시예에 따르면, 연속적으로 형성되고 균일하게 이격된 제1 내지 제19 게이트 그리드 상에 제공된 복수의 회로를 포함하는 스캔 플립 플롭을 구현하는 수직 전계 효과 트랜지스터(VFET) 셀이 제공되며, 여기서 제1 게이트 그리드는 1핀 스캔 인버터를 제공하고, 제2 내지 제5 게이트 그리드는 스캔 입력 신호, 데이터 신호, 스캔 인에이블 신호 및 반전 스캔 인에이블 신호를 수신하는 스캔 스테이지 회로를 제공하고, 제6 내지 제9 게이트 그리드는 마스터 래치를 제공하고, 제10 및 제11 게이트 그리드는 2핀 클록 인버터를 제공하고, 제12 게이트 그리드는 1핀 인버터를 포함하는 마스터 데이터 경로 회로를 제공하고, 제13 내지 제16 번째 게이트 그리드 게이트 그리드는 슬레이브 래치를 제공하며, 제17 및 제18 게이트 그리드는 2핀 인버터를 포함하는 슬레이브 데이터 경로 회로를 제공하고, 제19 게이트 그리드는 1핀 인버터를 포함하는 출력 회로를 제공한다.
실시예에 따르면, 복수의 수직 전계 효과 트랜지스터(VFET)로 형성된 스캔 플립 플롭 회로가 제공되며, 적어도 하나의 스캔 입력 신호, 적어도 하나의 데이터 신호, 적어도 하나의 스캔 인에이블 신호 및 적어도 하나의 반전 스캔 인에이블 신호를 수신하는 스캔 스테이지 회로, 스캔 스테이지 회로의 출력 신호를 수신하는 제1 인버터, 제1 인버터의 출력 신호와 적어도 하나의 리셋 신호를 수신하는 마스터 데이터 패스 회로 및 마스터 데이터 패스 회로의 출력 신호를 수신하는 제2 인버터를 포함하고, 제2 인버터의 출력 노드는 제1 인버터의 출력 노드와 연결된 마스터 래치, 마스터 데이터 패스 회로의 출력 신호를 수신하는 제3 인버터와, 제3 인버터의 출력 신호와 적어도 1개의 리셋 신호를 수신하는 슬레이브 데이터 패스 회로와, 슬레이브 데이터 패스 회로의 출력 신호를 수신하는 제4 인버터를 포함하고, 제4 인버터의 출력 노드는 제3 인버터의 출력 노드와 연결되는 슬레이브 래치 및 슬레이브 데이터 패스 회로의 출력 신호를 수신하는 출력 회로를 포함한다.
실시예에 따르면, 복수의 게이트 그리드 상에 복수의 회로를 포함하는 VFET 회로를 구현하는 수직 전계 효과 트랜지스터(VFET) 셀을 설계하는 방법이 제공된다. 이 방법은 VFET 셀 내에 동일한 네트를 가진 두 개의 회로를 배치하는 단계, 여기서 한 회로의 게이트 신호 또는 소스/드레인 신호가 다른 회로의 게이트 또는 소스/드레인에 의해 서로 공유된다. 여기서 두 개의 회로 중 하나는 VFET 셀에서 X CPP 폭을 갖는 X 컨택 폴리 피치(CPP) 회로이고, X는 1보다 큰 정수이다. X CPP 회로를 (X-1) CPP 회로로 변경하는 단계, X CPP 회로가 차지하는 하나의 게이트 그리드에 대응하는 하나의 게이트 구조를 제거하는 단계, 및 다른 회로의 게이트 신호 또는 소스/드레인 신호가 (X-1) CPP 회로의 게이트 신호로 공유되도록 (X-1) CPP 회로 중 적어도 하나 및 다른 회로의 내부 회로 라우팅을 변경하는 단계를 포함한다.
본 발명의 개념의 상기 및 다른 측면은 첨부된 도면을 참조하여 본 발명의 실시예를 상세하게 설명함으로써 당업자에게 보다 명백해질 것이다.
도 1a는 관련 기술에 따라 2 핀 인버터가 2 개의 게이트 구조 상에 형성된 VFET 셀의 레이아웃이다.
도 1b는 하나의 PMOS 및 하나의 NMOS로 형성될 수 있는 인버터의 개략도이다.
도 1c는 2 개의 PMOS 및 2 개의 NMOS로 형성될 수 있는 인버터의 개략도이다.
도 2a는 관련 기술에 따라 3 개의 2 핀 인버터가 서로 불연속적으로 이격된 VFET 셀의 레이아웃이다.
도 2b는 실시예에 따른, 3 개의 2핀 인버터가 순차적으로 배열되고 그 하부 소스/드레인 영역이 병합되는 VFET 셀의 레이아웃이다.
도 3a는 실시예에 따른, 나란히 배치된 2 개의 2핀 인버터와 그 사이에 형성된 게이트 레이어 컷이 제거된 VFET 셀의 레이아웃이다.
도 3b는 실시예에 따른, 1핀 인버터의 게이트가 2핀 인버터의 게이트 신호를 공유하기 위해 상기 1핀 인버터와 상기 2핀 인버터가 나란히 배치된 VFET 셀을 도시한다.
도 4a 내지 4d는 실시예에 따른, 감소된 수의 게이트 구조를 갖고, 상기 VFET 셀에서 VFET 사이에 게이트 신호 및 소스/드레인 신호를 공유하는 VFET 셀을 설계하는 단계를 도시한다.
도 5는 실시예에 따른, 복수의 VFET 회로로 형성된 멀티플렉서의 개략도이다.
도 6a 내지 6d는 실시예에 따른, 게이트 신호와 소스/드레인 신호가 공유되는 멀티플렉서를 구현하는 VFET 셀의 레이아웃이다.
도 7a 내지 7d는 실시예에 따른, 피해야 할 VFET 배열을 도시한다.
도 8은 실시 예에 따라 복수의 VFET으로 형성된 리셋 입력을 갖는 스캔 인에이블 플립 플롭(SDFFRPQ 회로)의 개략도이다.
도 9a 내지 9c는 실시예들에 따른, 적어도 하나의 게이트 신호 및 적어도 하나의 소스/드레인 신호가 서브 회로들간에 공유되는 SDFFRPQ 회로를 구현하는 VFET 셀 레이아웃이다.
도 10은 실시예에 따른, 복수의 VFET으로 구성된 스캔 인에이블 플립 플롭 회로(SDFFQ 회로)의 개략도이다.
도 11a 내지 11c는 실시 예들에 따른, 적어도 하나의 게이트 신호 및/또는 적어도 하나의 소스/드레인 신호가 서브 회로들간에 공유되는 SDFFQ 회로를 구현하는 VFET 셀 레이아웃이다.
도 12는 실시예에 따른, VFET 회로의 VFET 셀을 설계하는 방법을 도시한다.
도 13은 실시예에 따라 설계된 VFET 셀 구조를 통합하는 컴퓨팅 장치의 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예를 보다 상세하게 설명한다. 이러한 실시예는 모두 예시적인 실시예이며, 여러 가지 상이한 형태로 구현될 수 있으며 본 발명을 제한하는 것으로 해석되어서는 안된다. 오히려, 이러한 실시예는 단지 본 개시가 철저하고 완전하기 위하여 본 발명의 개념을 당업자에게 완전히 전달하도록 제공될 뿐이다. 도면에서 다양한 층 및 영역의 크기 및 상대적인 크기는 명확성을 위해 과장되었을 수 있으므로 도면은 반드시 축척일 필요는 없으며 일부 특징은 특정 구성 요소 또는 요소의 세부 사항을 보여주기 위해 과장될 수 있다. 따라서, 본 명세서에 개시된 특정 구조적 및 기능적 세부 사항은 제한적인 것으로 해석되어서는 안되며, 단지 당업자에게 실시예의 방법 및 구조를 다양하게 사용하도록 가르치기 위한 대표적인 기초로서 해석되어야 한다.
본 명세서에 제공된 실시예는 본 명세서에서 또한 제공되거나 본 명세서에서 제공되지 않지만 본 발명의 개념과 일치하는 또 다른 예 또는 다른 실시 예의 하나 이상의 특징과 연관되는 것으로부터 배제되지 않는다. 예를 들어, 특정 실시예에서 설명된 사항이 다른 실시예에서 설명되지 않더라도, 그 설명에서 달리 언급되지 않는 한 다른 실시 예와 관련되거나 결합된 것으로 이해될 수 있다.
이하의 설명을 위해, 용어 "상부", "하부", "상부", "하부", "좌측", "우측" 및 그 파생어는 문맥에 따라 개시된 구조와 관련될 수 있다. 상기 개시된 구조는 도면에 나타나 있다. 다른 도면에서 동일한 번호는 동일한 구조적 구성 요소 또는 그 요소를 지칭할 수 있다.
요소 또는 층을 “상”, “연결된” 또는 “결합된” 다른 요소 또는 층이라고 언급될 때, 다른 요소 또는 층에 직접 연결되거나 결합될 수 있거나 사이에 있는 요소 또는 층이 존재할 수 있음으로 이해할 것이다. 반면에 어떤 요소가 “직접적으로”, “직접적으로 연결” 또는 “직접적으로 결합”된 다른 구성 요소 또는 층이라고 언급될 때 사이에 있는 요소 또는 층이 존재하지 않는다.
본 명세서에서 사용된, 용어 “및/또는”은 관련되고 나열된 항목들의 하나 이상의 임의 및 모든 조합을 포함한다. 요소들의 목록 앞에 있을 때 “적어도 하나”와 같은 표현은 요소들의 전체 목록을 수정하고 요소들의 개별 목록을 수정하지 않는다. 따라서, 예를 들어, “A, B 또는 C중 적어도 하나” 및 “A, B 및/또는 C” 모두 A, B, C 또는 임의의 조합을 의미한다.
달리 정의되지 않는 한 본 명세서에서 사용되는 모든 용어(기술적 및 과학적 용어 포함)는 실시예들이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 일반적으로 사용되는 사전들에 정의된 용어들과 같은 용어들은 관련 기술의 맥락에서 그들이 의미하는 것과 일치하는 의미를 갖는 것으로 해석되어야 하고, 본 명세서에서 정의되지 않는 한 이상적이거나 과도하게 공식적인 의미로 해석되지 말아야 한다는 것으로 더 이해될 것이다.
도 2a는 관련 기술에 따라 3 개의 2 핀 인버터가 서로 불연속적으로 이격된 VFET 셀의 배치도를 나타낸다. 도 2b는 실시예에 따라 3 개의 2 핀 인버터가 순차적으로 배열되고 그 하부 소스/드레인 영역이 병합되는 VFET 셀의 배치도를 예시한다.
도 2a, 2b 및 아래에 참조되는 나머지 도면은 VFET 셀의 평면도를 보여주는 VFET 셀의 배치도이므로, 컨택 구조 또는 비아 아래에 배치된 PMOS 및 NMOS는 표시되지 않으므로, 도 1과 같은 셀 레이아웃에서의 PMOS 및 NMOS의 표시는 생략된다. 또한 이러한 도면에서 게이트 라우팅, 컨택 구조, 금속 라인 및 비아 사이의 연결은 간결함을 위해 생략된다. 또한, 많은 레이아웃이 동일한 VFET 소자 구조를 가지고 있으므로 동일하거나 중복된 참조 문자가 생략된다.
도 2a 및 도 2b에 도시된 바와 같이, 3 개의 2 핀 인버터(210, 220, 230)가 별도로 배치된 VFET 셀(20A)(도 2a)은 2 핀 인버터(210, 220, 230)가 셀 폭 방향으로 순차적으로 재배열된 VFET 셀(20B)(도 2b)로 변환된다. 이러한 배열에 의해, 2 핀 인버터(210, 220, 230)의 하부 소스/드레인 영역이 병합되어 전력 신호 또는 접지 신호를 공유할 수 있다.
여기서, 전술한 2 핀 인버터(210, 220, 230)의 재배치 및 하부 소스/드레인 영역 RX를 병합하는 것은 이러한 하부 소스/드레인 영역 RX가 모두 동일한 전원 소스 또는 동일한 접지 소스에 연결될 때 가능하다는 점에 유의한다. 2 핀 인버터(210, 220, 230) 각각의 구조는 도 1a의 2 핀 인버터(100)와 실질적으로 동일하다. 따라서 여기서는 그 설명을 생략한다.
하부 소스/드레인 영역 RX를 병합할 때, 셀에 있는 두 개의 인접한 VFET 장치가 단일 또는 이중 확산 브레이크(Single Diffusion Break 또는 Double Diffusion Break)를 갖는 측면 FET 장치와 달리, ZDB(Zero Diffusion Break)를 가질 수 있기 때문에 2 핀 인버터(210, 220, 230) 사이에 배치된 게이트 레이어 컷(CT)을 먼저 제거할 수 있다. 그 다음 인접한 VFET의 하부 소스/드레인 영역(RX)이 병합된다. 따라서, 동일한 전원 또는 동일한 접지 소스에 연결된 하부 소스/드레인 영역을 병합하여 VFET 셀의 셀 폭을 줄일 수 있다. 그러나, VFET 셀(20)은 여전히 재배열된 2 핀 인버터(210, 220, 230)를 위한 6 개의 게이트 구조(PC)를 갖는다는 점에 유의한다. 따라서, VFET 디바이스의 하부 소스/드레인 영역을 병합하는 것은 VFET 셀의 폭을 실질적으로 감소시키기에 충분하지 않을 수 있다.
도 3a는 실시예에 따라 나란히 배치된 2 개의 2 핀 인버터와 그 사이에 형성된 게이트 레이어 컷이 제거된 VFET 셀의 레이아웃을 도시한다. 도 3b는 실시예에 따라 1 핀 인버터의 게이트가 2 핀 인버터의 게이트 신호를 공유하기 위해 1 핀 인버터와 2 핀 인버터가 나란히 배치된 VFET 셀을 도시한다.
도 2B과 유사하게 도 3a는 VFET 셀(30A)이 셀 폭 방향으로 순차적으로 배치된 2 핀 인버터(310, 320)를 포함하고, 그 사이에 형성된 게이트 레이어 컷(CT)이 제거된 것을 나타낸다. 그러나, 도 2b와 달리 도 3a는 2 핀 인버터(310)의 하부 소스/드레인 영역(RX1) 및 2 핀 인버터(320)의 하부 소스/드레인 영역(RX2)이 병합되어 2개의 2 핀 인버터(310, 320)의 인접한 VFET 사이에서 소스/드레인 신호를 공유하는 것을 도시하지 않는다. 이는 이하 설명처럼, 2 핀 인버터(310, 320)가 하부 소스/드레인 영역을 병합하지 않고 2 핀 인버터(320)의 VFET의 게이트에 입력되는 게이트 신호를 공유하기 위해 나란히 배치되기 때문이다.
도 3b에서, VFET 셀(30A)에서, 2 핀 인버터(310)를 상기 2 핀 인버터(320)의 VFET의 게이트 신호를 자신의 게이트 신호로 공유할 수 있는 1 핀 인버터(310-1)로 변경함으로써 셀 크기, 즉 셀 폭을 줄이기 위해 VFET 셀(30B)이 고안된다. 2 핀 인버터(320)의 VFET의 게이트 신호를 게이트 신호로 한다. 이러한 변경은 VFET 셀(30A)에서 2 핀 인버터(310)를 제공하는 2 개의 게이트 구조 PC 중 하나가 제거되어 2 핀 인버터(310)를 1 핀 인버터(310-1)로 변경할 수 있기 때문에 가능할 수 있다. 2 핀 인버터(310)가 1 핀 인버터(310-1)로 변경되면, 1 핀 인버터(310-1)의 VFET의 게이트는 1핀 인버터(310-1) 바로 옆에 있는 게이트 구조(PC) 상의 게이트 컨택 구조(CB)를 통해 2 핀 인버터(320)의 VFET의 게이트에 입력된 게이트 신호를 사용할 수 있다.
여기서, 게이트 신호로서, 게이트 신호 또는 다른 VFET 회로의 게이트 신호 또는 소스/드레인 신호를 공유하는 1 핀 인버터와 같은 VFET 회로는 게이트 신호로서 다른 VFET 회로의 게이트 신호 또는 소스/드레인 신호를 사용하는 VFET 회로를 지칭할 수 있다.
또한, 도 3b에 도시 된 바와 같이, 두 개의 게이트 구조 PC 중 하나가 제거됨에 따라 VFET 셀(30A)의 하부 소스/드레인 영역(RX1) 및 상부 소스/드레인 컨택 구조(CA1)가 각각 폭이 더 좁은 하부 소스/드레인 영역(RX1-1) 및 더 좁은 폭을 갖는 상부 소스/드레인 컨택 구조(CA1-1)로 변경된다.
그러나, 도 3b의 VFET 셀(30B)에서, 1 핀 인버터(310-1) 및 2 핀 인버터(320)가 하부 소스/드레인 영역 및 상부 소스/드레인 컨택 구조와 같은 서로 다른 연결 구조를 통해 전원 또는 접지 소스에 연결될 때 하부 소스/드레인 영역(RX-1, RX2)가 병합되지 않을 수 있다. 따라서, 도 3b에 도시 된 바와 같이, 1 핀 인버터(310-1)는 2 핀 인버터(320)의 게이트 신호를 공유 할 수 있기 때문에 하나의 게이트 구조(PC)를 제거 할 수 있어도 1 핀 인버터(310-1)의 하부 소스/드레인 영역(RX1-1)은 2 핀 인버터(320)의 하부 소스/드레인 영역(RX2)과 결합되지 않을 수 있다. 또한, 하부 소스/드레인 영역(RX1-1, RX2)이 전술한 이유로 통합 될 수 없는 경우, 1 핀 인버터(310-1)는 도 1은 VFET 셀(30B)을 제조할 때 패턴화하기 어려운 좁은 하부 소스/드레인 영역(RX1-1) 및 더 작은 상부 소스/드레인 컨택 구조(CA1-1)로 남을 것이다.
상기 2 개의 실시예에서, VFET 셀은 병합된 하부 소스/드레인 영역(도 2a 및 2b)을 사용하거나 인접 VFET의 게이트 신호를 공유(도 3a 및 3b)하는 VFET 디바이스를 갖도록 설계될 수 있다. 그러나, 다음의 실시예는 2 개의 인접한 VFET가 병합된 하부 소스/드레인 영역을 가질 뿐만 아니라 하나의 VFET의 게이트 신호를 공유하여 좁아지지 않고 게이트 구조의 수를 줄임으로써 도 3b의 하부 소스/드레인 영역(RX1-1)과 같은 좁은 하부 소스/드레인 영역을 형성하는 것 없이도 VFET 셀 구조의 최적화를 향상시킬 수 있다.
도 4a 내지 4d는 실시예에 따라 감소된 수의 게이트 구조를 갖고 VFET셀 내의 VFET 사이에서 게이트 신호와 소스/드레인 신호를 공유하는 VFET 셀을 설계하는 단계를 도시한다.
도 4a는 2 핀 인버터(410)가 복수의 회로 중 소정의 위치에 배치된 VFET 셀(40A)을 나타낸다.
도 4b는 VFET 셀(40A)이 VFET 셀(40A)의 2 핀 인버터(410)가 VFET 셀(40B) 내의 또다른 회로(420)(도 4d)에 포함되는 VFET의 게이트에 입력되는 게이트 신호를 게이트 신호로서 공유할 수 있는 위치에 배치되도록 이동되는 VFET 셀(40B)로 변환되는 것을 도시한다. 그 다음 2 개의 게이트 구조(PC) 중 하나를 제거하고, 하부 소스/드레인 영역(RX1) 및 2 핀 인버터(410) 내의 VFET의 상부 소스/드레인 컨택 구조(CA1)를 하부 소스/드레인 영역(RX1-1) 및 도 4b에 도시된 VFET의 상부 소스/드레인 컨택 구조(CA1-1)로 변환시킴으로써, 2 핀 인버터(410)를 1 핀 인버터(410-1)로 변경한다. 이 단계에서 2 핀 인버터(410)(도 4a)의 우측에 배치된 게이트 레이어 컷(CT)이 제거되고, 1 핀 인버터(410-1)가 옆에 배치될 회로(420)(도 4D)의 게이트 구조(PC) 상에 형성된 게이트 컨택 구조(CB1)를 공유하기 위해 두 개의 게이트 구조(PC)(도 4a) 중 하나에 형성된 게이트 컨택 구조(CB)도 제거된다. 게이트 컨택 구조(CB1)를 공유함으로써, 원핀 인버터(410-1)는 이하 도 4d에서 다시 설명되는 바와 같이 게이트 컨택 구조 CB1을 통해 회로(420)의 VFET의 게이트에 입력된 게이트 신호를 게이트 신호로 공유할 수 있다.
도 4c는 VFET 셀(40B)이 VFET 셀(40C)로 변환 된 것을 보여 주며, 여기서 각각의 VFET의 2 개의 상부 소스/드레인 컨택 구조(CA1-1, 즉 1 핀 인버터(410-1)의 PMOS 및 NMOS)가 VFET 셀(40C)의 제조동안 더 쉬운 패터닝을 가능하게 하는 확장된 길이를 갖는 하나의 확장된 상부 소스/드레인 컨택 구조(CA1-2)로 대체된다. 이러한 구성은 도 1b에 도시 된 바와 같이 PMOS의 드레인과 NMOS의 드레인이 서로 연결된 인버터의 회로 구조로 인해 가능하다. 또한, 2 개의 상부 소스/드레인 컨택 구조(CA1-1)가 단일 확장 상부 소스/드레인 컨택 구조(CA1-2)로 변환됨에 따라, 1 핀 인버터(410-1)의 출력 신호를 전송하기 위해 2 개의 상부 소스/드레인 컨택 구조(CA1-1)에 연결된 2 개의 비아(V1) 대신에, VFET 셀(40C)은 단일 확장 상부 소스/드레인에 연결된 오직 하나의 비아(V1-1)를 필요하다.
도 4d는 VFET 셀(40C)이 1 핀 인버터(410-1)가 1 핀 인버터(410-1) 우측에 배치된 회로(420)에 포함된 VFET의 게이트 신호를 게이트 신호로 공유하는 VFET 셀(40D)로 변환된 것을 보여준다. 또한, VFET 셀(40D)에서는 2 핀 인버터(410)와 불연속적으로 배치된 2 핀 인버터(430)가 1 핀 인버터(410-1)의 왼쪽 방향으로 이동하여 1 핀 인버터(410-1)의 하부 소스/드레인 영역(RX1-1)은 VFET 셀(40D)에서 2 핀 인버터(430)의 하부 소스/드레인 영역(RX)과 병합되어 접지 소스에 공통으로 연결될 수 있다.
VFET 셀(40D)에서, 1 핀 인버터(410-1)와 2 핀 인버터(430) 사이의 하부 소스/드레인 영역(RX-1, RX)를 병합하는 것이 가능하다는 점에 주목해야 한다. 1 핀 인버터(410-1) 및 2 핀 인버터(430)는 모두 동일한 연결 구조, 즉 각각의 하부 소스/드레인 영역을 통해 전원 및 접지 소스에 연결된다. 이러한 이유로, 1 핀 인버터(410-1)의 하부 소스/드레인 영역(RX1-1)은 상부 소스/드레인 컨택 구조(CA2)를 전원 및 접지 소스에 대한 커넥터로 사용하는 회로(420)의 하부 소스/드레인 영역(있는 경우)과 병합되지 않을 수 있다..
따라서, 본 실시예에 따르면, 1 핀 인버터(410-1)는 우측에 배치된 회로(420)의 VFET의 게이트 신호를 게이트 신호로서 공유하고, 또한 하부 소스/드레인 영역(RX1-1)은 그 왼쪽에 있는 2 핀 인버터(430)의 하부 소스/드레인 영역과 병합되어, 도 2a-2b 및 도 3a-3b의 실시예에 비해 VFET 셀을 더 잘 최적화할 수 있다.
도 5는 실시 예에 따른 복수의 VFET 회로로 형성된 멀티플렉서의 개략도를 도시한다.
도 5를 참조하면, 멀티플렉서(50)는 인버터로 구성된 입력 회로(510), 4 개의 PMOS와 4 개의 NMOS가 교차 결합된 교차 결합 회로(520) 및 다른 인버터로 이루어진 출력 회로(530)를 포함한다. 멀티플렉서(50)는 입력 회로(510)에서 선택/비선택 신호 S를 수신하고, 교차 결합 회로(520)에서 입력 신호 A, B 및 선택/비선택 신호 S를 수신하고, 출력 회로(530)에서 출력 신호 Y를 전송하도록 구성된다.
도 6a 내지 6d는 실시 예에 따라 게이트 신호와 소스/드레인 신호가 공유되는 멀티플렉서를 구현하는 VFET 셀 배치도를 나타낸다. 도 6a 내지 6d에 도시된 VFET 셀 배치도는 도 5에 도시된 멀티플렉서를 구현한다.
도 6a에서, 멀티플렉서 셀(600A)은 도 5의 멀티플렉서(50)를 제공한다. 9 개 이상의 게이트 그리드(또는 스트라이프)(G1 - G9)는 연속적으로 형성되고 균일한 간격으로 배치된다. 각 그리드는 도 1a에 도시된 게이트 구조 PC에 대응한다. PMOS와 NMOS에 각각 수직 방향으로 제공되는 두 개의 서브 그리드를 포함한다. 멀티플렉서 셀(600A)에서 멀티플렉서(50)의 입력 회로(510)는 게이트 그리드(G1 및 G2) 위에 2 핀 인버터로 제공되고, 멀티플렉서(50)의 교차 결합 회로(520)는 게이트 그리드(G3 내지 G7) 위에 제공된다. 또한, 멀티플렉서(50)의 출력 회로(530)는 멀티플렉서 셀(600A)의 게이트 그리드(G8 및 G9) 위에 2 핀 인버터로서 제공된다.
이하에서 참조되는 도 6a 및 다른 셀 배치도로부터, VFET 셀의 셀 폭이 위에서 설명된 게이트 그리드 단위 및/또는 CPP(Contacted Poly Pitch)로 측정되는 것에 주목한다. 1 CPP는 게이트 그리드의 왼쪽 가장자리(오른쪽 가장자리 또는 가운데)와 인접한 게이트 그리드의 왼쪽 가장자리(오른쪽 가장자리 또는 가운데) 사이의 수평 길이를 나타낸다. 따라서, 멀티플렉서 셀(600A)은 멀티플렉서 셀(600A)의 좌측 및 우측에 형성된 게이트 레이어 컷이 차지하는 길이를 포함할 때 9 CPP 폭이다. 또한, 2 개의 게이트 그리드(G1, G2) 위에 제공되는 2 핀 인버터는 2 CPP 인버터로 지칭될 수 있고, 1 핀 인버터는 여기서 1 CPP 인버터로 지칭될 수 있다.
도 6a는 또한 멀티플렉서 셀(600A)이 전원 및 접지 소스에 각각 연결된 파워 레일(M1 및 M2), 파워 레일(M1 및 M2)에 연결된 복수의 하부 소스/드레인 영역(RX1), VFET들의 하부 소스/드레인을 연결하는 복수의 하부 소스/드레인 영역(RX2), 전력 레일(M1 또는 M2)에 연결된 복수의 상부 소스/드레인 컨택 구조(CA1) 및 VFET들의 상부 소스/드레인을 연결하는 복수의 상부 소스/드레인 컨택 구조(CA2)를 포함하는 것을 보여준다. 또한, 멀티플렉서 셀(600A)은 VFET의 게이트 신호를 수신하는 복수의 게이트 구조(CB1) 및 9 개의 게이트 그리드의 측면 및 사이에 배치된 복수의 게이트 레이어 컷(CT)을 포함한다.
도 6b는 입력 회로(510)와 교차 결합 회로(520)의 게이트를 재배열하고 입력 회로(510)와 교차 결합 회로(520) 사이에 형성된 게이트 레이어 컷(CT)을 제거하여 멀티플렉서 셀(600A)에서 변환된 멀티플렉서 셀(600B)을 나타낸다. 구체적으로, 멀티플렉서 셀(600B)의 교차 결합 회로(520)에서, 게이트 그리드(G3)상의 게이트 구조(CB2)는 멀티플렉서 셀(600A)의 게이트 그리드(G4)상의 게이트 구조(CB1)를 통해 입력되는 게이트 신호를 수신하도록 변경되어 게이트 그리드(G3)상의 변경된 게이트 구조(CB2)에 입력된 게이트 신호는 입력 회로(510)와 공유될 수 있다. 이 게이트 공유를 위해, 멀티플렉서 셀(600A)의 게이트 그리드(G2 및 G3) 사이의 게이트 레이어 컷(CT)은 입력 회로(510)와 교차 결합 회로(520) 사이에서 게이트를 재라우팅 하기 위해 제거된다.
도 6c는 입력 회로(510)의 2 핀 인버터를 1 핀 인버터로 변경함으로써 멀티플렉서 셀(600C)이 멀티플렉서 셀(600B)로부터 변환되는 것을 도시한다. 구체적으로, 게이트 그리드(G1, G2) 위에 제공된 입력 회로(510)의 2 핀 인버터는 교차 결합 회로(520)의 게이트 신호를 게이트 신호로 공유하는, 게이트 그리드(G1) 위에 제공된 1 핀 인버터로 변경된다. 교차 결합 회로(520)의 게이트 신호는 이제 게이트 그리드(G2) 상에 형성되는 게이트 구조(CB2)를 통해 입력된다. 또한, 멀티플렉서 셀(600B)에서 게이트 그리드(G1 및 G2) 위에 제공된 2 개의 상부 소스/드레인 컨택 구조(CA2)는 단일 확장된 상부 소스/드레인 컨택 구조(CA2-1)로 변경된다. 이 셀 변환에 의해, 멀티플렉서(50)는 이제 멀티플렉서 셀(600A 및 600B)의 9 개 게이트 그리드로부터 하나의 게이트 그리드를 감소시킴으로써 8 개의 게이트 그리드(G1 내지 G8)에 걸쳐 구현된다. 그러나, 도 4c 및 4d에 도시된 이전 실시예에서 앞서 언급한 바와 같이, 멀티플렉서 셀(600C)은 입력 회로(510)의 2 핀 인버터가 1 핀 인버터로 변환되면서 입력 회로(510)에 대한 좁은 하부 소스/드레인 영역(RX1-1)을 갖는다.
도 6d는 멀티플렉서 셀(600C)의 좁은 하부 소스/드레인 영역(RX1-1)을 어드레싱하기 위해 멀티플렉서 셀(600C)로부터 변환된 멀티플렉서 셀(600D)을 도시한다. 좁은 하부 소스/드레인 영역(RX1-1)이 파워 레일(M1 및 M2)에 연결되어 있다는 점을 고려하면, 파워 레일(M1 및 M2)에 연결된 하부 소스/드레인 영역(RX1)을 가지는 출력 회로(530)가 이제 입력 회로(510)의 왼쪽에 재배치된다. 입력 회로(510)의 좁은 하부 소스/드레인 영역(RX1-1)이 출력 회로(530)의 하부 소스/드레인 영역(RX)과 병합되어 병합된 하부 소스/드레인 영역(RX1-2)을 형성할 수 있다.
상술한 바와 같이, 본 실시예는 복수의 VFET로 구성된 멀티플렉서 셀이 더 적은 수의 게이트 그리드 및 CPP를 갖도록 설계할 수 있게 한다. 즉, 멀티플렉서 셀 내의 인접한 회로들 사이에서 공유된, 적어도 하나의 게이트 신호를 가짐으로써 적어도 하나의 게이트 구조가 제거됨을 말한다. 또한, 본 실시예에 따라 설계된 멀티플렉서 셀은 병합된 하부 소스/드레인 영역 및 VFET의 확장된 상부 소스/드레인 컨택 구조의 보다 용이한 패터닝을 가능하게 한다.
멀티플렉서 셀의 상기 실시예에서 구현된 본 발명의 개념은 또한 후술하는 바와 같이 다수의 인버터 및 교차 결합 회로를 유사하게 갖는 플립 플롭 회로에 적용된다.
상기 실시예로부터 VFET 회로를 설계할 때, VFET 회로를 구현하는 VFET 셀의 면적 증가를 방지하기 위해 및 VFET 셀의 VFET 사이에서 적어도 하나의 게이트 신호 또는 적어도 하나의 소스/드레인의 공유를 구현하기 위해 VFET 회로에서 특정 유형의 VFET 배열을 피할 필요가 있음을 알 수 있다. 예를 들어, 도 7a 내지 7d는 실시예들에 따른, 피해야 할 이러한 VFET 배열들을 예시한다.
도 7a는 피해야 할 제1 VFET 배열을 도시하며, 여기서 동일한 극성을 갖고 직렬로 연결된 짝수의 VFET의 드레인 단부(예를 들어, 2 개의 NMOS N1 및 N2)가 짝수의 VFET와 동일한 극성을 갖고 직렬로 연결된, 하나 또는 홀수의 VFET(예를 들어, 하나의 NMOS N3)드레인 단부에 연결된다. 여기서 짝수 VFET의 소스 끝과 하나 또는 홀수 VFET의 소스 끝이 동일한 전원 또는 접지 소스에 연결된다. 이 VFET 배열은 회로에 포함된 PMOS에도 적용된다.
도 7b는 3 개 이상의 PMOS(P1, P2 및 P3)(또는 NMOS)가 회로의 출력 노드로부터 직렬로 연결된, 피해야 할 제2 VFET 배열을 도시한다.
도 7c는 피해야 할 제 3 VFET 배열을 도시하며, 여기서 전원 또는 접지 소스는 VFET 셀에서 구현될 때 PMOS(P1 내지 P4) 및 NMOS(N1 내지 N4)의 하부 소스/드레인 영역만을 통해 회로에 연결된다.
도 7d는 피해야 할 제 4 VFET 배열을 도시하며, 전송 게이트가 서브 회로에 포함된다. 전송 게이트는 병렬로 연결된 PMOS와 NMOS의 조합으로, 두 VFET의 드레인과 소스만 함께 연결된다.
따라서, 본 명세서의 실시예에서 설명된 VFET 회로 및 VFET 셀은 상기 나열된 VFET 배열 중 적어도 하나를 회피하도록 설계된다.
도 8은 실시예에 따른 복수의 VFET로 형성된 리셋 입력을 갖는 스캔 인 에이블 플립 플롭(이하 "SDFFRPQ 회로"라고 함)의 개략도를 도시한다.
도 8에서, SDFFRPQ 회로(80)는 스캔 인버터(810), 클록 인버터(820), 스캔 스테이지 회로(830), 마스터 래치(840), 마스터 데이터 경로 회로(850), 슬레이브 래치(860), 슬레이브 데이터 경로 회로(870) 및 출력 회로(880)를 포함한다.
마스터 래치(840)는 마스터 데이터 경로 회로(850)와 함께 마스터 래치로 지칭될 수 있지만, 2 개의 회로는 이하의 설명(도 9a 내지 11c)을 위해 다르게 지칭된다. 마찬가지로, 슬레이브 래치(860)가 슬레이브 데이터 경로 회로(870)와 함께 슬레이브 래치로 지칭될 수 있지만, 두 회로는 이하의 설명(도 9a 내지 11c)을 위해 다르게 지칭된다.
스캔 스테이지 회로(830)는 데이터 신호(D1), 스캔 인 에이블 신호(SE), 반전 스캔 인 에이블 신호(nSE) 및 데이터 신호(D2)를 각각 수신하기 위해 전원과 접지 소스 사이에 직렬로 연결된 2 개의 PMOS 및 2 개의 NMOS의 제 1 세트를 포함한다. 제 1 세트에서 직렬로 연결된 PMOS의 드레인과 NMOS의 드레인은 마스터 래치(840)의 입력 노드에 연결된다.
스캔 스테이지 회로(830)는 또한 각각 스캔 입력 신호(SI), 반전 스캔 인 에이블 신호(nSE), 스캔 인 에이블 신호(SE) 및 스캔 입력 신호(SI)를 수신하기 위해 전원과 접지 소스 사이에 직렬로 연결된 2 개의 PMOS 및 2 개의 NMOS의 제 2 세트를 포함한다. 제 2 세트에서 직렬로 연결된 PMOS의 드레인과 NMOS의 드레인도 마스터 래치(840)의 입력 노드에 연결된다.
마스터 래치(840)는 스캔 스테이지 회로(830)의 출력 신호를 수신하는 3 상태 인버터(841)와 출력 노드가 3 상태 인버터(841)의 출력 노드에 연결된 3 상태 인버터(842)를 포함한다. 3 상태 인버터(841) 및 3 상태 인버터(842)는 각각 클록 신호(CK) 및 반전 클록 신호(nCK)를 수신한다.
실시예에 따르면, 마스터 래치(840)의 출력 신호를 슬레이브 래치(860)로 전달하는 마스터 데이터 경로 회로(850)는 2 개의 PMOS와 2 개의 NMOS로 구성된 NOR 회로에 의해 구성된다. 여기서, 하나의 PMOS와 하나의 NMOS는 리셋 신호 R을 수신하고, 다른 PMOS와 다른 NMOS는 마스터 래치(840)의 3 상태 인버터(841 및 842)의 출력 노드에 게이트되어 3 상태 인버터(841 또는 842)의 출력 신호를 그들의 게이트 입력 신호로서 수신한다. 2 개의 PMOS는 전원에 연결된 하나의 PMOS의 소스와 직렬로 연결되고, 다른 PMOS의 드레인은 마스터 데이터 경로 회로(850)의 출력 노드와 접지 소스 사이에 병렬로 연결된 2 개의 NMOS의 드레인에 연결된다. 마스터 데이터 경로 회로(850)는 출력 신호를 슬레이브 래치(860)에 전달하고, 또한 마스터 래치(840)의 3 상태 인버터(842)의 입력 노드로 피드백을 전달한다.
슬레이브 래치(860)는 마스터 데이터 경로 회로(850)의 출력 신호를 수신하는 3 상태 인버터(861)와 3 상태 인버터의 출력 노드에 출력 노드가 연결된 3 상태 인버터(862)를 포함한다. 3 상태 인버터(861) 및 3 상태 인버터(862) 각각은 클록 신호(CK) 및 반전 클록 신호(nCK)를 수신한다.
실시예에 따르면, 슬레이브 래치(860)의 출력 신호를 출력 회로(880)에 전달하는 슬레이브 데이터 경로 회로(870)는 또한 2 개의 PMOS 및 2 개의 NMOS로 구성된 NOR 회로에 의해 구성된다. 여기서, 하나의 PMOS와 하나의 NMOS는 리셋 신호 R을 수신하고, 다른 PMOS와 다른 NMOS는 슬레이브 래치(860)의 3 상태 인버터(861 및 862)의 출력 노드에 게이트되어 3 상태 인버터(861 또는 862)의 출력 신호를 입력신호로서 수신한다. 2 개의 PMOS는 전원에 연결된 하나의 PMOS의 소스와 직렬로 연결되고, 다른 PMOS의 드레인은 슬레이브 데이터 경로 회로(870)의 출력 노드와 접지 소스 사이에 병렬로 연결된 2 개의 NMOS의 드레인에 연결된다. 슬레이브 데이터 경로 회로(870)는 출력 신호를 출력 회로(880)에 전달하고 또한 슬레이브 래치(860)의 3 상태 인버터(862)의 입력 노드에 피드백을 전달한다.
출력 회로(880)는 인버터로 구성된다.
본 실시예에 따르면, 도 8에 도시된, 도 7a 내지 7d에서 도시된 VFET 셀의 셀 면적을 증가를 초래하는 VFET 배열을 포함하지 않는 SDFFRPQ 회로(80)가 있다. 따라서, SDFFRPQ 회로(80)가 구현될 때 적어도 하나의 게이트 신호 및 적어도 하나의 소스/드레인 신호는 SDFFRPQ 셀 내에서 공유될 수 있다.
도 9a 내지 9c는 실시예들에 따라 적어도 하나의 게이트 신호 및 적어도 하나의 소스/드레인 신호가 서브 회로들 간에 공유되는 SDFFRPQ 회로를 구현하는 VFET 셀 배치도를 도시한다. 도 9a 내지 9c의 VFET 셀 배치도는 도 8에 도시 된 SDFFRPQ 회로(80)를 구현한다.
도 9a에서, SDFFRPQ 셀(900A)은 연속적으로 형성되고 내부에 균일 한 간격을 두고 있는 27 개의 게이트 그리드(G1 ~ G27)를 통해 도 8의 SDFFRPQ 회로(80)를 제공한다. 따라서, SDFFRPQ 셀(900A)은 SDFFRPQ 셀(900A)의 좌측 및 우측에 형성된 게이트 레이어 컷이 차지하는 길이를 포함할 때 27 CPP 폭이다.
도 8의 SDFFRPQ 회로(80)를 구성하는 회로는 SDFFRPQ 셀(900A)에서 다음과 같이 배열된다. 스캔 인버터(810)는 게이트 그리드(G1 및 G2) 위의 2 핀 인버터에 의해 구성되고, 스캔 스테이지 회로(830)는 게이트 그리드(G3 내지 G7) 위에 제공된다. 마스터 래치(840)는 게이트 그리드(G8 내지 G12) 위에 제공되고, 마스터 데이터 경로 회로(850)는 게이트 그리드(G13 내지 G15) 위에 제공된다. 슬레이브 래치(860)는 게이트 그리드(G16 내지 G20) 위에 제공되고, 슬레이브 데이터 경로 회로(870)는 게이트 그리드(G21 내지 G23) 위에 제공된다. 클록 인버터(820)는 게이트 그리드(G24 및 G25) 위의 2 핀 인버터에 의해 구성되고, 출력 회로(880)는 또한 게이트 그리드(G26 및 G27) 위의 2 핀 인버터에 의해 구성된다.
도 9a는 또한 SDFFRPQ 셀(900A)이 전원 및 접지 소스에 각각 연결된 파워 레일(M1 및 M2), 파워 레일(M1 또는 M2)에 연결된 복수의 하부 소스/드레인 영역(RX1), SDFFRPQ 회로(80)를 형성하는 VFET의 하부 소스/드레인을 연결하는 복수의 하부 소스/드레인 영역(RX2), 파워 레일(M1 또는 M2)에 연결된 복수의 상부 소스/드레인 컨택 구조(CA1) 및 VFET의 상부 소스/드레인에 연결된 복수의 상부 소스/드레인 컨택 구조(CA2)를 포함하는 것을 보여준다. 또한, SDFFRPQ 셀(900A)은 VFET에 대한 게이트 신호를 수신하는 복수의 게이트 컨택 구조(CB)와 27 개의 게이트 그리드 사이 및 측면에 배치된 복수의 게이트 레이어 컷(CT)을 포함한다.
도 9b는 클록 인버터(820), 출력 회로(880) 및 슬레이브 데이터 경로 회로(870)를 마스터 래치(840) 바로 옆에 재배치함으로써 SDFFRPQ 셀(900A)로부터 변환된 SDFFRPQ 셀(900B)을 도시한다. 또한, 마스터 데이터 경로 회로(850) 및 슬레이브 래치(860)는 슬레이브 데이터 경로 회로(870) 바로 옆에 재배치된다. 따라서, SDFFRPQ 셀(900B)에서 스캔 인버터(810), 스캔 스테이지 회로(830), 마스터 래치(840), 클록 인버터(820), 출력 회로(880), 슬레이브 데이터 경로 회로(870), 마스터 데이터 경로 회로(850) 및 슬레이브 래치(860)는 게이트 그리드(G1 내지 G27) 위에 이 순서로 위치한다.
여기서, SDFFRPQ 셀(900A)에서 각각 게이트 그리드(G13 내지 G15 및 G21 내지 G23) 상에 배치된 마스터 데이터 경로 회로(850) 및 슬레이브 데이터 경로 회로(870)는 SDFFRPQ 셀(900B)의 게이트 그리드(G17 내지 G22)상에 순차적으로 배치된다. 구체적으로, SDFFRPQ 셀(900A)에서 슬레이브 래치(860)를 사이에 두고 슬레이브 데이터 경로 회로(870)의 좌측에 위치된 마스터 데이터 경로 회로(850)는 이제 슬레이브 데이터 경로 회로(870)의 우측 및 슬레이브 래치(860)의 좌측에 위치한다. 그리고 내부 라우팅이 변경되어 마스터 데이터 경로 회로(850)가 인접한 슬레이브 데이터 경로 회로(870)의 게이트 신호를 게이트 신호로 공유할 수 있고 슬레이브 래치(860)는 마스터 데이터 경로 회로(850)의 소스/드레인 신호를 게이트 신호로 공유할 수 있다. 마스터 데이터 경로 회로(850)의 신호를 게이트 신호로 사용한다. 이는 도 9c에서 후술하는 바와 같다.
또한, SDFFRPQ 셀(900A)의 게이트 그리드(G24 내지 G27) 위에 배치된 클록 인버터(820) 및 출력 회로(880)는 이제 마스터 래치(840)와 슬레이브 데이터 경로 회로(870) 사이의 게이트 그리드(G13 내지 G16) 위에 배치된다. 이들 2 개의 인버터 회로는 각각 인접한 마스터 래치(840)와 병합된 하부 소스/드레인 영역을 가질 수 있고, 도 9c를 참조하여 후술하는 바와 같이 슬레이브 데이터 경로 회로(870)의 소스/드레인 신호를 공유할 수 있다.
도 9c는 도 9a 및 도 9b에 도시된 스캔 인버터(810) 및 출력 회로(880) 각각의 2 핀 인버터를 1 핀 인버터로 변경하여 SDFFRPQ 셀(900B)로부터 변환된 SDFFRPQ 셀(900C)을 도시한다. 이러한 변화에 의해, 이제 1 핀 인버터인 스캔 인버터(810)는 우측에 배치된 스캔 스테이지 회로(830)의 VFET의 게이트 신호인 스캔 인 에이블 신호(SE)를 게이트 신호로 공유할 수 있다. SE는 스캔 인버터(810)와 스캔 스테이지 회로(830)에 공통으로 입력된다. 여기서, 스캔 인버터(810) 및 스캔 스테이지 회로(830)가 공유하는 게이트 신호, 즉 스캔 인 에이블 신호(SE)는 SDFFRPQ 셀(900C)의 스캔 스테이지 회로(830)의 게이트 그리드(G2)에 형성된 VFET에 입력될 수 있다. 또한, 이제 1 핀 인버터인 출력 회로(880)는 도 8에 도시 된 바와 같이 슬레이브 데이터 경로 회로(870)의 소스/드레인 신호를 게이트 신호로서 공유할 수 있다. 여기서, 출력 회로(880)의 게이트는 전술한 바와 같이 인접한 슬레이브 데이터 경로 회로(870)로부터 게이트 신호를 수신할 수 있기 때문에, 출력 회로(880)의 2 핀 인버터가 1 핀 인버터, 즉, 별도의 게이트 구조가 없는 1-CPP 인버터로 변경될 수 있다는 점에 유의한다.
상기와 같이 스캔 인버터(810) 및 출력 회로(880)에서 2 핀 인버터를 1 핀 인버터로 변경하여 각각 인접한 스캔 스테이지 회로(830) 및 슬레이브 데이터 경로 회로(870)와 게이트 신호 및 소스/드레인 신호를 공유한다. 스캔 인버터(810)와 스캔 스테이지 회로(830) 사이 및 출력 회로(880)와 슬레이브 데이터 경로 회로(870) 사이의 2 개의 게이트 레이어 컷(CT)은 도 9c에 도시 된 바와 같이 게이트 재라우팅을 위해 제거될 수 있다.
상기 스캔 인버터(810) 및 출력 회로(880)의 변경에 의해, SDFFRPQ 셀(900C)에서 2 개의 게이트 그리드와 2 개의 CPP가 감소될 수 있다.
도 9c는 반도체 패터닝의 편의를 위해 SDFFRPQ 셀(900C)의 하부 소스/드레인 영역이 좁아지는 것을 방지하기 위해, 게이트 그리드(G14)에 형성되고 파워 레일(M1, M2)에 연결된 출력 회로(880)의 1 핀 인버터의 하부 소스/드레인 영역(RX1)은, 게이트 그리드(G12, G13)에 형성된 인접한 클록 인버터(820)의 하부 소스/드레인 영역(RX1)과 병합되고 동일한 파워 레일(M1, M2)에 연결된다. 따라서, 클록 인버터(820) 및 출력 회로(880)는 이제 병합된 하부 소스/드레인 영역을 통해 공통으로 전력 신호 및 접지 신호를 공유한다.
더욱이, 마스터 데이터 경로 회로(850)와 슬레이브 데이터 경로 회로(870)가 SDFFRPQ 셀(900C)에서 서로 반대 위치로 나란히 배치됨에 따라, SDFFRPQ 셀(900B)의 3 개의 게이트 그리드(G20 내지 G22)(3 CPP NOR)에 걸쳐 형성되는 마스터 데이터 경로 회로(850)의 NOR 회로는 2 개의 게이트 그리드(G18 및 G19)(2-CPP NOR)로 변경된다. 이 2-CPP NOR 회로는 게이트 신호로 리셋 신호(R)를 공유할 수 있기 때문이다. 리셋 신호(R)는 슬레이브 데이터 경로 회로(870)의 인접한 3-CPP NOR 회로에서 수신되고, 또한 도 8에 도시된 바와 같이, 마스터 데이터 경로 회로(850)의 우측에 위치한 슬레이브 래치(860)는 게이트 신호로서 마스터 데이터 경로 회로(850)의 소스/드레인 신호를 공유할 수 있다. 따라서, SDFFRPQ 셀(900C)에서 다른 하나의 게이트 그리드와 하나의 CPP를 감소시킨다.
슬레이브 데이터 경로 회로(870)의 게이트 신호(리셋 신호 R)를 공유하고 2 CPP NOR 회로의 소스/드레인 신호를 슬레이브 래치(860)의 게이트 신호로서 공유하기 위해 마스터 데이터 경로 회로(850) 회로에서 3-CPP NOR 회로를 2-CPP NOR로 상기 변경함에 따라 2-CPP NOR의 드레인 신호를 슬레이브 래치(860)의 게이트 신호로 각각, 두 게이트 레이어는 슬레이브 데이터 경로 회로(870)와 마스터 데이터 경로 회로(850) 사이 및 마스터 데이터 경로 회로(850)와 슬레이브 래치(860) 사이의 두 게이트 레이어 컷(CT)과 도 9c에 도시된 바와 같이 게이트 재라우팅을 위해 제거될 수 있다.
상기와 같은 마스터 데이터 경로 회로(850) 및 슬레이브 데이터 경로 회로(870)의 변경에 의해 SDFFRPQ 셀(900C)에서 하나의 게이트 그리드와 하나의 CPP가 감소될 수 있다.
전체적으로, 27 개의 게이트 그리드와 27 개의 CPP를 갖는 SDFFRPQ 셀(900A)은 본 실시예에 따라 3 개의 게이트 그리드와 3 개의 CPP를 감소시킴으로써 24 개의 게이트 그리드와 24 개의 CPPS를 갖는 SDFFRPQ 셀(900C)로 변환될 수 있다.
전술한 바와 같이, 본 실시예는 복수의 VFET로 구성된 SDFFRPQ 셀을 더 적은 수의 게이트 그리드 및 CPP, 즉 감소된 셀 폭을 갖도록 설계할 수 있다. 또한, 본 실시예에 따라 설계된 SDFFRPQ 셀은 병합된 하부 소스/드레인 영역 및 VFET의 확장된 상부 소스/드레인 컨택 구조의 패터닝을 용이하게 한다.
VFET 셀의 유사한 변환이 이제 다른 플립 플롭 회로에 적용된다.
도 10은 일 실시 예에 따른 복수의 VFET로 형성된 스캔 인 에이블 플립 플롭 회로(이하 "SDFFQ 회로"라고 함)의 개략도를 도시한다.
도 10을 참조하면, SDFFQ 회로(1000)는 스캔 인버터(1010), 클록 인버터(1020), 스캔 스테이지 회로(1030), 마스터 래치(1040), 마스터 데이터 경로 회로(1050), 슬레이브 래치(1060), 슬레이브 데이터 경로 회로(1070) 및 출력 회로(1080)를 포함한다.
스캔 스테이지 회로(1030)는 데이터 신호(D1), 스캔 인 에이블 신호(SE), 반전 스캔 인 에이블 신호(nSE) 및 데이터 신호(D2)를 각각 수신하기 위해 전원과 접지 소스 사이에 직렬로 연결된 2 개의 PMOS 및 2 개의 NMOS의 제 1 세트를 포함한다. 제 1 세트에서 직렬로 연결된 PMOS의 드레인과 NMOS의 드레인은 마스터 래치(1040)의 입력 노드에 연결된다.
스캔 스테이지 회로(1030)는 또한 각각 스캔 입력 신호(SI), 반전된 스캔 인 에이블 신호(nSE), 스캔 인 에이블 신호(SE) 및 스캔 입력 신호(SI)를 수신하기 위해 전원과 접지 소스 사이에 직렬로 연결된 2 개의 PMOS와 2 개의 NMOS의 제 2 세트를 포함한다. SE 및 스캔 입력 신호 SI. 제 2 세트에서 직렬로 연결된 PMOS의 드레인과 NMOS의 드레인도 마스터 래치(1040)의 입력 노드에 연결된다.
마스터 래치(1040)는 스캔 스테이지 회로(1030)의 출력 신호를 수신하는 3 상태 인버터(1041) 및 출력 노드가 3 상태 인버터(1041)의 출력 노드에 연결된 3 상태 인버터(1042)를 포함한다. 3 상태 인버터(1041) 및 3 상태 인버터(1042)의 각각은 클록 신호(CK) 및 반전 클록 신호(nCK)에 게이트된다. 3 상태 인버터(1042)의 출력 노드는 3 상태 인버터(1041)의 출력 노드에 연결된다.
실시예에 따르면, 마스터 래치(1040)의 출력 신호를 슬레이브 래치(1060)에 전달하는 마스터 데이터 경로 회로(1050)는 게이트 입력 신호로서 3 상태 인버터(1041 또는 1042)의 출력 신호를 수신하기 위해 마스터 래치(1040)의 3 상태 인버터(1041 및 1042)의 출력 노드에 게이팅되는 인버터에 의해 구성된다. 마스터 데이터 경로 회로(1050)는 출력 신호를 슬레이브 래치(1060)로 전달하고, 또한 마스터 래치(1040)의 3 상태 인버터(1042)의 입력 노드로 피드백을 전달한다.
슬레이브 래치(1060)는 마스터 데이터 경로 회로(1050)의 출력 신호를 수신하는 3 상태 인버터(1061) 및 출력 노드가 3 상태 인버터(1061)의 출력 노드에 연결된 3 상태 인버터(1062)를 포함한다. 3 상태 인버터(1061) 및 3 상태 인버터(1062) 각각은 클록 신호(CK) 및 반전 클록 신호(nCK)에 게이트된다.
실시예에 따르면, 슬레이브 래치(1060)의 출력 신호를 출력 회로(1080)로 전달하는 슬레이브 데이터 경로 회로(1070)는 게이트 입력 신호로서 3 상태 인버터(1061 또는 1062)의 출력 신호를 수신하기 위해 마스터 래치(1060)의 3 상태 인버터(1061 및 1062)의 출력 노드에 게이트되는 인버터에 의해 구성된다. 슬레이브 데이터 경로 회로(1070)는 출력 신호를 출력 회로(1080)에 전달하고, 또한 마스터 래치(1060)의 3 상태 인버터(1062)의 입력 노드에 피드백을 전달한다.
출력 회로(1080)는 인버터로 구성된다.
본 실시예에 따르면, SDFFQ 회로(1000)는 도 7a 내지 도 7d에 나열된, VFET 셀의 셀 폭을 증가시키는 VFET 배열 중 어느 것도 포함하지 않도록 설계된다. 따라서, SDFFQ 회로(1000)를 구현하는 SDFFQ 셀에서 적어도 하나의 게이트 신호와 적어도 하나의 소스/드레인 신호를 공유할 수 있다.
도 11a 내지 11c는 실시예들에 따라 적어도 하나의 게이트 신호 및/또는 적어도 하나의 소스/드레인 신호가 서브 회로들간에 공유되는 SDFFQ 회로를 구현하는 VFET 셀 배치도를 도시한다. 도 11a 내지 도 11c의 VFET 셀 배치도는 도 10에 도시된 SDFFQ 회로(1000)를 구현한다.
도 11a에 도시 된 바와 같이, SDFFQ 셀(1100A)은 연속적으로 형성되고 내부에 균일하게 이격된 2 개의 더미 게이트 그리드를 포함하는 25 개의 게이트 그리드(G1 내지 G25)에 걸쳐 도 10의 SDFFQ 회로(1000)를 제공한다. 따라서, SDFFRPQ 셀(1100A)은 SDFFQ 셀(1100A)의 좌측 및 우측에 형성된 게이트 레이어 컷이 차지하는 길이를 포함할 때 25 CPP 폭이다.
도 10의 SDFFQ 회로(1000)를 구성하는 회로는 SDFFQ 셀(1100A)에서 다음과 같이 배열된다. 스캔 인버터(1010)는 게이트 그리드(G1 및 G2) 위의 2 핀 인버터에 의해 구성되고, 스캔 스테이지 회로(1030)는 게이트 그리드(G5)가 더미인 게이트 그리드(G3 내지 G7) 위에 제공된다. 마스터 래치(1040)는 게이트 그리드(G8 내지 G12) 위에 제공되며, 여기서 게이트 그리드(G10)는 더미이고, 마스터 데이터 경로 회로(1050)는 게이트 그리드(G13 및 G14) 위의 2 핀 인버터에 의해 구성된다. 슬레이브 래치(1060)는 게이트 그리드(G15 내지 G19) 위에 제공되고, 여기서 게이트 그리드(G17)는 더미이고, 슬레이브 데이터 경로 회로(1070)는 게이트 그리드(G20 및 G21) 위의 2 핀 인버터에 의해 구성된다. 출력 회로(1080)는 게이트 그리드(G22 및 G23) 위의 2 핀 인버터에 의해 구성되고, 클록 인버터(1020)는 게이트 그리드(G24 및 G25) 위의 2 핀 인버터에 의해 구성된다.
도 11a는 또한 SDFFQ 셀(1100A)이 전원 및 접지 소스에 각각 연결된 파워 레일 M1 및 M2, 파워 레일 M1 또는 M2에 연결된 복수의 하부 소스/드레인 영역 RX1, SDFFQ 회로(1000)를 형성하는 VFET의 하부 소스/드레인을 연결하는 복수의 하부 소스/드레인 영역 RX2를 파워 레일(M1 또는 M2)에 연결되는 복수의 상부 소스/드레인 컨택 구조(CA1) 및 VFET의 상부 소스/드레인을 연결하는 복수의 상부 소스/드레인 컨택 구조(CA2)를 포함함을 보여준다. 또한, SDFFQ 셀(1100A)은 VFET에 대한 게이트 신호를 수신하는 복수의 게이트 구조(CB)와 25 개의 게이트 그리드 사이 및 측면에 배치된 복수의 게이트 레이어 컷(CT)을 포함한다.
도 11b는 SDFFQ 셀(1100A)에서 3 개의 더미 게이트 그리드(G5, G10 및 G17)를 제거하고 스캔 인버터(1010) 및 마스터 데이터 경로 회로(1050)의 2 핀 인버터를 각각 1 핀 인버터로 변경함으로써 SDFFQ 셀(1100A)로부터 변환된 SDFFQ 셀(1100B)을 나타낸다. 따라서, 5 개의 게이트 그리드와 5 개의 CPP를 줄인다.
또한, SDFFQ 셀(1100B)에서, SDFFQ 셀(1100A)의 스캔 인버터(1010) 및 마스터 데이터 경로 회로(1050)의 각각의 2 핀 인버터가 인접 스캔 스테이지 회로(1030) 및 슬레이브 래치(1060)와의 게이트 신호 공유를 고려하여 각각 1 핀 인버터로 변경됨에 따라 스캔 인버터(1010)와 스캔 스테이지 회로(1030) 사이 및 마스터 데이터 경로 회로(1050)와 슬레이브 래치(1060) 사이의 2 개의 게이트 레이어 컷(CT)은 게이트 재라우팅을 위해 제거 될 수 있다.
도 11c는 클록 인버터(1020)를 마스터 데이터 경로 회로(1050)의 좌측으로 재배치하고 출력 회로(1080)의 2 핀 인버터를 1 핀 인버터로 변경함으로써 또다른 게이트 그리드와 하나의 CPP를 줄이기 위해 SDFFQ 셀(1100B)에서 변환된 SDFFQ 셀(1100C)을 보여준다. 따라서, SDFFQ 셀(1100C)에서 스캔 인버터(1010), 스캔 스테이지 회로(1030), 마스터 래치(1040), 클록 인버터(1020), 마스터 데이터 경로 회로(1050), 슬레이브 래치(1060), 슬레이브 데이터 경로 회로(1070) 및 출력 회로(1080)는 게이트 그리드(G1 내지 G19) 위에 이 순서로 배치된다.
SDFFQ 셀(1100C)의 상기 변화에 의해, 현재 1핀 인버터인 스캔 인버터(1010)는 우측에 배치된 스캔 스테이지 회로(1030)의 VFET의 게이트 신호를 게이트 신호로서 공유할 수 있다. 상기 게이트 신호는 우측은 스캔 인버터(1010) 및 스캔 스테이지 회로(1030)에 공통으로 입력되는 스캔 인 에이블 신호(SE)이다. 여기서, 스캔 인버터(1010) 및 스캔 스테이지 회로(1030)가 공유하는 게이트 신호, 즉 스캔 인 에이블 신호(SE)는 SDFFQ 셀(1100C)의 스캔 스테이지 회로(1030)의 게이트 그리드(G2)에 형성된 VFET에 입력될 수 있다. 또한, 마스터 데이터 경로 회로(1050)의 1핀 인버터의 소스/드레인 신호는 도 10에 도시된 바와 같이 우측에 배치된 슬레이브 래치(1060)의 VFET의 게이트 신호로서 공유된다. 마스터 데이터 경로 회로(1050)의 이 1 핀 인버터는 또한 좁은 하부 소스/드레인 영역(RX1-1)(도 11B)을 2핀 인버터로서, 게이트 그리드(G10 및 G11)에 형성된 클록 인버터(1020)의 하부 소스/드레인 영역(RX1)과 병합하여 형성된 병합된 하부 소스/드레인 영역(RX1-2)을 갖는다.
또한, 출력 회로(1080)는 슬레이브 데이터 경로 회로(1070)의 VFET의 소스/드레인인 슬레이브 데이터 경로 회로(1070)의 출력 노드에 게이트되기 때문에, 출력 회로(1080)의 2 핀 인버터는 별도의 게이트 구조없이 인접한 슬레이브 데이터 경로 회로(1070)의 VFET의 소스/드레인으로부터 게이트 신호를 수신 할 수 있기 때문에 1 핀 인버터로 변경된다. 이러한 소스/드레인 신호 공유를 위해, 슬레이브 데이터 경로 회로(1070)와 출력 회로(1080) 사이에 형성된 게이트 레이어 층이 제거된다. 출력 회로(1080)를 원핀 인버터로 변경함으로써, SDFFQ 셀(1100C)에서 추가적인 게이트 그리드 및 CPP가 감소될 수 있다.
출력 회로(1080)의 1핀 인버터는 또한 게이트 그리드(G19)에 형성된 좁은 하부 소스/드레인 영역을 게이트 그리드(G17 및 G18)에 형성된 슬레이브 데이터 경로 회로(1070)의 하부 소스/드레인 영역(RX1)과 병합함으로써 병합된 하부 소스/드레인 영역(RX1-3)을 갖는다.
전체적으로, 본 실시예에 따르면, 게이트 그리드 6 개와 6 CPP를 줄임으로써 25 개 게이트 그리드를 가지는 25 CPP SDFFQ 셀(1100A)을 19 개 게이트 그리드를 가지는 19 CPP SDFFQ 셀(1100C)로 변환할 수 있다.
상술한 바와 같이, 본 실시예는 복수의 VFET로 구성된 SDFFQ 셀을 더 적은 수의 게이트 그리드 및 CPP, 즉 감소된 셀 폭을 갖도록 설계할 수 있다. 또한, 본 실시예에 따라 설계된 SDFFQ 셀은 병합된 하부 소스/드레인 영역 및 VFET의 확장된 상부 소스/드레인 컨택 구조의 패터닝을 보다 쉽게 가능하게 한다.
여기서, 스캔 인버터(1010) 및 스캔 스테이지 회로(1030)와 같은 회로가 전술한 바와 같이 동일한 게이트 신호를 공유하는 경우, 이들 두 회로는 동일한 네트에 있는 것으로 표현된다. 또한, 출력 회로(1080)와 같은 회로가 슬레이브 데이터 경로 회로(1070)와 같은 다른 회로의 소스/드레인 신호를 공유할 때, 이 두 회로는 동일한 네트에 있는 것으로도 표현된다.
상기 실시예로부터, VFET 회로의 VFET 셀은 셀 면적을 감소시키기 위해 아래에 설명되는 복수의 단계에 의해 설계될 수 있다.
도 12는 실시예에 따른 VFET 회로의 VFET 셀을 설계하는 방법을 예시한다. 본 실시예에 따라 설계된 VFET 셀은 VFET 셀의 복수의 게이트 그리드 위에 각각 하나 이상의 VFET로 형성된 복수의 회로를 포함하는 VFET 회로를 구현한다.
먼저, VFET 회로를 구성하는 VFET은 신호 경로를 기준으로 셀 폭 방향으로 배열되어 VFET 회로의 입력 신호를 수신하는 입력 회로가 VFET 회로(S100)의 출력 신호를 전송하는 출력 회로의 좌측에 배치된다.
둘째, 하나의 회로의 게이트 신호 또는 소스/드레인 신호가 다른 회로의 게이트 또는 소스/드레인에 의해 공유되는, 동일한 네트를 갖는 VFET 회로의 두 회로가 각각 옆에 배치된다. 두 회로 중 하나는 X CPP 회로이고, X는 2 핀 인버터 또는 2 CPP 인버터(S200)와 같이 1보다 큰 정수이다. X CPP 회로의 다른 예는 도 9b에 도시된 마스터 데이터 경로 회로(850)의 3-CPP NOR 회로일 수 있다.
셋째, X CPP 회로는 1 핀 인버터 또는 1 CPP 인버터와 같은(X-1) CPP 회로로 변경되고, X CPP 회로에서 자리를 차지하는 하나의 게이트 그리드에 해당하는 하나의 게이트 구조가 제거된다(S300).
넷째, (X-1) CPP 회로와 다른 회로 중 적어도 하나의 내부 회로 라우팅이 변경되어 다른 회로의 게이트 신호 또는 소스/드레인 신호가(X-1) CPP 회로의 게이트 신호로 공유된다(S400). (X-1) CPP 회로의 예는 도 9c에 도시된 마스터 데이터 경로 회로(850)의 2-CPP NOR 회로일 수 있다.
다섯째, 두 회로 사이에 형성된 게이트 레이어 컷을 제거한다(S500).
여섯째, 하나의 게이트 그리드에만 제공되는 1 핀 인버터를 구성하는 VFET의 상부 소스/드레인 컨택 구조를 병합하여 확장된 상부 소스/드레인 컨택 구조를 형성한다(S600).
일곱째, 하나의 게이트 그리드 위에 형성되고 전원 또는 접지 소스에 연결된 좁은 하부 소스/드레인 영역을 갖는 회로가 하나 이상의 게이트 그리드에 형성된 하부 소스/드레인 영역을 가지는 또다른 회로 옆에 위치하고,
두 개의 하부 소스/드레인 영역을 병합할 수 있도록 동일한 전원 또는 접지 소스에 연결한다(S700).
여덟째, 제 7 단계에서 나란히 배치된 두 회로의 하부 소스/드레인 영역을 병합한다(S800). 여기서, 좁은 하부 소스/드레인 영역을 가지는 회로는(X-1) CPP 회로일 수 있다.
위의 단계를 순서대로 설명하였으나, 적어도 이러한 단계의 순서가 변경될 수 있기 때문에 본 발명이 이에 한정되는 것은 아니며, 설계 선택에 따라 이들 단계 중 하나 이상이 생략될 수 있다.
상술한 방법의 단계 또는 동작은 컴퓨터로 읽을 수 있는 기록 매체에 컴퓨터가 읽을 수 있는 코드로 구현하거나 전송 매체를 통하여 전송될 수 있다. 컴퓨터로 읽을 수 있는 기록 매체는 컴퓨터 시스템에서 읽을 수 있는 데이터를 저장할 수 있는 모든 데이터 저장 장치이다. 컴퓨터로 읽을 수 있는 기록 매체의 예로는 ROM(Read-Only Memory), RAM(Random-Access Memory), CD-ROM, DVD(Digital Versatile Disc), 자기 테이프, 플로피 디스크, 광 데이터 저장 장치 등이 있으며, 이에 제한되지 않는다. 전송 매체는 인터넷 또는 다양한 유형의 통신 채널을 통해 전송되는 반송파를 포함할 수 있다. 또한, 컴퓨터가 읽을 수 있는 기록 매체는 네트워크로 연결된 컴퓨터 시스템을 통해 배포되어 컴퓨터가 읽을 수 있는 코드가 저장되고 배포된 방식으로 실행될 수 있다.
상기 실시예에 따라 설계된 VFET 셀은 이하에 설명되는 컴퓨팅 장치의 다양한 구성 요소에 사용될 수 있다.
도 13에 도시된 바와 같이, 컴퓨팅 장치(1300)는 마이크로 프로세서, 통신 인터페이스, 입력 인터페이스, 스토리지 및 버퍼 메모리와 같은 적어도 하나의 컨트롤러를 포함할 수 있으며, 여기서 전술한 VFET 셀 구조가 적용될 수 있다.
제어부는 컴퓨팅 장치(1300)의 동작을 제어할 수 있다. 통신 인터페이스는 외부 장치와 무선 또는 유선 통신을 수행하도록 구현된다. 입력 인터페이스는 컨트롤러에서 처리한 데이터를 오디오 및/또는 비디오 형태로 출력하고 입력 데이터를 수신하도록 구현된다. 스토리지는 사용자 데이터를 포함한 다양한 데이터를 저장하기 위해 구현된다. 스토리지는 임베디드 멀티미디어 카드(eMMC), 솔리드 스테이트 드라이브(SSD), 범용 플래시 스토리지(UFS) 장치 등일 수 있다. 스토리지는 위에서 설명한 데이터의 캐싱을 수행할 수 있다.
버퍼는 컴퓨팅 장치(1300)의 처리 동작에 사용되는 데이터를 일시적으로 저장할 수 있다. 예를 들어, 버퍼 메모리는 DDR(Double Data Rate), SDRAM(Synchronous Dynamic Random-Access Memory), Low Power Double(LPDDR) SDRAM, Graphics Double Data Rate(GDDR) SDRAM 및 Rambus Dynamic Random Access Memory(RDRAM) 등과 같은 휘발성 메모리일 수 있다.
컴퓨팅 장치의 적어도 하나의 구성요소는 상기 실시예에 따라 제공된 셀 구조 중 적어도 하나를 포함할 수 있다. 상기 실시예는 임의의 전자 장치 및 시스템에 적용될 수 있다. 예를 들어, 이러한 실시예는 메모리 카드, 솔리드 스테이트 드라이브(SSD), 임베디드 멀티미디어 카드(eMMC), 휴대폰, 스마트 폰, PDA(Personal Digital Assistant), 휴대용 멀티미디어 플레이어(PMP), 디지털 카메라, 캠코더, 개인용 컴퓨터(PC), 서버 컴퓨터, 워크 스테이션, 랩톱 컴퓨터, 디지털 TV, 셋톱 박스, 휴대용 게임 콘솔, 내비게이션 시스템, 웨어러블 기기, 사물 인터넷(IoT) 기기, 사물 인터넷(IoE) 기기, 전자 책, 가상 현실(VR) 기기, 증강 현실(AR) 기기 등 와 같은 시스템에 적용될 수 있다.
전술한 내용은 실시예를 예시한 것이며 이를 제한하는 것으로 해석되어서는 안된다. 비록 몇몇 실시 예가 설명되었지만, 당업자는 본 발명의 개념으로부터 실질적으로 벗어나지 않고 상기 실시예에서 많은 수정이 가능하다는 것을 쉽게 이해할 것이다. 따라서, 본 발명의 개념은 상술한 멀티플렉서 및 플립 플롭 회로의 실시예뿐만 아니라 다른 많은 VFET 회로에도 적용될 수 있다.
10, 20A, 20B, 30A, 30B, 40A, 40B, 40C, 40D: VFET 셀
100, 210, 220, 230, 310, 320, 410, 430: 2핀 인버터
310-1, 410-1: 1핀 인버터
50: 멀티플렉서
80: SDFFRPQ 회로
1000: SDFFQ 회로
CA, CA1, CA1-1, CA1-2, CA2, CA2-1: 상부 소스/드레인 컨택 구조
CB, CB1, CB2: 게이트 컨택 구조
RX, RX1, RX1-1, RX1-2, RX1-3, RX2: 하부 소스/드레인 영역
CT: 게이트 레이어 컷
PB: 게이트 연결 패턴
PC: 게이트 구조
V, V1, V1-1: 비아
G1 내지 G27: 게이트 그리드

Claims (19)

  1. 복수의 게이트 그리드 상의 복수의 회로를 포함하는 VFET(Vertical Field-Effect Transistor) 회로를 구현하는 VFET 셀로서,
    적어도 1개의 게이트 그리드 상에 제공되고, 적어도 1개의 VFET를 포함하는 제1 회로; 및
    상기 제1 회로의 좌측면 또는 우측면에 형성되는 적어도 1개의 게이트 그리드 상에 제공되고, 적어도 1개의 VFET를 포함하는 제2 회로를 포함하고,
    상기 제1 회로의 상기 VFET의 게이트 또는 소스/드레인은 상기 제2 회로의 상기 VFET의 게이트 신호 또는 소스/드레인 신호를 공유하고,
    상기 제1 회로는 (X-1) CPP(Contacted Poly Pitch)의 폭을 갖는 (X-1) CPP 회로이고,
    상기 (X-1) CPP 회로는, X CPP의 폭을 갖고, 상기 (X-1) CPP 회로와 동일한 논리기능을 수행하는 X CPP 회로로부터 변환된 회로이고,
    X는 1보다 큰 정수인, VFET 셀.
  2. 제 1항에 있어서,
    상기 제1 회로의 상기 VFET의 상기 게이트는, 상기 제1 회로의 상기 VFET의 상기 게이트와 상기 제2 회로의 상기 VFET의 게이트를 연결하는 게이트 커넥션 패턴을 통해, 상기 제2 회로의 상기 VFET의 게이트로 들어오는 입력값인 상기 게이트 신호를 공유하는 VFET 셀.
  3. 제 1항에 있어서,
    상기 제1 회로의 상기 좌측면 또는 상기 우측면에 형성되는 적어도 1개의 게이트 그리드 상에 제공되고, 적어도 1개의 VFET을 포함하는 제3 회로를 더 포함하고,
    상기 제1 회로는, 상기 제2 회로와 상기 제3 회로 사이에 위치하고,
    상기 제1 회로의 상기 VFET의 하부 소스/드레인 영역과 상기 제3 회로의 VFET의 하부 소스/드레인 영역은 병합되어, 전원소스 또는 접지소스에 연결된 VFET 셀.
  4. 제 3항에 있어서,
    상기 제2 회로는 상기 전원소스 또는 상기 접지소스에 연결된, 상기 제2 회로의 상기 VFET의 상부 소스/드레인 컨택 구조를 포함하고,
    상기 제2 회로의 상기 VFET이 형성된 상기 게이트 그리드 상에는, 상기 전원소스 또는 상기 접지소스에 연결된 하부 소스/드레인 영역이 형성되지 않는 VFET 셀.
  5. 제 3항에 있어서,
    상기 VFET 셀의 VFET 회로는 멀티플렉서(Multiplexer)를 형성하고,
    상기 제1 회로는, p형 반도체(PMOS) VFET과, n형 반도체(NMOS) VFET을 포함하고 선택 신호를 수신하는 1 CPP 인버터를 포함하고,
    상기 제2 회로는 상기 선택 신호와 입력 신호를 수신하는 교차결합 회로(cross-couple circuit)를 포함하고,
    상기 제3 회로는, 적어도 1개의 상기 p형 반도체 VFET과 적어도 1개의 상기 n형 반도체 VFET을 포함하고 출력신호를 송신하는 2 CPP 인버터를 포함하는 VFET 셀.
  6. 제 5항에 있어서,
    상기 멀티플렉서는 상기 VFET 셀 내에 연속적으로 형성되고 균일한 간격으로 배치된 제1 내지 제8 게이트 그리드 상에 제공되고,
    상기 제1 회로의 상기 1 CPP 인버터는 상기 제3 게이트 그리드 상에 제공되고,
    상기 제2 회로의 상기 교차결합 회로는 상기 제4 내지 제8 게이트 그리드 상에 제공되고,
    상기 제3 회로의 상기 2 CPP 인버터는 상기 제1 및 제2 게이트 그리드 상에 제공되는 VFET 셀.
  7. 제 1항에 있어서,
    상기(X-1) CPP 회로는 1 CPP 인버터이고,
    상기 1 CPP 인버터는,
    p형 반도체(PMOS) VFET과,
    n형 반도체(NMOS) VFET과,
    상기 p형 반도체 VFET과 상기 n형 반도체 VFET의 상부 소스/드레인 영역 상에 형성되어, 셀 너비 방향과 교차하는 방향으로 상기 p형 반도체 VFET과 상기 n형 반도체 VFET의 상부 소스/드레인 영역을 연결하는 상부 소스/드레인 컨택 구조를 포함하는 VFET 셀.
  8. 제 1항에 있어서,
    상기 제1 회로의 상기 VFET의 상기 게이트는 상기 제2 회로의 상기 VFET의 상기 소스/드레인 신호를 공유하고,
    상기 VFET 셀은 상기 제1 회로의 상기 좌측면 또는 상기 우측면에 형성된 적어도 1개의 게이트 그리드 상에 제공되고, 적어도 1개의 VFET를 포함하는 제3 회로를 더 포함하고,
    상기 제1 회로는 상기 제2 및 상기 제3 회로 사이에 위치하고,
    상기 제1 회로의 상기 VFET의 하부 소스/드레인 영역과 상기 제3 회로의 상기 VFET의 하부 소스/드레인 영역은 병합되어, 전원소스 또는 접지소스에 연결된 VFET 셀.
  9. 제 8항에 있어서,
    상기 VFET 셀의 VFET 회로는 리셋 입력이 있는 스캔 플립플롭 회로를 형성하고,
    상기 제1 회로는 1 CPP 인버터를 포함하고,
    상기 제2 회로는, 리셋 신호를 수신하고 출력신호를 상기 스캔 플립플롭 회로의 출력 회로를 형성하는 상기 제1 회로로 송신하는 3 CPP NOR 회로를 포함하고,
    상기 제3 회로는 클록 신호를 수신하는 2 CPP 클록 인버터를 포함하는 VFET 셀.
  10. 제 9항에 있어서,
    상기 제2 회로의 우측면에 배치되고, 상기 리셋 신호를 수신하는 2 CPP NOR 회로를 포함하는 제4 회로;
    상기 제4 회로의 상기 우측면에 배치되는 슬레이브 래치(Slave Latch)와,
    상기 2 CPP NOR 회로의 소스/드레인 신호를 공유하는, 적어도 1개의 게이트를 포함하는 제5 회로;
    스캔 인에이블 신호(Scan Enable Signal)를 수신하는 게이트를 포함하는, 스캔 스테이지 회로(Scan Stage Circuit)를 포함하는 제6 회로;
    상기 제6 회로의 좌측면에 배치되고, 상기 제6 회로의 상기 게이트에서 수신한 상기 스캔 인에이블 신호를 공유하는 게이트를 포함하는, 1 CPP 스캔 인버터를 포함하는 제7 회로;
    상기 제6 회로의 우측면과 상기 제3 회로의 좌측면에 배치되고, 상기 제6 회로의 출력 신호를 수신하는, 마스터 래치(Master Latch)를 포함하는 제8 회로를 더 포함하고,
    상기 제1 내지 제8 회로는 24개의 게이트 그리드 상에 연속적으로 제공되는 VFET 셀.
  11. 제 1항에 있어서,
    상기 제1 회로의 상기 VFET의 상기 소스/드레인은 상기 제2 회로의 상기 VFET의 상기 게이트 신호를 공유하고,
    상기 VFET 셀은 상기 제1 회로의 상기 좌측면 또는 상기 우측면에 형성되는 적어도 1개의 게이트 그리드 상에 제공되고, 적어도 1개의 VFET를 포함하는 제3 회로를 더 포함하고,
    상기 제1 회로는, 상기 제2 및 상기 제3 회로 사이에 위치하고,
    상기 제1 회로의 상기 VFET의 하부 소스/드레인 영역과 상기 제3 회로의 상기 VFET의 하부 소스/드레인 영역은 병합되어, 전원소스 또는 접지소스에 연결되고,
    상기 VFET 셀의 VFET 회로는 스캔 플립플롭 회로를 형성하고,
    상기 제1 회로는 1 CPP 인버터를 포함하고,
    상기 제2 회로는 슬레이브 래치를 포함하고,
    상기 제3 회로는 클록 신호(Clock Signal)를 수신하는 2 CPP 클록 인버터를 포함하는 VFET 셀.
  12. 제 11항에 있어서,
    상기 제2 회로의 우측면에 배치되고, 2 CPP 인버터를 포함하는 제4 회로;
    상기 제4 회로의 상기 우측면에 배치되는 1 CPP 인버터와, 상기 제4 회로의 소스/드레인 신호를 공유하는 적어도 1개의 게이트를 포함하는 제5 회로;
    스캔 인에이블 신호를 수신하는 게이트를 포함하는, 스캔 스테이지 회로를 포함하는 제6 회로;
    상기 제6 회로의 상기 게이트에서 수신한 상기 스캔 인에이블 신호를 게이트에서 공유하는, 상기 제6 회로의 좌측면에 배치되는1 CPP 스캔 인버터를 포함하는 제7 회로;
    상기 제6 회로의 우측면과 상기 제3 회로의 좌측면에 배치되고, 상기 제6 회로의 출력 신호를 수신하는 마스터 래치를 포함하는 제8 회로를 포함하는 VFET 셀.
  13. 연속적으로 형성되고 균일한 간격으로 배치된 제1 내지 제19 게이트 그리드 상에 제공된 복수의 회로를 포함하고,
    상기 제1 게이트 그리드는 1핀 스캔 인버터를 제공하고,
    상기 제2 내지 제5 게이트 그리드는 스캔 입력 신호, 데이터 신호, 스캔 인에이블 신호, 반전 스캔 인에이블 신호(Inverted Scan Enable signal)을 받는 스캔 스테이지 회로를 제공하고,
    상기 제6 내지 제9 게이트 그리드는 마스터 래치를 제공하고,
    상기 제10 및 제 11 게이트 그리드는 2핀 클록 인버터를 제공하고,
    상기 제12 게이트 그리드는 1핀 인버터를 포함하는 마스터 데이터 패스 회로(Master Data Path Circuit)을 제공하고,
    상기 제13 내지 제16 게이트 그리드는 슬레이브 래치를 제공하고,
    상기 제17 및 제18 게이트 그리드는 2핀 인버터를 포함하는 슬레이브 데이터 패스 회로(Slave Data Path Circuit)을 제공하고,
    상기 제19 게이트 그리드는 1핀 인버터를 포함하는 출력 회로를 제공하는,
    스캔 플립플롭(Scan Flip-flop)을 구현하는 VFET 셀.
  14. 적어도 1개의 스캔 입력 신호, 적어도 1개의 데이터 신호, 적어도 1개의 스캔 인에이블 신호 및 적어도 1개의 반전 스캔 인에이블 신호를 수신하는 스캔 스테이지 회로(Scan-stage Circuit);
    상기 스캔 스테이지 회로의 출력 신호를 수신하는 제1 인버터, 상기 제1 인버터의 출력 신호와 적어도 1개의 리셋 신호를 수신하는 마스터 데이터 패스 회로 및 상기 마스터 데이터 패스 회로의 출력 신호를 수신하는 제2 인버터를 포함하고, 상기 제2 인버터의 출력 노드는 상기 제1 인버터의 출력 노드와 연결된 마스터 래치;
    상기 마스터 데이터 패스 회로의 출력 신호를 수신하는 제3 인버터와, 상기 제3 인버터의 출력 신호와 적어도 1개의 리셋 신호를 수신하는 슬레이브 데이터 패스 회로와, 상기 슬레이브 데이터 패스 회로의 출력 신호를 수신하는 제4 인버터를 포함하고, 상기 제4 인버터의 출력 노드는 상기 제3 인버터의 상기 출력 노드와 연결되는 슬레이브 래치; 및
    상기 슬레이브 데이터 패스 회로의 출력 신호를 수신하는 출력 회로를 포함하는, 복수의 VFET로 구성된 스캔 플립플롭 회로.
  15. 제 14항에 있어서,
    상기 출력 회로는 인버터를 포함하고,
    상기 제1 내지 제4 인버터는 클록 신호와 반전된 클록 신호를 게이트 신호로서 수신하는 3상태 인버터(tri-state inverter)인, 복수의 VFET로 형성된 스캔 플립플롭 회로.
  16. 제 15항에 있어서,
    상기 마스터 데이터 패스 회로는 상기 제2 인버터와 교차결합되어, 상기 마스터 데이터 패스 회로의 출력 노드는 상기 제2 인버터의 입력 노드와 연결되고,
    상기 제2 인버터의 출력 노드는 상기 마스터 데이터 패스 회로의 입력 노드와 연결되고,
    상기 슬레이브 데이터 패스 회로는 상기 제4 인버터와 교차결합되어, 상기 슬레이브 데이터 패스 회로의 출력 노드는 상기 제4 인버터의 입력 노드와 연결되고,
    상기 제4 인버터의 출력 노드는 상기 슬레이브 데이터 패스 회로의 입력 신호와 연결되는, 복수의 VFET로 형성된 스캔 플립플롭 회로.
  17. 제 16항에 있어서,
    상기 마스터 데이터 패스 회로와 상기 슬레이브 데이터 패스 회로는 각각 NOR 회로인, 복수의 VFET로 형성된 스캔 플립플롭 회로.
  18. 제 16항에 있어서,
    상기 마스터 데이터 패스 회로는, 전원 노드와 상기 제3 인버터의 입력 노드 사이에 직렬로 연결된 2개의 p형 반도체(PMOS) VFET와, 상기 제3 인버터의 상기 입력 노드와 접지 노드 사이에 병렬로 연결된 2개의 n형 반도체(NMOS) VFET를 포함하고,
    상기 슬레이브 데이터 패스 회로는, 상기 전원 노드와 상기 출력 회로의 입력 노드 사이에 직렬로 연결된 2개의 p형 반도체와, 상기 출력 회로의 상기 입력 노드와 상기 접지 노드 사이에 병렬로 연결된 2개의 n형 반도체를 포함하는, 복수의 VFET로 형성된 스캔 플립플롭 회로.
  19. 제 18항에 있어서,
    상기 마스터 데이터 패스 회로 내에, 상기 2개의 p형 반도체 중 하나와 상기 2개의 n형 반도체 중 하나는 상기 제1 인버터의 상기 출력 신호를 수신하고, 상기 2개의 p형 반도체 중 다른 하나와 상기 2개의 n형 반도체 중 다른 하나는 상기 리셋 신호를 수신하고,
    상기 슬레이브 데이터 패스 회로 내에, 상기 2개의 p형 반도체 중 하나와 상기 2개의 n형 반도체 중 하나는 상기 제3 인버터의 상기 출력 신호를 수신하고, 상기 2개의 p형 반도체 중 다른 하나와 상기 2개의 n형 반도체 중 다른 하나는 상기 리셋 신호를 수신하는, 복수의 VFET로 형성된 스캔 플립플롭 회로.
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