CN114361154A - 包括不对称电力线的集成电路及其设计方法 - Google Patents

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Abstract

提供了一种集成电路及设计集成电路的方法。集成电路包括：第一单元，其具有第一高度，并且布置于在第一方向上延伸的第一行中；第二单元，其具有第二高度，并且布置于在第一方向上延伸并且与第一行相邻的第二行中，其中，第二单元在垂直于第一方向的第二方向上与第一单元相邻；以及电力线，其在第一方向上延伸，布置在第一单元与第二单元之间的边界上，并且被配置为将电力供应到第一单元和第二单元。第一单元沿着第二方向与电力线的具有第一宽度的部分叠置，并且第二单元沿着第二方向与电力线的具有第二宽度的部分叠置，并且第一宽度和第二宽度彼此不同。

Description

包括不对称电力线的集成电路及其设计方法
相关申请的交叉引用
本申请要求于2020年10月13日提交的韩国专利申请No.10-2020-0131812的优先权，该申请的公开内容以引用方式全部并入本文中。
技术领域
根据示例实施例的方法、设备和系统涉及一种集成电路，更具体地，涉及一种包括不对称电力线的集成电路和设计其的方法。
背景技术
集成电路可以包括沿着多个行布置的多个单元。集成电路可以包括提供相同功能的单元、提供不同功能的单元或提供具有不同特性的相同功能的单元。例如，在执行相同功能的多个单元之中，基于特性(诸如操作速度、功耗、面积等)选择的单元可以包括在集成电路中。另外，集成电路可以包括布置在一行中的单高度单元或连续地布置在两个或更多个行中的多高度单元。
发明内容
示例实施例提供一种包括多个单元的集成电路、包括不对称电力线的集成电路和设计其的方法。
根据示例实施例的方法，集成电路包括：第一单元，其具有第一高度并且布置于在第一方向上延伸的第一行中；第二单元，其具有第二高度，并且布置于在第一方向上延伸的第二行中，并且与第一行相邻，其中，第二单元在垂直于第一方向的第二方向上与第一单元相邻；以及电力线，其在第一方向上延伸，布置在第一单元与第二单元之间的边界上，并且被配置为将电力供应到第一单元和第二单元。第一单元沿着第二方向与电力线的具有第一宽度的部分叠置，第二单元沿着第二方向与电力线的具有第二宽度的部分叠置，第一宽度和第二宽度彼此不同。
根据示例实施例的一方面，集成电路包括：第一单元，其布置在第一行上，其中，第一行在第一方向上延伸并且具有第一高度；第二单元，其布置在第二行上，其中，第二行与第一行相邻并且第一高度；第三单元，其布置在第三行上，其中，第三行与第二行相邻，并且具有第二高度；第一电力线，其布置在第一行和第二行接触彼此的第一边界上，其中，第一电力线被配置为将电力提供到第一单元和第二单元；以及第二电力线，其布置在第二行和第三行接触彼此的第二边界上，其中，第二电力线被配置为将电力提供到第二单元和第三单元。第一电力线基于第一边界对称，并且第二电力线基于第二边界不对称。
根据示例实施例的一方面，设计集成电路的方法包括：基于定义集成电路的输入数据在多个第一行上布置来自单元库的多个第一单元，其中，多个第一行在第一方向上延伸并且具有第一高度；基于输入数据在多个第二行上布置来自单元库的多个第二单元，其中，多个第二行在第一方向上延伸，并且具有第二高度；布置相对于多个第一行与多个第二行之间的第一边界具有不对称宽度的第一电力线；以及生成定义集成电路的布局的输出数据。
根据示例实施例的一方面，一种集成电路，包括：第一单元区域，其包括多个第一单元，所述多个第一单元中的每一个具有第一高度，其中，多个第一单元布置在彼此相邻的L个第一行上，并且L是自然数；第二单元区域，其与第一单元区域相邻，并且包括多个第二单元，所述多个第二单元中的每一个具有第二高度，其中，多个第二单元布置在彼此相邻的M个第二行上，并且M是自然数；第三单元区域，其与第二单元区域相邻，并且包括多个第三单元，多个第三单元中的每一个具有第三高度，其中，多个第三单元布置在彼此相邻的N个第三行上，并且N是自然数；第一电力线，其布置在第一行中的两个之间的第一边界、第二行中的两个之间的第二边界和第三行中的两个之间的第三边界上，其中，第一电力线被配置为将电源电压提供到多个第一单元、多个第二单元和多个第三单元中的任意一个或任意组合；以及第二电力线，其布置在第一单元区域与第二单元区域之间的第四边界和第二单元区域与第三单元区域之间的第五边界上，其中，第二电力线被配置为将电源电压提供到多个第一单元、多个第二单元和多个第三单元中的任意一个或任意组合。第一电力线的宽度相对于对应的边界对称，第二电力线的宽度相对于对应的边界不对称。
附图说明
通过结合附图的示例实施例的以下的详细描述，将更加清楚地理解以上和其它方面、特征和优点，在附图中：
图1是用于描述根据示例实施例的包括混合的行块的集成电路的示图；
图2A是示意性地示出根据示例实施例的集成电路的一部分的示图；
图2B是示意性地示出根据示例实施例的集成电路的一部分的示图；
图3是示出根据示例实施例的单元的示例的示图；
图4A、图4B、图4C和图4D是示出根据示例实施例的单元的结构的示例的截面图；
图5是用于描述根据示例实施例的包括不对称电力线的集成电路的示图；
图6A和图6B是示出根据示例实施例的单元的结构的示例的截面图；
图7是用于描述根据示例实施例的包括不对称电力线的集成电路的示图；
图8是示出根据示例实施例的单元的结构的示例的截面图；
图9是用于描述根据示例实施例的集成电路的示图；
图10是用于描述根据示例实施例的集成电路的示图；
图11是根据示例实施例的制造集成电路的方法的流程图；
图12是根据示例实施例的设计集成电路的方法的流程图；
图13是根据示例实施例的芯片上系统(SoC)的框图；以及
图14是根据示例实施例的包括存储程序的存储器的计算系统的框图。
具体实施方式
在下文中，将参照附图描述示例实施例。
图1是用于描述根据示例实施例的集成电路10的示图。图1是示出包括在沿着X轴和Y轴延伸的平面上的多个块的集成电路10的平面图。X轴方向和Y轴方向可以分别被称作第一水平方向和第二水平方向。Z轴方向可以垂直于X轴方向和Y轴方向，并且可以被称作竖直方向。沿着X轴和Y轴延伸的平面可以被称作水平平面，相对于另一部件布置在+Z轴方向上的部件可以被称作在所述另一部件上方，并且相对于另一部件布置在-Z轴方向上的部件可以被称作在所述另一部件下方。另外，部件的面积可以指在平行于水平平面的平面上被该部件占据的尺寸，部件的高度可以指部件在Y轴方向上的长度。
集成电路10可以包括高密度(HD)行块100、高性能(HP)行块200和混合的行块300。每个块可以包括多个单元。单元是包括在集成电路中的布局的单元，可以被设计为执行预定义功能，并且可以被称作标准单元。集成电路可以包括多个不同的单元，这些单元可以沿着多个行对准。HD行块100可以包括布置在具有高度H1的行中的多个标准单元C11至C16。HP行块200可以包括布置在具有高度H2的行中的多个标准单元C21至C26。混合的行块300可以包括布置在具有高度H1的行和具有高度H2的行中的多个标准单元C31至C35。高度H2可以大于高度H1。布置在一行(诸如C11、C21和C31)中的单元可以被称作单高度单元，连续地布置在两个或更多个相互相邻的行中的单元(诸如C13、C14和C23)可以被称作多高度单元。布置在具有高度H2的行中的标准单元可以被称作HP单元，布置在具有高度H1的行中的标准单元可以被称作HD单元。HP单元比HD单元提供更高的性能，但是可以具有更大的功耗和更大的尺寸。HD单元比HP单元消耗更少的功率并且具有更小的尺寸，但是可能提供更低的性能。因此，在设计其中性能很重要的集成电路时可以使用HP行块200，并且在设计其中功耗很重要的集成电路时可以使用HD行块100。
为了设计比HD行块100提供更高的性能并且比HP行块200消耗更少的电力的块，可以使用具有大于高度H1且小于高度H2的高度H3的行(H2>H3>H1)。在此情况下，因为需要新设计具有高度H3的标准单元，因此可能需要大量成本用于设计。
混合的行块300可以用于优化性能和集成。混合的行块300可以包括具有高度H1的HD行和具有高度H2的HP行。通过调节包括在混合的行块300中的HD行和HP行的比率，可以优化性能和集成。另外，因为能够使用先前已经设计出的HD单元和HP单元，因此可以显著减少设计标准单元所需的成本。
图2A是示意性地示出根据示例实施例的集成电路10a的一部分的示图。图2A是示出包括混合的行块的集成电路10a在沿着X轴和Y轴延伸的平面上的平面图。集成电路10a可以包括多个单元C11a至C43a。多个单元C11a至C43a可以分别布置于在X轴方向上延伸的多个第一行R1a至第四行R4a中。集成电路10a可以包括多高度单元，但是为了便于描述，将仅描述单高度单元。参照图2A，集成电路10a可以包括多个HP单元(即，单元C11a、C12a和C31a)以及多个HD单元(即，单元C21a、C22a、C41a、C42a和C43a)。多个单元C11a至C43a可以布置在多个第一行R1a至第四行R4a上。第一行R1a和第三行R3a可以是具有高度H2的HP行，第二行R2a和第四行R4a可以是具有高度H1的HD行。换言之，在根据示例实施例的集成电路10a中，HP行与HD行的比率可以为1：1。因此，可以交替地布置一个HP行和一个HD行。然而，示例实施例不限于此，并且可以考虑到集成电路10a的面积、性能和功耗来设定HP行与HD行的比率。例如，可以交替地布置M个HP行和N个HD行，其中，M和N各自是自然数。
在行边界中分别被施加了正电源电压VDD和负电源电压VSS(或地电压)的导电图案(即，电力线)可以在X轴方向上延伸。例如，第一行R1a和第二行R2a的行边界中被施加了正电源电压VDD的第二电力线PL2a可以在X轴方向上延伸。多条第一电力线PL1a至第五电力线PL5a中的每一条可以将正电源电压VDD或负电源电压VSS提供到多个单元C11a至C43a。例如，第二电力线PL2a可以将正电源电压VDD提供到单元C11a、C12a、C21a和C22a。
第一电力线PL1a至第五电力线PL5a的宽度可以基于行边界不对称。例如，第三电力线PL3a可以具有基于第二行R2a和第三行R3a的行边界不对称的宽度。电力线可以基于行边界被划分为部分电力线。部分电力线可以具有不同(即，不对称)的宽度。具体地，电力线可以基于行边界被划分为第一方向上的部分电力线和第二方向上的部分电力线。这里，第一方向可以是+Y轴方向，第二方向可以是-Y轴方向。例如，第三电力线PL3a可以基于第二行R2a和第三行R3a的行边界被划分为第一方向上的部分电力线和第二方向上的部分电力线。部分电力线的宽度可以与与部分电力线叠置的行的高度成正比。例如，因为第三行R3a的高度H2大于第二行R2a的高度H1，因此，第三电力线PL3a在第一方向上的部分电力线的宽度pw2可以大于第三电力线PL3a在第二方向上的部分电力线的宽度pw1(pw2>pw1)。根据示例实施例，pw1/pw2(即，在第二方向上的部分电力线的宽度pw1与在第一方向上的部分电力线的宽度pw2的比率)可以为0.3至0.85，但是示例实施例不限于此。电力线的宽度可以是部分电力线的宽度之和。例如，第三电力线PL3a的宽度w可以是宽度pw1和宽度pw2之和(w＝pw1+pw2)。与第三电力线PL3a一样，第二电力线PL2a和第四电力线PL4a的宽度也可以为宽度w。为了便于描述，已经描述了基于行边界具有不对称宽度的电力线，但是电力线的宽度可以基于单元边界不对称。例如，第三电力线PL3a可以基于单元C21a和单元C31a的边界具有不对称宽度。因此，可以可互换地使用行边界和单元边界。
HP单元和HD单元可以具有不同的设计规则。详细地，包括在HP单元中的导线之间的最小间距可以与包括在HD单元中的导线之间的最小间距不同。因此，当对称宽度的电力线基于行边界布置在行边界上时，HD单元中可能违反了设计规则。根据示例实施例的集成电路10a可以通过包括基于行边界具有不对称宽度的电力线来防止违反设计规则。
图2B是示意性地示出根据示例实施例的集成电路10b的一部分的示图。图2B是示出包括混合的行块的集成电路10b在沿着X轴和Y轴延伸的平面上的平面图。集成电路10b可以包括多个单元C11b至C43b。参照图2B，集成电路10b可以包括多个HP单元(即，单元C11b、C12b和C21b)以及多个HD单元(即，单元C31b、C32b、C41b和C43b)。多个单元C11b至C43b可以布置在多个第一行R1b至第四行R4b上。一些单元(诸如C11b、C21b、C31b、C41b和C43b)可以是单高度单元，并且布置在一行上。一些单元(诸如C12b和C32b)可以是多高度单元，并且跨多个行布置。第一行R1b和第二行R2b可以是具有高度H2的HP行，第三行R3b和第四行R4b可以是具有高度H1的HD行。换言之，在根据示例实施例的集成电路10b中，HP行与HD行的比率可以为2：2。因此，可以交替地布置两个HP行和两个HD行。然而，示例实施例不限于此，并且可以考虑到集成电路10a的面积、性能和功耗来设定HP行与HD行的比率。例如，可以交替地布置M个HP行和N个HD行，其中，M和N各自是自然数。单元C12b可以是其高度为高度H2的两倍并且跨多个HP行布置的HP单元。单元C32b可以是其高度为高度H1的两倍并且跨多个HD行布置的HD单元。将基于作为单高度单元的HD单元和HP单元在图4A、图4B、图4C、图4D、图5、图6A、图6B和图7至图9中描述示例实施例，但是示例实施例还可以应用于作为多高度单元的HD单元和HP单元。
多条第一电力线PL1b至第五电力线PL5b中的每一条可以将正电源电压VDD或负电源电压VSS提供到多个单元C11b至C43b。例如，第二电力线PL2b可以将正电源电压VDD提供到单元C11b、C12b和C21b。
根据示例实施例的集成电路10b可以包括具有不同宽度的电力线。例如，第二电力线PL2b可以具有宽度w2，第三电力线PL3b可以具有宽度w3，第四电力线PL4b可以具有宽度w4。第二电力线PL2b布置在相邻的HP行的边界上，因此，在第一方向上的部分电力线的宽度和在第二方向上的部分电力线的宽度可以都为宽度pw2。因此，第二电力线PL2b的宽度w2可以为宽度pw2的两倍(w2＝pw2+pw2)。第三电力线PL3b布置在HP行和HD行的边界上，因此，在第一方向上的部分电力线的宽度可以为宽度pw1，在第二方向上的部分电力线的宽度可以为宽度pw2。因此，第三电力线PL3b的宽度w3可以为宽度pw1和宽度pw2之和(w3＝pw1+pw2)。第四电力线PL4b布置在相邻的HD行的边界上，因此，在第一方向上的部分电力线的宽度和在第二方向上的部分电力线的宽度可以都为宽度pw1。因此，第四电力线PL4b的宽度w4可以为宽度pw1的两倍(w4＝pw1+pw1)。
当不对称电力被供应到具有相同的高度并且在Y轴方向上相邻的单元时，可能无法提供期望的性能。根据示例实施例的集成电路10b不仅包括基于行边界具有不对称宽度的电力线，而且包括具有对称宽度的电力线，从而在设计集成电路时提供与期望的性能相匹配的块。
图3是示出根据示例实施例的第一单元C11和第二单元C12的示例的示图。具体地，图3的上部示出2-2与(AND)-或(OR)-反相器(AOI22)的电路图，图3的下部示出对应于AOI22的第一单元C11和第二单元C12在沿着X轴和Y轴延伸的平面上的布局。在附图中，为了便于图示，仅示出一些层，并且即使过孔件定位在布线层的图案之下以指示布线层的图案与下图案之间的连接，也可以示出该过孔件。
如图3中所示，至少一个有源图案可以在有源区域中在X轴方向上延伸，有源图案可以通过与在Y轴方向上延伸的栅电极交叉来形成晶体管。当有源图案是在X轴方向上延伸的鳍的形式时，由有源图案和栅电极形成的晶体管可以被称作鳍式场效应晶体管(FinFET)。如以下将参照图4A、图4B、图4C和图4D描述的，将主要参照包括FinFET的单元描述示例实施例，但是将理解，示例实施例还可以应用于包括与FinFET的结构不同的结构的晶体管的单元。例如，有源图案可以包括在X轴方向上延伸并且在Z轴方向上彼此间隔开的多个纳米片，并且该单元可以包括由多个纳米片与栅电极形成的多桥接沟道FET(MBCFET)。另外，该单元可以包括具有这样的结构的ForkFET：其中，用于P型晶体管的纳米片和用于N型晶体管的纳米片通过介电壁彼此分离，因此，N型晶体管和P型晶体管更加靠近。此外，该单元可以包括具有这样的结构的竖直FET(VFET)：其中，源极区域和漏极区域在Z轴方向上彼此分隔开且其间具有沟道区域，并且栅电极围绕沟道区域。另外，该单元可以包括诸如互补FET(CFET)、负FET(NCFET)或碳纳米管(CNT)FET的FET，并且可以包括双极结型晶体管或另一3维(3D)晶体管。
参照图3，AOI22可以具有第一输入至第四输入(输入引脚A至D)和输出(输出引脚Y)。AOI22可以包括四个N型FET(NFET)和四个P型FET(PFET)。根据AOI22的功能，当逻辑低信号输入到输入引脚A和输入引脚B中的至少一个并且逻辑低信号输入到输入引脚C和输入引脚D中的至少一个时，逻辑高信号可以输出到输出引脚Y。第一单元C11和第二单元C12在具有不同的面积和性能的同时提供相同的功能。例如，第二单元C12可以比第一单元C11具有更大的面积，但是与第一单元C11相比可以提供改善的性能。换言之，第一单元C11可以是具有相对小的面积的HD单元，第二单元C12可以是提供相对高的性能的HP单元。如图3中所示，第一单元C11(HD单元)可以在Y轴方向上具有高度H1，第二单元C12(HP单元)可以在Y轴方向上具有大于高度H1的高度H2。因此，第一单元C11可以布置在具有高度H1的行上，第二单元C12可以布置在具有高度H2的行上。如图3中所示，包括在第一单元C11中的栅电极的节距CPP可以与包括在第二单元C12中的栅电极的节距CPP相同。因此，第一单元C11和第二单元C12可以各自布置在具有不同的高度的行上，同时第一单元C11的栅电极和第二单元C12的栅电极可以在Y轴方向上对准。
HP单元和HD单元所需要的设计规则可以彼此不同。例如，布置在第一单元C11中的第一布线层M1上的导电图案之间的最小间距可以是第一最小间距ms1，布置在第二单元C12中的第一布线层M1上的导电图案之间的最小间距可以为第二最小间距ms2。第二最小间距ms2可以大于第一最小间距ms1。当电力线的宽度基于单元边界对称时，电力线与包括在HD单元中的导电图案之中的最邻近于电力线的导电图案之间的距离可能小于第一最小间距ms1。因此，当对称宽度的电力线基于单元边界布置在行边界上时，在HD单元中可能违反设计规则。根据示例实施例的第一单元C11和第二单元C12可以通过包括根据单元高度具有不对称宽度的电力线来防止违反设计规则。
图4A、图4B、图4C和图4D是示出根据示例实施例的第一单元C11的结构的示例的截面图。详细地，图4A是沿图3的线X1-X1’截取的第一单元C11的截面图，图4B是沿图3的线X2-X2’截取的第一单元C11的截面图，图4C是沿图3的线Y1-Y1’截取的第一单元C11的截面图，图4D是沿图3的线Y2-Y2’截取的第一单元C11的截面图。栅极间隔件可以形成在栅电极的侧表面上，栅极介电层可以形成在栅电极与栅极间隔件之间以及栅电极的下表面上。另外，阻挡层可以形成在接触件和/或过孔件的表面上。在下文中，将参照图3描述图4A、图4B、图4C和图4D，并且可以省略图4A、图4B、图4C和图4D的冗余描述。
参照图4A，衬底11可以是体硅或片上硅(SOI)，并且作为非限制性示例，可以包括硅锗(SiGe)、绝缘体上硅锗(SGOI)、锑化铟(InSb)、碲化铅(PbTe)化合物、砷化铟(InAs)、磷化物、砷化镓(GaAs)或锑化镓(GaSb)。第四鳍F04可以在衬底11上在X轴方向上延伸，第一源极/漏极区域SD11至第五源极/漏极区域SD15可以形成在第四鳍F04中。第一层间绝缘层31至第四层间绝缘层34可以形成在第四鳍F04上。第一源极/漏极区域SD11和第二源极/漏极区域SD12可以与第一栅电极G1形成晶体管(即，PFET)，第二源极/漏极区域SD12和第三源极/漏极区域SD13可以与第二栅电极G2形成PFET，第三源极/漏极区域SD13和第四源极/漏极区域SD14可以与第三栅电极G3形成PFET，第四源极/漏极区域SD14和第五源极/漏极区域SD15可以与第四栅电极G4形成PFET。
第一源极/漏极接触件CA1至第五源极/漏极接触件CA5可以穿过第二层间绝缘层32分别连接到第一源极/漏极区域SD11至第五源极/漏极区域SD15。根据一些示例实施例，第一源极/漏极接触件CA1至第五源极/漏极接触件CA5中的至少一个可以形成为穿透第一层间绝缘层31的下源极/漏极接触件和穿透第二层间绝缘层32的上源极/漏极接触件。第一栅极接触件CB1可以穿过第二层间绝缘层32连接到第一栅电极G1。第一源极/漏极过孔件VA1至第三源极/漏极过孔件VA3可以穿过第三层间绝缘层33分别连接到第一源极/漏极接触件CA1、第三源极/漏极接触件CA3和第五源极/漏极接触件CA5，并且共同连接到形成在第一布线层M1中的第一导电图案PT1。因此，第一导电图案PT1可以通过第一源极/漏极过孔件VA1和第一源极/漏极接触件CA1电连接到第一源极/漏极区域SD11，通过第二源极/漏极过孔件VA2和第三源极/漏极接触件CA3电连接到第三源极/漏极区域SD13，并且经由第三源极/漏极过孔件VA3和第五源极/漏极接触件CA5电连接到第五源极/漏极区域SD15。其中形成有第一源极/漏极过孔件VA1至第三源极/漏极过孔件VA3的层可以被称作第一过孔件层，其中形成有第一导电图案PT1和第四层间绝缘层34的层可以被称作第一布线层M1。
参照图4B，第一栅极接触件CB1可以穿过第二层间绝缘层32连接到第一栅电极G1，第一栅极过孔件VB1可以穿过第三层间绝缘层33连接到第一栅极接触件CB1和输入引脚A。因此，输入引脚A可以通过第一栅极过孔件VB1和第一栅极接触件CB1电连接到第一栅电极G1。第二栅极接触件CB2可以穿过第二层间绝缘层32连接到第三栅电极G3，第二栅极过孔件VB2可以穿过第三层间绝缘层33连接到第二栅极接触件CB2和输入引脚C。因此，输入引脚C可以通过第二栅极过孔件VB2和第二栅极接触件CB2电连接到第三栅电极G3。根据一些示例实施例，与如图4B中所示的不同，可以省略第一栅极接触件CB1或第二栅极接触件CB2，并且输入引脚A可以通过穿透第二层间绝缘层32和第三层间绝缘层33的栅极过孔件电连接到第一栅电极G1，输入引脚C可以通过穿透第二层间绝缘层32和第三层间绝缘层33的栅极过孔件电连接到第三栅电极G3。第五层间绝缘层35和第六层间绝缘层36可以形成在第四层间绝缘层34上。其中形成有第五层间绝缘层35的层可以被称作第二过孔件层，其中形成有第六层间绝缘层36的层可以被称作第二布线层M2。第三导电图案PT3可以形成在第二布线层M2上。如图3中所示，导电图案PT可以通过过孔件V0和V1连接到输出引脚Y，并且将PFET和NFET彼此电连接。
参照图4C，场绝缘层20可以形成在衬底11上。作为非限制性示例，场绝缘层20可以包括氧化硅(SiO2)、氮化硅(SiN)、氮氧化硅(SiON)、碳氮氧化硅(SiOCN)或它们的组合。根据一些示例实施例，如图4C中所示，场绝缘层20可以围绕有源图案(即，鳍的一些侧表面)。第一层间绝缘层31至第六层间绝缘层36可以形成在场绝缘层20上。第一鳍F01至第四鳍F04可以从场绝缘层20起在X轴方向上延伸，四个源极/漏极区域SD13至SD43可以形成在第一鳍F01至第四鳍F04上。器件隔离层ISO可以在第二鳍F02与第三鳍F03之间在X轴方向上延伸。
第三源极/漏极接触件CA3可以通过穿透第二层间绝缘层32而连接到两个源极/漏极区域SD23和SD13，因此，两个源极/漏极区域SD23和SD13可以电连接到彼此。另外，第六源极/漏极接触件CA6可以通过穿透第二层间绝缘层32而连接到两个源极/漏极区域SD43和SD33，因此，两个源极/漏极区域SD43和SD33可以彼此电连接。第二源极/漏极过孔件VA2可以通过穿透第三层间绝缘层33而连接到第三源极/漏极接触件CA3，并且可以连接到第一导电图案PT1。另外，第四源极/漏极过孔件VA4可以通过穿透第三层间绝缘层33连接到第六源极/漏极接触件CA6，并且可以连接到输出引脚Y。第一上过孔件VC1可以通过穿透第五层间绝缘层35而连接到第二导电图案PT2，并且可以连接到第三导电图案PT3。另外，第二上过孔件VC2可以通过穿透第五层间绝缘层35而连接到输出引脚Y，并且可以连接到第三导电图案PT3。因此，输出引脚Y和第二导电图案PT2可以彼此电连接。
参照图4D，场绝缘层20可以形成在衬底11上，穿透场绝缘层20的第一鳍F01至第四鳍F04和在Y轴方向上延伸的第一栅电极G1可以彼此交叉。作为非限制性示例，第一栅电极G1可以包括钛(Ti)、钽(Ta)、钨(W)、铝(Al)、铜(Cu)或它们的组合，或者可以包括不是金属的Si或SiGe。另外，第一栅电极G1可以形成为两种或更多种堆叠的导电材料，例如，可以包括含氮化钛(TiN)、氮化钽(TaN)、碳化钛(TiC)、碳化钽(TaC)、碳化钛铝(TiAlC)或它们的组合的功函数调节层以及含W或Al的填充导电层。
图5是用于描述根据示例实施例的包括不对称电力线的集成电路10c的示图。参照图5，第一单元C11c可以是具有高度H2的HP单元，第二单元C12c可以是具有高度H1的HD单元。第一单元C11c可以布置在具有高度H2的第一行R1c上，第二单元C12c可以布置在具有高度H1的第二行R2c上。第一单元C11c可以使用五个轨道(即，第一轨道T11至第五轨道T15)，同时第二单元C12c可以使用三个轨道(即，第六轨道T21至第八轨道T23)。换言之，具有相对高的高度的HP单元可以比具有相对低的高度的HD单元使用更多的轨道。轨道可以是其中可以布置导电图案的区域。第一单元C11c可以包括四个导电图案(即，第一导电图案A1、第四导电图案A2、第二导电图案B1和第五导电图案B2)。第一导电图案A1和第四导电图案A2可以布置在第四轨道T14上，第二导电图案B1和第五导电图案B2可以布置在第五轨道T15上，第三导电图案C1和第六导电图案C2可以布置在第六轨道T21上。轨道可以根据设计规则以最小间距彼此间隔开。第一单元C11c中可使用的第一轨道T11至第五轨道T15可以以第二最小间距ms2彼此间隔开。第二单元C12c中可使用的第六轨道T21至第八轨道T23可以以第一最小间距ms1彼此间隔开。
第一电力线PL1c可以通过第一过孔件VD1连接到第一接触件CD1。换言之，第一电力线PL1c可以通过第一过孔件VD1将负电源电压VSS提供到第一单元C11c。第二电力线PL2c可以通过第二过孔件VD2连接到第二接触件CD2。换言之，第二电力线PL2c可以通过第二过孔件VD2将正电源电压VDD提供到第一单元C11c和第二单元C12c。第三电力线PL3c可以通过第三过孔件VD3连接到第三接触件CD3。换言之，第三电力线PL3c可以通过第三过孔件VD3将负电源电压VSS提供到第二单元C12c。
将单元和电力线彼此连接的第一过孔件VD1至第三过孔件VD3的中心可以定位在行边界上。换言之，行边界可以在X轴方向上穿过第一过孔件VD1至第三过孔件VD3的中心。因此，根据示例实施例的集成电路10c可以包括这样的电力线：其基于在X轴方向上的与将单元和电力线连接的第一过孔件VD1至第三过孔件VD3的中心交叉的线具有不对称宽度。例如，第二电力线PL2c可以基于与第二过孔件VD2在X轴方向上的中心交叉的线被划分为第一方向上的部分电力线和第二方向上的部分电力线。在第一方向上的部分电力线可以具有宽度pw1，在第二方向上的部分电力线可以具有宽度pw2。因此，第二电力线PL2c的宽度可以是宽度pw1和宽度pw2之和。
部分电力线的宽度可以与分配给与部分电力线叠置的单元的轨道的数量成正比。第二电力线PL2c在第一方向上的部分电力线可以与第二单元C12c叠置，第二电力线PL2c在第二方向上的部分电力线可以与第一单元C11c叠置。宽度pw2可以大于宽度pw1，因为三个轨道(即，第六轨道T21至第八轨道T23)被分配到第二单元C12c，并且五个轨道(即，第一轨道T11至第五轨道T15)被分配到第一单元C11c。
如图5中所示，包括在第一单元C11c中的栅电极的节距CPP可以与包括在第二单元C12c中的栅电极的节距CPP相同。因此，第一单元C11c和第二单元C12c可以各自布置在具有不同的高度的行上，同时第一单元C11c的栅电极和第二单元C12c的栅电极可以在Y轴方向上对准。在Y轴方向上相邻的单元中包括的栅电极可以被在X轴方向上延伸的第一切割区域CR1至第三切割区域CR3切割。例如，第二切割区域CR2可以切割包括在第一单元C11c中的栅电极和包括在第二单元C12c中的栅电极。换言之，在Y轴方向上对准的第一单元C11c的栅电极和第二单元C12c的栅电极可以被第二切割区域CR2电隔离。第一切割区域CR1至第三切割区域CR3可以与行边界叠置。换言之，行边界可以在X轴方向上穿过第一切割区域CR1至第三切割区域CR3的中心。根据示例实施例，在X轴方向上穿过第一切割区域CR1至第三切割区域CR3的中心的线可以与行边界一致。因此，根据示例实施例的集成电路10c可以包括这样的电力线，其基于在X轴方向上穿过第一切割区域CR1至第三切割区域CR3的中心的线具有不对称宽度。例如，第二电力线PL2c可以基于在X轴方向上穿过第二切割区域CR2的中心的线被划分为在第一方向上的部分电力线和在第二方向上的部分电力线。在第一方向上的部分电力线可以具有宽度pw1，在第二方向上的部分电力线可以具有宽度pw2。因此，第二电力线PL2c的宽度可以是宽度pw1和宽度pw2之和。
图6A和图6B是示出根据示例实施例的第一单元C11c和第二单元C12c的结构的示例的截面图。详细地，图6A是沿图5的线Y3-Y3’截取的第一单元C11c和第二单元C12c的边界的截面图，图6B是沿图5的线Y4-Y4’截取的第一单元C11c和第二单元C12c的边界的截面图。为了便于描述，示出了单元边界，但是行边界也可以与单元边界叠置。
参照图6A，场绝缘层20和多个第一层间绝缘层31至第四层间绝缘层34可以形成在衬底11上。场绝缘层20可以围绕第三鳍F13至第七鳍F17的一些侧表面。第一源极/漏极区域SD71至第五源极/漏极区域SD75可以形成在第三鳍F13至第七鳍F17中。第二接触件CD2可以通过穿透第二层间绝缘层32而连接到第一源极/漏极区域SD71至第五源极/漏极区域SD75。第二接触件CD2可以连接到第二过孔件VD2。第二过孔件VD2可以通过穿透第三层间绝缘层33而连接到第二接触件CD2。第二过孔件VD2可以连接到第二电力线PL2c。因此，第二电力线PL2c可以将正电源电压VDD提供到第一源极/漏极区域SD71至第五源极/漏极区域SD75。
第二电力线PL2c的宽度可以基于在X轴方向上穿过第二过孔件VD2的中心的线不对称。换言之，单元边界可以在X轴方向上穿过第二过孔件VD2的中心。如图5中所示，因为单元边界和行边界可以彼此叠置，因此，行边界也可以在X轴方向上穿过第二过孔件VD2的中心。第二电力线PL2c可以基于在X轴方向上穿过第二过孔件VD2的中心的线被划分为在第一方向上的部分电力线和在第二方向上的部分电力线。基于在X轴方向上穿过第二过孔件VD2的中心的线，在+Y轴方向上的区域可以是在第一方向上的部分电力线，在-Y轴方向上的区域可以是在第二方向上的部分电力线。因为第二单元C12c具有高度H1，因此在第一方向上的部分电力线可以具有宽度pw1。因为第一单元C11c具有高度H2，因此，在第二方向上的部分电力线可以具有宽度pw2。宽度pw2可以大于宽度pw1。
即使当在第二方向上的部分电力线具有宽度pw2时，第二导电图案B1和第二电力线PL2c也可以彼此间隔开第二最小间距ms2。然而，当在第一方向上的部分电力线具有宽度pw2时，第三导电图案C1与第二电力线PL2c之间的距离比第一最小间距ms1更近，因此，可能违反设计规则。因此，根据示例实施例的集成电路10c可以布置基于在X轴方向上穿过第二过孔件VD2的中心的线具有不同的宽度的电力线以防止违反设计规则。
参照图6B，第二切割区域CR2可以布置在第二电力线PL2c下方。包括在第一单元C11c中的第一栅电极G11和包括在第二单元C12c中的第二栅电极G12可以被第二切割区域CR2终止。第一栅极接触件CE1可以通过穿透第二层间绝缘层32而连接到第一栅电极G11，并且可以连接到第一栅极过孔件VE1。第一栅极过孔件VE1可以通过穿透第三层间绝缘层33而连接到第一栅极接触件CE1，并且可以连接到第五导电图案B2。第二栅极接触件CE2可以通过穿透第二层间绝缘层32而连接到第二栅电极G12，并且可以连接到第二栅极过孔件VE2。第二栅极过孔件VE2可以通过穿透第三层间绝缘层33而连接到第二栅极接触件CE2，并且可以连接到第六导电图案C2。
第二电力线PL2c的宽度可以基于在X轴方向上穿过第二切割区域CR2的中心的线不对称。换言之，单元边界可以在X轴方向上穿过第二切割区域CR2的中心。如图5中所示，因为单元边界和行边界可以彼此叠置，因此行边界也可以在X轴方向上穿过第二切割区域CR2的中心。第二电力线PL2c可以基于在X轴方向上穿过第二切割区域CR2的中心的线被划分为在第一方向上的部分电力线和在第二方向上的部分电力线。基于在X轴方向上穿过第二切割区域CR2的中心的线，在+Y轴方向上的区域可以是在第一方向上的部分电力线，在-Y轴方向上的区域可以是在第二方向上的部分电力线。因为第二单元C12c具有高度H1，因此，在第一方向上的部分电力线可以具有宽度pw1。因为第一单元C11c具有高度H2，因此在第二方向上的部分电力线可以具有宽度pw2。宽度pw2可以大于宽度pw1。
即使当在第二方向上的部分电力线具有宽度pw2时，第五导电图案B2和第二电力线PL2c可以彼此间隔开第二最小间距ms2。然而，当在第一方向上的部分电力线具有宽度pw2时，第六导电图案C2与第二电力线PL2c之间的距离比第一最小间距ms1更近，因此，可能违反设计规则。因此，根据示例实施例的集成电路10c可以布置基于在X轴方向上穿过第二切割区域CR2的中心的线具有不同的宽度的电力线以防止违反设计规则。
图7是用于描述根据示例实施例的包括不对称电力线的集成电路10d的示图。参照图7，第一单元C11d可以是具有高度H2的HP单元，第二单元C12d可以是具有高度H1的HD单元。第一单元C11d可以布置在具有高度H2的第一行R1d上，第二单元C12d可以布置在具有高度H1的第二行R2d上。集成电路10d可以包括第一导电图案A3至第三导电图案C3。
集成电路10d可以包括第一鳍F1a至第十四鳍F14a。鳍可以是有源鳍和虚设鳍之一。有源鳍可以是用于形成晶体管的鳍，虚设鳍可以是不用于形成晶体管的鳍。有源鳍可以是形成在有源区域中的鳍。虚设鳍可以是布置在电力线下方的鳍。因此，第一鳍F1a、第五鳍F5a、第九鳍F9a和第十四鳍F14a可以是虚设鳍，第二鳍F2a、第三鳍F3a、第四鳍F4a、第六鳍F6a、第七鳍F7a、第八鳍F8a、第十鳍F10a、第十一鳍F11a、第十二鳍F12a和第十三鳍F13a可以是有源鳍。多个有源鳍可以从有源区域RX1至RX4沿X轴方向延伸，有源鳍可以通过与在Y轴方向上延伸的栅电极交叉来形成晶体管。第一鳍F1a至第十四鳍F14a可以彼此间隔开鳍节距fp。第一单元C11d和第二单元C12d中的每一个的高度可以对应于鳍节距fp的整数倍。例如，第一单元C11d的高度H2可以对应于鳍节距fp的九倍，第二单元C12d的高度H1可以对应于鳍节距fp的六倍。因此，具有相对高的高度的单元可以比具有相对低的高度的单元包括更多的鳍。
部分电力线的宽度可以与包括在与部分电力线叠置的单元中的鳍的数量成正比。第二电力线PL2d在第一方向上的部分电力线可以与第二单元C12d叠置，第二电力线PL2d在第二方向上的部分电力线可以与第一单元C11d叠置。因为第二单元C12d包括5个鳍并且第一单元C11d包括8个鳍，因此，第二单元C12d中的部分电力线的宽度pw2可以大于在第一方向上的部分电力线的宽度pw1。
可以沿着虚设鳍定位在Y轴方向上相邻的单元的边界。因为第九鳍F9a布置在电力线下方，因此第九鳍F9a可以是虚设鳍。因此，可以沿着第九鳍F9a定位第一单元C11d和第二单元C12d的边界。换言之，单元边界可以在X轴方向上穿过布置在电力线下方的虚设鳍的中心。如图7中所示，因为单元边界和行边界可以彼此叠置，因此行边界也可以在X轴方向上穿过第九鳍F9a的中心。因此，根据示例实施例的集成电路10d可以包括这样的电力线：其基于在X轴方向上穿过布置在电力线下方的虚设鳍的中心的线具有不对称宽度。例如，第二电力线PL2d可以基于在X轴方向上穿过第九鳍F9a的中心的线被划分为在第一方向上的部分电力线和在第二方向上的部分电力线。在第一方向上的部分电力线可以具有宽度pw1，在第二方向上的部分电力线可以具有宽度pw2。因此，第二电力线PL2d的宽度可以是宽度pw1和宽度pw2之和。
图8是示出根据示例实施例的第一单元C11d和第二单元C12d的结构的示例的截面图。详细地，图8是沿图7的线Y5-Y5’截取的第一单元C11d和第二单元C12d的边界的截面图。为了便于描述，示出了单元边界，但是行边界也可以与单元边界叠置。
参照图8，虚设鳍(即，第九鳍F9a)可以布置在第二电力线PL2d下方。第二电力线PL2d的宽度可以基于在X轴方向上穿过第九鳍F9a的中心的线不对称。换言之，单元边界可以在X轴方向上穿过第九鳍F9a的中心。第二电力线PL2d可以基于在X轴方向上穿过第九鳍F9a的中心的线被划分为在第一方向上的部分电力线和在第二方向上的部分电力线。基于在X轴方向上穿过第九鳍F9a的中心的线，在+Y轴方向上的区域可以是在第一方向上的部分电力线，在-Y轴方向上的区域可以是在第二方向上的部分电力线。如以上参照图2A和图2B描述的，第二单元C12d具有高度H1，因此，在第一方向上的部分电力线可以具有宽度pw1。因为第一单元C11d具有高度H2，因此，在第二方向上的部分电力线可以具有宽度pw2。宽度pw2可以大于宽度pw1。
即使当在第二方向上的部分电力线具有宽度pw2时，第二导电图案B3和第二电力线PL2d也可以彼此间隔开第二最小间距ms2。然而，当在第一方向上的部分电力线具有宽度pw2时，第三导电图案C3与第二电力线PL2d之间的距离比第一最小间距ms1更近，因此，可能违反设计规则。因此，根据示例实施例的集成电路10d可以布置这样的电力线，其基于在X轴方向上穿过布置在电力线下方的虚设鳍的中心的线具有不同的宽度，以防止违反设计规则。
图9是用于描述根据示例实施例的集成电路10e的示图。参照图9，集成电路10e可以包括第一单元C11e至第三单元C21e。第一单元C11e和第二单元C12e可以是具有高度H2的HP单元，第三单元C21e可以是具有高度H1的HD单元。第一单元C11e和第二单元C12e可以布置在第一行R1e上，第三单元C21e可以布置在第二行R2e上。第一行R1e可以是具有高度H2的HP行，第二行R2e可以是具有高度H1的HD行。
第一单元C11e至第三单元C21e可以从第一电力线PL1e至第三电力线PL3e接收正电源电压VDD或负电源电压VSS。例如，第一单元C11e至第三单元C21e可以从第二电力线PL2e接收正电源电压VDD。第二电力线PL2e可以从第一布线层M1沿X轴方向延伸。第二电力线PL2e可以连接到形成在第二过孔件层V1中的第一过孔件V1e。第一过孔件V1e可以连接到从第二布线层M2沿Y轴方向延伸的第四电力线PL4e。第四电力线PL4e可以将正电源电压VDD传输到第二电力线PL2e。第四电力线PL4e可以连接到形成在第三过孔件层V2上的第二过孔件V2e。第三过孔件层V2可以定位在第二过孔件层V1上方。已经描述了第四电力线PL4e在Y轴方向上延伸，但是示例实施例不限于此。换言之，第四电力线PL4e可以在X轴方向上延伸。第二过孔件V2e可以连接到从第三布线层M3沿X轴方向延伸的第五电力线PL5e。第五电力线PL5e可以将正电源电压VDD传输到第四电力线PL4e。已经描述了第五电力线PL5e在X轴方向上延伸，但是示例实施例不限于此。换言之，第五电力线PL5e可以在Y轴方向上延伸。
根据设计规则，形成在第三布线层M3上的导电图案可能需要以最小间距彼此间隔开。因此，参照图1、图2A、图2B、图3、图4A、图4B、图4C、图4D、图5、图6A、图6B、图7和图8描述的具有不对称宽度的电力线也可以应用到第三布线层M3。然而，示例实施例不限于此，并且可以形成具有不对称宽度的电力线，而与布线层无关。因此，第五电力线PL5e可以基于行边界或单元边界被划分为在第一方向上的部分电力线和在第二方向上的部分电力线。可以根据与部分电力线叠置的单元的高度来确定部分电力线的宽度。第五电力线PL5e在第一方向上的部分电力线的宽度hw3可以小于在第二方向上的部分电力线的宽度hw4。为了便于描述，示出了第五电力线PL5e仅连接到第二电力线PL2e，但是在Y轴方向上延伸的第五电力线PL5e可以连接到形成在第一布线层M1上并且提供正电源电压VDD的多条电力线。因此，第五电力线PL5e可以比第一电力线PL1e至第三电力线PL3e具有更大的宽度，以将稳定的电压提供到第一布线层M1的电力线。
图10是用于描述根据示例实施例的集成电路10f的示图。参照图10，集成电路10f可以包括混合的行块，其包括HD区域、中间密度(MD)区域和HP区域。
HD区域可以包括布置在各自具有高度H1的行上的HD单元，MD区域可以包括布置在各自具有高度H3的行上的MD单元，HP区域可以包括布置在各自具有高度H2的行上的HP单元。HD单元、MD单元和HP单元中的每一个可以是单高度单元或多高度单元。MD单元可以比HD单元具有更大的面积和更高的性能，并且比HP单元具有更小的面积和更低的性能。就这点而言，高度H3可以大于高度H1且小于高度H2(H2>H3>H1)。
包括在HD区域中的行的数量可以为L，包括在MD区域中的行的数量可以为M，包括在HP区域中的行的数量可以为N，其中，L、M和N各自是自然数。
HD单元、MD单元和HP单元可以从多条电力线PL10至PL19接收电源电压。多条电力线PL10至PL19可以布置在多个行的边界上。
布置在HP行之间的边界上的电力线PL10至PL12可以基于该边界具有对称宽度。布置在MD行之间的边界上的电力线PL14和PL15可以基于该边界具有对称宽度。布置在HD行之间的边界上的电力线PL17至PL19可以基于该边界具有对称宽度。
另一方面，布置在这些区域之间的边界上的电力线PL13和PL16可以基于这些区域之间的边界具有不对称宽度。
图11是根据示例实施例的制造集成电路IC的方法的流程图。单元库(或标准单元库)D12可以包括关于单元的信息，例如，功能信息、特性信息和布局信息。如图11中所示，单元库D12可以包括定义具有不同的高度的单元的布局的多条数据，例如，第一数据D12_1、第二数据D12-2等。例如，第一数据D12_1可以定义类似于图3的第一单元C11的具有高度H1的HD单元的布局，第二数据D12_2可以定义类似于图3的第二单元C12的具有高度H2的HP单元的布局。
在操作S10中，可以基于寄存器传送逻辑(RTL)数据D11执行生成网表数据D13的逻辑综合操作。例如，半导体设计工具(例如，逻辑综合工具)可以通过参照单元库D12对以硬件描述语言(HDL)(诸如VHSIC硬件描述语言(VHDL)和Verilog)准备的RTL数据D11执行逻辑综合，来生成包括比特流或网表的网表数据D13。单元库D12可以包括关于标准单元的高度、包括在标准单元中的引脚的数量、对应于标准单元的轨道的数量等的信息，通过在逻辑综合过程期间参照这样的信息，可以将HD单元和HP单元包括在集成电路IC中。
在操作S20中，可以执行从网表数据D13生成布局数据D14的放置和布线(P&R)操作。如图11中所示，P&R操作(操作S20)可以包括操作S21、S22和S23。
在操作S21中，可以执行布置单元的操作。例如，半导体设计工具(例如，P&R工具)可以通过从网表数据D13参照单元库D12来布置多个单元。如上所述，半导体设计工具可以布置HD单元和HP单元。P&R操作(操作S20)可以包括布置具有不对称宽度的电力线。详细地，P&R操作(操作S20)可以包括如以下参照图12描述的设计集成电路的方法。
在操作S22中，可以执行生成互连的操作。互连可以将单元的输出引脚和输入引脚彼此电连接，并且例如，可以包括至少一个过孔件和至少一个导电图案。
在操作S23中，可以执行生成布局数据D14的操作。布局数据D14可以具有诸如图形设计系统II(GDSII)的格式，并且可以包括单元和互连的几何信息。
在操作S30中，可以执行光学邻近校正(OPC)。OPC可以指通过校正由制造集成电路IC的半导体工艺中包括的光刻中的光的特性引起的失真(例如折射)来形成期望的形状的图案的操作，并且OPC可以应用于布局数据D14以确定掩模上的图案。根据一些示例实施例，可以在操作S30中有限地修改集成电路IC的布局，并且在操作S30中对集成电路IC的这种有限修改可以是用于优化集成电路IC的结构的后处理，并且被称为设计抛光。
在操作S40中，可以执行制造掩模的操作。例如，可以限定掩模上的图案，以通过在布局数据D14上应用OPC来形成形成在多个层上的图案，并且可以制造用于形成在多个层中的每一个上的图案的至少一个掩模(或光掩模)。
在操作S50中，可以执行制造集成电路IC的操作。例如，可以通过使用操作S40中制造的至少一个掩模将多个层图案化，来制造集成电路IC。如图11中所示，操作S50可以包括操作S51和S52。
在操作S51中，可以执行前端制程线(FEOL)操作。FEOL操作可以包括在集成电路IC的制造期间在衬底上形成单独的器件(例如，晶体管、电容器、电阻器等)的操作。例如，FEOL操作可以包括平面化和清洗晶圆、形成沟槽、形成阱、形成栅极线以及形成源极和漏极。
在操作S52中，可以执行后端制程线(BEOL)操作。BEOL操作可以包括在集成电路IC的制造期间的将单独的器件(例如，晶体管、电容器、电阻器等)互连的操作。例如，BEOL操作可以包括将栅极区域、源极区域和漏极区域硅化、添加介电材料、平面化、形成孔、添加金属层、形成过孔件以及形成钝化层。接下来，可以将集成电路IC封装在半导体封装件中，并用作各种应用的部件。
图12是根据示例实施例的设计集成电路的方法的流程图。可以由包括执行一系列指令的至少一个处理器的计算系统(例如，图14的计算系统130)执行图12的方法。如图12中所示，设计集成电路的方法可以包括操作S220、S240和S260。
在操作S220中，可以执行获得输入数据的操作。输入数据可以指定义集成电路的数据，并且例如，可以包括参照图11描述的网表。网表可以包括关于包括在集成电路中的单元和连接件的信息。
在操作S240中，可以基于单元库D15执行P&R操作。操作S240可以包括多个操作(即，操作S242、S244、S246和S248)。在操作S242中，可以执行布置第一单元的操作。可以将第一单元布置于在X轴方向上延伸的多个第一行上。根据一些示例实施例，第一单元可以是以上参照图1、图2A、图2B、图3、图4A、图4B、图4C、图4D、图5、图6A、图6B和图7至图9描述的HD单元。HD单元的高度可以对应于第一高度的整数倍。换言之，单高度单元的高度可以对应于第一高度，多高度单元的高度可以对应于第一高度的n倍，其中，n是等于或大于2的整数。在操作S244中，可以执行布置第二单元的操作。可以将第二单元布置于在X轴方向上延伸的多个第二行上。第二单元可以是以上参照图1、图2A、图2B、图3、图4A、图4B、图4C、图4D、图5、图6A、图6B和图7至图9描述的HP单元。HP单元的高度可以对应于第二高度的整数倍。换言之，单高度单元的高度可以对应于第二高度，多高度单元的高度可以对应于第二高度的n倍，其中，n为等于或大于2的整数。如以上参照图1描述的，可以根据集成电路的性能和集成来调节第一行与第二行的比率。单元库D15可以定义HD单元组和HP单元组。HD单元组可以包括高度对应于第一高度的整数倍的单元。HP单元组可以包括高度对应于第二高度的整数倍的单元。HD单元组中的至少一个单元可以与HP单元组中的至少一个单元执行相同的功能。
在操作S246中，可以执行布置具有不对称宽度的电力线的操作。可以在第一单元和第二单元的边界上布置具有不对称宽度的电力线。可替代地，可以在第一行和第二行的边界上布置具有不对称宽度的电力线。电力线的宽度可以基于单元边界或行边界不对称。可以如以上参照图2A、图2B、图3、图4A、图4B、图4C、图4D、图5、图6A、图6B和图7至图9描述地布置具有不对称宽度的电力线。
在操作S248中，可以执行布置具有对称宽度的电力线的操作。可以在第一单元之间的边界或第二单元之间的边界上布置具有对称宽度的电力线。可替代地，可以在第一行之间的边界或第二行之间的边界上布置具有对称宽度的电力线。电力线的宽度可以基于单元边界或行边界对称。
在操作S260中，可以执行生成输出数据的操作。输出数据可以指定义集成电路的布局的数据，并且包括以上参照图12描述的布局数据D14。输出数据可以定义包括具有不对称宽度的电力线或具有对称宽度的电力线的集成电路的布局。
图13是根据示例实施例的片上系统(SoC)120的框图。SoC 120是半导体装置，并且可以包括根据示例实施例的集成电路。通过在一个芯片上实施复杂的功能块(诸如执行各种功能的知识产权(IP)块)来获得SoC 120。根据示例实施例的具有不对称宽度的电力线可以包括在SoC 120的每个功能块中，因此，可以实现能够防止违反设计规则的SoC 120。
参照图13，SoC 120可以包括调制解调器122、显示控制器123、存储器124、外部存储器控制器125、中央处理单元(CPU)126、事务处理单元127、电力管理集成电路(PMIC)128和图形处理单元(GPU)129。SoC 120的功能块可以通过系统总线121彼此通信。
CPU 126可以总体上控制SoC 120的操作，并且可以控制其它功能块(即，调制解调器122、显示控制器123、存储器124、外部存储器控制器125、事务处理单元127、PMIC 128和GPU 129)的操作。调制解调器122可以解调从SoC 120外部接收的信号，或者可以解调SoC120内部生成的信号并将该信号发送到外部。外部存储器控制器125可以控制将数据发送到连接到SoC 120的外部存储器装置或从连接到SoC 120的外部存储器装置接收数据的操作。例如，可以在外部存储器控制器125的控制下将存储在外部存储器装置中的程序和/或数据提供到CPU 126或GPU 129。GPU 129可以执行与图形处理有关的程序指令。GPU 129可以经由外部存储器控制器125接收图形数据或者经由外部存储器控制器125将由GPU 129处理的图形数据发送到SoC 120外部。事务处理单元127可以监测功能块的数据事务，PMIC 128可以在事务处理单元127的控制下控制供应到每个功能块的电力。显示控制器123可以通过控制显示器(或显示设备)将SoC 120中生成的数据发送到SoC 120外部的显示器。
存储器124可以包括非易失性存储器(诸如电可擦除可编程只读存储器(EEPROM)、闪存、相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、磁性随机存取存储器(MRAM)或铁电随机存取存储器(FRAM))，并且可以包括易失性存储器(诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、移动DRAM、双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低电力DDR(LPDDR)SDRAM、图形DDR(GDDR)SDRAM或Rambus动态随机存取存储器(RDRAM))。
图14是根据示例实施例的包括存储程序的存储器的计算系统130的框图。可以由计算系统130执行根据示例实施例的包括在制造集成电路的方法(例如，图11的方法)中和包括在设计集成电路的方法(例如，图12的方法)中的操作中的至少一些。
计算系统130可以是固定计算系统(诸如台式计算机、工作站或服务器)，或者可以是便携式计算系统(诸如膝上型计算机)。如图14中所示，计算系统130可以包括处理器131、输入/输出(I/O)装置132、网络接口133、RAM 134、ROM 135和存储部136。处理器131、I/O装置132、网络接口133、RAM 134、ROM 135和存储部136可以连接到总线137，并且通过总线137彼此通信。
处理器131可以被称作处理单元，并且可以包括能够执行任意指令集(例如，Intel体系结构32(IA-32)、64位扩展的IA-32、x86-64、PowerPC、Sparc、MIPS、ARM或IA-64)的至少一个核(诸如微处理器、应用处理器(AP)、数字信号处理器(DSP)或GPU)。例如，处理器131可以经由总线137访问存储器(即，RAM 134或ROM 135)，并且执行存储在RAM 134或ROM 135中的指令。
RAM 134可以存储用于制造根据示例实施例的集成电路的程序134_1或者程序134_1的至少一部分，程序134_1可以使处理器131能够执行包括在制造集成电路的方法(例如，图11的方法)中和包括在设计集成电路的方法(例如，图12的方法)中的操作中的至少一些。换言之，程序134_1可以包括处理器131可执行的多个指令，包括在程序134_1中的多个指令可以使处理器131能够执行包括在例如参照图11和图12描述的流程图中的操作中的至少一些。
即使当供应到计算系统130的电力切断时，存储部136也可以不丢失所存储的数据。例如，存储部136可以包括非易失性存储器装置，或者可以包括存储介质(诸如磁带、光盘或磁盘)。另外，存储部136可以从计算系统130拆除。存储部136可以存储根据示例实施例的程序134_1，程序134_1或程序134_1的至少一部分可以在处理器131执行程序134_1之前从存储部136加载到RAM 134。可替代地，存储部136可以存储程序语言中准备的文件，由编译器等生成的程序134_1或程序134_1的至少一部分可以从该文件加载到RAM134。另外，如图14中所示，存储部136可以存储数据库136_1，数据库136_1可以包括设计集成电路所需的信息，例如，图12的单元库D12。
存储部136可以存储被处理器131处理或要被处理器131处理的数据。换言之，根据程序134_1，处理器131可以通过处理存储在存储部136中的数据来生成数据，或者可以将所生成的数据存储在存储部136中。例如，存储部136可以存储RTL数据D11、网表数据D13和/或图11的布局数据D14。
I/O装置132可以包括输入装置(诸如键盘、定点装置等)，并且可以包括输出装置(诸如显示装置、打印机等)。例如，经由I/O装置132，用户可以触发处理器131执行程序134_1，输入RTL数据D11和/或图11的网表数据D13，或者识别图11的布局数据D14。
网络接口133可以提供对计算系统130外部的网络的访问。例如，网络可以包括多个计算系统和通信链路，该通信链路可以包括有线链路、光链路、无线链路或其它类型的链路。
尽管已经具体示出和描述了示例实施例，但是将理解，在不脱离所附权利要求的精神和范围的情况下，可以在本文中做出形式和细节上的各种改变。

Claims (20)

1.一种集成电路，包括：
第一单元，其具有第一高度，并且布置于在第一方向上延伸的第一行中；
第二单元，其具有第二高度，并且布置于在所述第一方向上延伸并且与所述第一行相邻的第二行中，其中，所述第二单元在垂直于所述第一方向的第二方向上与所述第一单元相邻；以及
电力线，其在所述第一方向上延伸，布置在所述第一单元与所述第二单元之间的边界上，并且被配置为将电力供应到所述第一单元和所述第二单元，
其中，所述第一单元沿着所述第二方向与所述电力线的具有第一宽度的部分叠置，并且所述第二单元沿着所述第二方向与所述电力线的具有第二宽度的部分叠置，并且
其中，所述第一宽度和所述第二宽度彼此不同。
2.根据权利要求1所述的集成电路，其中，所述第一高度大于所述第二高度，并且所述第一宽度大于所述第二宽度。
3.根据权利要求1所述的集成电路，其中，所述第一单元包括至少一个第一导电图案，所述至少一个第一导电图案形成在第一布线层中，并且布置于在所述第一方向上延伸的多个第一轨道上，
其中，所述第二单元包括至少一个第二导电图案，所述至少一个第二导电图案形成在所述第一布线层中，并且布置于在所述第一方向上延伸的多个第二轨道上，
其中，所述多个第一轨道的第一数量大于所述多个第二轨道的第二数量，并且
其中，所述第一宽度大于所述第二宽度。
4.根据权利要求3所述的集成电路，其中，所述多个第一轨道之间的间隔是第一间隔，
其中，所述多个第二轨道之间的间隔是第二间隔，
其中，所述电力线与所述多个第一轨道之中最靠近所述电力线的第一相邻轨道之间的间隔大于所述第一间隔，并且
其中，所述电力线与所述多个第二轨道之中的最靠近所述电力线的第二相邻轨道之间的间隔大于所述第二间隔。
5.根据权利要求3所述的集成电路，其中，所述电力线布置在所述第一布线层上，
其中，所述集成电路还包括上电力线，所述上电力线连接到所述电力线，在所述第一方向上延伸，并且布置在第三布线层上，
其中，所述第三布线层布置在所述第一布线层上，并且
其中，所述上电力线的宽度基于所述边界不对称。
6.根据权利要求1所述的集成电路，其中，所述第一单元包括在所述第二方向上延伸的多个第一栅电极，
其中，所述第二单元包括在所述第二方向上延伸的多个第二栅电极，并且
其中，所述多个第一栅电极之间的第一节距对应于所述多个第二栅电极之间的第二节距。
7.根据权利要求6所述的集成电路，其中，切割区域在所述多个第一栅电极与所述多个第二栅电极之间布置在所述电力线下方，
其中，所述边界穿过所述切割区域的中心。
8.根据权利要求6所述的集成电路，其中，所述第一单元包括多个第一有源图案，所述多个第一有源图案在所述第一方向上延伸，并且与所述多个第一栅电极中的至少一个交叉以形成晶体管，
其中，所述第二单元包括多个第二有源图案，所述多个第二有源图案在所述第一方向上延伸，并且与所述多个第二栅电极中的至少一个交叉，
其中，所述多个第一有源图案的第一数量大于所述多个第二有源图案的第二数量，并且
其中，所述第一宽度大于所述第二宽度。
9.根据权利要求1所述的集成电路，还包括虚设图案，其在所述电力线下方在所述第一方向上延伸，并且
其中，沿着所述虚设图案定位所述边界。
10.根据权利要求1所述的集成电路，还包括过孔件，其在竖直方向上连接到所述电力线，并且电连接到所述电力线、所述第一单元和所述第二单元，
其中，所述边界在所述第一方向上穿过所述过孔件的中心。
11.根据权利要求1所述的集成电路，还包括：
多个第一单元，所述多个第一单元中的每一个具有所述第一高度，并且布置在彼此相邻的M个第一行上，其中，M是自然数；以及
多个第二单元，所述多个第二单元中的每一个具有所述第二高度，并且布置在彼此相邻的N个第二行上，其中，N是自然数，
其中，所述第一单元是所述多个第一单元中的一个，并且
其中，所述第二单元是所述多个第二单元中的一个。
12.一种集成电路，包括：
第一单元，其布置在第一行上，其中，所述第一行在第一方向上延伸，并且具有第一高度；
第二单元，其布置在第二行上，其中，所述第二行与所述第一行相邻，并且具有所述第一高度；
第三单元，其布置在第三行上，其中，所述第三行与所述第二行相邻，并且具有第二高度；
第一电力线，其布置在所述第一行和所述第二行接触彼此的第一边界上，其中，所述第一电力线被配置为将电力提供到所述第一单元和所述第二单元；以及
第二电力线，其布置在所述第二行和所述第三行接触彼此的第二边界上，其中，所述第二电力线被配置为将电力提供到所述第二单元和所述第三单元，
其中，所述第一电力线基于所述第一边界对称，并且
其中，所述第二电力线基于所述第二边界不对称。
13.根据权利要求12所述的集成电路，其中，所述第一单元与所述第一电力线的具有第一宽度的部分叠置，并且所述第二单元与所述第一电力线的具有第二宽度的部分叠置，
其中，所述第二单元与所述第二电力线的具有第三宽度的部分叠置，并且所述第三单元与所述第二电力线的具有第四宽度的部分叠置，
其中，所述第一宽度、所述第二宽度和所述第三宽度具有共同值，并且
其中，所述第四宽度与所述共同值不同。
14.根据权利要求13所述的集成电路，其中，所述第一高度大于所述第二高度，并且
其中，所述共同值大于所述第四宽度。
15.根据权利要求13所述的集成电路，其中，所述第一单元和所述第二单元中的每一个包括布置在多个第一轨道上的至少一个第一导电图案，所述多个第一轨道在所述第一方向上延伸，并且以第一轨道间隔彼此间隔开，
其中，所述第三单元包括布置在多个第二轨道上的至少一个第二导电图案，所述多个第二轨道在所述第一方向上延伸，并且以第二轨道间隔彼此间隔开，
其中，当所述多个第一轨道的第一数量大于所述多个第二轨道的第二数量时，所述共同值大于所述第四宽度，并且
其中，当所述第二数量大于所述第一数量时，所述第四宽度大于所述共同值。
16.根据权利要求13所述的集成电路，其中，所述第一单元、所述第二单元和所述第三单元分别包括多个第一栅电极、多个第二栅电极和多个第三栅电极，
其中，所述多个第一栅电极、所述多个第二栅电极和所述多个第三栅电极在与所述第一方向交叉的第二方向上延伸，并且
其中，所述多个第一栅电极、所述多个第二栅电极和所述多个第三栅电极之间的节距彼此相同。
17.根据权利要求16所述的集成电路，其中，所述第一单元和所述第二单元中的每一个包括多个第一有源图案，所述多个第一有源图案在所述第一方向上延伸，并且与所述多个第一栅电极和所述多个第二栅电极中的至少一个交叉以形成晶体管，
其中，所述第三单元包括多个第二有源图案，所述多个第二有源图案在所述第一方向上延伸，并且与所述多个第三栅电极中的至少一个交叉以形成晶体管，
其中，当所述多个第一有源图案的第一数量大于所述多个第二有源图案的第二数量时，所述共同值大于所述第四宽度，并且
其中，当所述第二数量大于所述第一数量时，所述第四宽度大于所述共同值。
18.一种设计集成电路的方法，所述方法包括步骤：
基于定义所述集成电路的输入数据在多个第一行上布置来自单元库的多个第一单元，其中，所述多个第一行在第一方向上延伸，并且具有第一高度；
基于所述输入数据在多个第二行上布置来自所述单元库的多个第二单元，其中，所述多个第二行在所述第一方向上延伸，并且具有第二高度；
布置相对于所述多个第一行与所述多个第二行之间的第一边界具有不对称宽度的第一电力线；以及
生成定义所述集成电路的布局的输出数据。
19.根据权利要求18所述的方法，还包括步骤：布置相对于所述多个第一行之间的第二边界和所述多个第二行之间的边界具有对称宽度的第二电力线。
20.根据权利要求18所述的方法，其中，布置所述第一电力线的步骤包括：
在第一布线层上布置第一图案，所述第一图案被配置为将电压提供到所述多个第一单元和所述多个第二单元，其中，所述第一图案在与所述第一方向交叉的第二方向上延伸，并且具有不对称宽度；以及
在设置在所述第一布线层上方的第二布线层上布置第二图案，所述第二图案被配置为将所述电压提供到所述第一图案，其中，所述第二图案在所述第二方向上延伸并且具有不对称宽度。
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