KR20220015207A - 반도체 장치 - Google Patents

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Abstract

본 발명의 실시예들은 반도체 장치에 관한 것이다. 본 발명의 실시예들에 따르면, 반도체 장치는 제1셀, 제2 셀 및 제1 셀에 파워를 공급하는 통로인 파워 레일을 포함하고, 파워 레인은 제1 방향으로 연장되고, 제2 셀과 중첩된 부분의 제2 방향의 폭이 제1 셀과 중첩된 부분의 제2 방향의 폭보다 클 수 있다. 이를 통해 반도체 장치는 파워 레일로 인해 발생하는 파워 손실을 감소시키고, 내부에 존재하는 셀의 동작 오류가 발생할 가능성을 감소시킬 수 있다.

Description

반도체 장치 {SEMICONDUCTOR DEVICE}
본 발명의 실시예들은 반도체 장치에 관한 것이다.
반도체 공정 기술의 발전에 따라 트랜지스터의 크기가 작아지고 이에 따라 많은 수의 트랜지스터가 반도체 장치에 집적되고 있다. 이로 인해 반도체 장치를 제조하는 공정의 난이도가 높아지는데, 특히 반도체 장치 내의 셀에 파워를 공급하는 통로인 파워 레일을 설계하는 난이도가 높아진다.
반도체 공정 기술이 발전할수록 반도체 공정의 미세화로 인하여 파워 레일의 폭이 역시 작아지고, 이로 인해 파워 레일의 저항이 커져서 반도체 장치 내에서 발생하는 파워 손실의 양이 증가하고 있다. 한편, 이러한 파워 손실을 최소화하기 위해서는 파워 레일의 폭을 증가시켜야 하나 이 경우에는 반도체 장치의 구성이 미리 설정된 디자인 룰(design rule)에 위배될 가능성이 있다.
본 발명의 실시예들은 파워 레일로 인해 발생하는 파워 손실을 감소시킬 수 있는 반도체 장치를 제공할 수 있다.
또한, 본 발명의 실시예들은 내부에 존재하는 셀의 동작 오류가 발생할 가능성을 감소시킬 수 있는 반도체 장치를 제공할 수 있다.
일 측면에서, 본 발명의 실시예들은 제1 셀, 제2 셀 및 제1 셀에 파워를 공급하는 통로인 파워 레일을 포함하는 반도체 장치를 제공할 수 있다.
파워 레일은 제1 방향으로 연장될 수 있다.
파워 레일은 제2 셀과 중첩된 부분의 제2 방향의 폭이 제1 셀과 중첩된 부분의 제2 방향의 폭보다 클 수 있다. 이때, 제1 방향과 제2 방향은 서로 수직이다.
일 예로 제1 셀은 표준 셀이고 제2 셀은 필러 셀 또는 디커플링 캐패시터 셀일 수 있다. 이때, 제1 셀은 NOR 게이트, NAND 게이트, XOR 게이트 및 인버터 중 적어도 하나 이상을 포함할 수 있다.
파워 레일은 제2 셀과 중첩된 부분의 제2 방향의 폭이 설정된 최소 폭보다 클 수 있다.
다른 측면에서, 본 발명의 실시예들은, 제1 셀, 제2 셀, 제1 셀에 파워를 공급하는 통로인 제1 파워 레일 및 제2 파워 레일을 포함하는 반도체 장치를 제공할 수 있다.
제1 파워 레일 및 제2 파워 레일은 제1 방향으로 연장될 수 있다.
제2 파워 레일은 제2 셀과 중첩된 부분의 제2 방향의 폭이 제1 셀과 중첩된 부분의 제2 방향의 폭보다 클 수 있다. 이때, 제1 방향과 제2 방향은 서로 수직일 수 있다.
제1 파워 레일과 제2 파워 레일은 제1 방향 및 제2 방향과 수직인 제3 방향으로 상호 이격된 서로 다른 레이어 상에 위치할 수 있다.
일 예로 제1 셀은 표준 셀이고 제2 셀은 필러 셀 또는 디커플링 캐패시터 셀일 수 있다. 이때, 제1 셀은 NOR 게이트, NAND 게이트, XOR 게이트 및 인버터 중 적어도 하나 이상을 포함할 수 있다.
제2 파워 레일은 제2 셀과 중첩된 부분의 제2 방향의 폭이 설정된 최소 폭보다 클 수 있다.
본 발명의 실시예들에 의하면, 파워 레일로 인해 발생하는 파워 손실을 감소시킬 수 있다.
또한, 본 발명의 실시예들에 의하면, 내부에 존재하는 셀의 동작 오류가 발생할 가능성을 감소시킬 수 있다.
도 1은 반도체 장치의 개략적인 구조를 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 구조의 일 예를 나타낸 도면이다.
도 3은 도 2에서 설명한 반도체 장치에 포함된 셀의 정보를 나타낸 도면이다.
도 4는 도 2에서 설명한 반도체 장치의 파워 레일에서 제2 셀과 인접한 부분의 제2 방향의 폭을 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 반도체 장치의 구조의 다른 예를 나타낸 도면이다.
도 6은 도 5에서 설명한 반도체 장치의 제1 레이어의 구조를 나타낸 도면이다.
도 7은 도 5에서 설명한 반도체 장치의 제2 레이어의 구조를 나타낸 도면이다.
이하에서는, 본 발명의 실시예들을 첨부된 도면을 참조하여 상세히 설명한다.
도 1은 반도체 장치의 개략적인 구조를 나타낸 도면이다.
도 1을 참조하면, 반도체 장치는 하나 이상의 파워 레일을 포함할 수 있다.
파워 레일은 파워 소스로부터 공급받은 파워를 이용하여, 파워 레일과 인접한 셀에 파워를 공급할 수 있다. 파워 레일은 파워를 공급하는 통로로써, 반도체 장치에 포함된 셀은 파워 레일을 통해 파워(e.g. Vdd, Vss)를 공급받을 수 있다. 이때, 반도체 장치에 포함된 셀은 표준 셀(standard cell), 필러 셀(filler cell) 또는 디커플링 캐패시터 셀(decoupling capacitor cell) 등일 수 있다. 그리고 반도체 장치에 포함된 각 셀의 크기는 서로 다를 수 있다.
반도체 장치는 하나 이상의 셀들을 포함할 수 있으며, 각 셀은 하나 이상의 파워 레일과 전기적으로 연결되거나 또는 어떤 파워 레일과도 전기적으로 연결되지 않을 수 있다. 이 때, 파워 레일과 전기적으로 연결된 셀은 일 예로 하나 이상의 도전 라인을 통해 파워 레일과 전기적으로 연결될 수 있다.
반도체 장치에 포함된 하나 이상의 파워 레일은 제1 방향(DIR_1)으로 연장될 수 있다. 즉, 파워 레일은 제1 방향(DIR_1)으로 이어진 레일의 형태일 수 있다. 그리고 반도체 장치에 포함된 하나 이상의 파워 레일은 제1 방향(DIR_1)과 수직인 제2 방향(DIR_2)으로 서로 이격되어 배치될 수 있다.
도 2는 본 발명의 실시예들에 따른 반도체 장치의 구조의 일 예를 나타낸 도면이다.
도 2를 참조하면, 반도체 장치는 제1 셀(CELL_1) 및 제2 셀(CELL_2) 을 포함할 수 있다.
그리고 반도체 장치는 제1 셀(CELL_1)에 파워를 공급하는 통로인 파워 레일(PWR_RAIL)을 포함할 수 있다. 파워 레일(PWR_RAIL)은 제1 셀(CELL_1)에 파워가 공급될 수 있도록 제1 셀(CELL_1)과 도전 라인 등을 통하여 전기적으로 연결될 수 있다.
도 1과 마찬가지로 파워 레일(PWR_RAIL)은 제1 방향(DIR_1)으로 연장될 수 있다.
본 발명의 실시예들에서, 파워 레일(PWR_RAIL)의 제2 방향(DIR_2)의 폭은 균일하지 않고 제1 방향(DIR_1)으로 어떤 셀과 중첩되는지에 따라서 달라질 수 있다.
도 2에서, 파워 레일(PWR_RAIL)은 제2 셀(CELL_2)과 중첩된 부분의 제2 방향(DIR_2)의 폭인 제2 폭(WIDTH_2)이 제1 셀(CELL_1)과 중첩된 부분의 제2 방향(DIR_2)의 폭인 제1 폭(WIDTH_1)보다 크다.
전술한 바와 같이, 파워 레일(PWR_RAIL)의 폭이 커질수록 파워 레일(PWR_RAIL)의 저항으로 인한 파워 손실(이러한 파워 손실은 파워 레일에 흐르는 전류 I와 파워 레일의 저항 R에 의해 결정되므로 IR 드롭(drop)으로 호칭될 수 있다)이 감소한다. 따라서, 파워 레일(PWR_RAIL)은 제2 폭(WIDTH_2)이 증가한 만큼 저항이 감소하므로, 파워 레일(PWR_RAIL)로 인해 발생할 수 있는 파워 손실이 감소한다. 그리고 이로 인해 파워 레일(PWR_RAIL)을 통해 파워를 공급받는 셀들에 파워가 안정적으로 공급될 수 있어서, 셀들의 동작 오류가 발생할 가능성이 감소한다.
하지만, 특정한 셀과 중첩된 부분에서는, 파워 레일(PWR_RAIL)이 해당 셀과 중첩된 부분의 제2 방향(DIR_2)의 폭을 확장할 수 없는 경우가 발생할 수 있다. 셀이 파워 레일(PWR_RAIL)이 위치하는 레이어와 동일한 레이어를 사용하는 경우 설정된 디자인 룰에 위배될 수 있기 때문이다.
따라서, 파워 레일(PWR_RAIL)의 폭은 하나의 셀이 중첩된 부분의 제2 방향(DIR_2)의 폭을 확장하여도 설정된 디자인 룰에 위배되지 않을 때 확장될 수 있다. 반면, 파워 레일(PWR_RAIL)의 폭은 하나의 셀이 중첩된 부분의 제2 방향(DIR_2)의 폭을 확장할 경우 설정된 디자인 룰에 위배될 때는 확장될 수 없다.
이하, 제1 셀(CELL_1)과 제2 셀(CELL_2)의 구체적인 예를 설명한다.
도 3은 도 2에서 설명한 반도체 장치에 포함된 셀의 정보를 나타낸 도면이다.
도 3을 참조하면, 제1 셀(CELL_1)은 표준 셀(standard cell)이고, 제2 셀(CELL_2)은 필러 셀(filler cell) 또는 디커플링 캐패시터 셀(decoupling capacitor cell)일 수 있다.
표준 셀은 특정한 기능(function)을 수행할 수 있는 셀로써, 반도체 장치의 연산을 수행하는 디지털 로직으로 구현될 수 있다. 일 예로 표준 셀은 특정한 로직을 구현하기 위한 게이트들(e.g. NOR 게이트, NAND 게이트, XOR 게이트 및 인버터) 중 적어도 하나 이상을 포함할 수 있다.
반면, 필러 셀 또는 디커플링 캐패시터 셀은 특정한 기능을 수행하지 않는 셀로써, 반도체 장치의 연산에 어떠한 기여도 하지 않는다. 필러 셀 또는 디커플링 캐패시터 셀은 파워 손실의 최소화 및 표준 셀들 간의 스페이싱(spacing)을 위해 반도체 장치 상에서 확보된 공간(e.g. 전체 공간의 30% ~ 60%)을 채우기 위해 사용하는 셀이다.
본 발명의 실시예들에서, 제2 셀(CELL_2), 즉 필러 셀 또는 디커플링 캐패시터 셀에 중첩된 부분의 파워 레일(PWR_RAIL)의 폭이 제1 셀(CELL_1), 즉 표준 셀에 중첩된 부분의 파워 레일(PWR_RAIL)의 폭보다 큰 이유는, 표준 셀은 파워 레일(PWR_RAIL)과 동일한 레이어를 사용하고 있기 때문이다. 즉, 제1 셀(CELL_1)이 이미 사용하고 있는 영역으로 파워 레일(PWR_RAIL)이 확장되는 것이 불가능하기 때문에, 파워 레일(PWR_RAIL)은 확장 가능한 부분, 즉 제2 셀(CELL_2)과 중첩된 부분에서만 확장될 수 있다.
도 4는 도 2에서 설명한 반도체 장치의 파워 레일에서 제2 셀과 인접한 부분의 제2 방향의 폭을 나타낸 도면이다.
도 4를 참조하면, 파워 레일(PWR_RAIL)은 제2 셀(CELL_2)과 중첩된 부분의 제2 방향(DIR_2)의 폭인 제2 폭(WIDTH_2)이 설정된 최소 폭(MIN_WIDTH)보다 클 수 있다.
이때, 최소 폭(MIN_WIDTH)의 값은 반도체 장치의 설계에 따라 설정된 디자인 룰에 위배되지 않는 범위 내에서 설정된 값일 수 있다.
도 5는 본 발명의 실시예들에 따른 반도체 장치의 구조의 다른 예를 나타낸 도면이다.
도 5를 참조하면, 반도체 장치는 제1 셀(CELL_1) 및 제2 셀(CELL_2)을 포함하고, 제1 셀(CELL_1)에 파워를 공급하는 통로인 제1 파워 레일(PWR_RAIL_1)을 포함하고, 추가로 제2 파워 레일(PWR_RAIL_2)을 포함할 수 있다.
이때, 도 2에서 설명한 반도체 장치와 같이 하나의 파워 레일을 사용할 지 또는 도 5에서 설명한 반도체 장치와 같이 2개의 파워 레일을 사용할 지 여부는 반도체 장치를 제조하는 공정(e.g. 7nm / 16nm / 28nm)에 따라서 달라질 수 있다.
이때, 제1 파워 레일(PWR_RAIL_1) 및 제2 파워 레일(PWR_RAIL_2)은 제1 방향(DIR_1)으로 연장될 수 있다.
한편, 제1 파워 레일(PWR_RAIL_1)과 제2 파워 레일(PWR_RAIL_2)은 서로 다른 레이어 상에 위치할 수 있다. 도 5에서, 제1 파워 레일(PWR_RAIL_1)은 제1 레이어(LAYER_1) 상에 위치하고, 제2 파워 레일(PWR_RAIL_2)은 제2 레이어(LAYER_2) 상에 위치한다.
이때, 제1 레이어(LAYER_1) 및 제2 레이어(LAYER_2)는 제1 방향(DIR_1) 및 제1 방향(DIR_1)과 수직인 제2 방향(DIR_2)과 수직인 제3 방향(DIR_3)으로 상호 이격될 수 있다.
이하 도 5의 반도체 장치의 구조를 제1 레이어(LAYER_1) 및 제2 레이어(LAYER_2)에 대해 각각 나누어 설명한다.
도 6은 도 5에서 설명한 반도체 장치의 제1 레이어의 구조를 나타낸 도면이다.
도 6을 참조하면, 제1 레이어(LAYER_1) 상에 위치하는 제1 파워 레일(PWR_RAIL_1)은 제1 셀(CELL_1) 및 제2 셀 (CELL_2) 과 중첩될 수 있다.
이때, 도 3과 마찬가지로 제1 셀(CELL_1)은 표준 셀(standard cell)이고, 제2 셀(CELL_2)은 필러 셀(filler cell) 또는 디커플링 캐패시터 셀(decoupling capacitor cell)일 수 있다.
그리고 표준 셀은 NOR 게이트, NAND 게이트, XOR 게이트 및 인버터 중 적어도 하나 이상을 포함할 수 있다.
제1 파워 레일(PWR_RAIL_1)은, 제1 셀(CELL_1)과 중첩된 부분의 제2 방향(DIR_2)의 폭과 제2 셀(CELL_2)과 중첩된 부분의 제2 방향(DIR_2)의 폭이 제1 폭(WIDTH_1)으로 균일하다.
도 7은 도 5에서 설명한 반도체 장치의 제2 레이어의 구조를 나타낸 도면이다.
도 7을 참조하면, 제2 레이어(LAYER_2) 상에 위치하는 제2 파워 레일(PWR_RAIL_2)은 제1 셀(CELL_1) 및 제2 셀(CELL_2) 과 중첩될 수 있다.
이때, 제2 파워 레일(PWR_RAIL_2)은, 제2 셀(CELL_2)과 중첩된 부분의 제2 방향(DIR_2)의 폭인 제2 폭(WIDTH_2)이 제1 셀(CELL_1)과 중첩된 부분의 제2 방향(DIR_1)의 폭인 제1 폭(WIDTH_1)보다 크다.
도 2에서 설명한 바와 마찬가지로, 제2 파워 레일(PWR_RAIL_2)은 제2 폭(WIDTH_2)이 증가한 만큼 저항이 감소하므로, 제2 파워 레일(PWR_RAIL_2)로 인해 발생할 수 있는 파워 손실이 감소한다. 그리고 이로 인해 제2 파워 레일(PWR_RAIL_2)을 통해 파워를 공급받는 셀들에 파워가 안정적으로 공급될 수 있어서, 셀들의 동작 오류가 발생할 가능성이 감소한다.
한편, 도 4에서 설명한 바와 마찬가지로 제2 파워 레일(PWR_RAIL_2)은 제2 셀(CELL_2)과 인접한 부분의 제2 방향(DIR_2)의 폭인 제2 폭(WIDTH_2)이 설정된 최소 폭(MIN_WIDTH)보다 클 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.

Claims (8)

  1. 제1 셀;
    제2 셀; 및
    상기 제1 셀에 파워를 공급하는 통로인 파워 레일을 포함하고,
    상기 파워 레일은,
    제1 방향으로 연장되고,
    상기 제2 셀과 중첩된 부분의 제2 방향의 폭이 상기 제1 셀과 중첩된 부분의 상기 제2 방향의 폭보다 크고,
    상기 제1 방향과 상기 제2 방향은 서로 수직인 반도체 장치.
  2. 제1항에 있어서,
    상기 제1 셀은 표준 셀(standard cell)이고,
    상기 제2 셀은 필러 셀(filler cell) 또는 디커플링 캐패시터 셀(decoupling capacitor cell)인 반도체 장치.
  3. 제2항에 있어서,
    상기 제1 셀은 NOR 게이트, NAND 게이트, XOR 게이트 및 인버터 중 적어도 하나 이상을 포함하는 반도체 장치.
  4. 제1항에 있어서,
    상기 파워 레일은,
    상기 제2 셀과 중첩된 부분의 제2 방향의 폭이 설정된 최소 폭보다 큰 반도체 장치.
  5. 제1 셀;
    제2 셀;
    상기 제1 셀에 파워를 공급하는 통로인 제1 파워 레일; 및
    제2 파워 레일을 포함하고,
    상기 제1 파워 레일 및 상기 제2 파워 레일은 제1 방향으로 연장되고,
    상기 제2 파워 레일은,
    상기 제2 셀과 중첩된 부분의 제2 방향의 폭이 상기 제1 셀과 중첩된 부분의 상기 제2 방향의 폭보다 크고,
    상기 제1 방향과 상기 제2 방향은 서로 수직이고,
    상기 제1 파워 레일과 상기 제2 파워 레일은,
    상기 제1 방향 및 상기 제2 방향과 수직인 제3 방향으로 상호 이격된 서로 다른 레이어 상에 위치하는 반도체 장치.
  6. 제5항에 있어서,
    상기 제1 셀은 표준 셀(standard cell)이고,
    상기 제2 셀은 필러 셀(filler cell) 또는 디커플링 캐패시터 셀(decoupling capacitor cell)인 반도체 장치.
  7. 제6항에 있어서,
    상기 제1 셀은 NOR 게이트, NAND 게이트, XOR 게이트 및 인버터 중 적어도 하나 이상을 포함하는 반도체 장치.
  8. 제5항에 있어서,
    상기 제2 파워 레일은,
    상기 제2 셀과 중첩된 부분의 제2 방향의 폭이 설정된 최소 폭보다 큰 반도체 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220114320A1 (en) * 2020-10-13 2022-04-14 Samsung Electronics Co., Ltd. Integrated circuit including asymmetric power line and method of designing the same

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230411292A1 (en) * 2022-06-17 2023-12-21 International Business Machines Corporation Multiple critical dimension power rail

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013229470A (ja) * 2012-04-26 2013-11-07 Ps4 Luxco S A R L 半導体装置及びそのレイアウト方法
US9634026B1 (en) * 2016-07-13 2017-04-25 Qualcomm Incorporated Standard cell architecture for reduced leakage current and improved decoupling capacitance
US11675952B2 (en) * 2021-01-27 2023-06-13 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit, system and method of forming the same
KR20230155275A (ko) * 2022-05-03 2023-11-10 삼성전자주식회사 반도체 장치

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20220114320A1 (en) * 2020-10-13 2022-04-14 Samsung Electronics Co., Ltd. Integrated circuit including asymmetric power line and method of designing the same
US11755809B2 (en) * 2020-10-13 2023-09-12 Samsung Electronics Co., Ltd. Integrated circuit including asymmetric power line and method of designing the same

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