CN104733386A - 半导体集成电路装置及其布局设计方法 - Google Patents
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Abstract
本发明提供一种半导体集成电路装置及其布局设计方法。所述半导体集成电路装置的布局设计方法包括：将分别构成多个功能模块的多个标准单元配置于逻辑电路配置区域的一部分中的步骤；在逻辑电路配置区域中的未配置标准单元的区域的一部分中配置多个基本单元的步骤；和在逻辑电路配置区域中的未配置标准单元以及基本单元的区域的至少一部分中配置至少一个二极管单元的步骤，所述二极管单元包括被连接于预定的晶体管的栅极电极与第一电源线之间的第一二极管，以及被连接于该栅极电极与第二电源配线之间的第二二极管。
Description
技术领域
本发明一般涉及一种半导体集成电路装置，尤其涉及一种利用标准单元方式而被制造的半导体集成电路装置。而且，本发明涉及这种半导体集成电路装置的布局设计方法。
背景技术
在标准单元方式的半导体集成电路装置的布局设计中，通过使用计算机来对构成实现所需的功能的电路模块的多种标准单元进行配置并连接，从而决定MOS晶体管等电路元件的配置以及配线。此时，为了防止因天线效应而导致的MOS晶体管的栅极绝缘膜的劣化，而实施在预定的MOS晶体管的栅极电极与电源配线之间连接保护用的二极管的措施。
天线效应是指，在半导体集成电路装置的金属配线层的蚀刻工序中，较长的配线被充入电荷的现象。例如，在对金属配线层进行等离子蚀刻时，当被连接于较长的配线的栅极电极所积蓄的电荷量变大时，栅极绝缘膜的绝缘将被破坏而产生栅极绝缘膜的劣化，从而成为漏电流产生的主要原因。因此，在金属配线层的蚀刻工序中，在形成有被连接于MOS晶体管的栅极电极的较长的配线，并且该配线未被连接于其他的MOS晶体管的源极或漏极的情况下，天线效应将会成为问题。
为了防止因这种天线效应而导致的栅极绝缘膜的劣化，在现有的在标准单元方式的半导体集成电路装置的布局设计中，实施在配置了多个标准单元之后，在空出的区域中优先配置保护用的二极管的措施。
作为相关的技术，在专利文献1中公开了一种以在不增加LSI芯片的面积的条件下，可靠地防止因天线效应而导致的晶体管的栅极氧化膜的破坏等为目的的半导体集成电路装置。
在该半导体集成电路装置中，设置有多个与逻辑功能相对应的标准单元，在该标准单元之间设置有间隙，该间隙为未设置标准单元的未使用区域，并设置有对标准单元之间进行电连接的金属配线。通过在该未使用区域的一部分中，于电源线与地线之间设置天线效应保护单元，从而将输入端子被连接于上述金属配线，并且从因天线效应而导致的栅极氧化膜的破坏中保护标准单元。
但是，在半导体集成电路装置的制造中，存在如下的情况，即，在制作了为了在半导体基板上形成栅极电极、杂质扩散区域或配线而使用的光掩膜之后，产生实施电路修正的需要。而且，还存在如下的情况，即，在半导体基板上实际形成了栅极电极或杂质扩散区域之后，产生实施电路修正的需要。在现有的标准单元方式的半导体集成电路装置的布局设计中，并未考虑用于在这种情况下实施电路修正的对策。
专利文献1：日本特开2000－332206号公报(段落0015－0017、图1、图2)
发明内容
因此，鉴于上述这一点，本发明的一个目的在于，提供一种半导体集成电路装置，所述半导体集成电路装置能够在不增加半导体基板的面积的条件下，即使在制作了半导体集成电路装置的制造工序中所使用的光掩膜之后实施电路修正的情况下也可确保相对于电路修正的灵活性，并且实现天线效应对策。
为了解决以上的课题，本发明的第一观点所涉及的半导体集成电路装置的布局设计方法包括:步骤(a),在逻辑电路配置区域的一部分中配置分别构成多个功能模块的多个标准单元，所述多个功能模块实现半导体集成电路装置的逻辑功能；步骤(b)，在逻辑电路配置区域中的未配置标准单元的区域的一部分中配置多个基本单元；步骤(c)，在逻辑电路配置区域中的未配置标准单元以及基本单元的区域的至少一部分中，配置包括第一二极管以及第二二极管的至少一个二极管单元，所述第一二极管被连接于预定的晶体管的栅极电极与第一电源配线之间，所述第二二极管被连接于该栅极电极与第二电源配线之间。
另外，本发明的第一观点所涉及的半导体集成电路装置为，包括具有逻辑电路配置区域的半导体基板的半导体集成电路装置，并具备：多个标准单元，其被配置于逻辑电路配置区域的一部分中，并分别构成多个功能模块，所述多个功能模块实现半导体集成电路装置的逻辑功能；多个基本单元，其被配置于逻辑电路配置区域中的未配置标准单元的区域的一部分中；至少一个二极管单元，其被配置于逻辑电路配置区域中的未配置标准单元以及基本单元的区域的至少一部分中，并包括第一二极管以及第二二极管，所述第一二极管被连接于预定的晶体管的栅极电极与第一电源配线之间，所述第二二极管被连接于该栅极电极与第二电源配线之间，二极管单元在与二极管单元的长边方向正交的方向上被配置于，两个标准单元之间的区域、标准单元与基本单元之间的区域或者逻辑电路配置区域的端部的区域的至少一部分中。
根据本发明的第一观点，由于在逻辑电路配置区域中的未配置标准单元的区域中配置有通用的基本单元以及保护用的二极管单元，从而能够仅通过变更配线层便将基本单元作为功能模块进行使用，因此能够提供一种半导体集成电路装置，所述半导体集成电路装置能够在不增加半导体基板的面积的条件下，即使在制作了半导体集成电路装置的制造工序中所使用的光掩膜之后实施电路修正的情况下也可确保相对于电路修正的灵活性，并且实现天线效应对策。
在此，可以采用如下方式，即，基本单元的宽度大于二极管单元的宽度，标准单元的长度、基本单元的长度和二极管单元的长度大致相等。在这种情况下，能够在逻辑电路配置区域中的配置了标准单元以及基本单元之后的未配置区域中配置二极管单元。
本发明的第二观点所涉及的半导体集成电路装置的布局设计方法为如下的布局设计方法，即，在本发明的第一观点所涉及的半导体集成电路装置的布局设计方法中，步骤(b)包括：步骤(b1)，在逻辑电路配置区域中的未配置标准单元的区域的一部分中配置多个第一基本单元；步骤(b2)，在逻辑电路配置区域中的未配置标准单元以及第一基本单元的区域的一部分中配置多个第二基本单元，所述多个第二基本单元具有小于第一基本单元的宽度且大于二极管单元的宽度的宽度。
另外，本发明的第二观点所涉及的半导体集成电路装置为如下的半导体集成电路装置，即，在本发明的第一观点所涉及的半导体集成电路装置中，多个基本单元包括多个第一基本单元以及多个第二基本单元，所述多个第一基本单元被配置于逻辑电路配置区域中的未配置标准单元的区域的一部分中，所述多个第二基本单元被配置于逻辑电路配置区域中的未配置标准单元以及第一基本单元的区域的一部分中，并具有小于第一基本单元的宽度且大于二极管单元的宽度的宽度。
根据本发明的第二观点，由于在逻辑电路配置区域中的未配置标准单元的区域中配置有通用的第一基本单元、第二基本单元以及保护用的二极管单元，从而能够通过仅变更配线层便将第一基本单元以及第二基本单元作为功能模块进行使用，因此能够提供一种半导体集成电路装置，所述半导体集成电路装置能够在不增加半导体基板的面积的条件下，即使在制作了半导体集成电路装置的制造工序中所使用的光掩膜之后实施电路修正的情况下也可确保相对于电路修正的灵活性，并且实现天线效应对策。
在此，也可以采用如下方式，即，第一基本单元的宽度为二极管单元的宽度的大致3倍，第二基本单元的宽度为二极管单元的宽度的大致2倍，标准单元的长度、第一基本单元的长度、第二基本单元的长度和二极管单元的长度大致相等。在这种情况下，能够在逻辑电路配置区域中的配置了标准单元以及第一基本单元之后的未配置区域中配置第二基本单元，而且，能够在配置了第二基本单元之后的未配置区域中配置二极管单元。
也可以采用如下方式，即，在以上方式中，基本单元或第一基本单元包括：具有共同的第一栅极电极的第一P沟道晶体管以及第一N沟道晶体管；和具有共同的第二栅极电极的第二P沟道晶体管以及第二N沟道晶体管。在这种情况下，能够通过将配线连接于一个或多个基本单元，或者一个或多个第一基本单元，从而构成各种功能模块。
另外，也可以采用如下方式，即，第二基本单元包括具有共同的第三栅极电极的第三P沟道晶体管以及第三N沟道晶体管。在这种情况下，能够通过将配线连接于一个或多个第一基本单元以及第二基本单元，从而构成各种功能模块。或者，能够通过将配线连接于第二基本单元，从而构成倒相器。
附图说明
图1为表示本发明的各实施方式所涉及的半导体集成电路装置的布局的俯视图。
图2为第一实施方式所涉及的半导体集成电路装置的逻辑电路配置区域的俯视图。
图3为表示图2中的基本单元的布局的示例的俯视图。
图4为表示使用基本单元而被构成的NAND电路的布局的示例的俯视图。
图5为表示图4所示的NAND电路的结构的电路图。
图6为表示图2中的二极管单元的布局的示例的俯视图。
图7为表示图6所示的二极管单元的构造的示例的剖视图。
图8为表示二极管单元与作为保护对象的晶体管的连接示例的电路图。
图9为第二实施方式所涉及的半导体集成电路装置的逻辑电路配置区域的俯视图。
图10为表示图9中的第二基本单元的布局的示例的俯视图。
图11为使用第二基本单元而被构成的倒相器的布局的俯视图。
图12为表示图11所示的倒相器的结构的电路图。
图13为表示第一实施方式所涉及的布局设计方法的流程图。
图14为表示第二实施方式所涉及的布局设计方法的流程图。
具体实施方式
以下，参照附图对本发明的实施方式进行详细说明。此外，对于同一结构要素标注同一参照编号，并省略重复的说明。
图1为示意性地表示本发明的各实施方式所涉及的半导体集成电路装置的布局的俯视图。如图1所示，该半导体集成电路装置包括由硅等半导体材料形成的半导体基板1。半导体基板1至少具有逻辑电路配置区域10，而且，还可以具有模拟电路配置区域20、存储器配置区域30和I/O单元配置区域40内的至少一个区域。
在逻辑电路配置区域10中配置有构成逻辑电路的各种单元，和用于从天线效应中保护预定的MOS晶体管的二极管单元。在模拟电路配置区域20中配置有模拟IP(功能模块)等模拟电路。在存储器配置区域30中配置有存储器IP等存储器。在I/O单元配置区域40中配置有包括电源端子或输入输出端子以及根据需要而设置的输入输出电路的I/O单元。
图2为放大表示本发明的第一实施方式所涉及的半导体集成电路装置的逻辑电路配置区域的一部分的俯视图。如图2所示，在逻辑电路配置区域10中配置有多个标准单元11、多个基本单元12和至少一个二极管单元13。
多个标准单元11被配置于逻辑电路配置区域10的一部分中，并分别构成多个功能模块，所述多个功能模块实现半导体集成电路装置的逻辑功能。各个标准单元11包括多个晶体管和用于对这些晶体管之间进行连接的单元内配线，例如，构成倒相器、缓冲器、AND电路、NAND电路、OR电路、NOR电路或触发器等各种功能模块。通过利用单元间配线来连接多个标准单元11，从而实现半导体集成电路装置的逻辑功能。
基本单元12为，被配置于逻辑电路配置区域10中的未配置标准单元11的区域的一部分中，且不具有配线层的通用的单元。即，一个基本单元12为，在变更配线层之前，未被电连接于其他的基本单元或标准单元11等的单元。基本单元12包括多个晶体管，并能够在制作了半导体集成电路装置的制造工序中所使用的光掩膜之后的电路修正，或者在半导体基板上实际形成了栅极电极或杂质扩散区域之后的电路修正中进行利用。在这种情况下，仅通过变更配线层，而将配线连接于基本单元12，便能够构成所需的功能模块。
二极管单元13被配置于逻辑电路配置区域10中的未配置标准单元11以及基本单元12的区域(图中的未配置区域)的至少一部分中。二极管单元13包括被连接于预定的晶体管的栅极电极与第一电源配线之间的第一二极管，和被连接于该栅极电极与第二电源配线之间的第二二极管。
虽然在以上的单元内，标准单元11的尺寸并不固定，但是基本单元12以及二极管单元13具有固定的尺寸。在本申请中，将基本单元12以及二极管单元13的长边方向(图中的Y轴方向)上的各单元的大小称作该单元的“长度”，将与基本单元12以及二极管单元13的长边方向正交的方向(图中的X轴方向)上的各单元的大小称作该单元的“宽度”。
二极管单元13在以上的单元内具有最小的尺寸。标准单元11的尺寸为二极管单元13的尺寸的M倍(M为2以上的整数)，基本单元12的尺寸为二极管单元13的尺寸的N倍(N为2以上的整数)。
以下，作为一个示例，对标准单元11的长度、基本单元12的长度和二极管单元13的长度大致相等的情况进行说明。在这种情况下，标准单元11的宽度为二极管单元13的宽度的M倍，基本单元12的宽度为二极管单元13的宽度的N倍。即，基本单元12的宽度大于二极管单元13的宽度。因此，能够在逻辑电路配置区域10中的配置了标准单元11以及基本单元12之后的未配置区域中配置二极管单元13。例如，基本单元12的宽度可以为二极管单元13的宽度的大致3倍。
由于基本单元12能够利用于构成实施电路修正时所需的功能模块，因此优选为，在逻辑电路配置区域10中的未配置标准单元11的区域中尽可能地配置基本单元12。另外，由于能够利用基本单元12来构成规模更大的功能模块，因此优选为，在图2所示的X轴方向上，未配置标准单元11的区域的宽度在基本单元12的宽度的2倍以上的情况下，连续配置多个基本单元12。
二极管单元13是利用无法配置标准单元11以及基本单元12的未配置区域而被配置的。因此，二极管单元13在与二极管单元13的长边方向正交的方向(图中的X轴方向)上，被配置于两个标准单元11之间的区域、标准单元11与基本单元12之间的区域或者逻辑电路配置区域10的端部的区域的至少一部分中。即，在两个基本单元12之间的区域中未配置二极管单元13。
图3为表示图2中的基本单元的布局的示例的俯视图。在图3中，为了明确基本单元12的尺寸，而图示了在半导体集成电路装置的布局设计中成为基准的网格(格子)。在图3所示的示例中，基本单元12具有7个网格量的长度和3个网格量的宽度。
基本单元12例如包括：具有共同的栅极电极G1的P沟道MOS晶体管QP1以及N沟道MOS晶体管QN1；和具有共同的栅极电极G2的P沟道MOS晶体管QP2以及N沟道MOS晶体管QN2。
在半导体基板的N阱或N型半导体基板内形成有P型杂质扩散区域51～53。晶体管QP1的源极以及漏极由P型杂质扩散区域51以及52构成。另外，晶体管QP2的源极以及漏极由P型杂质扩散区域52以及53构成。
另一方面，在半导体基板的P阱或P型半导体基板内形成有N型杂质扩散区域61～63。晶体管QN1的源极以及漏极由N型杂质扩散区域61以及62构成。另外，晶体管QN2的源极以及漏极由N型杂质扩散区域62以及63构成。
通过在图2所示的逻辑电路配置区域10中的未配置标准单元11的区域的一部分中配置多个基本单元12，从而即使在制作了半导体集成电路装置的制造工序中所使用的光掩膜之后实施电路修正的情况下，仅通过变更配线层便能够灵活地应对电路修正。即，能够通过将配线连接于一个或多个基本单元12，从而构成各种功能模块。
例如，能够使用一个基本单元12而构成一个或两个倒相器、NAND电路或NOR电路。另外，能够使用四个基本单元12而构成双输入的多路转换器(选择电路)。而且，能够使用六个基本单元12而构成带复位锁存电路。以下，作为一个示例，对使用一个基本单元12而构成NAND电路的情况进行说明。
图4为表示使用图3所示的基本单元而被构成的NAND电路的布局的示例的俯视图。在图4中，“×”标记表示被形成于层间绝缘膜上的通孔的位置。被形成于层间绝缘膜上的配线穿过通孔而被连接于基本单元12所包括的多个晶体管的栅极电极或杂质扩散区域。
图5为表示图4所示的NAND电路的结构的电路图。如图4以及图5所示，在该NAND电路中，晶体管QP1以及QP2的源极被连接于供给有高电位侧的电源电位VDD的第一电源配线，晶体管QP1以及QP2的漏极被一体地形成并被连接于输出端子B的配线。晶体管QP1的栅极被连接于输入端子A1的配线，晶体管QP2的栅极被连接于输入端子A2的配线。
另外，晶体管QN1的漏极被连接于输出端子B的配线，晶体管QN1的源极与晶体管QN2的漏极被一体地形成，晶体管QN2的源极被连接于供给有低电位侧的电源电位VSS的第二电源配线。晶体管QN1的栅极被连接于输入端子A1的配线，晶体管QN2的栅极被连接于输入端子A2的配线。
由此，图4以及图5所示的NAND电路在于输入端子A1以及A2双方供给有高电平的输入信号的情况下，将从输出端子B输出的输出信号活化为低电平，在除此之外的情况下，将从输出端子B输出的输出信号非活化为高电平。
图6为表示图2中的二极管单元的布局的示例的俯视图。在图6中，为了明确二极管单元13的尺寸，图示了在半导体集成电路装置的布局设计中成为基准的网格(格子)。在图6所示的示例中，二极管单元13具有7个网格量的长度和1个网格量的宽度。
另外，在图6中，“×”标记表示被形成于层间绝缘膜上的通孔的位置。被形成于层间绝缘膜上的配线穿过通孔而被连接于二极管单元13所包括的第一二极管以及第二二极管的杂质扩散区域。
图7为表示图6所示的二极管单元的构造的示例的剖视图。如图7所示，在P型的半导体基板1上形成有N阱71以及P阱72。在N阱71内形成有N型杂质扩散区域73以及P型杂质扩散区域74。另一方面，在P阱72内形成有N型杂质扩散区域75以及P型杂质扩散区域76。此外，在使用N型的半导体基板的情况下，可以省略N阱71，在使用P型的半导体基板的情况下，可以省略P阱72。
在半导体基板1上形成有层间绝缘膜2，在层间绝缘膜2上形成有配线77、供给有电源电位VDD的第一电源配线78以及供给有电源电位VSS的第二电源配线79。这些配线穿过被形成于层间绝缘膜2上的通孔而被连接于任意的杂质扩散区域。
在N型杂质扩散区域73中连接有第一电源配线78，由此，N阱71也被电连接于第一电源配线78。P型杂质扩散区域74构成了第一二极管的阳极，N阱71以及N型杂质扩散区域73构成了第一二极管的阴极。
在P型杂质扩散区域76中连接有第二电源配线79，由此，P阱72也被连接于第二电源配线79。P型杂质扩散区域76以及P阱72构成了第二二极管的阳极，N型杂质扩散区域75构成了第二二极管的阴极。
P型杂质扩散区域74以及N型杂质扩散区域75通过配线77而被连接于预定的晶体管的栅极电极。在此，预定的晶体管是指，在半导体集成电路装置的金属配线层的蚀刻工序中，应该从天线效应中进行保护的晶体管。
具体而言，在任意的金属配线层的蚀刻工序中，形成有被连接于晶体管的栅极电极的预定的长度(例如，10μm)以上的配线，并且该配线未被连接于其他的晶体管的源极或漏极等的杂质扩散区域的情况下，需要从天线效应中保护该晶体管。尤其是对于各个标准单元中具有通过配线而被连接于输入端子的栅极电极的晶体管，由于存在该配线未被连接于其他的晶体管的源极或漏极等杂质扩散区域的情况，因此成为保护对象的可能性较高。
图8为表示图6以及图7所示的二极管单元与作为保护对象的晶体管的连接示例的电路图。在图8所示的示例中，任意的标准单元11所包括的P沟道MOS晶体管QP3以及N沟道MOS晶体管QN3成为保护对象。在晶体管QP3以及QN3的栅极电极上连接有被形成于第一配线层上的较长的配线，该配线在第一配线层中，未被连接于其他的晶体管的源极或漏极等杂质扩散区域。
如图8所示，二极管单元13包括第一二极管D1和第二二极管D2，所述第一二极管D1被连接于保护对象的晶体管QP3以及QN3的栅极电极与第一电源配线78之间，所述第二二极管D2被连接于晶体管QP3以及QN3的栅极电极与第二电源配线79之间。第一电源配线78被连接于供给有电源电位VDD的电源端子81，第二电源配线79被连接于供给有电源电位VSS的电源端子82。
当在第一配线层的蚀刻工序中，在晶体管QP3以及QN3的栅极电极中积蓄有正电荷时，正电荷将通过二极管D1而向第一电源配线78被放出。另外，在蚀刻时，在第一电源配线78未被连接于电源端子81的情况下，能够将正电荷向电源端子81放出。
另一方面，当在第一配线层的蚀刻工序中，在晶体管QP3以及QN3的栅极电极中积蓄有负电荷时，负电荷将通过二极管D2而向第二电源配线79被放出。另外，在蚀刻时，在第二电源配线79被连接于电源端子82的情况下，能够将负电荷向电源端子82放出。
接下来，对本发明的第二实施方式所涉及的半导体集成电路装置进行说明。
图9为放大表示本发明的第二实施方式所涉及的半导体集成电路装置的逻辑电路配置区域的一部分的俯视图。在第二实施方式中，作为基本单元，使用图9所示的第一基本单元12a以及第二基本单元12b。关于其他方面，第二实施方式所涉及的半导体集成电路装置与第一实施方式所涉及的半导体集成电路装置相同。
第一基本单元12a为，被配置于逻辑电路配置区域10中的未配置标准单元11的区域的一部分中，且不具有配线层的通用的单元。例如，第一基本单元12a可以与图3所示的基本单元12相同。另外，第二基本单元12b为，被配置于逻辑电路配置区域10中的未配置标准单元11以及第一基本单元12a的区域的一部分中，且不具有配线层的通用的单元。第二基本单元12b具有小于第一基本单元12a的宽度且大于二极管单元13的宽度的宽度。
二极管单元13被配置于，逻辑电路配置区域10中的未配置标准单元11以及第一基本单元12a和第二基本单元12b的区域(图中的未配置区域)的至少一部分中。二极管单元13包括第一二极管和第二二极管，所述第一二极管被连接于预定的晶体管的栅极电极与第一电源配线之间，所述第二二极管被连接于该栅极电极与第二电源配线之间。
二极管单元13在以上的单元内具有最小的尺寸。标准单元11的尺寸为二极管单元13的尺寸的M倍(M为2以上的整数)，第一基本单元12a的尺寸为二极管单元13的尺寸的N1倍(N1为3以上的整数)，第二基本单元12b的尺寸为二极管单元13的尺寸的N2倍(N2为2以上且小于N1的整数)。
以下，作为一个示例，对标准单元11的长度、第一基本单元12a的长度、第二基本单元12b的长度和二极管单元13的长度大致相等的情况进行说明。在这种情况下，标准单元11的宽度为二极管单元13的宽度的M倍，第一基本单元12a的宽度为二极管单元13的宽度的N1倍，第二基本单元12b的宽度为二极管单元13的宽度的N2倍。
即，第二基本单元12b的宽度小于第一基本单元12a的宽度且大于二极管单元13的宽度。因此，能够在逻辑电路配置区域10中的配置了标准单元11以及第一基本单元12a之后的未配置区域中配置第二基本单元12b，而且，能够在配置了第二基本单元12b之后的未配置区域中配置二极管单元13。例如，可以采用如下方式，即，第一基本单元12a的宽度为二极管单元13的宽度的大致3倍，第二基本单元12b的宽度为二极管单元13的宽度的大致2倍。
由于第一基本单元12a能够利用于构成实施电路修正时所需的功能模块，因此优选为，在逻辑电路配置区域10中的未配置标准单元11的区域中，尽可能地配置第一基本单元12a。另外，由于能够利用多个第一基本单元12a而构成规模更大的功能模块，因此优选为，在图9所示的X轴方向上，未配置标准单元11的区域的宽度在第一基本单元12a的宽度的2倍以上的情况下，连续配置多个第一基本单元12a。
第二基本单元12b是利用无法配置标准单元11以及第一基本单元12a的区域而被配置的。由于第二基本单元12b也能够利用于构成实施电路修正时所需的功能模块，因此优选为，在逻辑电路配置区域10中的未配置标准单元11以及第一基本单元12a的区域中，尽可能地配置第二基本单元12b。另外，由于能够通过将第二基本单元12b与一个或多个基本单元12a进行组合，从而构成规模更大的功能模块，因此优选为，在图9所示的X轴方向上，将第二基本单元12b以与第一基本单元12a连续的方式进行配置。
二极管单元13是利用无法配置标准单元11以及第一基本单元12a和第二基本单元12b的未配置区域而被配置的。因此，二极管单元13在与二极管单元13的长边方向正交的方向(图中的X轴方向)上，被配置于两个标准单元11之间的区域、标准单元11与第一基本单元12a或与第二基本单元12b之间的区域或者逻辑电路配置区域10的端部的区域的至少一部分中。即，在两个第一基本单元12a之间的区域、第一基本单元12a与第二基本单元12b之间的区域以及两个第二基本单元12b之间的区域中未配置二极管单元13。
图10为表示图9中的第二基本单元的布局的示例的俯视图。在图10中，为了明确第二基本单元12b的尺寸，图示了在半导体集成电路装置的布局设计中成为基准的网格(格子)。在图10所示的示例中，第二基本单元12b具有7个网格量的长度和2个网格量的宽度。
第二基本单元12b例如包括具有共同的栅极电极G3的P沟道MOS晶体管QP3以及N沟道MOS晶体管QN3。在半导体基板的N阱或N型的半导体基板内形成有P型杂质扩散区域54以及55。晶体管QP3的源极以及漏极由P型杂质扩散区域54以及55构成。另一方面，在半导体基板的P阱或P型的半导体基板内形成有N型杂质扩散区域64以及65。晶体管QN3的源极以及漏极由N型杂质扩散区域64以及65构成。
通过在图9所示的逻辑电路配置区域10中的未配置标准单元11以及第一基本单元12a的区域的一部分中配置第二基本单元12b，从而即使在制作了半导体集成电路装置的制造工序中所使用的光掩膜之后实施电路修正的情况下，仅通过变更配线层，便能够进一步灵活地应对电路修正。即，能够通过将配线连接于被连续配置在图9所示的X轴方向上的一个或多个第一基本单元12a以及第二基本单元12b，从而构成各种功能模块。或者，能够通过将配线连接于第二基本单元12b，从而构成倒相器。
图11为表示使用图10所示的第二基本单元而被构成的倒相器的布局的示例的俯视图。在图4中，“×”标记表示被形成于层间绝缘膜上的通孔的位置。被形成于层间绝缘膜上的配线穿过通孔而被连接于第二基本单元12b所包括的多个晶体管的栅极电极或杂质扩散区域。
图12为表示图11所示的倒相器的结构的电路图。如图11以及图12所示，在该倒相器中，晶体管QP3的源极被连接于供给有电源电位VDD的第一电源配线，晶体管QP3的漏极被连接于输出端子D的配线，晶体管QP3的栅极被连接于输入端子C的配线。
另外，晶体管QN3的漏极被连接于输出端子D的配线，晶体管QN3的源极被连接于供给有电源电位VSS的第二电源配线，晶体管QN3的栅极被连接于输入端子C的配线。由此，倒相器对被供给至输入端子C的输入信号的电平进行反转，并从输出端子D输出具有被进行了反转的电平的输出信号。
接下来，参照图2以及图13对本发明的第一实施方式所涉及的半导体集成电路装置的布局设计方法进行说明。图13为表示本发明的第一实施方式所涉及的半导体集成电路装置的布局设计方法的流程图。此外，本发明的各实施方式所涉及的布局设计方法将逻辑电路的布局设计作为对象。
作为布局设计的前阶段，通过实施半导体集成电路装置的电路设计，从而制作连线表。连线表包括对多个标准单元进行特定的信息和对这些标准单元之间的连接关系进行特定的信息，所述多个标准单元分别构成实现半导体集成电路装置的逻辑功能的多个功能模块。
所制作的连线表被输入至计算机，在计算机上运行的软件(自动配置配线工具)根据连线表来实施逻辑电路的布局设计。此时，使用一种对与标准单元11、基本单元12以及二极管单元13的布局相关的信息进行存储的程序库。
在步骤S11中，自动配置配线工具将多个标准单元11配置于逻辑电路配置区域10的一部分中，所述多个标准单元11分别构成实现半导体集成电路装置的逻辑功能的多个功能模块。由此，标准单元11所包括的多个晶体管的栅极电极以及源极、漏极的位置被决定，并且标准单元11内的配线被决定。
在步骤S12中，自动配置配线工具在逻辑电路配置区域10中的未配置标准单元11的区域的一部分中，配置不具有配线层的通用的多个基本单元12(参照图3)。由此，基本单元12所包括的多个晶体管的栅极电极以及源极、漏极的位置被决定。
由于基本单元12能够利用于构成实施电路修正时所需的功能模块，因此优选为，在逻辑电路配置区域10中的未配置标准单元11的区域中尽可能地配置基本单元12。另外，由于能够利用基本单元12而构成规模更大的功能模块，因此优选为，在图2所示的X轴方向上，在未配置标准单元11的区域的宽度在基本单元12的宽度的2倍以上的情况下，连续配置多个基本单元12。
在步骤S13中，自动配置配线工具对多个单元之间的配线进行设定。与此同时，自动配置配线工具在逻辑电路配置区域10中的未配置标准单元11以及基本单元12的区域的至少一部分中，配置至少一个二极管单元13(参照图6以及图7)。
由此，二极管单元13所包括的第一二极管以及第二二极管的阳极以及阴极的位置被决定。另外，第一二极管被连接于作为保护对象的晶体管的栅极电极与第一电源配线之间，并且第二二极管被连接于该栅极电极与第二电源配线之间(参照图8)。
根据上述的步骤，由于能够为光掩膜制作之后的电路修正做准备而连续配置多个基本单元12的可能性变大，因此例如，可得到在电路修正中追加带复位锁存电路的情况下，容易确保用于连续配置六个基本单元12的区域的优点。另外，配置了基本单元12之后的未配置区域大致均匀地分散于整个逻辑电路配置区域10，从而能够在作为保护对象的晶体管的附近配置二极管单元13，由此能够充分地实施天线效应对策。
在步骤S14中，对在制作了半导体集成电路装置的制造工序中所使用的光掩膜之后是否需要电路修正进行判断。在需要电路修正的情况下，连线表被修正。而且，根据被进行了修正的连线表来制作置换连线表，所述置换连线表中，至少一个基本单元12被置换为功能模块。所制作的置换连线表被输入至计算机，在计算机上运行的软件(自动配置配线工具)根据置换连线表来实施逻辑电路的布局修正。
在步骤S15中，自动配置配线工具通过于在步骤S11～S13中所设计的布局中仅变更配线层，而将配线连接于至少一个基本单元12，从而构成所需的功能模块。由基本单元12构成的功能模块与多个标准单元11一起或者代替一部分标准单元11，而被用于实现半导体集成电路装置的逻辑功能。
根据本发明的第一实施方式，在逻辑电路配置区域10中的未配置标准单元11的区域中配置有通用的基本单元12以及保护用的二极管单元13，仅通过变更配线层，便能够将基本单元12作为功能模块而进行使用。因此，能够提供一种半导体集成电路装置，所述半导体集成电路装置能够在不增加半导体基板的面积的条件下，即使在制作了半导体集成电路装置的制造工序中所使用的光掩膜之后实施电路修正的情况下也可确保相对于电路修正的灵活性，并且实现天线效应对策。
接下来，参照图9以及图14对本发明的第二实施方式所涉及的半导体集成电路装置的布局设计方法进行说明。图14为表示本发明的第二实施方式所涉及的半导体集成电路装置的布局设计方法的流程图。在第二实施方式中，作为基本单元，使用了图9所示的第一基本单元12a以及第二基本单元12b。关于其他方面，第二实施方式所涉及的布局设计方法与第一实施方式所涉及的布局设计方法相同。
在步骤S21中，自动配置配线工具将多个标准单元11配置于逻辑电路配置区域10的一部分中，所述多个标准单元11分别构成实现半导体集成电路装置的逻辑功能的多个功能模块。由此，标准单元11所包括的多个晶体管的栅极电极以及源极、漏极的位置被决定，并且标准单元11内的配线被决定。
在步骤S22中，自动配置配线工具在逻辑电路配置区域10中的未配置标准单元11的区域的一部分中，配置不具有配线层的通用的多个第一基本单元12a。第一基本单元12a可以与图3所示的基本单元12相同。由此，第一基本单元12a所包括的多个晶体管的栅极电极以及源极、漏极的位置被决定。
由于第一基本单元12a能够利用于构成实施电路修正时所需的功能模块，因此优选为，在逻辑电路配置区域10中的未配置标准单元11的区域中尽可能地配置第一基本单元12a。另外，由于能够利用多个第一基本单元12a而构成规模更大的功能模块，因此优选为，在图9所示的X轴方向上，未配置标准单元11的区域的宽度在第一基本单元12a的宽度的2倍以上的情况下，连续配置多个第一基本单元12a。
在步骤S23中，自动配置配线工具在逻辑电路配置区域10中的未配置标准单元11以及第一基本单元12a的区域的一部分中，配置不具有配线层的通用的多个第二基本单元12b。第二基本单元12b具有小于第一基本单元12a的宽度且大于二极管单元13的宽度的宽度。由此，第二基本单元12b所包括的多个晶体管的栅极电极以及源极、漏极的位置被决定。
第二基本单元12b是利用无法配置标准单元11以及第一基本单元12a的区域而被配置的。由于第二基本单元12b也能够利用于构成实施电路修正时所需的功能模块，因此优选为，在逻辑电路配置区域10中的未配置标准单元11以及第一基本单元12a的区域中尽可能地配置第二基本单元12b。另外，由于能够通过将第二基本单元12b与一个或多个基本单元12a进行组合，而构成规模更大的功能模块，因此优选为，在图9所示的X轴方向上，将第二基本单元12b以与第一基本单元12a连续的方式进行配置。
在步骤S24中，自动配置配线工具对多个单元之间的配线进行设定。与此同时，自动配置配线工具在逻辑电路配置区域10中的未配置标准单元11以及第一基本单元12a和第二基本单元12b的区域的至少一部分中，配置至少一个二极管单元13(参照图6以及图7)。
由此，二极管单元13所包括的第一二极管以及第二二极管的阳极以及阴极的位置被决定。另外，第一二极管被连接于预定的晶体管的栅极电极与第一电源配线之间，并且第二二极管被连接于该栅极电极与第二电源配线之间(参照图8)。
由于根据上述的步骤，能够为光掩膜制作之后的电路修正做准备而连续配置多个第一基本单元12a的可能性变大，因此例如，可得到在电路修正中追加带复位锁存电路的情况下，容易确保用于连续配置六个第一基本单元12a的区域的优点。另外，配置了第一基本单元12a以及第二基本单元12b之后的未配置区域大致均匀地分散于整个逻辑电路配置区域10，从而能够在作为保护对象的晶体管的附近配置二极管单元13，由此能够充分地实施天线效应对策。
在步骤S25中，对在制作了半导体集成电路装置的制造工序中所使用的光掩膜之后是否需要电路修正进行判断。在需要电路修正的情况下，连线表被修正。而且，根据所修正的连线表来制作置换连线表，所述置换连线表中，至少一个第一基本单元12a以及/或至少一个第二基本单元12b被置换为功能模块。所制作的置换连线表被输入至计算机，在计算机上运行的软件(自动配置配线工具)根据置换连线表来实施逻辑电路的布局修正。
在步骤S26中，自动配置配线工具通过于在步骤S21～S24中所设计的布局中仅变更配线层，而将配线连接于至少一个第一基本单元12a以及/或至少一个第二基本单元12b，从而构成所需的功能模块。由第一基本单元12a以及/或第二基本单元12b构成的功能模块与多个标准单元11一起或者代替一部分标准单元11，而被用于实现半导体集成电路装置的逻辑功能。
根据本发明的第二实施方式，在逻辑电路配置区域10中的未配置标准单元11的区域中配置有通用的第一基本单元12a和第二基本单元12b以及保护用的二极管单元13，仅通过变更配线层，便能够将第一基本单元12a以及第二基本单元12b作为功能模块而进行使用。因此，能够提供一种半导体集成电路装置，所述半导体集成电路装置能够在不增加半导体基板的面积的条件下，即使在制作了半导体集成电路装置的制造工序中所使用的光掩膜之后实施电路修正的情况下也可进一步扩大相对于电路修正的灵活性，并且实现天线效应对策。
本发明并不限定于以上所说明的实施方式，可以由在该技术领域中具有公知常识的人员在本发明的技术思想内进行多种改变。
符号说明
1…半导体基板；2…层间绝缘膜；10…逻辑电路配置区域；11…标准单元；12…基本单元；12a…第一基本单元；12b…第二基本单元；13…二极管单元；20…模拟电路配置区域；30…存储器配置区域；40…I/O单元配置区域；51～55、74、76…P型杂质扩散区域；61～65、73、75…N型杂质扩散区域；71…N阱；72…P阱；77…配线；78…第一电源配线；79…第二电源配线；81、82…电源端子；QP1～QP3…P沟道MOS晶体管；QN1～QN3…N沟道MOS晶体管；G1～G3…栅极电极；D1、D2…二极管；A1、A2、C…输入端子；B、D…输出端子。
Claims (8)
1.一种布局设计方法，其为对半导体集成电路装置的布局进行设计的方法，并包括：
步骤(a)，在逻辑电路配置区域的一部分中配置分别构成多个功能模块的多个标准单元，所述多个功能模块实现所述半导体集成电路装置的逻辑功能；
步骤(b)，在所述逻辑电路配置区域中的未配置标准单元的区域的一部分中配置多个基本单元；
步骤(c)，在所述逻辑电路配置区域中的未配置标准单元以及基本单元的区域的至少一部分中，配置包括第一二极管以及第二二极管的至少一个二极管单元，所述第一二极管被连接于预定的晶体管的栅极电极与第一电源配线之间，所述第二二极管被连接于该栅极电极与第二电源配线之间。
2.如权利要求1所述的布局设计方法，其中，
所述基本单元的宽度大于所述二极管单元的宽度，所述标准单元的长度、所述基本单元的长度和所述二极管单元的长度大致相等。
3.如权利要求1或2所述的布局设计方法，其中，
步骤(b)包括：
步骤(b1)，在所述逻辑电路配置区域中的未配置标准单元的区域的一部分中配置多个第一基本单元；
步骤(b2)，在所述逻辑电路配置区域中的未配置标准单元以及第一基本单元的区域的一部分中配置多个第二基本单元，所述多个第二基本单元具有小于所述第一基本单元的宽度且大于所述二极管单元的宽度的宽度。
4.如权利要求3所述的布局设计方法，其中，
所述第一基本单元的宽度为所述二极管单元的宽度的大致3倍，所述第二基本单元的宽度为所述二极管单元的宽度的大致2倍，所述标准单元的长度、所述第一基本单元的长度、所述第二基本单元的长度和所述二极管单元的长度大致相等。
5.如权利要求1或2所述的布局设计方法，其中，
所述基本单元或所述第一基本单元包括：具有共同的第一栅极电极的第一P沟道晶体管以及第一N沟道晶体管；和具有共同的第二栅极电极的第二P沟道晶体管以及第二N沟道晶体管。
6.如权利要求3所述的布局设计方法，其中，
所述第二基本单元包括具有共同的第三栅极电极的第三P沟道晶体管以及第三N沟道晶体管。
7.一种半导体集成电路装置，其为包括具有逻辑电路配置区域的半导体基板的半导体集成电路装置，并具备：
多个标准单元，其被配置于所述逻辑电路配置区域的一部分中，并分别构成多个功能模块，所述多个功能模块实现所述半导体集成电路装置的逻辑功能；
多个基本单元，其被配置于所述逻辑电路配置区域中的未配置标准单元的区域的一部分中；
至少一个二极管单元，其被配置于所述逻辑电路配置区域中的未配置标准单元以及基本单元的区域的至少一部分中，并包括第一二极管以及第二二极管，所述第一二极管被连接于预定的晶体管的栅极电极与第一电源配线之间，所述第二二极管被连接于该栅极电极与第二电源配线之间，
所述二极管单元在与所述二极管单元的长边方向正交的方向上被配置于，两个标准单元之间的区域、标准单元与基本单元之间的区域或者所述逻辑电路配置区域的端部的区域的至少一部分中。
8.如权利要求7所述的半导体集成电路装置，其中，
所述多个基本单元包括多个第一基本单元以及多个第二基本单元，
所述多个第一基本单元被配置于所述逻辑电路配置区域中的未配置标准单元的区域的一部分中，
所述多个第二基本单元被配置于所述逻辑电路配置区域中的未配置标准单元以及第一基本单元的区域的一部分中，并具有小于所述第一基本单元的宽度且大于所述二极管单元的宽度的宽度。
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Also Published As
| Publication number | Publication date |
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| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| WD01 | Invention patent application deemed withdrawn after publication | ||
| WD01 | Invention patent application deemed withdrawn after publication |
Application publication date: 20150624 |