CN106339532A - 基础单元、标准单元、标准单元库、后端全定制设计方法、芯片 - Google Patents
基础单元、标准单元、标准单元库、后端全定制设计方法、芯片 Download PDFInfo
- Publication number
- CN106339532A CN106339532A CN201610680359.7A CN201610680359A CN106339532A CN 106339532 A CN106339532 A CN 106339532A CN 201610680359 A CN201610680359 A CN 201610680359A CN 106339532 A CN106339532 A CN 106339532A
- Authority
- CN
- China
- Prior art keywords
- layer
- design
- standard cell
- domain
- standard
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000013461 design Methods 0.000 title claims abstract description 112
- 238000000034 method Methods 0.000 title claims abstract description 45
- 239000002184 metal Substances 0.000 claims abstract description 53
- 238000004088 simulation Methods 0.000 claims abstract description 13
- 230000008859 change Effects 0.000 claims description 8
- 238000012546 transfer Methods 0.000 claims description 7
- 238000004458 analytical method Methods 0.000 claims description 4
- 238000000605 extraction Methods 0.000 claims description 4
- 238000012986 modification Methods 0.000 claims description 4
- 230000004048 modification Effects 0.000 claims description 4
- 239000000203 mixture Substances 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 12
- 238000012545 processing Methods 0.000 abstract description 5
- 230000006870 function Effects 0.000 abstract description 2
- 238000004519 manufacturing process Methods 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 238000003754 machining Methods 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000003786 synthesis reaction Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 238000003780 insertion Methods 0.000 description 2
- 230000037431 insertion Effects 0.000 description 2
- 238000002156 mixing Methods 0.000 description 2
- 241000208340 Araliaceae Species 0.000 description 1
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 description 1
- 235000003140 Panax quinquefolius Nutrition 0.000 description 1
- 238000010923 batch production Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000012938 design process Methods 0.000 description 1
- -1 domain size Substances 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 235000008434 ginseng Nutrition 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000004080 punching Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 238000012795 verification Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/39—Circuit design at the physical level
- G06F30/392—Floor-planning or layout, e.g. partitioning or placement
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2115/00—Details relating to the type of the circuit
- G06F2115/06—Structured ASICs
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Architecture (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
基础单元、标准单元、标准单元库、后端全定制设计方法、基于该方法制造的芯片，属于集成电路版图设计技术领域。本发明基础单元，至少包括均具有规则形状的GATE层、ACT层、LVNW层、NPULS层和PPLUS层，以及CT层、METAL层；所述GATE层、所述ACT层、所述LVNW层、所述NPULS层和所述PPLUS层的规则形状均需符合工艺设计规则。本发明标准单元，其版图由M个上述基础单元通过不同的Metal布线组成，M为非零整数。本发明标准单元库包括多个不同功能的标准单元。本发明后端全定制设计方法中包括确定标准单元库、基于标准单元的芯片设计、模块版图模拟仿真、版图输出。本发明采用上述后端全定制版图设计方法实现的芯片，设计更为规则、标准，大大优化了版图设计，提高了布图、加工效率，缩短产品上市时间。
Description
技术领域
本发明涉及集成电路版图设计技术领域，尤其涉及基础单元、标准单元、标准单元库、后端全定制设计方法及采用上述方法实现的芯片。
背景技术
集成电路版图设计包括基于标准单元库的设计。标准单元库的设计是指把电路设计中的一些标准单元（如组合逻辑、时序逻辑、物理单元等），按照最佳设计的原则设计，并作为标准单元存入标准单元库中，在进行集成电路设计时，根据电路要求从标准单元库中调用所需标准单元，进行逻辑综合及自动布局布线。
现有技术中的标准单元库的版图设计，仅根据相关工艺参数及单元库技术指标来确定版图设计基本参数，例如版图设计的单元高度、线宽、布线通道以及区域划分等等，而往往按照此类方式设计出的标准单元库，尽管符合工艺要求以及电气性能检测，但版图上的层结构布图毫无规律，且接线繁杂、设计效率低、版图设计不够优化。而在布图设计过程中布通率是设计关键因素，布通率是指标准单元库中标准单元的物理面积与芯片中的数字逻辑所占面积的比值，更高的布通率可减少制造成本，主要体现在金属层中的第一层Metal1和第二层Metal2。
在芯片的版图设计经过物理验证后输出到工艺厂，一份芯片版图设计有多层掩膜版，这时工艺厂则根据芯片设计商的输出文件制造掩模板和晶圆。若按照现有技术中的标准单元库的版图设计来加工，每一层的掩模板需要2天时间，若总共为26层的话，则制造成功需要52天。首先，其不规则布图增加了单个芯片加工难度，拉长了单个芯片加工时长，更别提批量生产芯片了，这无法及时满足市场投入需求；其次，对于需要更新换代的芯片，若仍依照现有技术中的标准单元库的版图设计来加工，相当于重新走一遍整个加工流程，加工效率低，无法及时将新产品上市，企业市场竞争失去抢占先机。
发明内容
为了解决上述技术问题，本发明的目的是提供一种提高版图设计、加工效率，缩短产品上市时间的基础单元、标准单元、标准单元库、后端全定制设计方法及采用上述设计方法实现的芯片。
本发明提供一种基础单元，至少包括均具有规则形状的GATE层、ACT层、LVNW层、NPULS层和PPLUS层，以及CT层、METAL层；所述GATE层、所述ACT层、所述LVNW层、所述NPULS层和所述PPLUS层的规则形状均需符合工艺设计规则。
作为优选，所述基本单元具有的GATE层、ACT层、LVNW层、NPULS层和PPLUS层，以所述基础单元高度方向的中线为界呈对称分布，和/或以所述基础单元宽度方向的中线为界呈对称分布。
作为优选，所述基础单元的宽度为METAL层中第二层金属格点的整数倍，其高度为METAL层中第一层金属格点的整数倍。
一种标准单元，所述标准单元的版图由M个上述基础单元通过不同的Metal布线组成，M为非零整数。
现有标准单元的版图结构一般包括GATE层、ACT（active）层、CT（contact）层、LVNW（low voltage N-well）层、NPULS层、PPLUS层、Metal层。利用现有标准单元库布图设计成的版图结构，尽管符合工艺要求以及电气性能检测，但版图上的层结构，如GATE层、ACT（active）层、CT（contact）层、LVNW（low voltage N-well）、NPULS层、PPLUS层形状毫无规律，且接线繁杂。本发明标准单元将常用层结构设计为规则形状，既符合工艺设计规则，又能优化版图设计结构，大大提高版图设计，乃至加工效率。
作为优选，所述标准单元为逻辑门单元、驱动单元、时序单元、运算单元、混合逻辑单元、物理单元中的一种。
本发明提供一种标准单元库，包括逻辑门单元、驱动单元、时序单元、运算单元、混合逻辑单元、物理单元；所述逻辑门单元、所述驱动单元、所述时序单元、所述运算单元、所述混合逻辑单元、所述物理单元中至少一种如上述标准单元设计。
本发明标准单元库包含不同类型的标准单元，且每个标准单元统一为规则结构，提高了布局布线效率。
本发明提供一种后端全定制设计方法，包括以下步骤：
确定标准单元库：首先确定所需的单元类型和驱动能力，电路设计完毕后进行版图的设计；
所述标准单元库包括逻辑门单元、驱动单元、时序单元、运算单元、混合逻辑单元和物理单元；所述逻辑门单元、所述驱动单元、所述时序单元、所述运算单元、所述混合逻辑单元、所述物理单元中至少一种按照标准单元设计；
所述标准单元由M个基础单元通过不同的Metal布线组成，M为非零整数；
所述基础单元至少包括均具有规则形状的GATE层、ACT层、LVNW层、NPULS层和PPLUS层，以及CT层、METAL层；所述GATE层、所述ACT层、所述LVNW层、所述NPULS层和所述PPLUS层的规则形状均需符合工艺设计规则；
基于标准单元的芯片设计：基于上述标准单元库生成版图；
模块版图模拟仿真：进行参数提取并进行版图模拟，进行时序、功耗分析；
版图输出：将版图转换成图形数据格式输出，交由流片厂家流片。
作为优选，所述确定标准单元库还包括以下步骤：
数字逻辑电路修改：对已有数字逻辑电路设计进行修改；
基于标准单元的芯片设计：不改变芯片中模拟模块电路以及IO的位置，对所述经过修改后的数字逻辑电路重新进行自动布局布线以实现芯片的物理设计。
现有基于标准单元的芯片版图设计方法是逻辑部分主要根据逻辑代码采用逻辑综合方式调用现有的标准单元库和自动布局布线完成版图设计。，这样形成的版图结构设计不优化，底层金属布通率低，加工时间长且增加制造成本。而本发明的版图设计方法，对标准单元确定了具有规则形状的基本层结构，并利用多个标准型的标准单元构成标准单元库，以提高布图效率、加工效率。
作为优选，所述版图输出还包括以下步骤：
版图中CT层、METAL层、MV层再次输出：将版图的CT层、METAL层、MV层再次输出，取代第一次输出的CT层、METAL层、MV层；交由流片厂家流片。
本发明提供一种利用上述方法设计的芯片。
本发明芯片利用上述版图设计方法，大大提高了同版本芯片设计、加工效率，同时还对升级换代芯片提供了更便捷的版图设计方法，缩短了加工时间，为产品上市抢夺先机。
本发明具有以下有益效果：
本发明采用上述后端全定制版图设计方法实现的芯片，设计更为规则、标准，大大优化了版图设计，提高了布图、加工效率，缩短产品上市时间。
附图说明
图1为本发明基础单元的示意图；
图2为本发明复杂标准单元的示意图；
图3为本发明后端全定制设计方法的流程图(一)；
图4为本发明后端全定制设计方法的流程图(二)；
图5为本发明设计一的逻辑框图；
图6a为本发明设计一的整体版图结构；
图6b为本发明设计一5a中的M1层结构；
图6c为本发明设计一5a中CT层结构；
图7为本发明设计二的逻辑框图；
图8a为本发明设计二的整体版图结构；
图8b为本发明设计二7a中的M1层结构；
图8c为本发明设计二7a中的CT层结构。
具体实施方式
以下结合附图对本发明作进一步详细说明。
如图1，本发明中提供的基础单元的结构。本发明基础单元至少包括均具有规则形状的GATE层、ACT层、LVNW层、NPULS层和PPLUS层，以及CT层、METAL层。其中GATE层、ACT层、LVNW层、所述NPULS层和所述PPLUS层的规则形状均需符合工艺设计规则。所述工艺设计规则包括沟道长度、金属层数、版图大小、金属布线宽度、间距以及方向、电源/地线总线宽度等。
具体规则形状设计为：基础单元中具有的GATE层、ACT层、LVNW层、NPULS层和PPLUS层，以基础单元高度方向的中线为界呈对称分布，和/或以基础单元宽度方向的中线为界呈对称分布。进一步，位于基础单元同一侧的层的边缘部分在基础单元的宽度方向和/或高度方向上对齐。
另外，基础单元的宽度为METAL层中第二层金属格点的整数倍，其长度为METAL层中第一层金属格点的整数倍，其中金属格点等于金属宽度与金属层间距之和，例如基础单元的宽度为METAL层中第二层金属格点的4倍，是由该工艺下最小工艺规则决定的，基础单元的高度为11 倍，同时留出足够的布线通道。图1可见，所述基础单元的规则形状设计为长方形，ACT层成中轴对称，GATE层成中轴对称。
图2所示为一个本发明标准单元的示意图，为逻辑门单元。通常一种标准单元为逻辑门单元、驱动单元、时序单元、运算单元、混合逻辑单元、物理单元中的一种。所述标准单元的版图由M个上述基础单元通过不同的Metal布线组成，M为非零整数。利用多个基础单元布图的标准单元，布图更规律。
其中，物理单元主要是指没有逻辑功能但是在物理实现上使用需要的单元。。物理单元还可用作插入、填充的冗余单元。为了产品升级或者改版需求，会预留出足够大的逻辑布局区域。版图经过把逻辑综合完所需求的标准单元放置完毕，最后在没有标准单元的区域插入冗余单元，使整个数字逻辑电路版图布图全部填充满。冗余单元的版图基本参数为基础单元版图设计基本参数，如标准单元的单元高度、中线位置、水平布线间距、垂直布线间距等。当产品需要升级或者改版时，对已有数字逻辑电路设计进行修改，再进行逻辑综合、版图设计后形成版图。由于在产品设计时，在整个数字逻辑电路版图区域全部布满，因此再次布图以后的GATE层、ACT层、LVNW层、NPULS层和PPLUS层是相同的。
本发明标准单元库包括逻辑门单元、驱动单元、时序单元、运算单元、混合逻辑单元、物理单元。所述逻辑门单元、所述驱动单元、所述时序单元、所述运算单元、所述混合逻辑单元、所述物理单元中至少一种如所述标准单元设计。
如图3，本发明后端全定制设计方法包括以下步骤：
（1）确定标准单元库：首先确定所需的单元类型和驱动能力，电路设计完毕后进行版图的设计。
其中，所述标准单元库包括逻辑门单元、驱动单元、时序单元、运算单元、混合逻辑单元和物理单元；所述逻辑门单元、所述驱动单元、所述时序单元、所述运算单元、所述混合逻辑单元、所述物理单元中至少一种按照标准单元设计。所述标准单元由M个基础单元通过不同的Metal布线组成，M为非零整数。所述基础单元至少包括均具有规则形状的GATE层、ACT层、LVNW层、NPULS层和PPLUS层，以及CT层、METAL层；所述GATE层、所述ACT层、所述LVNW层、所述NPULS层和所述PPLUS层的规则形状均需符合工艺设计规则。
（2）基于标准单元的芯片设计：基于上述标准单元库生成版图。
（3）模块版图模拟仿真：进行参数提取并进行版图模拟，进行时序、功耗分析。
（4）版图输出：将版图转换成图形数据格式，如GDSⅡ 格式输出，交由流片厂家流片。
对于版图设计涵盖的模拟模块、存储器、IO部分，仍按现有方式、位置摆放设计。按此全定制设计方法进行芯片设计时，在芯片逻辑模块部分插入冗余单元。其中，在芯片逻辑模块插入冗余单元以适应不同芯片逻辑功能设计需求，且可确保布线顺畅。
若芯片需要进行简单的更新换代，如图4本发明后端全定制设计方法，基于图3所示方法实现，进一步包括：
（1）所述确定标准单元库还包括以下步骤：数字逻辑电路修改：对已有数字逻辑电路设计进行修改。
（2）所述基于标准单元的芯片设计：不改变芯片中模拟模块电路以及IO的位置，对所述经过修改后的数字逻辑电路重新进行自动布局布线以实现芯片的物理设计。
（3）模块版图模拟仿真：进行参数提取并进行版图模拟，进行时序、功耗分析。
（4）版图输出还包括版图中CT层、METAL层、MV层再次输出：将版图的CT层、METAL层、MV层再次输出，取代第一次输出的CT层、METAL层、MV层；将版图转换成图形数据，如GDSⅡ 格式输出，交由流片厂家流片。
则该方法在前代产品的基础上，标准单元库的底层架构一致下，不改变芯片中模拟模块电路以及IO的位置，GATE层、ACT层、LVNW层、NPULS层、PPLUS层次不变，通过修改逻辑代码，改变CT层、METAL层实现产品的快速升级换代。在版图输出时，MV层（参见表一）也需要进行改变。
按照正常情况每一层的掩模板需要2天时间来算，对改变的CT层、METAL层进行重新掩模制造，提供了版图设计、加工效率，大大缩短了上市时间。
下表为一种26层工艺的晶圆生产Mask流程，标准单元设计到的层次一般有ACT、NPLUS、PPLUS、CT、GATE、LVNW、M1、MV1、M2层次。本发明不限于26层工艺的晶圆生产，一般晶圆生成层次均具有ACT、NPLUS、PPLUS、CT、GATE、LVNW、METAL层，随着层数的增加或减少，METAL会相应地增加或减少，而本发明仅以26层工艺为例进行说明。
表1：一种26层工艺的晶圆生产Mask流程
图5为本发明设计一的逻辑门示意图数字选择器，逻辑表达式为，用以实现从多路数据中选择一路数据作为输出信号。
根据图5，使用本套标准单元库进行逻辑综合以及布局布线，图6a为整体版图结构，可见利用本发明的基础单元、标准单元、标准单元库，按本发明后端全定制版图设计布图的版图结构，逻辑部分区域，GATE、ACT、NPLUS、PPLUS和LVNW层次形状与基础单元/标准单元/标准单元库内的层次形状相同。
将产品从设计一升级到设计二，如图7所示的本发明设计二的逻辑框图。设计二数字电路同或门 用以实现：当2个输入端中有且只有一个是低电平（逻辑0）时，输出为低电平。亦即当输入电平相同时，输出为高电平（逻辑1）。若为简单的更新换代，芯片底层（GATE、ACT、NPLUS、PPLUS和LVNW层次的图形一致），其他模拟部分的位置、类型、大小也不改变，仅改变METAL、CT层，即从第18层开始的CT（打孔）开始到25层，利用底层在设计一中放置的物理单元，通过逻辑代码修改，修改上述8层就能进行芯片的升级/改版；在进行版图输出时，将版图的CT层、METAL层、MV层再次输出，取代第一次输出的CT层、METAL层、MV层，最后交由流片厂家流片。对比图6a和8a的整体版图结构，具体参见图6b和8b的M1层，可见METAL层（举例图中仅示出M1层）的变化；图6c和8c的CT层，可见CT层发生变化。其中，设计二中的逻辑门数量可能比设计一中的逻辑门数量多或少或相等。
版图设计好后，在设计一流片基础上制作掩模板。对于26层工艺的晶圆生产而言，仅需对CT层之后的层次进行掩模，按一层掩模板制作需要2天时间来算，8层掩模板制造需要16天，比制造一个新的完整的掩模板而言，至少缩短了一个月时间，为芯片升级/改版、上市节约了很多时间，也为企业减少了制造成本。
上面所述的实施例仅是对本发明的优选实施方式进行描述，并非对本发明的构思和范围进行限定。在不脱离本发明设计构思的前提下，本领域普通人员对本发明的技术方案做出的各种变型和改进，均应落入到本发明的保护范围，本发明请求保护的技术内容，已经全部记载在权利要求书中。
Claims (10)
1.一种基础单元，其特征在于，至少包括均具有规则形状的GATE层、ACT层、LVNW层、NPULS层和PPLUS层，以及CT层、METAL层；所述GATE层、所述ACT层、所述LVNW层、所述NPULS层和所述PPLUS层的规则形状均需符合工艺设计规则。
2.根据权利要求1所述的基础单元，其特征在于，所述基本单元具有的GATE层、ACT层、LVNW层、NPULS层和PPLUS层，以所述基础单元高度方向的中线为界呈对称分布，和/或以所述基础单元宽度方向的中线为界呈对称分布。
3.根据权利要求1所述的基础单元，其特征在于，所述基础单元的宽度为METAL层中第二层金属格点的整数倍，其高度为METAL层中第一层金属格点的整数倍。
4.一种标准单元，其特征在于，所述标准单元的版图由M个上述权利要求1或2或3的基础单元通过不同的Metal布线组成，M为非零整数。
5.根据权利要求4所述的一种标准单元，其特征在于，所述标准单元为逻辑门单元、驱动单元、时序单元、运算单元、混合逻辑单元、物理单元中的一种。
6.一种标准单元库，包括逻辑门单元、驱动单元、时序单元、运算单元、混合逻辑单元和物理单元；所述逻辑门单元、所述驱动单元、所述时序单元、所述运算单元、所述混合逻辑单元、所述物理单元中至少一种如权利要求4所述标准单元设计。
7.一种后端全定制设计方法，其特征在于，包括以下步骤：
确定标准单元库：首先确定所需的单元类型和驱动能力，电路设计完毕后进行版图的设计；
所述标准单元库包括逻辑门单元、驱动单元、时序单元、运算单元、混合逻辑单元和物理单元；所述逻辑门单元、所述驱动单元、所述时序单元、所述运算单元、所述混合逻辑单元、所述物理单元中至少一种按照标准单元设计；
所述标准单元由M个基础单元通过不同的Metal布线组成，M为非零整数；
所述基础单元至少包括均具有规则形状的GATE层、ACT层、LVNW层、NPULS层和PPLUS层，以及CT层、METAL层；所述GATE层、所述ACT层、所述LVNW层、所述NPULS层和所述PPLUS层的规则形状均需符合工艺设计规则；
基于标准单元的芯片设计：基于上述标准单元库生成版图；
模块版图模拟仿真：进行参数提取并进行版图模拟，进行时序、功耗分析；
版图输出：将版图转换成图形数据格式输出，交由流片厂家流片。
8.根据权利要求7所述的一种后端全定制设计方法，其特征在于，所述确定标准单元库还包括以下步骤：数字逻辑电路修改：对已有数字逻辑电路设计进行修改；
所述基于标准单元的芯片设计：不改变芯片中模拟模块电路以及IO的位置，对所述经过修改后的数字逻辑电路重新进行自动布局布线以实现芯片的物理设计。
9.根据权利要求8所述的一种后端全定制设计方法，其特征在于，所述版图输出还包括以下步骤：
版图中CT层、METAL层、MV层再次输出：将版图的CT层、METAL、MV层再次输出，取代第一次输出的CT层、METAL层、MV层；之后交由流片厂家流片。
10.一种利用上述权利要求7或8或9后端全定制设计方法设计的芯片。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610680359.7A CN106339532B (zh) | 2016-08-18 | 2016-08-18 | 基础单元、标准单元、标准单元库、后端全定制设计方法、芯片 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201610680359.7A CN106339532B (zh) | 2016-08-18 | 2016-08-18 | 基础单元、标准单元、标准单元库、后端全定制设计方法、芯片 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN106339532A true CN106339532A (zh) | 2017-01-18 |
| CN106339532B CN106339532B (zh) | 2019-05-24 |
Family
ID=57825113
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201610680359.7A Active CN106339532B (zh) | 2016-08-18 | 2016-08-18 | 基础单元、标准单元、标准单元库、后端全定制设计方法、芯片 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN106339532B (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108647390A (zh) * | 2018-01-31 | 2018-10-12 | 深圳大学 | 标准单元库设计方法、设计装置、标准单元库和cmos图像传感芯片 |
| CN108959696A (zh) * | 2017-05-19 | 2018-12-07 | 台湾积体电路制造股份有限公司 | 扩展包括库的标准单元组的方法和系统 |
| CN111241772A (zh) * | 2019-05-23 | 2020-06-05 | 叶惠玲 | 标准单元库版图及其设计方法与系统以及计算机存储介质 |
| CN112149380A (zh) * | 2020-09-29 | 2020-12-29 | 海光信息技术股份有限公司 | 一种标准单元库的指标分析方法及装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130024827A1 (en) * | 2011-07-21 | 2013-01-24 | Mcilrath Lisa | System and method for identifying circuit components of an integrated circuit |
| CN103022032A (zh) * | 2012-12-07 | 2013-04-03 | 中国科学院微电子研究所 | 标准单元库版图设计方法、布局方法及标准单元库 |
| CN104733386A (zh) * | 2013-12-24 | 2015-06-24 | 精工爱普生株式会社 | 半导体集成电路装置及其布局设计方法 |
-
2016
- 2016-08-18 CN CN201610680359.7A patent/CN106339532B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20130024827A1 (en) * | 2011-07-21 | 2013-01-24 | Mcilrath Lisa | System and method for identifying circuit components of an integrated circuit |
| CN103022032A (zh) * | 2012-12-07 | 2013-04-03 | 中国科学院微电子研究所 | 标准单元库版图设计方法、布局方法及标准单元库 |
| CN103022032B (zh) * | 2012-12-07 | 2015-11-18 | 中国科学院微电子研究所 | 标准单元库版图设计方法、布局方法及标准单元库 |
| CN104733386A (zh) * | 2013-12-24 | 2015-06-24 | 精工爱普生株式会社 | 半导体集成电路装置及其布局设计方法 |
Non-Patent Citations (2)
| Title |
|---|
| 曹华锋: ""协处理器版图设计及验证"", 《中国优秀硕士学位论文全文数据库 信息科技辑》 * |
| 范琳: ""基于700V SOI工艺平台的0. 5μ m标准单元库的设计"", 《中国优秀硕士学位论文全文数据库 信息科技辑》 * |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108959696A (zh) * | 2017-05-19 | 2018-12-07 | 台湾积体电路制造股份有限公司 | 扩展包括库的标准单元组的方法和系统 |
| TWI677800B (zh) * | 2017-05-19 | 2019-11-21 | 台灣積體電路製造股份有限公司 | 擴展標準單元集合的方法與系統以及電腦可讀媒體 |
| US10664565B2 (en) | 2017-05-19 | 2020-05-26 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and system of expanding set of standard cells which comprise a library |
| US11030366B2 (en) | 2017-05-19 | 2021-06-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method and system of expanding set of standard cells which comprise a library |
| CN108959696B (zh) * | 2017-05-19 | 2022-10-11 | 台湾积体电路制造股份有限公司 | 扩展包括库的标准单元组的方法、系统和计算机可读介质 |
| US11755798B2 (en) | 2017-05-19 | 2023-09-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Logic circuits with reduced transistor counts |
| CN108647390A (zh) * | 2018-01-31 | 2018-10-12 | 深圳大学 | 标准单元库设计方法、设计装置、标准单元库和cmos图像传感芯片 |
| CN108647390B (zh) * | 2018-01-31 | 2022-04-22 | 深圳大学 | 标准单元库设计方法、设计装置、标准单元库和cmos图像传感芯片 |
| CN111241772A (zh) * | 2019-05-23 | 2020-06-05 | 叶惠玲 | 标准单元库版图及其设计方法与系统以及计算机存储介质 |
| CN111241772B (zh) * | 2019-05-23 | 2023-06-02 | 叶惠玲 | 标准单元库版图及其设计方法与系统以及计算机存储介质 |
| CN112149380A (zh) * | 2020-09-29 | 2020-12-29 | 海光信息技术股份有限公司 | 一种标准单元库的指标分析方法及装置 |
| CN112149380B (zh) * | 2020-09-29 | 2023-05-12 | 海光信息技术股份有限公司 | 一种标准单元库的指标分析方法及装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN106339532B (zh) | 2019-05-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN106339532A (zh) | 基础单元、标准单元、标准单元库、后端全定制设计方法、芯片 | |
| US6467074B1 (en) | Integrated circuit architecture with standard blocks | |
| USRE39469E1 (en) | Semiconductor integrated circuit with mixed gate array and standard cell | |
| US6536028B1 (en) | Standard block architecture for integrated circuit design | |
| CN101320707B (zh) | 结构化专用集成电路设置和生产方法 | |
| US6385761B1 (en) | Flexible width cell layout architecture | |
| US20060239102A1 (en) | Semiconductor integrated circuit device and its power supply wiring method | |
| JPH05109890A (ja) | 回路配列組込み方法 | |
| CN108959666A (zh) | 集成电路设计方法及装置、芯片版图分解和着色方法及装置 | |
| US7394156B2 (en) | Semiconductor integrated circuit device and method of producing the same | |
| WO2001013284A1 (en) | Method for fabricating integrated circuits | |
| JP2007027290A (ja) | 半導体集積回路のレイアウト設計方法 | |
| US20150186589A1 (en) | System for and method of placing and routing clock stations using variable drive-strength clock drivers built out of a smaller subset of base cells for hybrid tree-mesh clock distribution networks | |
| CN102841953B (zh) | 一种基于宏设计集成电路版图的方法 | |
| EP4232937A1 (en) | Adaptive row patterns for custom-tiled placement fabrics for mixed height cell libraries | |
| US20080295055A1 (en) | Routing analysis method, logic synthesis method and circuit partitioning method for integrated circuit | |
| JP2002334933A (ja) | タップ・セルを有する集積回路及び集積回路にタップ・セルを配置するための方法 | |
| US7692309B2 (en) | Configuring structured ASIC fabric using two non-adjacent via layers | |
| CN115496023A (zh) | 一种基于区块化设计的fpga设计方法 | |
| JP3971033B2 (ja) | レイアウトデータ作成方法、レイアウトデータ作成装置、及び、記録媒体 | |
| KR20080009166A (ko) | 반도체 집적 회로 및 그 설계 방법 | |
| Shiraishi et al. | A high packing density module generator for CMOS logic cells | |
| JP3270427B2 (ja) | 半導体装置の設計方法 | |
| US7231625B2 (en) | Method and apparatus for use of hidden decoupling capacitors in an integrated circuit design | |
| CN212484368U (zh) | 窄通道布局下宏单元的逻辑输出预导引结构 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address | ||
| CP03 | Change of name, title or address |
Address after: 12th Floor, Huachuang Building, No. 511 Jianye Road, Binjiang District, Hangzhou City, Zhejiang Province, 310052 Patentee after: Hangzhou Qijie Technology Co.,Ltd. Country or region after: China Address before: Room 421, 4th Floor, Building 1, No. 1180 Bin'an Road, Binjiang District, Hangzhou City, Zhejiang Province, 310012 Patentee before: HANGZHOU CHIPJET TECHNOLOGY Co.,Ltd. Country or region before: China |