JP3130918B2 - 設計変更用セル及びこれを用いたレイアウト方法 - Google Patents
設計変更用セル及びこれを用いたレイアウト方法Info
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- JP3130918B2 JP3130918B2 JP02294696A JP29469690A JP3130918B2 JP 3130918 B2 JP3130918 B2 JP 3130918B2 JP 02294696 A JP02294696 A JP 02294696A JP 29469690 A JP29469690 A JP 29469690A JP 3130918 B2 JP3130918 B2 JP 3130918B2
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Description
本発明は、スタンダードセル方式の半導体集積回路の
レイアウト設計の際に用いられる設計変更用セル及びこ
れを用いたレイアウト方法に関する。
レイアウト設計の際に用いられる設計変更用セル及びこ
れを用いたレイアウト方法に関する。
スタンダードセル方式のカスタムLSIでは、ユーザの
要求仕様を満たすサンプルを半導体メーカーが製造し、
ユーザがこれを評価した後に、設計変更を行う場合が多
い。この場合、簡単な設計変更であっても、セルの入れ
替えや追加が必要になることが多く、全ての層のマスク
を起こし直していた。 そこで、設計変更用セルを用いて、改良サンプルを製
造する時間を短縮する次のような方法が開示されてい
る。 すなわち、特開平２−42754号公報には、半導体チッ
プの空き領域にダミー・スタンダード・セルを配置し
て、該ダミー・スタンダード・セルを使用することによ
り論理機能を修正する設計変更手法が開示されている。 特開昭63−215052号公報には、半導体集積回路を構成
する論理回路セルとは論理的な接続関係を有さない回路
変更用基本論理回路セルを配置して、該回路変更用基本
論理回路セルを使用して回路変更を配線変更のみで行う
設計変更手法が開示されている。 特開平３−163851号公報には、セルを通常配置した後
に冗長セルを配置して、レイアウト完成後のレイアウト
修正において該冗長セルを使用する設計変更手法が開示
されている。 特開平２−7542号公報には、最初から第１回レイアウ
トでは必要としない論理素子をレイアウト巾に組み込ん
でおくことにより、機能変更対応を行う設計変更手法が
開示されている。 特願平２−259061号公報には、回路の追加又は変更時
において不必要となった回路をきり落とし未使用のセル
を使用して回路の追加又は変更に対応する設計変更手法
が開示されている。
要求仕様を満たすサンプルを半導体メーカーが製造し、
ユーザがこれを評価した後に、設計変更を行う場合が多
い。この場合、簡単な設計変更であっても、セルの入れ
替えや追加が必要になることが多く、全ての層のマスク
を起こし直していた。 そこで、設計変更用セルを用いて、改良サンプルを製
造する時間を短縮する次のような方法が開示されてい
る。 すなわち、特開平２−42754号公報には、半導体チッ
プの空き領域にダミー・スタンダード・セルを配置し
て、該ダミー・スタンダード・セルを使用することによ
り論理機能を修正する設計変更手法が開示されている。 特開昭63−215052号公報には、半導体集積回路を構成
する論理回路セルとは論理的な接続関係を有さない回路
変更用基本論理回路セルを配置して、該回路変更用基本
論理回路セルを使用して回路変更を配線変更のみで行う
設計変更手法が開示されている。 特開平３−163851号公報には、セルを通常配置した後
に冗長セルを配置して、レイアウト完成後のレイアウト
修正において該冗長セルを使用する設計変更手法が開示
されている。 特開平２−7542号公報には、最初から第１回レイアウ
トでは必要としない論理素子をレイアウト巾に組み込ん
でおくことにより、機能変更対応を行う設計変更手法が
開示されている。 特願平２−259061号公報には、回路の追加又は変更時
において不必要となった回路をきり落とし未使用のセル
を使用して回路の追加又は変更に対応する設計変更手法
が開示されている。
しかしながら、何れの上記公報における設計変更用セ
ルも、所定の電源電圧が供給されるバックゲート領域を
有しないので、設計変更時にバックゲート機能を達成す
るためのバックゲート領域を確保する必要があり、バッ
クゲート領域のための余分な領域を考慮しながら設計変
更を行わなければならず、設計変更の自由度が狭められ
ていた。 本発明の目的は、このような問題点に鑑み、バックゲ
ート領域を気にしないで設計変更を容易かつ自由に行う
ことを可能にする半導体集積回路のレイアウト方法を提
供することにある。
ルも、所定の電源電圧が供給されるバックゲート領域を
有しないので、設計変更時にバックゲート機能を達成す
るためのバックゲート領域を確保する必要があり、バッ
クゲート領域のための余分な領域を考慮しながら設計変
更を行わなければならず、設計変更の自由度が狭められ
ていた。 本発明の目的は、このような問題点に鑑み、バックゲ
ート領域を気にしないで設計変更を容易かつ自由に行う
ことを可能にする半導体集積回路のレイアウト方法を提
供することにある。
請求項１の半導体集積回路のレイアウト方法では、 半導体集積回路のレイアウト設計において、 少なくとも一つのＰチャンネルトランジスタを形成す
るＰ型拡散領域と、少なくとも１つのＮチャンネルトラ
ンジスタを形成するＮ型拡散領域とが配置され、該Ｐ型
拡散領域と該Ｎ型拡散領域とを互いに反対方向から囲む
ように、該Ｐ型拡散領域側にＮ型バックゲート領域が配
置され該Ｎ型拡散領域側にＰ型バックゲート領域が配置
され、第１電源供給線が該Ｎ型バックゲート領域の１部
及び該Ｐ型拡散領域の１部の上方に配置され、該第１電
源供給線がコンタクトを介し該Ｎ型バックゲート領域に
接続され、第２電源供給線が該Ｐ型バックゲート領域の
１部及び該Ｎ型拡散領域の１部の上方に配置され、該第
２電源供給線がコンタクトを介し該Ｐ型バックゲート領
域に接続された設計変更用セルを用意しておき、 所定の機能を達成するブロック内に通常のセルを配置
し、 該通常のセルを配置した該ブロック内のセル空き領域
に該空き領域のサイズに応じた該設計変更用セルを配置
し、 該半導体集積回路の設計変更時において、コンタクト
又は配線パターンを変更して該設計変更セルを使用する
ことを特徴とする。 請求項２の半導体集積回路のレイアウト方法では、 上記の設計変更用セルを用意しておき、 所定の機能を達成するブロック内に、該設計変更セル
を配置した後に通常のセルを配置し、 該半導体集積回路の設計変更時において、コンタクト
又は配線パターンを変更して該設計変更セルを使用する
ことを特徴とする。 請求項３の半導体集積回路のレイアウト方法では、 上記の設計変更用セルを用意しておき、 所定の機能を達成するブロック内に、該設計変更セル
を配置した後に通常のセルを配置し、 その後更に、該通常のセルを配置した該ブロック内の
セル空き領域に該空き領域のサイズに応じた設計変更用
セルを配置し、 該半導体集積回路の設計変更時において、コンタクト
又は配線パターンを変更して該設計変更セルを使用する
ことを特徴とする。 請求項１乃至３のいずれの方法においても、バックゲ
ート領域が設計変更のためのセル内に予め設置されてい
るので、バックゲート領域を気にしないで設計変更を自
由に行うことができるという効果を奏する。また、第１
電源供給線がＮ型バックゲート領域の１部及びＰ型拡散
領域の１部の上方に配置され、第１電源供給線がコンタ
クトを介しＮ型バックゲート領域に接続され、第２電源
供給線該Ｐ型バックゲート領域の１部及び該Ｎ型拡散領
域の１部の上方に配置され、第２電源供給線がコンタク
トを介しＰ型バックゲート領域に接続されているので、
コンタクトのみでＰ型拡散領域を第１電源供給線に接続
しＮ型拡散領域を第２電源供給線に接続することがで
き、半導体集積回路のレイアウト設計が簡単化される。 また、設計変更のためのセルを設計変更に使用しなく
ても、バックゲート機能達成用に使用することができる
という効果も奏する。 請求項４の半導体集積回路のレイアウト方法では、上
記設計変更用セルは、上記第１電源供給線とその上記Ｐ
型拡散領域とを接続するためのコンタクトホールの形成
位置が予め決定され、上記第２電源供給線とその上記Ｎ
型拡散領域とを接続するためのコンタクトホールの形成
位置が予め決定されていることを特徴とする。
るＰ型拡散領域と、少なくとも１つのＮチャンネルトラ
ンジスタを形成するＮ型拡散領域とが配置され、該Ｐ型
拡散領域と該Ｎ型拡散領域とを互いに反対方向から囲む
ように、該Ｐ型拡散領域側にＮ型バックゲート領域が配
置され該Ｎ型拡散領域側にＰ型バックゲート領域が配置
され、第１電源供給線が該Ｎ型バックゲート領域の１部
及び該Ｐ型拡散領域の１部の上方に配置され、該第１電
源供給線がコンタクトを介し該Ｎ型バックゲート領域に
接続され、第２電源供給線が該Ｐ型バックゲート領域の
１部及び該Ｎ型拡散領域の１部の上方に配置され、該第
２電源供給線がコンタクトを介し該Ｐ型バックゲート領
域に接続された設計変更用セルを用意しておき、 所定の機能を達成するブロック内に通常のセルを配置
し、 該通常のセルを配置した該ブロック内のセル空き領域
に該空き領域のサイズに応じた該設計変更用セルを配置
し、 該半導体集積回路の設計変更時において、コンタクト
又は配線パターンを変更して該設計変更セルを使用する
ことを特徴とする。 請求項２の半導体集積回路のレイアウト方法では、 上記の設計変更用セルを用意しておき、 所定の機能を達成するブロック内に、該設計変更セル
を配置した後に通常のセルを配置し、 該半導体集積回路の設計変更時において、コンタクト
又は配線パターンを変更して該設計変更セルを使用する
ことを特徴とする。 請求項３の半導体集積回路のレイアウト方法では、 上記の設計変更用セルを用意しておき、 所定の機能を達成するブロック内に、該設計変更セル
を配置した後に通常のセルを配置し、 その後更に、該通常のセルを配置した該ブロック内の
セル空き領域に該空き領域のサイズに応じた設計変更用
セルを配置し、 該半導体集積回路の設計変更時において、コンタクト
又は配線パターンを変更して該設計変更セルを使用する
ことを特徴とする。 請求項１乃至３のいずれの方法においても、バックゲ
ート領域が設計変更のためのセル内に予め設置されてい
るので、バックゲート領域を気にしないで設計変更を自
由に行うことができるという効果を奏する。また、第１
電源供給線がＮ型バックゲート領域の１部及びＰ型拡散
領域の１部の上方に配置され、第１電源供給線がコンタ
クトを介しＮ型バックゲート領域に接続され、第２電源
供給線該Ｐ型バックゲート領域の１部及び該Ｎ型拡散領
域の１部の上方に配置され、第２電源供給線がコンタク
トを介しＰ型バックゲート領域に接続されているので、
コンタクトのみでＰ型拡散領域を第１電源供給線に接続
しＮ型拡散領域を第２電源供給線に接続することがで
き、半導体集積回路のレイアウト設計が簡単化される。 また、設計変更のためのセルを設計変更に使用しなく
ても、バックゲート機能達成用に使用することができる
という効果も奏する。 請求項４の半導体集積回路のレイアウト方法では、上
記設計変更用セルは、上記第１電源供給線とその上記Ｐ
型拡散領域とを接続するためのコンタクトホールの形成
位置が予め決定され、上記第２電源供給線とその上記Ｎ
型拡散領域とを接続するためのコンタクトホールの形成
位置が予め決定されていることを特徴とする。
以下、図面に基づいて本発明に係る設計変更用セル及
びこれを用いたレイアウト方法の実施例を説明する。 このレイアウト方法には、大きく分けて次の２通りが
ある。 （１）設計変更用セルを語で配置する方法 第１図に示す如く、最初に、ブロック10の機能を達成
するための通常のセル12を全てこのブロック10内に配置
する。次に、このブロック10内のセル空き領域に、各空
き領域のサイズに応じたサイズの設計変更用セル14A〜1
4Dを配置する。このようなレイアウト設計に基づいて製
造された最初のサンプルについては、設計変更用セル14
A〜14Dはダミーとして存在し、後述するバックゲートと
しての役割しか果たしていない。 しかし、ユーザがこのサンプルを評価した後に設計変
更を行う場合が多く、セルの入替えや追加が必要とな
り、このような場合に設計変更用セル14A〜14Dが生かさ
れる。すなわち、この設計変更の際に、ブロック10内の
全てのセル12及び14A〜14Cの配置を変えずに、コンタク
トと配線のマスクパターンを一部変更して、設計変更用
セル14A〜14Dのうち必要なものを使用することにより、
設計変更の要求を満たす。 このような方法によれば、最初のサンプル製造の際に
製造した、コンタクト及びマスクのプロセスを行う前の
ウエーハ、並びに、コンタクト層及び配線層以外の全て
のマスクを、そのまま使用することができるので、改良
サンプルを短期間で製造することができる。 （２）設計変更用セルを先に配置する方法 第２図に示す如く、最初に、同一サイズの設計変更用
セルを複数個集めてブロック化した設計変更用セルブロ
ック24A〜24Cをブロック20内に配置する。最もサイズの
大きい設計変更用セルから成る設計変更用セルブロック
24Cは、最も多種の論理回路を構成することができるの
で、ブロック20のほぼ中央部に配置して、使用効率を高
める。次に、ブロック20の機能を達成するための通常の
セル12を全てブロック20内に配置する。その後さらに、
ブロック20内のセル空き領域に、各空き領域のサイズに
応じたサイズの設計変更用セル、例えば設計変更用セル
14Aを配置する。 設計変更後のこれら設計変更用セルブロック24A〜24C
及び設計変更用セル14Aの利用方法は上記（１）の場合
と同一である。 次に、設計変更用セルの具体的構成及びその利用例を
説明する。 （３）ＰチャンネルトランジスタとＮチャンネルトラン
ジスタとを１対備えた設計変更用セル 第3A図は１対のＰチャンネルトランジスタPT11とＮチ
ャンネルトランジスタNT11とを備えた設計変更用セル14
Aを示す。 周知の如く、ＰチャンネルトランジスタPT11は、Ｐ型
拡散領域P11とＰ型拡散領域P12との間の上層にゲート酸
化膜を介してゲート電極G11を配置した構成となってお
り、同様に、ＮチャンネルトランジスタNT11は、Ｎ型拡
散領域N11とＮ型拡散領域N12との間の上層にゲート酸化
膜を介してゲート電極G12を配置した構成となってい
る。ＰチャンネルトランジスタPT11とＮチャンネルトラ
ンジスタNT11とは、互いに対称的に配置されている。こ
れらＰチャンネルトランジスタPT11及びＮチャンネルト
ランジスタNT11を互いに反対方向から囲むように、Ｐチ
ャンネルトランジスタPT11の近くにＮ型拡散領域N13の
バックゲートを配置し、ＮチャンネルトランジスタNT11
の近くにＰ型拡散領域P13のバックゲートを配置してい
る。これらＮ型拡散領域N13とＰ型拡散領域P13とは、互
いに対称的に配置されている。Ｐ型拡散領域P11とＮ型
拡散領域N13の一部の上層には、絶縁層を介して電源供
給線VCCが配置され、同様に、Ｎ型拡散領域N11とＰ型拡
散領域P13の一部の上層には、絶縁層を介して電源供給
線（アース線）VSSが配置されている。これら電源供給
線VCCとVSSも互いに対称的に配置され、Ｎ型拡散領域N1
3はコンタクトC11を介して電源供給線VCCに接続され、
Ｐ型拡散領域P13はコンタクトC12を介して電源供給線V
SSに接続されている。 設計変更の際にＰチャンネルトランジスタPT11及びＮ
チャンネルトランジスタNT11と上層の信号配線との間を
接続するためのコンタクトホール、Ｐ型拡散領域P11と
電源供給線VCCとの間を接続するためのコンタクトホー
ル及びＮ型拡散領域N11と電源供給線VSSとの間を接続す
るためのコンタクトホールの形成位置が予め定められて
いる。第3A図では、これらコンタクトホール形成位置を
点線で示す。 サンプル出荷後の設計変更により、設計変更用セル14
Aの第3A図上方に示す信号線SLを通る信号レベルを反転
する必要が生じた場合の設計変更用セル14Aの利用例
を、第3B図に示す。信号配線は、簡単化のために単純な
線で示す。 第3A図の信号線SLは、信号線SL1と信号線SL2とに分割
され、信号線SL1は、コンタクトC15、C16を介してゲー
ト電極G11、G12に接続される。信号線SL2は、コンタク
トC17、C18を介してＰ型拡散領域P12、Ｎ型拡散領域N12
に接続される。また、Ｐ型拡散領域P11は、コンタクトC
13を介して電源供給線VCCに接続され、Ｎ型拡散領域N11
は、コンタクトC14を介して電源供給線VSSに接続され
る。このような接続により構成されたCMOSインバータの
回路構成を第3C図に示す。 なお、設計変更用セル14Aは、CMOSインバータに限ら
ず、ＰチャンネルトランジスタPT11単独又はＮチャンネ
ルトランジスタNT11単独で利用することができ、或は、
ＰチャンネルトランジスタPT11とＮチャンネルトランジ
スタNT11とを並列接続して構成したトランスファーゲー
トとしても利用することができる。 （４）ＰチャンネルトランジスタとＮチャンネルトラン
ジスタとを２対備えた設計変更用セル 第4A図は、２対のＰチャンネルトランジスタPT21、PT
22及びＮチャンネルトランジスタNT21、NT22を備えた設
計変更用セル14Bを示す。この設計変更用セル14Bは、第
3A図に示す設計変更用セル14Aを横に２つ並べ、かつ、
隣合う拡散領域を連続させた構成となっており、その説
明を省略する。図中、P21〜P24はＰ型拡散領域であり、
N21〜N24はＮ型拡散領域であり、G21〜G24はゲート電極
であり、C21、C22はコンタクトである。 この設計変更用セル14Bの利用例を第4B図に示す。第4
B図では、複雑化を避けるために、第4A図中の構成要素
に付した符号を図示省略している。図中、C23〜C29、C2
Aはコンタクトである。この配線により構成される回路
を第4C図に示す。この回路はクロックドインバータ（ス
リーステート型インバータ）であり、反転クロックCXを
低レベルにしかつクロックＣを高レベルにした時に、入
力Ｄが反転出力DXとして取り出される。 なお、設計変更用セル14Bは、当然ながら第3A図に示
す設計変更用セル14Aで構成可能な回路を全て構成で
き、さらに、CMOSインバータを２個並列接続した回路、
１個のパワータイプのCMOSインバータ、２入力ナンドゲ
ート、２入力ノアゲート等をも構成することができる。 設計変更用セル14Bの横幅は、第3A図に示す設計変更
用セル14Aを横に２個並べたときの全横幅よりも狭いの
で、ある１つのセル空き領域の横幅が設計変更用セル14
Aの横幅の２倍よりも狭いが設計変更用セル14Bの横幅よ
りも広い場合がある。この場合には、設計変更用セル14
Aを配置するよりも設計変更用セル14Bを配置した方が使
用効率が高くなる。したがって、１種類の設計変更用セ
ル14Aを用意しておくよりも、サイズの異なる２種類の
設計変更用セル14Aと14Bとを用意しておいた方が有効で
ある。 （５）ＰチャンネルトランジスタとＮチャンネルトラン
ジスタとを３対備えた設計変更用セル 第5A図は、３対のＰチャンネルトランジスタPT31〜PT
33及びＮチャンネルトランジスタNT31〜NT33を備えた設
計変更用セル14Cを示す。この設計変更用セル14Cは、第
3A図に示す設計変更用セル14Aを横に３つ並べ、かつ、
隣合う拡散領域を連続させた構成となっており、その説
明を省略する。図中、P31〜P35はＰ型拡散領域であり、
N31〜N35はＮ型拡散領域であり、G31〜G36はゲート電極
であり、C31、C32はコンタクトである。 この設計変更用セル14Cの利用例を第5B図に示す。第5
B図では複雑化を避けるために、第5A図中の構成要素に
付した符号を図示省略している。図中、C33〜C3Eはコン
タクトである。この配線により構成される回路を第5C図
に示す。この回路は３入力ナンドゲートであり、入力
Ａ、Ｂ、Ｃの論理積を反転したものが出力Ｅとして取り
出される。 なお、設計変更用セル14Cは、当然ながら第4B図に示
す設計変更用セル14Bで構成可能な回路を全て構成で
き、さらに、３入力ノアゲート、２入力アンドゲートの
出力端を２入力ノアゲートの一方の入力端に接続した複
合ゲート、２入力オアゲートの出力端を２入力ナンドゲ
ートの一方の入力端に接続した複合ゲート等をも構成す
ることができる。 （６）ＰチャンネルトランジスタとＮチャンネルトラン
ジスタとを４対備えた設計変更用セル 第6A図は、４対のＰチャンネルトランジスタPT41〜PT
44及びＮチャンネルトランジスタNT41〜NT44を備えた設
計変更用セル14Dを示す。この設計変更用セル14Dは、第
3A図に示す設計変更用セル14Aを横に４つ並べ、かつ、
隣合う拡散領域を連続させた構成となっており、その説
明を省略する。ただし、ＰチャンネルトランジスタPT43
及びＮチャンネルトランジスタNT43は、他のトランジス
タよりも、チャンネル幅を狭くしチャンネル長を長くし
て、高抵抗化している。図中、P41〜P46はＰ型拡散領域
であり、N41〜N46はＮ型拡散領域であり、G41〜G48はゲ
ート電極であり、C41、C42はコンタクトである。ゲート
電極G43とG47とは一続きになっている。 この設計変更用セル14Dの利用例を第6B図に示す。第6
B図では複雑化を避けるために、第6A図中の構成要素に
付した符号を図示省略している。図中、C43〜C49、C4A
〜C4Jはコンタクトである。この配線により構成される
回路を第6C図に示す。この回路は同期化入力Ｄフリップ
フロップであり、クロックＣが高レベルかつ反転クロッ
クCXが低レベルの時に、入力Ｄが保持され、その内容が
出力Ｑとして取り出される。 なお、設計変更用セル14Dは、当然ながら第5A図に示
す設計変更用セル14Cで構成可能な回路を全て構成する
ことができる。 （７）ＰチャンネルトランジスタとＮチャンネルトラン
ジスタとを５対備えた設計変更用セル 第7A図は、５対のＰチャンネルトランジスタPT51〜PT
55及びＮチャンネルトランジスタNT51〜NT55を備えた設
計変更用セル14Eを示す。この設計変更用セル14Eは、第
3A図に示す設計変更用セル14Aを横に５つ並べ、かつ、
隣合う拡散領域を連続させた構成となっており、その説
明を省略する。ただし、ＰチャンネルトランジスタPT54
及びＮチャンネルトランジスタNT54は、他のトランジス
タよりも、チャンネル幅を狭くしチャンネル長を長くし
て、高抵抗化している。図中、P51〜P57はＰ型拡散領域
であり、N51〜N57はＮ型拡散領域であり、G51〜G59、G5
Aはゲート電極であり、C51、C52はコンタクトである。
ゲート電極G53とG57とは一続きになっている。 この設計変更用セル14Eの利用例を第7B図に示す。第7
B図では複雑化を避けるために、第7A図中の構成要素に
付した符号を図示省略している。図中、C53〜C59、C5A
〜C5Lはコンタクトである。この配線により構成される
回路を第7C図に示す。この回路は、クリア機能を備えた
同期化入力Ｄフリップフロップであり、クロックＣが高
レベルかつ反転クロックCXが低レベルの時に、入力Ｄが
保持され、その内容が出力Ｑとして取り出される。ま
た、クロックＣ、CXと無関係にクリア▲▼を低レ
ベルにするとリセットされ、その内容が出力Ｑとして取
り出される。 なお、設計変更用セル14Eは、当然ながら第56図に示
す設計変更用セル14Dで構成可能な回路を全て構成する
ことができ、さらに、スリーステート型２入力ナンドゲ
ートの出力端にフリップフロップを接続した回路等も構
成することができる。
びこれを用いたレイアウト方法の実施例を説明する。 このレイアウト方法には、大きく分けて次の２通りが
ある。 （１）設計変更用セルを語で配置する方法 第１図に示す如く、最初に、ブロック10の機能を達成
するための通常のセル12を全てこのブロック10内に配置
する。次に、このブロック10内のセル空き領域に、各空
き領域のサイズに応じたサイズの設計変更用セル14A〜1
4Dを配置する。このようなレイアウト設計に基づいて製
造された最初のサンプルについては、設計変更用セル14
A〜14Dはダミーとして存在し、後述するバックゲートと
しての役割しか果たしていない。 しかし、ユーザがこのサンプルを評価した後に設計変
更を行う場合が多く、セルの入替えや追加が必要とな
り、このような場合に設計変更用セル14A〜14Dが生かさ
れる。すなわち、この設計変更の際に、ブロック10内の
全てのセル12及び14A〜14Cの配置を変えずに、コンタク
トと配線のマスクパターンを一部変更して、設計変更用
セル14A〜14Dのうち必要なものを使用することにより、
設計変更の要求を満たす。 このような方法によれば、最初のサンプル製造の際に
製造した、コンタクト及びマスクのプロセスを行う前の
ウエーハ、並びに、コンタクト層及び配線層以外の全て
のマスクを、そのまま使用することができるので、改良
サンプルを短期間で製造することができる。 （２）設計変更用セルを先に配置する方法 第２図に示す如く、最初に、同一サイズの設計変更用
セルを複数個集めてブロック化した設計変更用セルブロ
ック24A〜24Cをブロック20内に配置する。最もサイズの
大きい設計変更用セルから成る設計変更用セルブロック
24Cは、最も多種の論理回路を構成することができるの
で、ブロック20のほぼ中央部に配置して、使用効率を高
める。次に、ブロック20の機能を達成するための通常の
セル12を全てブロック20内に配置する。その後さらに、
ブロック20内のセル空き領域に、各空き領域のサイズに
応じたサイズの設計変更用セル、例えば設計変更用セル
14Aを配置する。 設計変更後のこれら設計変更用セルブロック24A〜24C
及び設計変更用セル14Aの利用方法は上記（１）の場合
と同一である。 次に、設計変更用セルの具体的構成及びその利用例を
説明する。 （３）ＰチャンネルトランジスタとＮチャンネルトラン
ジスタとを１対備えた設計変更用セル 第3A図は１対のＰチャンネルトランジスタPT11とＮチ
ャンネルトランジスタNT11とを備えた設計変更用セル14
Aを示す。 周知の如く、ＰチャンネルトランジスタPT11は、Ｐ型
拡散領域P11とＰ型拡散領域P12との間の上層にゲート酸
化膜を介してゲート電極G11を配置した構成となってお
り、同様に、ＮチャンネルトランジスタNT11は、Ｎ型拡
散領域N11とＮ型拡散領域N12との間の上層にゲート酸化
膜を介してゲート電極G12を配置した構成となってい
る。ＰチャンネルトランジスタPT11とＮチャンネルトラ
ンジスタNT11とは、互いに対称的に配置されている。こ
れらＰチャンネルトランジスタPT11及びＮチャンネルト
ランジスタNT11を互いに反対方向から囲むように、Ｐチ
ャンネルトランジスタPT11の近くにＮ型拡散領域N13の
バックゲートを配置し、ＮチャンネルトランジスタNT11
の近くにＰ型拡散領域P13のバックゲートを配置してい
る。これらＮ型拡散領域N13とＰ型拡散領域P13とは、互
いに対称的に配置されている。Ｐ型拡散領域P11とＮ型
拡散領域N13の一部の上層には、絶縁層を介して電源供
給線VCCが配置され、同様に、Ｎ型拡散領域N11とＰ型拡
散領域P13の一部の上層には、絶縁層を介して電源供給
線（アース線）VSSが配置されている。これら電源供給
線VCCとVSSも互いに対称的に配置され、Ｎ型拡散領域N1
3はコンタクトC11を介して電源供給線VCCに接続され、
Ｐ型拡散領域P13はコンタクトC12を介して電源供給線V
SSに接続されている。 設計変更の際にＰチャンネルトランジスタPT11及びＮ
チャンネルトランジスタNT11と上層の信号配線との間を
接続するためのコンタクトホール、Ｐ型拡散領域P11と
電源供給線VCCとの間を接続するためのコンタクトホー
ル及びＮ型拡散領域N11と電源供給線VSSとの間を接続す
るためのコンタクトホールの形成位置が予め定められて
いる。第3A図では、これらコンタクトホール形成位置を
点線で示す。 サンプル出荷後の設計変更により、設計変更用セル14
Aの第3A図上方に示す信号線SLを通る信号レベルを反転
する必要が生じた場合の設計変更用セル14Aの利用例
を、第3B図に示す。信号配線は、簡単化のために単純な
線で示す。 第3A図の信号線SLは、信号線SL1と信号線SL2とに分割
され、信号線SL1は、コンタクトC15、C16を介してゲー
ト電極G11、G12に接続される。信号線SL2は、コンタク
トC17、C18を介してＰ型拡散領域P12、Ｎ型拡散領域N12
に接続される。また、Ｐ型拡散領域P11は、コンタクトC
13を介して電源供給線VCCに接続され、Ｎ型拡散領域N11
は、コンタクトC14を介して電源供給線VSSに接続され
る。このような接続により構成されたCMOSインバータの
回路構成を第3C図に示す。 なお、設計変更用セル14Aは、CMOSインバータに限ら
ず、ＰチャンネルトランジスタPT11単独又はＮチャンネ
ルトランジスタNT11単独で利用することができ、或は、
ＰチャンネルトランジスタPT11とＮチャンネルトランジ
スタNT11とを並列接続して構成したトランスファーゲー
トとしても利用することができる。 （４）ＰチャンネルトランジスタとＮチャンネルトラン
ジスタとを２対備えた設計変更用セル 第4A図は、２対のＰチャンネルトランジスタPT21、PT
22及びＮチャンネルトランジスタNT21、NT22を備えた設
計変更用セル14Bを示す。この設計変更用セル14Bは、第
3A図に示す設計変更用セル14Aを横に２つ並べ、かつ、
隣合う拡散領域を連続させた構成となっており、その説
明を省略する。図中、P21〜P24はＰ型拡散領域であり、
N21〜N24はＮ型拡散領域であり、G21〜G24はゲート電極
であり、C21、C22はコンタクトである。 この設計変更用セル14Bの利用例を第4B図に示す。第4
B図では、複雑化を避けるために、第4A図中の構成要素
に付した符号を図示省略している。図中、C23〜C29、C2
Aはコンタクトである。この配線により構成される回路
を第4C図に示す。この回路はクロックドインバータ（ス
リーステート型インバータ）であり、反転クロックCXを
低レベルにしかつクロックＣを高レベルにした時に、入
力Ｄが反転出力DXとして取り出される。 なお、設計変更用セル14Bは、当然ながら第3A図に示
す設計変更用セル14Aで構成可能な回路を全て構成で
き、さらに、CMOSインバータを２個並列接続した回路、
１個のパワータイプのCMOSインバータ、２入力ナンドゲ
ート、２入力ノアゲート等をも構成することができる。 設計変更用セル14Bの横幅は、第3A図に示す設計変更
用セル14Aを横に２個並べたときの全横幅よりも狭いの
で、ある１つのセル空き領域の横幅が設計変更用セル14
Aの横幅の２倍よりも狭いが設計変更用セル14Bの横幅よ
りも広い場合がある。この場合には、設計変更用セル14
Aを配置するよりも設計変更用セル14Bを配置した方が使
用効率が高くなる。したがって、１種類の設計変更用セ
ル14Aを用意しておくよりも、サイズの異なる２種類の
設計変更用セル14Aと14Bとを用意しておいた方が有効で
ある。 （５）ＰチャンネルトランジスタとＮチャンネルトラン
ジスタとを３対備えた設計変更用セル 第5A図は、３対のＰチャンネルトランジスタPT31〜PT
33及びＮチャンネルトランジスタNT31〜NT33を備えた設
計変更用セル14Cを示す。この設計変更用セル14Cは、第
3A図に示す設計変更用セル14Aを横に３つ並べ、かつ、
隣合う拡散領域を連続させた構成となっており、その説
明を省略する。図中、P31〜P35はＰ型拡散領域であり、
N31〜N35はＮ型拡散領域であり、G31〜G36はゲート電極
であり、C31、C32はコンタクトである。 この設計変更用セル14Cの利用例を第5B図に示す。第5
B図では複雑化を避けるために、第5A図中の構成要素に
付した符号を図示省略している。図中、C33〜C3Eはコン
タクトである。この配線により構成される回路を第5C図
に示す。この回路は３入力ナンドゲートであり、入力
Ａ、Ｂ、Ｃの論理積を反転したものが出力Ｅとして取り
出される。 なお、設計変更用セル14Cは、当然ながら第4B図に示
す設計変更用セル14Bで構成可能な回路を全て構成で
き、さらに、３入力ノアゲート、２入力アンドゲートの
出力端を２入力ノアゲートの一方の入力端に接続した複
合ゲート、２入力オアゲートの出力端を２入力ナンドゲ
ートの一方の入力端に接続した複合ゲート等をも構成す
ることができる。 （６）ＰチャンネルトランジスタとＮチャンネルトラン
ジスタとを４対備えた設計変更用セル 第6A図は、４対のＰチャンネルトランジスタPT41〜PT
44及びＮチャンネルトランジスタNT41〜NT44を備えた設
計変更用セル14Dを示す。この設計変更用セル14Dは、第
3A図に示す設計変更用セル14Aを横に４つ並べ、かつ、
隣合う拡散領域を連続させた構成となっており、その説
明を省略する。ただし、ＰチャンネルトランジスタPT43
及びＮチャンネルトランジスタNT43は、他のトランジス
タよりも、チャンネル幅を狭くしチャンネル長を長くし
て、高抵抗化している。図中、P41〜P46はＰ型拡散領域
であり、N41〜N46はＮ型拡散領域であり、G41〜G48はゲ
ート電極であり、C41、C42はコンタクトである。ゲート
電極G43とG47とは一続きになっている。 この設計変更用セル14Dの利用例を第6B図に示す。第6
B図では複雑化を避けるために、第6A図中の構成要素に
付した符号を図示省略している。図中、C43〜C49、C4A
〜C4Jはコンタクトである。この配線により構成される
回路を第6C図に示す。この回路は同期化入力Ｄフリップ
フロップであり、クロックＣが高レベルかつ反転クロッ
クCXが低レベルの時に、入力Ｄが保持され、その内容が
出力Ｑとして取り出される。 なお、設計変更用セル14Dは、当然ながら第5A図に示
す設計変更用セル14Cで構成可能な回路を全て構成する
ことができる。 （７）ＰチャンネルトランジスタとＮチャンネルトラン
ジスタとを５対備えた設計変更用セル 第7A図は、５対のＰチャンネルトランジスタPT51〜PT
55及びＮチャンネルトランジスタNT51〜NT55を備えた設
計変更用セル14Eを示す。この設計変更用セル14Eは、第
3A図に示す設計変更用セル14Aを横に５つ並べ、かつ、
隣合う拡散領域を連続させた構成となっており、その説
明を省略する。ただし、ＰチャンネルトランジスタPT54
及びＮチャンネルトランジスタNT54は、他のトランジス
タよりも、チャンネル幅を狭くしチャンネル長を長くし
て、高抵抗化している。図中、P51〜P57はＰ型拡散領域
であり、N51〜N57はＮ型拡散領域であり、G51〜G59、G5
Aはゲート電極であり、C51、C52はコンタクトである。
ゲート電極G53とG57とは一続きになっている。 この設計変更用セル14Eの利用例を第7B図に示す。第7
B図では複雑化を避けるために、第7A図中の構成要素に
付した符号を図示省略している。図中、C53〜C59、C5A
〜C5Lはコンタクトである。この配線により構成される
回路を第7C図に示す。この回路は、クリア機能を備えた
同期化入力Ｄフリップフロップであり、クロックＣが高
レベルかつ反転クロックCXが低レベルの時に、入力Ｄが
保持され、その内容が出力Ｑとして取り出される。ま
た、クロックＣ、CXと無関係にクリア▲▼を低レ
ベルにするとリセットされ、その内容が出力Ｑとして取
り出される。 なお、設計変更用セル14Eは、当然ながら第56図に示
す設計変更用セル14Dで構成可能な回路を全て構成する
ことができ、さらに、スリーステート型２入力ナンドゲ
ートの出力端にフリップフロップを接続した回路等も構
成することができる。
第１図乃至第7C図は本発明に係る設計変更用セル及びこ
れを用いたレイアウト方法の実施例に係り、 第１図は通常のセルを配置後に設計変更用セルを配置す
るレイアウト方法説明図、 第２図は設計変更用セルを配置後に通常のセルを配置す
るレイアウト方法説明図、 第3A図はＰチャンネルトランジスタとＮチャンネルトラ
ンジスタとを１対備えた設計変更用セルのパターン図、 第3B図は第3A図の設計変更用セルの利用例を示す図、 第3C図は第3B図の回路図、 第4A図はＰチャンネルトランジスタとＮチャンネルトラ
ンジスタとを２対備えた設計変更用セルのパターン図、 第4BB図は第4A図の設計変更用セルの利用例を示す図、 第4C図は第4B図の回路図、 第5A図はＰチャンネルトランジスタとＮチャンネルトラ
ンジスタとを３対備えた設計変更用セルのパターン図、 第5B図は第5A図の設計変更用セルの利用例を示す図、 第5C図は第5B図の回路図、 第6A図はＰチャンネルトランジスタとＮチャンネルトラ
ンジスタとを４対備えた設計変更用セルのパターン図、 第6B図は第6A図の設計変更用セルの利用例を示す図、 第6C図は第6B図の回路図、 第7A図はＰチャンネルトランジスタとＮチャンネルトラ
ンジスタとを５対備えた設計変更用セルのパターン図、 第7B図は第7A図の設計変更用セルの利用例を示す図、 第7C図は第7B図の回路図である。 図中、 10、20はブロック 12は通常のセル 14A〜14Eは設計変更用セル 24A〜24Cは設計変更用セルブロック VCC、VSSは電源供給線 P11〜P57はＰ型拡散領域 N11〜N57はＮ型拡散領域 G11〜G5Aはゲート電極 C11〜C5Lはコンタクト
れを用いたレイアウト方法の実施例に係り、 第１図は通常のセルを配置後に設計変更用セルを配置す
るレイアウト方法説明図、 第２図は設計変更用セルを配置後に通常のセルを配置す
るレイアウト方法説明図、 第3A図はＰチャンネルトランジスタとＮチャンネルトラ
ンジスタとを１対備えた設計変更用セルのパターン図、 第3B図は第3A図の設計変更用セルの利用例を示す図、 第3C図は第3B図の回路図、 第4A図はＰチャンネルトランジスタとＮチャンネルトラ
ンジスタとを２対備えた設計変更用セルのパターン図、 第4BB図は第4A図の設計変更用セルの利用例を示す図、 第4C図は第4B図の回路図、 第5A図はＰチャンネルトランジスタとＮチャンネルトラ
ンジスタとを３対備えた設計変更用セルのパターン図、 第5B図は第5A図の設計変更用セルの利用例を示す図、 第5C図は第5B図の回路図、 第6A図はＰチャンネルトランジスタとＮチャンネルトラ
ンジスタとを４対備えた設計変更用セルのパターン図、 第6B図は第6A図の設計変更用セルの利用例を示す図、 第6C図は第6B図の回路図、 第7A図はＰチャンネルトランジスタとＮチャンネルトラ
ンジスタとを５対備えた設計変更用セルのパターン図、 第7B図は第7A図の設計変更用セルの利用例を示す図、 第7C図は第7B図の回路図である。 図中、 10、20はブロック 12は通常のセル 14A〜14Eは設計変更用セル 24A〜24Cは設計変更用セルブロック VCC、VSSは電源供給線 P11〜P57はＰ型拡散領域 N11〜N57はＮ型拡散領域 G11〜G5Aはゲート電極 C11〜C5Lはコンタクト
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/82 H01L 21/822 H01L 27/04
Claims (4)
- 【請求項１】半導体集積回路のレイアウト設計におい
て、 少なくとも一つのＰチャンネルトランジスタを形成する
Ｐ型拡散領域と、少なくとも１つのＮチャンネルトラン
ジスタを形成するＮ型拡散領域とが配置され、該Ｐ型拡
散領域と該Ｎ型拡散領域とを互いに反対方向から囲むよ
うに、該Ｐ型拡散領域側にＮ型バックゲート領域が配置
され該Ｎ型拡散領域側にＰ型バックゲート領域が配置さ
れ、第１電源供給線が該Ｎ型バックゲート領域の１部及
び該Ｐ型拡散領域の１部の上方に配置され、該第１電源
供給線がコンタクトを介し該Ｎ型バックゲート領域に接
続され、第２電源供給線が該Ｐ型バックゲート領域の１
部及び該Ｎ型拡散領域の１部の上方に配置され、該第２
電源供給線がコンタクトを介し該Ｐ型バックゲート領域
に接続された設計変更用セルを用意しておき、 所定の機能を達成するブロック内に通常のセルを配置
し、 該通常のセルを配置した該ブロック内のセル空き領域に
該空き領域のサイズに応じた該設計変更用セルを配置
し、 該半導体集積回路の設計変更時において、コンタクト又
は配線パターンを変更して該設計変更セルを使用するこ
と、 を特徴とする半導体集積回路のレイアウト方法。 - 【請求項２】半導体集積回路のレイアウト設計におい
て、 少なくとも一つのＰチャンネルトランジスタを形成する
Ｐ型拡散領域と、少なくとも１つのＮチャンネルトラン
ジスタを形成するＮ型拡散領域とが配置され、該Ｐ型拡
散領域と該Ｎ型拡散領域とを互いに反対方向から囲むよ
うに、該Ｐ型拡散領域側にＮ型バックゲート領域が配置
され該Ｎ型拡散領域側にＰ型バックゲート領域が配置さ
れ、第１電源供給線が該Ｎ型バックゲート領域の１部及
び該Ｐ型拡散領域の１部の上方に配置され、該第１電源
供給線がコンタクトを介し該Ｎ型バックゲート領域に接
続され、第２電源供給線が該Ｐ型バックゲート領域の１
部及び該Ｎ型拡散領域の１部の上方に配置され、該第２
電源供給線がコンタクトを介し該Ｐ型バックゲート領域
に接続された設計変更用セルを用意しておき、 所定の機能を達成するブロック内に、該設計変更セルを
配置した後に通常のセルを配置し、 該半導体集積回路の設計変更時において、コンタクト又
は配線パターンを変更して該設計変更セルを使用するこ
と、 を特徴とする半導体集積回路のレイアウト方法。 - 【請求項３】半導体集積回路のレイアウト設計におい
て、 少なくとも一つのＰチャンネルトランジスタを形成する
Ｐ型拡散領域と、少なくとも１つのＮチャンネルトラン
ジスタを形成するＮ型拡散領域とが配置され、該Ｐ型拡
散領域と該Ｎ型拡散領域とを互いに反対方向から囲むよ
うに、該Ｐ型拡散領域側にＮ型バックゲート領域が配置
され該Ｎ型拡散領域側にＰ型バックゲート領域が配置さ
れ、第１電源供給線が該Ｎ型バックゲート領域の１部及
び該Ｐ型拡散領域の１部の上方に配置され、該第１電源
供給線がコンタクトを介し該Ｎ型バックゲート領域に接
続され、第２電源供給線が該Ｐ型バックゲート領域の１
部及び該Ｎ型拡散領域の１部の上方に配置され、該第２
電源供給線がコンタクトを介し該Ｐ型バックゲート領域
に接続された設計変更用セルを用意しておき、 所定の機能を達成するブロック内に、該設計変更セルを
配置した後に通常のセルを配置し、 その後更に、該通常のセルを配置した該ブロック内のセ
ル空き領域に該空き領域のサイズに応じた設計変更用セ
ルを配置し、 該半導体集積回路の設計変更時において、コンタクト又
は配線パターンを変更して該設計変更セルを使用するこ
と、 を特徴とする半導体集積回路のレイアウト方法。 - 【請求項４】上記設計変更用セルは、上記第１電源供給
線とその上記Ｐ型拡散領域とを接続するためのコンタク
トホールの形成位置が予め決定され、上記第２電源供給
線とその上記Ｎ型拡散領域とを接続するためのコンタク
トホールの形成位置が予め決定されていることを特徴と
する請求項１、２又は３の何れかに記載された半導体集
積回路のレイアウト方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02294696A JP3130918B2 (ja) | 1990-10-31 | 1990-10-31 | 設計変更用セル及びこれを用いたレイアウト方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02294696A JP3130918B2 (ja) | 1990-10-31 | 1990-10-31 | 設計変更用セル及びこれを用いたレイアウト方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04167544A JPH04167544A (ja) | 1992-06-15 |
| JP3130918B2 true JP3130918B2 (ja) | 2001-01-31 |
Family
ID=17811123
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02294696A Expired - Lifetime JP3130918B2 (ja) | 1990-10-31 | 1990-10-31 | 設計変更用セル及びこれを用いたレイアウト方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3130918B2 (ja) |
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-
1990
- 1990-10-31 JP JP02294696A patent/JP3130918B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04167544A (ja) | 1992-06-15 |
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