JP2015122398A - 半導体集積回路装置及びそのレイアウト設計方法 - Google Patents

Abstract

【課題】基板面積を増加させることなく、フォトマスク作製後の回路修正に対する柔軟性を確保すると共に、アンテナ効果対策を実現できる半導体集積回路装置を提供する。
【解決手段】この半導体集積回路装置のレイアウト設計方法は、複数の機能ブロックをそれぞれ構成する複数のスタンダードセルをロジック回路配置領域の一部に配置するステップ（ａ）と、ロジック回路配置領域においてスタンダードセルが配置されていない領域の一部に、配線層を持たない汎用の複数の基本セルを配置するステップ（ｂ）と、ロジック回路配置領域においてスタンダードセル及び基本セルが配置されていない領域の少なくとも一部に、所定のトランジスターのゲート電極と第１及び第２の電源配線との間にそれぞれ接続される第１及び第２のダイオードを含む少なくとも１つのダイオードセルを配置するステップ（ｃ）とを含む。
【選択図】図１３

Description

本発明は、一般に半導体集積回路装置に関し、特に、スタンダードセル方式を利用して製造される半導体集積回路装置に関する。さらに、本発明は、そのような半導体集積回路装置のレイアウト設計方法に関する。

スタンダードセル方式の半導体集積回路装置のレイアウト設計においては、コンピューターを用いて、所望の機能を実現する回路ブロックを構成する複数種類のスタンダードセルを配置して接続することにより、ＭＯＳトランジスター等の回路素子の配置及び配線が決定される。その際に、アンテナ効果によるＭＯＳトランジスターのゲート絶縁膜の劣化を防止するために、所定のＭＯＳトランジスターのゲート電極と電源配線との間に保護用のダイオードを接続することが行われている。

アンテナ効果とは、半導体集積回路装置のメタル配線層のエッチング工程において、長い配線に電荷がチャージされる現象のことである。例えば、メタル配線層がプラズマエッチングされる際に、長い配線に接続されたゲート電極に蓄積される電荷量が大きくなると、ゲート絶縁膜の絶縁が破壊されてゲート絶縁膜の劣化が生じ、リーク電流の発生要因になってしまう。従って、メタル配線層のエッチング工程において、ＭＯＳトランジスターのゲート電極に接続された長い配線が形成されると共に、その配線が他のＭＯＳトランジスターのソース又はドレインに接続されていない場合に、アンテナ効果が問題となる。

そのようなアンテナ効果によるゲート絶縁膜の劣化を防止するために、従来のスタンダードセル方式の半導体集積回路装置のレイアウト設計においては、複数のスタンダードセルを配置した後に、空いている領域に保護用のダイオードを優先的に配置することが行われている。

関連する技術として、特許文献１には、ＬＳＩチップの面積を増加することなく、アンテナ効果に起因するトランジスターのゲート酸化膜の破壊等を確実に防止することを目的とする半導体集積回路装置が開示されている。

この半導体集積回路装置においては、論理機能に対応するスタンダードセルが複数設けられ、該スタンダードセル間には間隙が設けられており、該間隙はスタンダードセルが設けられない未使用領域であって、スタンダードセル間を電気的に接続する金属配線が設けられている。この未使用領域の一部において、電源ラインとグランドラインとの間にアンテナ効果保護セルが設けられることにより、入力端子が上記金属配線に接続されると共に、アンテナ効果に起因するゲート酸化膜の破壊からスタンダードセルが保護される。

特開２０００−３３２２０６号公報（段落００１５−００１７、図１、図２）

しかしながら、半導体集積回路装置の製造においては、半導体基板にゲート電極や不純物拡散領域や配線を形成するために用いられるフォトマスクを作製した後に、回路修正を行う必要が生じる場合がある。さらに、実際に半導体基板にゲート電極や不純物拡散領域を形成した後に、回路修正を行う必要が生じる場合もある。従来のスタンダードセル方式の半導体集積回路装置のレイアウト設計においては、そのような場合に回路修正を行うための方策が考慮されていなかった。

そこで、上記の点に鑑み、本発明の１つの目的は、半導体基板の面積を増加させることなく、半導体集積回路装置の製造工程において用いられるフォトマスクを作製した後に回路修正を行う場合においても回路修正に対する柔軟性を確保すると共に、アンテナ効果対策を実現できる半導体集積回路装置を提供することである。

以上の課題を解決するために、本発明の第１の観点に係る半導体集積回路装置のレイアウト設計方法は、半導体集積回路装置の論理機能を実現する複数の機能ブロックをそれぞれ構成する複数のスタンダードセルをロジック回路配置領域の一部に配置するステップ（ａ）と、ロジック回路配置領域においてスタンダードセルが配置されていない領域の一部に、配線層を持たない汎用の複数の基本セルを配置するステップ（ｂ）と、ロジック回路配置領域においてスタンダードセル及び基本セルが配置されていない領域の少なくとも一部に、所定のトランジスターのゲート電極と第１の電源配線との間に接続される第１のダイオード及び該ゲート電極と第２の電源配線との間に接続される第２のダイオードを含む少なくとも１つのダイオードセルを配置するステップ（ｃ）とを具備する。

また、本発明の第１の観点に係る半導体集積回路装置は、ロジック回路配置領域を有する半導体基板を含む半導体集積回路装置であって、ロジック回路配置領域の一部に配置され、半導体集積回路装置の論理機能を実現する複数の機能ブロックをそれぞれ構成する複数のスタンダードセルと、ロジック回路配置領域においてスタンダードセルが配置されていない領域の一部に配置され、配線層を持たない汎用の複数の基本セルと、ロジック回路配置領域においてスタンダードセル及び基本セルが配置されていない領域の少なくとも一部に配置され、所定のトランジスターのゲート電極と第１の電源配線との間に接続される第１のダイオード及び該ゲート電極と第２の電源配線との間に接続される第２のダイオードを含む少なくとも１つのダイオードセルとを具備し、ダイオードセルが、ダイオードセルの長手方向と直交する方向において、２つのスタンダードセルの間の領域、スタンダードセルと基本セルとの間の領域、又は、ロジック回路配置領域の端部の領域の少なくとも一部に配置されている。

本発明の第１の観点によれば、ロジック回路配置領域においてスタンダードセルが配置されていない領域に汎用の基本セル及び保護用のダイオードセルが配置され、配線層を変更するのみで基本セルを機能ブロックとして使用することが可能であるので、半導体基板の面積を増加させることなく、半導体集積回路装置の製造工程において用いられるフォトマスクを作製した後に回路修正を行う場合においても回路修正に対する柔軟性を確保すると共に、アンテナ効果対策を実現できる半導体集積回路装置を提供することができる。

ここで、基本セルの幅がダイオードセルの幅よりも大きく、スタンダードセルの長さと基本セルの長さとダイオードセルの長さとが略等しくても良い。その場合には、ロジック回路配置領域においてスタンダードセル及び基本セルを配置した後の未配置領域にダイオードセルを配置することができる。

本発明の第２の観点に係る半導体集積回路装置のレイアウト設計方法は、本発明の第１の観点に係る半導体集積回路装置のレイアウト設計方法において、ステップ（ｂ）が、ロジック回路配置領域においてスタンダードセルが配置されていない領域の一部に、配線層を持たない汎用の複数の第１の基本セルを配置するステップ（ｂ１）と、ロジック回路配置領域においてスタンダードセル及び第１の基本セルが配置されていない領域の一部に、第１の基本セルの幅よりも小さくダイオードセルの幅よりも大きい幅を有し、配線層を持たない汎用の複数の第２の基本セルを配置するステップ（ｂ２）とを含むようにしたものである。

また、本発明の第２の観点に係る半導体集積回路装置は、本発明の第１の観点に係る半導体集積回路装置において、複数の基本セルが、ロジック回路配置領域においてスタンダードセルが配置されていない領域の一部に配置され、配線層を持たない汎用の複数の第１の基本セルと、ロジック回路配置領域においてスタンダードセル及び第１の基本セルが配置されていない領域の一部に配置され、第１の基本セルの幅よりも小さくダイオードセルの幅よりも大きい幅を有し、配線層を持たない汎用の複数の第２の基本セルとを含むようにしたものである。

本発明の第２の観点によれば、ロジック回路配置領域においてスタンダードセルが配置されていない領域に汎用の第１及び第２の基本セル及び保護用のダイオードセルが配置され、配線層を変更するのみで第１及び第２の基本セルを機能ブロックとして使用することが可能であるので、半導体基板の面積を増加させることなく、半導体集積回路装置の製造工程において用いられるフォトマスクを作製した後に回路修正を行う場合においても回路修正に対する柔軟性をさらに拡大すると共に、アンテナ効果対策を実現できる半導体集積回路装置を提供することができる。

ここで、第１の基本セルの幅がダイオードセルの幅の略３倍であり、第２の基本セルの幅がダイオードセルの幅の略２倍であり、スタンダードセルの長さと第１の基本セルの長さと第２の基本セルの長さとダイオードセルの長さとが略等しくても良い。その場合には、ロジック回路配置領域においてスタンダードセル及び第１の基本セルを配置した後の未配置領域に第２の基本セルを配置し、さらに、第２の基本セルを配置した後の未配置領域にダイオードセルを配置することができる。

以上において、基本セル又は第１の基本セルが、共通の第１のゲート電極を有する第１のＰチャネルトランジスター及び第１のＮチャネルトランジスターと、共通の第２のゲート電極を有する第２のＰチャネルトランジスター及び第２のＮチャネルトランジスターとを含むようにしても良い。その場合には、１つ若しくは複数の基本セル又は１つ若しくは複数の第１の基本セルに配線を接続することによって、各種の機能ブロックを構成することが可能である。

また、第２の基本セルが、共通の第３のゲート電極を有する第３のＰチャネルトランジスター及び第３のＮチャネルトランジスターを含むようにしても良い。その場合には、１つ若しくは複数の第１の基本セル及び第２の基本セルに配線を接続することによって、各種の機能ブロックを構成することが可能である。あるいは、第２の基本セルに配線を接続することによって、インバーターを構成することが可能である。

本発明の各実施形態に係る半導体集積回路装置のレイアウトを示す平面図。 第１の実施形態に係る半導体集積回路装置のロジック回路配置領域の平面図。 図２における基本セルのレイアウトの例を示す平面図。 基本セルを用いて構成されるＮＡＮＤ回路のレイアウトの例を示す平面図。 図４に示すＮＡＮＤ回路の構成を示す回路図。 図２におけるダイオードセルのレイアウトの例を示す平面図。 図６に示すダイオードセルの構造の例を示す断面図。 ダイオードセルと保護対象のトランジスターとの接続例を示す回路図。 第２の実施形態に係る半導体集積回路装置のロジック回路配置領域の平面図。 図９における第２の基本セルのレイアウトの例を示す平面図。 第２の基本セルを用いて構成されるインバーターのレイアウトの平面図。 図１１に示すインバーターの構成を示す回路図。 第１の実施形態に係るレイアウト設計方法を示すフローチャート。 第２の実施形態に係るレイアウト設計方法を示すフローチャート。

以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。
図１は、本発明の各実施形態に係る半導体集積回路装置のレイアウトを模式的に示す平面図である。図１に示すように、この半導体集積回路装置は、シリコン等の半導体材料によって形成された半導体基板１を含んでいる。半導体基板１は、少なくともロジック回路配置領域１０を有しており、さらに、アナログ回路配置領域２０と、メモリー配置領域３０と、Ｉ／Ｏセル配置領域４０との内の少なくとも１つを有しても良い。

ロジック回路配置領域１０には、ロジック回路を構成する各種のセルと、アンテナ効果から所定のＭＯＳトランジスターを保護するためのダイオードセルとが配置される。アナログ回路配置領域２０には、アナログＩＰ（機能ブロック）等のアナログ回路が配置される。メモリー配置領域３０には、メモリーＩＰ等のメモリーが配置される。Ｉ／Ｏセル配置領域４０には、電源端子又は入出力端子及び必要に応じて入出力回路を含むＩ／Ｏセルが配置される。

図２は、本発明の第１の実施形態に係る半導体集積回路装置のロジック回路配置領域の一部を拡大して示す平面図である。図２に示すように、ロジック回路配置領域１０には、複数のスタンダードセル１１と、複数の基本セル１２と、少なくとも１つのダイオードセル１３とが配置されている。

複数のスタンダードセル１１は、ロジック回路配置領域１０の一部に配置され、半導体集積回路装置の論理機能を実現する複数の機能ブロックをそれぞれ構成する。各々のスタンダードセル１１は、複数のトランジスターと、それらのトランジスター間を接続するためのセル内配線とを含んでおり、例えば、インバーター、バッファー、ＡＮＤ回路、ＮＡＮＤ回路、ＯＲ回路、ＮＯＲ回路、又は、フリップフロップ等の各種の機能ブロックを構成する。複数のスタンダードセル１１をセル間配線で接続することにより、半導体集積回路装置の論理機能が実現される。

基本セル１２は、ロジック回路配置領域１０においてスタンダードセル１１が配置されていない領域の一部に配置され、配線層を持たない汎用のセルである。基本セル１２は、複数のトランジスターを含んでおり、半導体集積回路装置の製造工程において用いられるフォトマスクを作製した後の回路修正、又は、実際に半導体基板にゲート電極や不純物拡散領域を形成した後の回路修正において利用することができる。そのような場合に、配線層のみを変更して、基本セル１２に配線を接続することにより、所望の機能ブロックを構成することが可能である。

ダイオードセル１３は、ロジック回路配置領域１０においてスタンダードセル１１及び基本セル１２が配置されていない領域（図中の未配置領域）の少なくとも一部に配置される。ダイオードセル１３は、所定のトランジスターのゲート電極と第１の電源配線との間に接続される第１のダイオードと、そのゲート電極と第２の電源配線との間に接続される第２のダイオードとを含んでいる。

以上のセルの内で、スタンダードセル１１のサイズは一定でないが、基本セル１２及びダイオードセル１３は一定のサイズを有している。本願においては、基本セル１２及びダイオードセル１３の長手方向（図中のＹ軸方向）における各セルの寸法を、そのセルの「長さ」と呼び、基本セル１２及びダイオードセル１３の長手方向に直交する方向（図中のＸ軸方向）における各セルの寸法を、そのセルの「幅」と呼ぶことにする。

ダイオードセル１３は、以上のセルの内で最小のサイズを有している。スタンダードセル１１のサイズは、ダイオードセル１３のサイズのＭ倍であり（Ｍは、２以上の整数）、基本セル１２のサイズは、ダイオードセル１３のサイズのＮ倍である（Ｎは、２以上の整数）。

以下においては、一例として、スタンダードセル１１の長さと基本セル１２の長さとダイオードセル１３の長さとが略等しい場合について説明する。その場合に、スタンダードセル１１の幅は、ダイオードセル１３の幅のＭ倍となり、基本セル１２の幅は、ダイオードセル１３の幅のＮ倍となる。即ち、基本セル１２の幅は、ダイオードセル１３の幅よりも大きい。従って、ロジック回路配置領域１０においてスタンダードセル１１及び基本セル１２を配置した後の未配置領域にダイオードセル１３を配置することができる。例えば、基本セル１２の幅がダイオードセル１３の幅の略３倍であっても良い。

基本セル１２は、回路修正を行う際に必要となる機能ブロックを構成するために利用することが可能であるので、ロジック回路配置領域１０においてスタンダードセル１１が配置されていない領域に、可能な限り基本セル１２を配置することが望ましい。また、複数の基本セル１２を利用して、規模がより大きい機能ブロックを構成することが可能であるので、図２に示すＸ軸方向において、スタンダードセル１１が配置されていない領域の幅が基本セル１２の幅の２倍以上である場合には、複数の基本セル１２を連続して配置することが望ましい。

ダイオードセル１３は、スタンダードセル１１及び基本セル１２を配置できない未配置領域を利用して配置される。従って、ダイオードセル１３は、ダイオードセル１３の長手方向と直交する方向（図中のＸ軸方向）において、２つのスタンダードセル１１の間の領域、スタンダードセル１１と基本セル１２との間の領域、又は、ロジック回路配置領域１０の端部の領域の少なくとも一部に配置される。即ち、２つの基本セル１２の間の領域には、ダイオードセル１３が配置されない。

図３は、図２における基本セルのレイアウトの例を示す平面図である。図３においては、基本セル１２のサイズを明確にするために、半導体集積回路装置のレイアウト設計において基準となるグリッド（格子）が示されている。図３に示す例において、基本セル１２は、７グリッド分の長さと３グリッド分の幅とを有している。

基本セル１２は、例えば、共通のゲート電極Ｇ１を有するＰチャネルＭＯＳトランジスターＱＰ１及びＮチャネルＭＯＳトランジスターＱＮ１と、共通のゲート電極Ｇ２を有するＰチャネルＭＯＳトランジスターＱＰ２及びＮチャネルＭＯＳトランジスターＱＮ２とを含んでいる。

半導体基板のＮウエル又はＮ型半導体基板内に、Ｐ型不純物拡散領域５１〜５３が形成されている。トランジスターＱＰ１のソース及びドレインは、Ｐ型不純物拡散領域５１及び５２によって構成される。また、トランジスターＱＰ２のソース及びドレインは、Ｐ型不純物拡散領域５２及び５３によって構成される。

一方、半導体基板のＰウエル又はＰ型半導体基板内に、Ｎ型不純物拡散領域６１〜６３が形成されている。トランジスターＱＮ１のソース及びドレインは、Ｎ型不純物拡散領域６１及び６２によって構成される。また、トランジスターＱＮ２のソース及びドレインは、Ｎ型不純物拡散領域６２及び６３によって構成される。

図２に示すロジック回路配置領域１０においてスタンダードセル１１が配置されていない領域の一部に複数の基本セル１２を配置しておくことにより、半導体集積回路装置の製造工程において用いられるフォトマスクを作製した後に回路修正を行う場合においても、配線層の変更のみによって回路修正に柔軟に対応することができる。即ち、１つ又は複数の基本セル１２に配線を接続することによって、各種の機能ブロックを構成することが可能である。

例えば、１つの基本セル１２を用いて、１つ又は２つのインバーター、ＮＡＮＤ回路、又は、ＮＯＲ回路を構成することが可能である。また、４つの基本セル１２を用いて、２入力のマルチプレクサー（選択回路）を構成することが可能である。さらに、６つの基本セル１２を用いて、リセット付きラッチ回路を構成することが可能である。以下においては、一例として、１つの基本セル１２を用いてＮＡＮＤ回路を構成する場合について説明する。

図４は、図３に示す基本セルを用いて構成されるＮＡＮＤ回路のレイアウトの例を示す平面図である。図４において、「×」印は、層間絶縁膜に形成されたスルーホールの位置を表している。層間絶縁膜上に形成された配線が、スルーホールを通して、基本セル１２に含まれている複数のトランジスターのゲート電極又は不純物拡散領域に接続される。

図５は、図４に示すＮＡＮＤ回路の構成を示す回路図である。図４及び図５に示すように、このＮＡＮＤ回路において、トランジスターＱＰ１及びＱＰ２のソースは、高電位側の電源電位ＶＤＤが供給される第１の電源配線に接続されており、トランジスターＱＰ１及びＱＰ２のドレインは、一体的に形成されて出力端子Ｂの配線に接続されている。トランジスターＱＰ１のゲートは、入力端子Ａ１の配線に接続されており、トランジスターＱＰ２のゲートは、入力端子Ａ２の配線に接続されている。

また、トランジスターＱＮ１のドレインは、出力端子Ｂの配線に接続されており、トランジスターＱＮ１のソースは、トランジスターＱＮ２のドレインと一体的に形成されており、トランジスターＱＮ２のソースは、低電位側の電源電位ＶＳＳが供給される第２の電源配線に接続されている。トランジスターＱＮ１のゲートは、入力端子Ａ１の配線に接続されており、トランジスターＱＮ２のゲートは、入力端子Ａ２の配線に接続されている。

これにより、図４及び図５に示すＮＡＮＤ回路は、入力端子Ａ１及びＡ２の両方にハイレベルの入力信号が供給された場合に、出力端子Ｂから出力される出力信号をローレベルに活性化し、それ以外の場合に、出力端子Ｂから出力される出力信号をハイレベルに非活性化する。

図６は、図２におけるダイオードセルのレイアウトの例を示す平面図である。図６においては、ダイオードセル１３のサイズを明確にするために、半導体集積回路装置のレイアウト設計において基準となるグリッド（格子）が示されている。図６に示す例において、ダイオードセル１３は、７グリッド分の長さと１グリッド分の幅とを有している。

また、図６において、「×」印は、層間絶縁膜に形成されたスルーホールの位置を表している。層間絶縁膜上に形成された配線が、スルーホールを通して、ダイオードセル１３に含まれている第１及び第２のダイオードの不純物拡散領域に接続される。

図７は、図６に示すダイオードセルの構造の例を示す断面図である。図７に示すように、Ｐ型の半導体基板１にＮウエル７１及びＰウエル７２が形成されている。Ｎウエル７１内には、Ｎ型不純物拡散領域７３及びＰ型不純物拡散領域７４が形成されている。一方、Ｐウエル７２内には、Ｎ型不純物拡散領域７５及びＰ型不純物拡散領域７６が形成されている。なお、Ｎ型の半導体基板を用いる場合には、Ｎウエル７１を省略しても良いし、Ｐ型の半導体基板を用いる場合には、Ｐウエル７２を省略しても良い。

半導体基板１上には、層間絶縁膜２が形成されており、層間絶縁膜２上には、配線７７、電源電位ＶＤＤが供給される第１の電源配線７８、及び、電源電位ＶＳＳが供給される第２の電源配線７９が形成されている。それらの配線は、層間絶縁膜２に形成されたスルーホールを通して、いずれかの不純物拡散領域に接続されている。

Ｎ型不純物拡散領域７３には第１の電源配線７８が接続されており、これにより、Ｎウエル７１も第１の電源配線７８に電気的に接続される。Ｐ型不純物拡散領域７４は、第１のダイオードのアノードを構成しており、Ｎウエル７１及びＮ型不純物拡散領域７３は、第１のダイオードのカソードを構成している。

Ｐ型不純物拡散領域７６には第２の電源配線７９が接続されており、これにより、Ｐウエル７２も第２の電源配線７９に電気的に接続される。Ｐ型不純物拡散領域７６及びＰウエル７２は、第２のダイオードのアノードを構成しており、Ｎ型不純物拡散領域７５は、第２のダイオードのカソードを構成している。

Ｐ型不純物拡散領域７４及びＮ型不純物拡散領域７５は、配線７７を介して、所定のトランジスターのゲート電極に接続される。ここで、所定のトランジスターとは、半導体集積回路装置のメタル配線層のエッチング工程において、アンテナ効果から保護すべきトランジスターのことである。

具体的には、いずれかのメタル配線層のエッチング工程において、トランジスターのゲート電極に接続された所定の長さ（例えば、１０μｍ）以上の配線が形成され、その配線が他のトランジスターのソース又はドレイン等の不純物拡散領域に接続されていない場合には、そのトランジスターをアンテナ効果から保護する必要がある。特に、各々のスタンダードセルにおいて配線を介して入力端子に接続されるゲート電極を有するトランジスターについては、その配線が他のトランジスターのソース又はドレイン等の不純物拡散領域に接続されない場合があるので、保護対象となる可能性が高い。

図８は、図６及び図７に示すダイオードセルと保護対象のトランジスターとの接続例を示す回路図である。図８に示す例においては、いずれかのスタンダードセル１１に含まれているＰチャネルＭＯＳトランジスターＱＰ３及びＮチャネルＭＯＳトランジスターＱＮ３が、保護対象となっている。トランジスターＱＰ３及びＱＮ３のゲート電極には、第１の配線層に形成された長い配線が接続されており、その配線は、第１の配線層において、他のトランジスターのソース又はドレイン等の不純物拡散領域に接続されていない。

図８に示すように、ダイオードセル１３は、保護対象のトランジスターＱＰ３及びＱＮ３のゲート電極と第１の電源配線７８との間に接続される第１のダイオードＤ１と、トランジスターＱＰ３及びＱＮ３のゲート電極と第２の電源配線７９との間に接続される第２のダイオードＤ２とを含んでいる。第１の電源配線７８は、電源電位ＶＤＤが供給される電源端子８１に接続され、第２の電源配線７９は、電源電位ＶＳＳが供給される電源端子８２に接続される。

第１の配線層のエッチング工程において、トランジスターＱＰ３及びＱＮ３のゲート電極に正の電荷が蓄積されると、正の電荷は、ダイオードＤ１を介して第１の電源配線７８に放出される。また、エッチングの際に、第１の電源配線７８が電源端子８１に接続されている場合には、正の電荷を電源端子８１に放出することができる。

一方、第１の配線層のエッチング工程において、トランジスターＱＰ３及びＱＮ３のゲート電極に負の電荷が蓄積されると、負の電荷は、ダイオードＤ２を介して第２の電源配線７９に放出される。また、エッチングの際に、第２の電源配線７９が電源端子８２に接続されている場合には、負の電荷を電源端子８２に放出することができる。

次に、本発明の第２の実施形態に係る半導体集積回路装置について説明する。
図９は、本発明の第２の実施形態に係る半導体集積回路装置のロジック回路配置領域の一部を拡大して示す平面図である。第２の実施形態においては、基本セルとして、図９に示す第１の基本セル１２ａ及び第２の基本セル１２ｂが用いられる。その他の点に関し、第２の実施形態に係る半導体集積回路装置は、第１の実施形態に係る半導体集積回路装置と同様である。

第１の基本セル１２ａは、ロジック回路配置領域１０においてスタンダードセル１１が配置されていない領域の一部に配置され、配線層を持たない汎用のセルである。例えば、第１の基本セル１２ａは、図３に示す基本セル１２と同様でも良い。また、第２の基本セル１２ｂは、ロジック回路配置領域１０においてスタンダードセル１１及び第１の基本セル１２ａが配置されていない領域の一部に配置され、配線層を持たない汎用のセルである。第２の基本セル１２ｂは、第１の基本セル１２ａの幅よりも小さくダイオードセル１３の幅よりも大きい幅を有している。

ダイオードセル１３は、ロジック回路配置領域１０においてスタンダードセル１１及び第１の基本セル１２ａ及び第２の基本セル１２ｂが配置されていない領域（図中の未配置領域）の少なくとも一部に配置される。ダイオードセル１３は、所定のトランジスターのゲート電極と第１の電源配線との間に接続される第１のダイオードと、そのゲート電極と第２の電源配線との間に接続される第２のダイオードとを含んでいる。

ダイオードセル１３は、以上のセルの内で最小のサイズを有している。スタンダードセル１１のサイズは、ダイオードセル１３のサイズのＭ倍であり（Ｍは、２以上の整数）、第１の基本セル１２ａのサイズは、ダイオードセル１３のサイズのＮ１倍であり（Ｎ１は、３以上の整数）、第２の基本セル１２ｂのサイズは、ダイオードセル１３のサイズのＮ２倍である（Ｎ２は、２以上でＮ１よりも小さい整数）。

以下においては、一例として、スタンダードセル１１の長さと第１の基本セル１２ａの長さと第２の基本セル１２ｂの長さとダイオードセル１３の長さとが略等しい場合について説明する。その場合に、スタンダードセル１１の幅は、ダイオードセル１３の幅のＭ倍となり、第１の基本セル１２ａの幅は、ダイオードセル１３の幅のＮ１倍となり、第２の基本セル１２ｂの幅は、ダイオードセル１３の幅のＮ２倍となる。

即ち、第２の基本セル１２ｂの幅は、第１の基本セル１２ａの幅よりも小さく、ダイオードセル１３の幅よりも大きい。従って、ロジック回路配置領域１０においてスタンダードセル１１及び第１の基本セル１２ａを配置した後の未配置領域に第２の基本セル１２ｂを配置し、さらに、第２の基本セル１２ｂを配置した後の未配置領域にダイオードセル１３を配置することができる。例えば、第１の基本セル１２ａの幅がダイオードセル１３の幅の略３倍であり、第２の基本セル１２ｂの幅がダイオードセル１３の幅の略２倍であっても良い。

第１の基本セル１２ａは、回路修正を行う際に必要となる機能ブロックを構成するために利用することが可能であるので、ロジック回路配置領域１０においてスタンダードセル１１が配置されていない領域に、可能な限り第１の基本セル１２ａを配置することが望ましい。また、複数の第１の基本セル１２ａを利用して、規模がより大きい機能ブロックを構成することが可能であるので、図９に示すＸ軸方向において、スタンダードセル１１が配置されていない領域の幅が第１の基本セル１２ａの幅の２倍以上である場合には、複数の第１の基本セル１２ａを連続して配置することが望ましい。

第２の基本セル１２ｂは、スタンダードセル１１及び第１の基本セル１２ａを配置できない領域を利用して配置される。第２の基本セル１２ｂも、回路修正を行う際に必要となる機能ブロックを構成するために利用することが可能であるので、ロジック回路配置領域１０においてスタンダードセル１１及び第１の基本セル１２ａが配置されていない領域に、可能な限り第２の基本セル１２ｂを配置することが望ましい。また、１つ又は複数の第１の基本セル１２ａに第２の基本セル１２ｂを組み合わせることにより、規模がより大きい機能ブロックを構成することが可能であるので、図９に示すＸ軸方向において、第２の基本セル１２ｂを第１の基本セル１２ａに連続して配置することが望ましい。

ダイオードセル１３は、スタンダードセル１１及び第１の基本セル１２ａ及び第２の基本セル１２ｂを配置できない未配置領域を利用して配置される。従って、ダイオードセル１３は、ダイオードセル１３の長手方向と直交する方向（図中のＸ軸方向）において、２つのスタンダードセル１１の間の領域、スタンダードセル１１と第１の基本セル１２ａ又は第２の基本セル１２ｂとの間の領域、又は、ロジック回路配置領域１０の端部の領域の少なくとも一部に配置される。即ち、２つの第１の基本セル１２ａの間の領域、第１の基本セル１２ａと第２の基本セル１２ｂとの間の領域、及び、２つの第２の基本セル１２ｂの間の領域には、ダイオードセル１３が配置されない。

図１０は、図９における第２の基本セルのレイアウトの例を示す平面図である。図１０においては、第２の基本セル１２ｂのサイズを明確にするために、半導体集積回路装置のレイアウト設計において基準となるグリッド（格子）が示されている。図１０に示す例において、第２の基本セル１２ｂは、７グリッド分の長さと２グリッド分の幅とを有している。

第２の基本セル１２ｂは、例えば、共通のゲート電極Ｇ３を有するＰチャネルＭＯＳトランジスターＱＰ３及びＮチャネルＭＯＳトランジスターＱＮ３を含んでいる。半導体基板のＮウエル又はＮ型の半導体基板内に、Ｐ型不純物拡散領域５４及び５５が形成されている。トランジスターＱＰ３のソース及びドレインは、Ｐ型不純物拡散領域５４及び５５によって構成される。一方、半導体基板のＰウエル又はＰ型の半導体基板内に、Ｎ型不純物拡散領域６４及び６５が形成されている。トランジスターＱＮ３のソース及びドレインは、Ｎ型不純物拡散領域６４及び６５によって構成される。

図９に示すロジック回路配置領域１０においてスタンダードセル１１及び第１の基本セル１２ａが配置されていない領域の一部に第２の基本セル１２ｂを配置しておくことにより、半導体集積回路装置の製造工程において用いられるフォトマスクを作製した後に回路修正を行う場合にも、配線層の変更のみによって回路修正にさらに柔軟に対応することができる。即ち、図９に示すＸ軸方向に連続して配置された１つ又は複数の第１の基本セル１２ａ及び第２の基本セル１２ｂに配線を接続することによって、各種の機能ブロックを構成することが可能である。あるいは、第２の基本セル１２ｂに配線を接続することによって、インバーターを構成することが可能である。

図１１は、図１０に示す第２の基本セルを用いて構成されるインバーターのレイアウトの例を示す平面図である。図４において、「×」印は、層間絶縁膜に形成されたスルーホールの位置を表している。層間絶縁膜上に形成された配線が、スルーホールを通して、第２の基本セル１２ｂに含まれている複数のトランジスターのゲート電極又は不純物拡散領域に接続される。

図１２は、図１１に示すインバーターの構成を示す回路図である。図１１及び図１２に示すように、このインバーターにおいて、トランジスターＱＰ３のソースは、電源電位ＶＤＤが供給される第１の電源配線に接続されており、トランジスターＱＰ３のドレインは、出力端子Ｄの配線に接続されており、トランジスターＱＰ３のゲートは、入力端子Ｃの配線に接続されている。

また、トランジスターＱＮ３のドレインは、出力端子Ｄの配線に接続されており、トランジスターＱＮ３のソースは、電源電位ＶＳＳが供給される第２の電源配線に接続されており、トランジスターＱＮ３のゲートは、入力端子Ｃの配線に接続されている。これにより、インバーターは、入力端子Ｃに供給される入力信号のレベルを反転して、反転されたレベルを有する出力信号を出力端子Ｄから出力する。

次に、本発明の第１の実施形態に係る半導体集積回路装置のレイアウト設計方法について、図２及び図１３を参照しながら説明する。図１３は、本発明の第１の実施形態に係る半導体集積回路装置のレイアウト設計方法を示すフローチャートである。なお、本発明の各実施形態に係るレイアウト設計方法は、ロジック回路のレイアウト設計を対象としている。

レイアウト設計の前段階として、半導体集積回路装置の回路設計を行うことにより、ネットリストが作成される。ネットリストは、半導体集積回路装置の論理機能を実現する複数の機能ブロックをそれぞれ構成する複数のスタンダードセルを特定する情報と、それらのスタンダードセル間の接続関係を特定する情報とを含んでいる。

作成されたネットリストは、コンピューターに入力され、コンピューター上で動作するソフトウェア（自動配置配線ツール）が、ネットリストに基づいて、ロジック回路のレイアウト設計を行う。その際に、スタンダードセル１１、基本セル１２、及び、ダイオードセル１３のレイアウトに関する情報を格納するライブラリーが用いられる。

ステップＳ１１において、自動配置配線ツールが、半導体集積回路装置の論理機能を実現する複数の機能ブロックをそれぞれ構成する複数のスタンダードセル１１をロジック回路配置領域１０の一部に配置する。これにより、スタンダードセル１１に含まれている複数のトランジスターのゲート電極及びソース・ドレインの位置が決定されると共に、スタンダードセル１１内の配線が決定される。

ステップＳ１２において、自動配置配線ツールが、ロジック回路配置領域１０においてスタンダードセル１１が配置されていない領域の一部に、配線層を持たない汎用の複数の基本セル１２（図３参照）を配置する。これにより、基本セル１２に含まれている複数のトランジスターのゲート電極及びソース・ドレインの位置が決定される。

基本セル１２は、回路修正を行う際に必要となる機能ブロックを構成するために利用することが可能であるので、ロジック回路配置領域１０においてスタンダードセル１１が配置されていない領域に、可能な限り基本セル１２を配置することが望ましい。また、複数の基本セル１２を利用して、規模がより大きい機能ブロックを構成することが可能であるので、図２に示すＸ軸方向において、スタンダードセル１１が配置されていない領域の幅が基本セル１２の幅の２倍以上である場合には、複数の基本セル１２を連続して配置することが望ましい。

ステップＳ１３において、自動配置配線ツールが、複数のセル間の配線を設定する。それと共に、自動配置配線ツールは、ロジック回路配置領域１０においてスタンダードセル１１及び基本セル１２が配置されていない領域の少なくとも一部に、少なくとも１つのダイオードセル１３（図６及び図７参照）を配置する。

これにより、ダイオードセル１３に含まれている第１及び第２のダイオードのアノード及びカソードの位置が決定される。また、第１のダイオードが、保護対象のトランジスターのゲート電極と第１の電源配線との間に接続されると共に、第２のダイオードが、そのゲート電極と第２の電源配線との間に接続される（図８参照）。

上記の手順によれば、フォトマスク作製後の回路修正に備えて複数の基本セル１２を連続して配置できる可能性が大きくなるので、例えば、回路修正においてリセット付ラッチ回路を追加する場合に、６個の基本セル１２を連続して配置するための領域を確保し易くなるというメリットが得られる。また、基本セル１２を配置した後の未配置領域は、ロジック回路配置領域１０の全面に略均一に散在しており、保護対象のトランジスターの近くにダイオードセル１３を配置することが可能であり、アンテナ効果対策を十分に施すことが可能である。

ステップＳ１４において、半導体集積回路装置の製造工程において用いられるフォトマスクを作製した後に回路修正が必要であるか否かが判断される。回路修正が必要である場合には、ネットリストが修正される。さらに、修正されたネットリストに基づいて、少なくとも１つの基本セル１２が機能ブロックに置換された置換ネットリストが作成される。作成された置換ネットリストは、コンピューターに入力され、コンピューター上で動作するソフトウェア（自動配置配線ツール）が、置換ネットリストに基づいて、ロジック回路のレイアウト修正を行う。

ステップＳ１５において、自動配置配線ツールは、ステップＳ１１〜Ｓ１３において設計されたレイアウトにおいて配線層のみを変更して、少なくとも１つの基本セル１２に配線を接続することにより、所望の機能ブロックを構成する。基本セル１２によって構成される機能ブロックは、複数のスタンダードセル１１と共に、又は、一部のスタンダードセル１１に替えて、半導体集積回路装置の論理機能を実現するために用いられる。

本発明の第１の実施形態によれば、ロジック回路配置領域１０においてスタンダードセル１１が配置されていない領域に汎用の基本セル１２及び保護用のダイオードセル１３が配置され、配線層を変更するのみで基本セル１２を機能ブロックとして使用することが可能である。従って、半導体基板の面積を増加させることなく、半導体集積回路装置の製造工程において用いられるフォトマスクを作製した後に回路修正を行う場合においても回路修正に対する柔軟性を確保すると共に、アンテナ効果対策を実現できる半導体集積回路装置を提供することができる。

次に、本発明の第２の実施形態に係る半導体集積回路装置のレイアウト設計方法について、図９及び図１４を参照しながら説明する。図１４は、本発明の第２の実施形態に係る半導体集積回路装置のレイアウト設計方法を示すフローチャートである。第２の実施形態においては、基本セルとして、図９に示す第１の基本セル１２ａ及び第２の基本セル１２ｂが用いられる。その他の点に関し、第２の実施形態に係るレイアウト設計方法は、第１の実施形態に係るレイアウト設計方法と同様である。

ステップＳ２１において、自動配置配線ツールが、半導体集積回路装置の論理機能を実現する複数の機能ブロックをそれぞれ構成する複数のスタンダードセル１１をロジック回路配置領域１０の一部に配置する。これにより、スタンダードセル１１に含まれている複数のトランジスターのゲート電極及びソース・ドレインの位置が決定されると共に、スタンダードセル１１内の配線が決定される。

ステップＳ２２において、自動配置配線ツールが、ロジック回路配置領域１０においてスタンダードセル１１が配置されていない領域の一部に、配線層を持たない汎用の複数の第１の基本セル１２ａを配置する。第１の基本セル１２ａは、図３に示す基本セル１２と同様でも良い。これにより、第１の基本セル１２ａに含まれている複数のトランジスターのゲート電極及びソース・ドレインの位置が決定される。

第１の基本セル１２ａは、回路修正を行う際に必要となる機能ブロックを構成するために利用することが可能であるので、ロジック回路配置領域１０においてスタンダードセル１１が配置されていない領域に、可能な限り第１の基本セル１２ａを配置することが望ましい。また、複数の第１の基本セル１２ａを利用して、規模がより大きい機能ブロックを構成することが可能であるので、図９に示すＸ軸方向において、スタンダードセル１１が配置されていない領域の幅が第１の基本セル１２ａの幅の２倍以上である場合には、複数の第１の基本セル１２ａを連続して配置することが望ましい。

ステップＳ２３において、自動配置配線ツールが、ロジック回路配置領域１０においてスタンダードセル１１及び第１の基本セル１２ａが配置されていない領域の一部に、配線層を持たない汎用の複数の第２の基本セル１２ｂを配置する。第２の基本セル１２ｂは、第１の基本セル１２ａの幅よりも小さくダイオードセル１３の幅よりも大きい幅を有する。これにより、第２の基本セル１２ｂに含まれている複数のトランジスターのゲート電極及びソース・ドレインの位置が決定される。

第２の基本セル１２ｂは、スタンダードセル１１及び第１の基本セル１２ａを配置できない領域を利用して配置される。第２の基本セル１２ｂも、回路修正を行う際に必要となる機能ブロックを構成するために利用することが可能であるので、ロジック回路配置領域１０においてスタンダードセル１１及び第１の基本セル１２ａが配置されていない領域に、可能な限り第２の基本セル１２ｂを配置することが望ましい。また、１つ又は複数の第１の基本セル１２ａに第２の基本セル１２ｂを組み合わせることにより、規模がより大きい機能ブロックを構成することが可能であるので、図９に示すＸ軸方向において、第２の基本セル１２ｂを第１の基本セル１２ａに連続して配置することが望ましい。

ステップＳ２４において、自動配置配線ツールが、複数のセル間の配線を設定する。それと共に、自動配置配線ツールは、ロジック回路配置領域１０においてスタンダードセル１１及び第１の基本セル１２ａ及び第２の基本セル１２ｂが配置されていない領域の少なくとも一部に、少なくとも１つのダイオードセル１３（図６及び図７参照）を配置する。

これにより、ダイオードセル１３に含まれている第１及び第２のダイオードのアノード及びカソードの位置が決定される。また、第１のダイオードが、所定のトランジスターのゲート電極と第１の電源配線との間に接続されると共に、第２のダイオードが、そのゲート電極と第２の電源配線との間に接続される（図８参照）。

上記の手順によれば、フォトマスク作製後の回路修正に備えて複数の第１の基本セル１２ａを連続して配置できる可能性が大きくなるので、例えば、回路修正においてリセット付ラッチ回路を追加する場合に、６個の第１の基本セル１２ａを連続して配置するための領域を確保し易くなるというメリットが得られる。また、第１の基本セル１２ａ及び第２の基本セル１２ｂを配置した後の未配置領域は、ロジック回路配置領域１０の全面に略均一に散在しており、保護対象のトランジスターの近くにダイオードセル１３を配置することが可能であり、アンテナ効果対策を十分に施すことが可能である。

ステップＳ２５において、半導体集積回路装置の製造工程において用いられるフォトマスクを作製した後に回路修正が必要であるか否かが判断される。回路修正が必要である場合には、ネットリストが修正される。さらに、修正されたネットリストに基づいて、少なくとも１つの第１の基本セル１２ａ及び／又は少なくとも１つの第２の基本セル１２ｂが機能ブロックに置換された置換ネットリストが作成される。作成された置換ネットリストは、コンピューターに入力され、コンピューター上で動作するソフトウェア（自動配置配線ツール）が、置換ネットリストに基づいて、ロジック回路のレイアウト修正を行う。

ステップＳ２６において、自動配置配線ツールは、ステップＳ２１〜Ｓ２４において設計されたレイアウトにおいて配線層のみを変更して、少なくとも１つの第１の基本セル１２ａ及び／又は少なくとも１つの第２の基本セル１２ｂに配線を接続することにより、所望の機能ブロックを構成する。第１の基本セル１２ａ及び／又は第２の基本セル１２ｂによって構成される機能ブロックは、複数のスタンダードセル１１と共に、又は、一部のスタンダードセル１１に替えて、半導体集積回路装置の論理機能を実現するために用いられる。

本発明の第２の実施形態によれば、ロジック回路配置領域１０においてスタンダードセル１１が配置されていない領域に汎用の第１の基本セル１２ａ及び第２の基本セル１２ｂ、及び、保護用のダイオードセル１３が配置され、配線層を変更するのみで第１の基本セル１２ａ及び第２の基本セル１２ｂを機能ブロックとして使用することが可能である。従って、半導体基板の面積を増加させることなく、半導体集積回路装置の製造工程において用いられるフォトマスクを作製した後に回路修正を行う場合においても回路修正に対する柔軟性をさらに拡大すると共に、アンテナ効果対策を実現できる半導体集積回路装置を提供することができる。

本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。

１…半導体基板、２…層間絶縁膜、１０…ロジック回路配置領域、１１…スタンダードセル、１２…基本セル、１２ａ…第１の基本セル、１２ｂ…第２の基本セル、１３…ダイオードセル、２０…アナログ回路配置領域、３０…メモリー配置領域、４０…Ｉ／Ｏセル配置領域、５１〜５５、７４、７６…Ｐ型不純物拡散領域、６１〜６５、７３、７５…Ｎ型不純物拡散領域、７１…Ｎウエル、７２…Ｐウエル、７７…配線、７８…第１の電源配線、７９…第２の電源配線、８１、８２…電源端子、ＱＰ１〜ＱＰ３…ＰチャネルＭＯＳトランジスター、ＱＮ１〜ＱＮ３…ＮチャネルＭＯＳトランジスター、Ｇ１〜Ｇ３…ゲート電極、Ｄ１、Ｄ２…ダイオード、Ａ１、Ａ２、Ｃ…入力端子、Ｂ、Ｄ…出力端子

Claims (8)

1. 半導体集積回路装置のレイアウトを設計する方法であって、
   前記半導体集積回路装置の論理機能を実現する複数の機能ブロックをそれぞれ構成する複数のスタンダードセルをロジック回路配置領域の一部に配置するステップ（ａ）と、
   前記ロジック回路配置領域においてスタンダードセルが配置されていない領域の一部に、配線層を持たない汎用の複数の基本セルを配置するステップ（ｂ）と、
   前記ロジック回路配置領域においてスタンダードセル及び基本セルが配置されていない領域の少なくとも一部に、所定のトランジスターのゲート電極と第１の電源配線との間に接続される第１のダイオード及び該ゲート電極と第２の電源配線との間に接続される第２のダイオードを含む少なくとも１つのダイオードセルを配置するステップ（ｃ）と、
   を具備するレイアウト設計方法。
2. 前記基本セルの幅が前記ダイオードセルの幅よりも大きく、前記スタンダードセルの長さと前記基本セルの長さと前記ダイオードセルの長さとが略等しい、請求項１記載のレイアウト設計方法。
3. ステップ（ｂ）が、前記ロジック回路配置領域においてスタンダードセルが配置されていない領域の一部に、配線層を持たない汎用の複数の第１の基本セルを配置するステップ（ｂ１）と、前記ロジック回路配置領域においてスタンダードセル及び第１の基本セルが配置されていない領域の一部に、前記第１の基本セルの幅よりも小さく前記ダイオードセルの幅よりも大きい幅を有し、配線層を持たない汎用の複数の第２の基本セルを配置するステップ（ｂ２）とを含む、請求項１又は２記載のレイアウト設計方法。
4. 前記第１の基本セルの幅が前記ダイオードセルの幅の略３倍であり、前記第２の基本セルの幅が前記ダイオードセルの幅の略２倍であり、前記スタンダードセルの長さと前記第１の基本セルの長さと前記第２の基本セルの長さと前記ダイオードセルの長さとが略等しい、請求項３記載のレイアウト設計方法。
5. 前記基本セル又は前記第１の基本セルが、共通の第１のゲート電極を有する第１のＰチャネルトランジスター及び第１のＮチャネルトランジスターと、共通の第２のゲート電極を有する第２のＰチャネルトランジスター及び第２のＮチャネルトランジスターとを含む、請求項１〜４のいずれか１項記載のレイアウト設計方法。
6. 前記第２の基本セルが、共通の第３のゲート電極を有する第３のＰチャネルトランジスター及び第３のＮチャネルトランジスターを含む、請求項３又は４記載のレイアウト設計方法。
7. ロジック回路配置領域を有する半導体基板を含む半導体集積回路装置であって、
   前記ロジック回路配置領域の一部に配置され、前記半導体集積回路装置の論理機能を実現する複数の機能ブロックをそれぞれ構成する複数のスタンダードセルと、
   前記ロジック回路配置領域においてスタンダードセルが配置されていない領域の一部に配置され、配線層を持たない汎用の複数の基本セルと、
   前記ロジック回路配置領域においてスタンダードセル及び基本セルが配置されていない領域の少なくとも一部に配置され、所定のトランジスターのゲート電極と第１の電源配線との間に接続される第１のダイオード及び該ゲート電極と第２の電源配線との間に接続される第２のダイオードを含む少なくとも１つのダイオードセルと、
   を具備し、前記ダイオードセルが、前記ダイオードセルの長手方向と直交する方向において、２つのスタンダードセルの間の領域、スタンダードセルと基本セルとの間の領域、又は、前記ロジック回路配置領域の端部の領域の少なくとも一部に配置されている、半導体集積回路装置。
8. 前記複数の基本セルが、前記ロジック回路配置領域においてスタンダードセルが配置されていない領域の一部に配置され、配線層を持たない汎用の複数の第１の基本セルと、前記ロジック回路配置領域においてスタンダードセル及び第１の基本セルが配置されていない領域の一部に配置され、前記第１の基本セルの幅よりも小さく前記ダイオードセルの幅よりも大きい幅を有し、配線層を持たない汎用の複数の第２の基本セルとを含む、請求項７記載の半導体集積回路装置。

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