JP2015122398A - Semiconductor integrated circuit device and layout design method of the same - Google Patents

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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor integrated circuit device which can ensure flexibility to circuit correction after photomask manufacturing without increasing a substrate area and achieve countermeasures against an antenna effect.SOLUTION: A layout design method of a semiconductor integrated circuit device comprises: a step (a) of arranging a plurality of standard cells which form a plurality of function blocks, respectively, in a part of a logic circuit arrangement region; a step (b) of arranging a plurality of general-purpose basic cells each having no wiring layer, in a part of a region in the logic circuit region, where the standard cells are not arranged; and a step (c) of arranging on at least a part of a region in the logic circuit arrangement region, where the standard cells and the basic cells are not arranged, at least one diode cell including first and second diodes which are connected to between a gate electrode of a predetermined transistor and first and second power supply distribution lines, respectively.

Description

本発明は、一般に半導体集積回路装置に関し、特に、スタンダードセル方式を利用して製造される半導体集積回路装置に関する。 The present invention generally relates to a semiconductor integrated circuit device, particularly to a semiconductor integrated circuit device fabricated using a standard cell system. さらに、本発明は、そのような半導体集積回路装置のレイアウト設計方法に関する。 Furthermore, the present invention relates to a layout design method of such a semiconductor integrated circuit device.

スタンダードセル方式の半導体集積回路装置のレイアウト設計においては、コンピューターを用いて、所望の機能を実現する回路ブロックを構成する複数種類のスタンダードセルを配置して接続することにより、MOSトランジスター等の回路素子の配置及び配線が決定される。 In the layout design of the semiconductor integrated circuit device of a standard cell system, using a computer, desired by connecting function to deploy multiple types of standard cells constituting the circuit block realized, circuit elements such as MOS transistors placement and routing are determined for. その際に、アンテナ効果によるMOSトランジスターのゲート絶縁膜の劣化を防止するために、所定のMOSトランジスターのゲート電極と電源配線との間に保護用のダイオードを接続することが行われている。 At that time, in order to prevent the deterioration of the gate insulating film of the MOS transistor due to the antenna effect, it has been practiced to connect a diode for protection between the predetermined gate electrode and the power supply wiring of a MOS transistor.

アンテナ効果とは、半導体集積回路装置のメタル配線層のエッチング工程において、長い配線に電荷がチャージされる現象のことである。 The antenna effect, in the etching step of the metal wiring layer of a semiconductor integrated circuit device is a phenomenon that charges the long wires is charged. 例えば、メタル配線層がプラズマエッチングされる際に、長い配線に接続されたゲート電極に蓄積される電荷量が大きくなると、ゲート絶縁膜の絶縁が破壊されてゲート絶縁膜の劣化が生じ、リーク電流の発生要因になってしまう。 For example, when the metal wiring layer is plasma etched, long and the amount of charge accumulated in the gate electrode connected to the wiring is increased, resulting deterioration of the gate insulating film insulating the gate insulating film is broken, the leakage current become of the occurrence factors. 従って、メタル配線層のエッチング工程において、MOSトランジスターのゲート電極に接続された長い配線が形成されると共に、その配線が他のMOSトランジスターのソース又はドレインに接続されていない場合に、アンテナ効果が問題となる。 Therefore, in the etching step of the metal wiring layer, with a long wire connected to the gate electrode of the MOS transistor is formed, when the wiring is not connected to the source or drain of the other MOS transistor, the antenna effect is a problem to become.

そのようなアンテナ効果によるゲート絶縁膜の劣化を防止するために、従来のスタンダードセル方式の半導体集積回路装置のレイアウト設計においては、複数のスタンダードセルを配置した後に、空いている領域に保護用のダイオードを優先的に配置することが行われている。 In order to prevent the deterioration of the gate insulating film by such an antenna effect, in the layout design of the semiconductor integrated circuit device of a conventional standard cell type, after placing a plurality of standard cells, for protection in a vacant area it has been practiced to arrange the diode preferentially.

関連する技術として、特許文献1には、LSIチップの面積を増加することなく、アンテナ効果に起因するトランジスターのゲート酸化膜の破壊等を確実に防止することを目的とする半導体集積回路装置が開示されている。 As a related technology, Patent Document 1, without increasing the area of ​​the LSI chip, a semiconductor integrated circuit device is disclosed which aims to reliably prevent breakdown of the gate oxide film of the transistor due to the antenna effect It is.

この半導体集積回路装置においては、論理機能に対応するスタンダードセルが複数設けられ、該スタンダードセル間には間隙が設けられており、該間隙はスタンダードセルが設けられない未使用領域であって、スタンダードセル間を電気的に接続する金属配線が設けられている。 In the semiconductor integrated circuit device, the standard cells provided with a plurality corresponding to the logical function, between the standard cells and the gap is provided, the gap is a unused space standard cell is not provided, Standard metal wires are provided for electrically connecting the cells. この未使用領域の一部において、電源ラインとグランドラインとの間にアンテナ効果保護セルが設けられることにより、入力端子が上記金属配線に接続されると共に、アンテナ効果に起因するゲート酸化膜の破壊からスタンダードセルが保護される。 In some of the unused area, by the antenna effect protection cell between the power supply line and a ground line is provided, the input terminal is connected to the metal wiring, breakdown of the gate oxide film due to the antenna effect Standard cell is protected from.

特開2000−332206号公報(段落0015−0017、図1、図2) JP 2000-332206 JP (paragraphs 0015-0017, FIG. 1, FIG. 2)

しかしながら、半導体集積回路装置の製造においては、半導体基板にゲート電極や不純物拡散領域や配線を形成するために用いられるフォトマスクを作製した後に、回路修正を行う必要が生じる場合がある。 However, in the production of semiconductor integrated circuit devices, after a photomask used for forming a gate electrode and an impurity diffusion region and wiring in a semiconductor substrate, it may be necessary to perform the circuit modification occurs. さらに、実際に半導体基板にゲート電極や不純物拡散領域を形成した後に、回路修正を行う必要が生じる場合もある。 Further, actually after forming the gate electrode and the impurity diffusion region in a semiconductor substrate, it may need to perform a circuit modification occurs. 従来のスタンダードセル方式の半導体集積回路装置のレイアウト設計においては、そのような場合に回路修正を行うための方策が考慮されていなかった。 In the layout design of the semiconductor integrated circuit device of a conventional standard cell type, measures for performing circuit modification in such a case it has not been considered.

そこで、上記の点に鑑み、本発明の1つの目的は、半導体基板の面積を増加させることなく、半導体集積回路装置の製造工程において用いられるフォトマスクを作製した後に回路修正を行う場合においても回路修正に対する柔軟性を確保すると共に、アンテナ効果対策を実現できる半導体集積回路装置を提供することである。 In view of the above points, one object of the present invention, without increasing the area of ​​the semiconductor substrate, the circuit even when a circuit is modified after producing the photomask used in the manufacturing process of a semiconductor integrated circuit device while flexibility for modification is to provide a semiconductor integrated circuit device which can realize an antenna effect measures.

以上の課題を解決するために、本発明の第1の観点に係る半導体集積回路装置のレイアウト設計方法は、半導体集積回路装置の論理機能を実現する複数の機能ブロックをそれぞれ構成する複数のスタンダードセルをロジック回路配置領域の一部に配置するステップ(a)と、ロジック回路配置領域においてスタンダードセルが配置されていない領域の一部に、配線層を持たない汎用の複数の基本セルを配置するステップ(b)と、ロジック回路配置領域においてスタンダードセル及び基本セルが配置されていない領域の少なくとも一部に、所定のトランジスターのゲート電極と第1の電源配線との間に接続される第1のダイオード及び該ゲート電極と第2の電源配線との間に接続される第2のダイオードを含む少なくとも1つのダイオードセ In order to solve the above problems, the layout design method of a semiconductor integrated circuit device according to a first aspect of the present invention, a plurality of standard cells for each structure a plurality of functional blocks for implementing logical functions of the semiconductor integrated circuit device the step (a) placing a portion of the logic circuit arrangement area is disposed on a portion of the area standard cell is not arranged in the logic circuit arrangement region, a plurality of basic cells of generic without a wiring layer step and (b), in at least part of the region standard cells and basic cells are not arranged in the logic circuit arrangement region, a first diode connected between a predetermined gate electrode and the first transistor of the power supply wiring and at least one diode cell including a second diode connected between the gate electrode and the second power supply wiring を配置するステップ(c)とを具備する。 Placing includes a step (c).

また、本発明の第1の観点に係る半導体集積回路装置は、ロジック回路配置領域を有する半導体基板を含む半導体集積回路装置であって、ロジック回路配置領域の一部に配置され、半導体集積回路装置の論理機能を実現する複数の機能ブロックをそれぞれ構成する複数のスタンダードセルと、ロジック回路配置領域においてスタンダードセルが配置されていない領域の一部に配置され、配線層を持たない汎用の複数の基本セルと、ロジック回路配置領域においてスタンダードセル及び基本セルが配置されていない領域の少なくとも一部に配置され、所定のトランジスターのゲート電極と第1の電源配線との間に接続される第1のダイオード及び該ゲート電極と第2の電源配線との間に接続される第2のダイオードを含む少なくとも1つのダイ The semiconductor integrated circuit device according to a first aspect of the present invention is a semiconductor integrated circuit device including a semiconductor substrate having a logic circuit arrangement region, disposed on a portion of the logic circuit arrangement region, a semiconductor integrated circuit device a plurality of standard cells constituting a plurality of functional blocks each for realizing logic functions, standard cells are arranged in a part of the region which is not located in the logic circuit arrangement region, a plurality of basic general purpose without a wiring layer cell and, disposed on at least a portion of a region where the standard cells and the basic cell is not arranged in the logic circuit arrangement region, a first diode connected between a predetermined gate electrode and the first transistor of the power supply wiring and at least one die comprising a second diode connected between the gate electrode and the second power supply wiring ードセルとを具備し、ダイオードセルが、ダイオードセルの長手方向と直交する方向において、2つのスタンダードセルの間の領域、スタンダードセルと基本セルとの間の領域、又は、ロジック回路配置領域の端部の領域の少なくとも一部に配置されている。 ; And a Doseru, the diode cell, in the direction orthogonal to the longitudinal direction of the diode cell, the region between the two standard cells, the region between the standard cells and the basic cell, or the end of the logic circuit arrangement region It is disposed on at least a portion of the region.

本発明の第1の観点によれば、ロジック回路配置領域においてスタンダードセルが配置されていない領域に汎用の基本セル及び保護用のダイオードセルが配置され、配線層を変更するのみで基本セルを機能ブロックとして使用することが可能であるので、半導体基板の面積を増加させることなく、半導体集積回路装置の製造工程において用いられるフォトマスクを作製した後に回路修正を行う場合においても回路修正に対する柔軟性を確保すると共に、アンテナ効果対策を実現できる半導体集積回路装置を提供することができる。 According to a first aspect of the present invention, the standard cell in the logic circuit arrangement region is arranged diode cells for basic cells and protection of universal in the region not arranged, functional basic cells only by changing the wiring layer since it is possible to use as the block, without increasing the area of ​​the semiconductor substrate, the flexibility for even the circuit modified in case of a circuit modification after producing the photomask used in the manufacturing process of a semiconductor integrated circuit device while securing, it is possible to provide a semiconductor integrated circuit device which can realize an antenna effect measures.

ここで、基本セルの幅がダイオードセルの幅よりも大きく、スタンダードセルの長さと基本セルの長さとダイオードセルの長さとが略等しくても良い。 Here, the width of the basic cell is greater than the width of the diode cells, the length of the length and the diode cell length and basic cells of the standard cell and may be substantially equal. その場合には、ロジック回路配置領域においてスタンダードセル及び基本セルを配置した後の未配置領域にダイオードセルを配置することができる。 In this case, it is possible to place the free region in the diode cell after placing the standard cells and basic cells in the logic circuit arrangement region.

本発明の第2の観点に係る半導体集積回路装置のレイアウト設計方法は、本発明の第1の観点に係る半導体集積回路装置のレイアウト設計方法において、ステップ(b)が、ロジック回路配置領域においてスタンダードセルが配置されていない領域の一部に、配線層を持たない汎用の複数の第1の基本セルを配置するステップ(b1)と、ロジック回路配置領域においてスタンダードセル及び第1の基本セルが配置されていない領域の一部に、第1の基本セルの幅よりも小さくダイオードセルの幅よりも大きい幅を有し、配線層を持たない汎用の複数の第2の基本セルを配置するステップ(b2)とを含むようにしたものである。 Layout design method of a semiconductor integrated circuit device according to a second aspect of the present invention is a method of designing a layout of a semiconductor integrated circuit device according to a first aspect of the present invention, step (b) Standard in the logic circuit arrangement region the part of the region where the cell is not arranged, a step (b1) arranging a plurality of first basic cell of a general purpose without a wiring layer, in the logic circuit arrangement region standard cell and the first basic cell arrangement a partial area which is not, has a width greater than the width of the small diode cell than the width of the first basic cell, disposing a plurality of second basic cell of a general purpose without a wiring layer step ( in which it was to include the b2) and.

また、本発明の第2の観点に係る半導体集積回路装置は、本発明の第1の観点に係る半導体集積回路装置において、複数の基本セルが、ロジック回路配置領域においてスタンダードセルが配置されていない領域の一部に配置され、配線層を持たない汎用の複数の第1の基本セルと、ロジック回路配置領域においてスタンダードセル及び第1の基本セルが配置されていない領域の一部に配置され、第1の基本セルの幅よりも小さくダイオードセルの幅よりも大きい幅を有し、配線層を持たない汎用の複数の第2の基本セルとを含むようにしたものである。 The semiconductor integrated circuit device according to a second aspect of the present invention is to provide a semiconductor integrated circuit device according to a first aspect of the present invention, a plurality of basic cells, the standard cells are not arranged in the logic circuit arrangement region disposed on a portion of the region, is arranged a plurality of first basic cell of a general purpose without a wiring layer, a part of the area in the logic circuit arrangement region standard cell and the first basic cell not disposed, It has a width greater than the width of the small diode cell than the width of the first basic cell, in which to include a plurality of second basic cell of a general purpose with no wiring layer.

本発明の第2の観点によれば、ロジック回路配置領域においてスタンダードセルが配置されていない領域に汎用の第1及び第2の基本セル及び保護用のダイオードセルが配置され、配線層を変更するのみで第1及び第2の基本セルを機能ブロックとして使用することが可能であるので、半導体基板の面積を増加させることなく、半導体集積回路装置の製造工程において用いられるフォトマスクを作製した後に回路修正を行う場合においても回路修正に対する柔軟性をさらに拡大すると共に、アンテナ効果対策を実現できる半導体集積回路装置を提供することができる。 According to a second aspect of the present invention, in a region where standard cells are not arranged first and second basic cells and the diode cell for protection of the generic are arranged in the logic circuit arrangement region, to change the wiring layer since it is possible to only use the first and second basic cells as functional blocks, without increasing the area of ​​the semiconductor substrate, the circuit after making the photomask used in the manufacturing process of a semiconductor integrated circuit device with further expand the flexibility for circuit modification even when performing modification, it is possible to provide a semiconductor integrated circuit device which can realize an antenna effect measures.

ここで、第1の基本セルの幅がダイオードセルの幅の略3倍であり、第2の基本セルの幅がダイオードセルの幅の略2倍であり、スタンダードセルの長さと第1の基本セルの長さと第2の基本セルの長さとダイオードセルの長さとが略等しくても良い。 Here, a substantially three times the width of the diode cell of the first basic cell, is approximately twice the width of the diode cell of the second basic cell, the length of the standard cell and the first base the length of the cell and the length of the length and the diode cell of the second basic cell may be substantially equal. その場合には、ロジック回路配置領域においてスタンダードセル及び第1の基本セルを配置した後の未配置領域に第2の基本セルを配置し、さらに、第2の基本セルを配置した後の未配置領域にダイオードセルを配置することができる。 In that case, the second basic cell is disposed in the free region after placing the standard cells and the first basic cell in the logic circuit arrangement region, further, unplaced after the second basic cell is disposed it can be arranged diode cell in the region.

以上において、基本セル又は第1の基本セルが、共通の第1のゲート電極を有する第1のPチャネルトランジスター及び第1のNチャネルトランジスターと、共通の第2のゲート電極を有する第2のPチャネルトランジスター及び第2のNチャネルトランジスターとを含むようにしても良い。 In the above, the basic cell or the first basic cell, a second P having a first P-channel transistor and the first N-channel transistor, a common second gate electrode having a common first gate electrode it may include a channel transistor and a second N-channel transistor. その場合には、1つ若しくは複数の基本セル又は1つ若しくは複数の第1の基本セルに配線を接続することによって、各種の機能ブロックを構成することが可能である。 In that case, by connecting the wiring to one or more of basic cells or one or more of the first basic cell, it is possible to configure the various functional blocks.

また、第2の基本セルが、共通の第3のゲート電極を有する第3のPチャネルトランジスター及び第3のNチャネルトランジスターを含むようにしても良い。 The second basic cell, may include a third P-channel transistor and a third N-channel transistor having a common third gate electrode. その場合には、1つ若しくは複数の第1の基本セル及び第2の基本セルに配線を接続することによって、各種の機能ブロックを構成することが可能である。 In that case, by connecting the wiring to one or more of the first basic cell and the second basic cell, it is possible to configure the various functional blocks. あるいは、第2の基本セルに配線を接続することによって、インバーターを構成することが可能である。 Alternatively, by connecting the wiring to the second basic cell, it is possible to configure the inverter.

本発明の各実施形態に係る半導体集積回路装置のレイアウトを示す平面図。 Plan view showing a layout of a semiconductor integrated circuit device according to each embodiment of the present invention. 第1の実施形態に係る半導体集積回路装置のロジック回路配置領域の平面図。 Plan view of a logic circuit arrangement region of the semiconductor integrated circuit device according to the first embodiment. 図2における基本セルのレイアウトの例を示す平面図。 Plan view showing an example of the layout of the basic cells in FIG. 基本セルを用いて構成されるNAND回路のレイアウトの例を示す平面図。 Plan view showing an example of the layout of the NAND circuit constructed by using basic cells. 図4に示すNAND回路の構成を示す回路図。 Circuit diagram showing a configuration of a NAND circuit shown in FIG. 図2におけるダイオードセルのレイアウトの例を示す平面図。 Plan view showing an example of the layout of the diode cell in FIG. 図6に示すダイオードセルの構造の例を示す断面図。 Cross-sectional view showing an example of the structure of the diode cells shown in FIG. ダイオードセルと保護対象のトランジスターとの接続例を示す回路図。 Circuit diagram showing an example of connection of the diode cell and transistor to be protected. 第2の実施形態に係る半導体集積回路装置のロジック回路配置領域の平面図。 Plan view of a logic circuit arrangement region of the semiconductor integrated circuit device according to a second embodiment. 図9における第2の基本セルのレイアウトの例を示す平面図。 Plan view showing an example of a layout of the second basic cells in FIG. 第2の基本セルを用いて構成されるインバーターのレイアウトの平面図。 Plan view of a layout of the configured inverter using the second basic cell. 図11に示すインバーターの構成を示す回路図。 Circuit diagram showing a configuration of the inverter shown in FIG. 11. 第1の実施形態に係るレイアウト設計方法を示すフローチャート。 Flowchart showing a layout design method according to the first embodiment. 第2の実施形態に係るレイアウト設計方法を示すフローチャート。 Flowchart showing a layout design method according to the second embodiment.

以下に、本発明の実施形態について、図面を参照しながら詳細に説明する。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. なお、同一の構成要素には同一の参照番号を付して、重複する説明を省略する。 Incidentally, the same components will not be described which are denoted by the same reference numerals, duplicate.
図1は、本発明の各実施形態に係る半導体集積回路装置のレイアウトを模式的に示す平面図である。 Figure 1 is a plan view schematically showing a layout of a semiconductor integrated circuit device according to each embodiment of the present invention. 図1に示すように、この半導体集積回路装置は、シリコン等の半導体材料によって形成された半導体基板1を含んでいる。 As shown in FIG. 1, the semiconductor integrated circuit device includes a semiconductor substrate 1 formed of a semiconductor material such as silicon. 半導体基板1は、少なくともロジック回路配置領域10を有しており、さらに、アナログ回路配置領域20と、メモリー配置領域30と、I/Oセル配置領域40との内の少なくとも1つを有しても良い。 The semiconductor substrate 1 has at least a logic circuit arrangement region 10 further includes an analog circuit arrangement region 20, a memory arrangement region 30, having at least one of the I / O cell arrangement area 40 it may be.

ロジック回路配置領域10には、ロジック回路を構成する各種のセルと、アンテナ効果から所定のMOSトランジスターを保護するためのダイオードセルとが配置される。 The logic circuit arrangement region 10, and the various cells constituting the logic circuit, and a diode cell for protecting the predetermined MOS transistor from the antenna effect is disposed. アナログ回路配置領域20には、アナログIP(機能ブロック)等のアナログ回路が配置される。 The analog circuit arrangement region 20, an analog circuit such as an analog IP (functional blocks) are arranged. メモリー配置領域30には、メモリーIP等のメモリーが配置される。 The memory arrangement region 30, memory Memory IP or the like is arranged. I/Oセル配置領域40には、電源端子又は入出力端子及び必要に応じて入出力回路を含むI/Oセルが配置される。 The I / O cell arrangement area 40, I / O cell including an output circuit are arranged power terminals or output terminals and optionally.

図2は、本発明の第1の実施形態に係る半導体集積回路装置のロジック回路配置領域の一部を拡大して示す平面図である。 Figure 2 is a plan view showing an enlarged part of the logic circuit arrangement region of the semiconductor integrated circuit device according to a first embodiment of the present invention. 図2に示すように、ロジック回路配置領域10には、複数のスタンダードセル11と、複数の基本セル12と、少なくとも1つのダイオードセル13とが配置されている。 As shown in FIG. 2, the logic circuit arrangement region 10, a plurality of standard cells 11, a plurality of basic cells 12, and at least one diode cell 13 is arranged.

複数のスタンダードセル11は、ロジック回路配置領域10の一部に配置され、半導体集積回路装置の論理機能を実現する複数の機能ブロックをそれぞれ構成する。 A plurality of standard cells 11 are arranged in a part of the logic circuit arrangement region 10, respectively constituting a plurality of functional blocks for implementing logical functions of the semiconductor integrated circuit device. 各々のスタンダードセル11は、複数のトランジスターと、それらのトランジスター間を接続するためのセル内配線とを含んでおり、例えば、インバーター、バッファー、AND回路、NAND回路、OR回路、NOR回路、又は、フリップフロップ等の各種の機能ブロックを構成する。 Each standard cell 11 includes a plurality of transistors, includes a those in the cell for connecting the transistor wiring, for example, an inverter, a buffer, the AND circuit, NAND circuit, OR circuit, NOR circuit, or, to configure the various functional blocks, such as a flip-flop. 複数のスタンダードセル11をセル間配線で接続することにより、半導体集積回路装置の論理機能が実現される。 By connecting a plurality of standard cells 11 in cell-to-cell routing, logical functions of the semiconductor integrated circuit device can be realized.

基本セル12は、ロジック回路配置領域10においてスタンダードセル11が配置されていない領域の一部に配置され、配線層を持たない汎用のセルである。 The basic cell 12, standard cell 11 in the logic circuit arrangement region 10 is disposed in part of the region not arranged, a general-purpose cell having no wiring layers. 基本セル12は、複数のトランジスターを含んでおり、半導体集積回路装置の製造工程において用いられるフォトマスクを作製した後の回路修正、又は、実際に半導体基板にゲート電極や不純物拡散領域を形成した後の回路修正において利用することができる。 Basic cell 12 includes a plurality of transistors, circuit modification after a photomask used in the manufacturing process of the semiconductor integrated circuit device, or, after forming the gate electrode and the impurity diffusion regions actually a semiconductor substrate it can be utilized in the circuit modification. そのような場合に、配線層のみを変更して、基本セル12に配線を接続することにより、所望の機能ブロックを構成することが可能である。 In such a case, by changing only the wiring layers, by connecting the wiring to the basic cell 12, it is possible to configure the desired function blocks.

ダイオードセル13は、ロジック回路配置領域10においてスタンダードセル11及び基本セル12が配置されていない領域(図中の未配置領域)の少なくとも一部に配置される。 Diode cell 13 is disposed on at least a portion of a region where the standard cells 11 and the basic cells 12 are not arranged in the logic circuit arrangement region 10 (non-arranged areas in the figure). ダイオードセル13は、所定のトランジスターのゲート電極と第1の電源配線との間に接続される第1のダイオードと、そのゲート電極と第2の電源配線との間に接続される第2のダイオードとを含んでいる。 Diode cell 13, a second diode connected between a first diode connected between a predetermined power supply wiring and the gate electrode and the first transistor, and a gate electrode and a second power supply wiring it includes the door.

以上のセルの内で、スタンダードセル11のサイズは一定でないが、基本セル12及びダイオードセル13は一定のサイズを有している。 Among the more cells, the size of the standard cell 11 is not constant, the basic cell 12 and the diode cell 13 has a certain size. 本願においては、基本セル12及びダイオードセル13の長手方向(図中のY軸方向)における各セルの寸法を、そのセルの「長さ」と呼び、基本セル12及びダイオードセル13の長手方向に直交する方向(図中のX軸方向)における各セルの寸法を、そのセルの「幅」と呼ぶことにする。 In the present application, the size of each cell in the longitudinal direction of the basic cell 12 and the diode cell 13 (Y-axis direction in the drawing) is referred to as a "length" of the cell, in the longitudinal direction of the basic cell 12 and the diode cell 13 the size of each cell in the orthogonal directions (X-axis direction in the drawing) is referred to as "width" of that cell.

ダイオードセル13は、以上のセルの内で最小のサイズを有している。 Diode cell 13 has the smallest size among the more cells. スタンダードセル11のサイズは、ダイオードセル13のサイズのM倍であり(Mは、2以上の整数)、基本セル12のサイズは、ダイオードセル13のサイズのN倍である(Nは、2以上の整数)。 The size of the standard cell 11 is M times the size of the diode cells 13 (M is an integer of 2 or more), the size of the basic cell 12, which is N times the size of the diode cells 13 (N is 2 or more integer).

以下においては、一例として、スタンダードセル11の長さと基本セル12の長さとダイオードセル13の長さとが略等しい場合について説明する。 In the following, as an example, lengths of the diode cell 13 of the length of the standard cell 11 and the basic cells 12 and a description will be given of a case substantially equal. その場合に、スタンダードセル11の幅は、ダイオードセル13の幅のM倍となり、基本セル12の幅は、ダイオードセル13の幅のN倍となる。 In this case, the width of the standard cell 11 becomes M times the width of the diode cell 13, the width of the basic cell 12 is N times the width of the diode cell 13. 即ち、基本セル12の幅は、ダイオードセル13の幅よりも大きい。 That is, the width of the basic cell 12 is greater than the width of the diode cell 13. 従って、ロジック回路配置領域10においてスタンダードセル11及び基本セル12を配置した後の未配置領域にダイオードセル13を配置することができる。 Therefore, it is possible to free region after placing the standard cells 11 and the basic cells 12 in the logic circuit arrangement region 10 to place the diode cell 13. 例えば、基本セル12の幅がダイオードセル13の幅の略3倍であっても良い。 For example, the width of the basic cell 12 may be substantially three times the width of the diode cell 13.

基本セル12は、回路修正を行う際に必要となる機能ブロックを構成するために利用することが可能であるので、ロジック回路配置領域10においてスタンダードセル11が配置されていない領域に、可能な限り基本セル12を配置することが望ましい。 The basic cell 12, since it is possible to use to construct the functional blocks needed to perform the circuit modification, in a region where the standard cells 11 are not arranged in the logic circuit arrangement region 10, as far as possible it is desirable to place the basic cells 12. また、複数の基本セル12を利用して、規模がより大きい機能ブロックを構成することが可能であるので、図2に示すX軸方向において、スタンダードセル11が配置されていない領域の幅が基本セル12の幅の2倍以上である場合には、複数の基本セル12を連続して配置することが望ましい。 Further, by using a plurality of basic cells 12, so scale it is possible to configure a larger functional blocks, in the X-axis direction shown in FIG. 2, the width of the region where the standard cell 11 is not disposed basic If it is more than 2 times the width of the cell 12, it is desirable to arrange in succession a plurality of basic cells 12.

ダイオードセル13は、スタンダードセル11及び基本セル12を配置できない未配置領域を利用して配置される。 Diode cell 13 is disposed by utilizing the free region can not be located standard cells 11 and the basic cells 12. 従って、ダイオードセル13は、ダイオードセル13の長手方向と直交する方向(図中のX軸方向)において、2つのスタンダードセル11の間の領域、スタンダードセル11と基本セル12との間の領域、又は、ロジック回路配置領域10の端部の領域の少なくとも一部に配置される。 Thus, the diode cell 13, in the direction (X-axis direction in the drawing) perpendicular to the longitudinal direction of the diode cell 13, the region between the two standard cells 11, a region between the standard cell 11 and the basic cells 12, or it is disposed on at least a portion of the region of the end of the logic circuit arrangement region 10. 即ち、2つの基本セル12の間の領域には、ダイオードセル13が配置されない。 That is, in the area between the two basic cells 12, the diode cell 13 is not disposed.

図3は、図2における基本セルのレイアウトの例を示す平面図である。 Figure 3 is a plan view showing an example of the layout of the basic cells in FIG. 図3においては、基本セル12のサイズを明確にするために、半導体集積回路装置のレイアウト設計において基準となるグリッド(格子)が示されている。 In Figure 3, in order to clarify the size of the basic cell 12, serving as a reference grid (lattice) are shown in the layout design of the semiconductor integrated circuit device. 図3に示す例において、基本セル12は、7グリッド分の長さと3グリッド分の幅とを有している。 In the example shown in FIG. 3, the basic cell 12, 7 and a width of the length of the grids and 3 grids.

基本セル12は、例えば、共通のゲート電極G1を有するPチャネルMOSトランジスターQP1及びNチャネルMOSトランジスターQN1と、共通のゲート電極G2を有するPチャネルMOSトランジスターQP2及びNチャネルMOSトランジスターQN2とを含んでいる。 Basic cell 12 includes, for example, a P-channel MOS transistor QP1 and N-channel MOS transistor QN1 having a common gate electrode G1, and a P-channel MOS transistor QP2 and an N-channel MOS transistor QN2 have a common gate electrode G2 .

半導体基板のNウエル又はN型半導体基板内に、P型不純物拡散領域51〜53が形成されている。 A semiconductor substrate of N-well or N-type semiconductor substrate, P-type impurity diffusion regions 51 to 53 are formed. トランジスターQP1のソース及びドレインは、P型不純物拡散領域51及び52によって構成される。 The source and drain of the transistor QP1 is composed of P-type impurity diffusion regions 51 and 52. また、トランジスターQP2のソース及びドレインは、P型不純物拡散領域52及び53によって構成される。 The source and drain of the transistor QP2 is composed of P-type impurity diffusion regions 52 and 53.

一方、半導体基板のPウエル又はP型半導体基板内に、N型不純物拡散領域61〜63が形成されている。 On the other hand, the P-well or P-type semiconductor substrate of the semiconductor substrate, N-type impurity diffusion regions 61 to 63 are formed. トランジスターQN1のソース及びドレインは、N型不純物拡散領域61及び62によって構成される。 The source and drain of the transistor QN1 is constituted by N-type impurity diffusion regions 61 and 62. また、トランジスターQN2のソース及びドレインは、N型不純物拡散領域62及び63によって構成される。 The source and drain of the transistor QN2 is constituted by N-type impurity diffusion regions 62 and 63.

図2に示すロジック回路配置領域10においてスタンダードセル11が配置されていない領域の一部に複数の基本セル12を配置しておくことにより、半導体集積回路装置の製造工程において用いられるフォトマスクを作製した後に回路修正を行う場合においても、配線層の変更のみによって回路修正に柔軟に対応することができる。 By previously arranging a plurality of basic cells 12 in a part of the area standard cell 11 is not disposed in the logic circuit arrangement region 10 shown in FIG. 2, a photomask used in the manufacturing process of the semiconductor integrated circuit device even when a circuit is modified after it is possible to flexibly cope with the circuit modified by only changing the interconnection layer. 即ち、1つ又は複数の基本セル12に配線を接続することによって、各種の機能ブロックを構成することが可能である。 That is, by connecting the wiring to one or more basic cells 12, it is possible to configure the various functional blocks.

例えば、1つの基本セル12を用いて、1つ又は2つのインバーター、NAND回路、又は、NOR回路を構成することが可能である。 For example, using one of the basic cells 12, one or two inverters, NAND circuits, or can constitute a NOR circuit. また、4つの基本セル12を用いて、2入力のマルチプレクサー(選択回路)を構成することが可能である。 Further, using the four basic cells 12, it is possible to configure the two-input multiplexer (selection circuit). さらに、6つの基本セル12を用いて、リセット付きラッチ回路を構成することが可能である。 Furthermore, using the six basic cells 12, it is possible to configure the resettable latch circuit. 以下においては、一例として、1つの基本セル12を用いてNAND回路を構成する場合について説明する。 In the following, as an example, the case constituting the NAND circuit using one basic cell 12.

図4は、図3に示す基本セルを用いて構成されるNAND回路のレイアウトの例を示す平面図である。 Figure 4 is a plan view showing an example of the layout of the NAND circuit constructed by using the basic cell shown in FIG. 図4において、「×」印は、層間絶縁膜に形成されたスルーホールの位置を表している。 4, "×" mark indicates the position of the through-hole formed in the interlayer insulating film. 層間絶縁膜上に形成された配線が、スルーホールを通して、基本セル12に含まれている複数のトランジスターのゲート電極又は不純物拡散領域に接続される。 Wiring formed on the interlayer insulating film, through the through-hole is connected to the gate electrode or the impurity diffusion region of the plurality of transistors included in the basic cell 12.

図5は、図4に示すNAND回路の構成を示す回路図である。 Figure 5 is a circuit diagram showing a configuration of a NAND circuit shown in FIG. 図4及び図5に示すように、このNAND回路において、トランジスターQP1及びQP2のソースは、高電位側の電源電位VDDが供給される第1の電源配線に接続されており、トランジスターQP1及びQP2のドレインは、一体的に形成されて出力端子Bの配線に接続されている。 As shown in FIGS. 4 and 5, in the NAND circuit, the source of the transistor QP1 and QP2 is connected to the first power supply wiring supply potential VDD on the high potential side is supplied, the transistors QP1 and QP2 drain is connected to the wiring of the output terminal B are integrally formed. トランジスターQP1のゲートは、入力端子A1の配線に接続されており、トランジスターQP2のゲートは、入力端子A2の配線に接続されている。 The gate of the transistor QP1 is connected to the wiring of the input terminal A1, the gate of the transistor QP2 is connected to the wiring of the input terminal A2.

また、トランジスターQN1のドレインは、出力端子Bの配線に接続されており、トランジスターQN1のソースは、トランジスターQN2のドレインと一体的に形成されており、トランジスターQN2のソースは、低電位側の電源電位VSSが供給される第2の電源配線に接続されている。 The drain of the transistor QN1 is connected to the wiring of the output terminal B, the source of the transistor QN1 is the drain integrally formed of the transistor QN2, a source of the transistor QN2, the power supply potential on the low potential side VSS is connected to the second power supply wiring to be supplied. トランジスターQN1のゲートは、入力端子A1の配線に接続されており、トランジスターQN2のゲートは、入力端子A2の配線に接続されている。 The gate of the transistor QN1 is connected to the wiring of the input terminal A1, the gate of the transistor QN2 is connected to the wiring of the input terminal A2.

これにより、図4及び図5に示すNAND回路は、入力端子A1及びA2の両方にハイレベルの入力信号が供給された場合に、出力端子Bから出力される出力信号をローレベルに活性化し、それ以外の場合に、出力端子Bから出力される出力信号をハイレベルに非活性化する。 Accordingly, NAND circuit shown in FIG. 4 and FIG. 5, when the input signal both to the high level of the input terminals A1 and A2 is supplied to activate the output signal output from the output terminal B to the low level, Otherwise, it deactivates the output signal output from the output terminal B to the high level.

図6は、図2におけるダイオードセルのレイアウトの例を示す平面図である。 Figure 6 is a plan view showing an example of the layout of the diode cell in FIG. 図6においては、ダイオードセル13のサイズを明確にするために、半導体集積回路装置のレイアウト設計において基準となるグリッド(格子)が示されている。 In FIG. 6, in order to clarify the size of the diode cell 13, serving as a reference grid (lattice) it is shown in the layout design of the semiconductor integrated circuit device. 図6に示す例において、ダイオードセル13は、7グリッド分の長さと1グリッド分の幅とを有している。 In the example shown in FIG. 6, the diode cell 13, 7 has a length and 1 grids of the width of the grids.

また、図6において、「×」印は、層間絶縁膜に形成されたスルーホールの位置を表している。 Further, in FIG. 6, "×" mark indicates the position of the through-hole formed in the interlayer insulating film. 層間絶縁膜上に形成された配線が、スルーホールを通して、ダイオードセル13に含まれている第1及び第2のダイオードの不純物拡散領域に接続される。 Wiring formed on the interlayer insulating film, through the through-holes, is connected to the impurity diffusion region of the first and second diodes are included in the diode cell 13.

図7は、図6に示すダイオードセルの構造の例を示す断面図である。 Figure 7 is a cross-sectional view showing an example of the structure of the diode cells shown in FIG. 図7に示すように、P型の半導体基板1にNウエル71及びPウエル72が形成されている。 As shown in FIG. 7, N-well 71 and P-well 72 is formed on the semiconductor substrate 1 of P-type. Nウエル71内には、N型不純物拡散領域73及びP型不純物拡散領域74が形成されている。 In the N-well 71, N-type impurity diffusion regions 73 and P-type impurity diffusion region 74 is formed. 一方、Pウエル72内には、N型不純物拡散領域75及びP型不純物拡散領域76が形成されている。 On the other hand, the P-well 72, N-type impurity diffusion regions 75 and P-type impurity diffusion region 76 is formed. なお、N型の半導体基板を用いる場合には、Nウエル71を省略しても良いし、P型の半導体基板を用いる場合には、Pウエル72を省略しても良い。 In the case of using the N-type semiconductor substrate may be omitted N-well 71, in the case of using a P-type semiconductor substrate may be omitted P-well 72.

半導体基板1上には、層間絶縁膜2が形成されており、層間絶縁膜2上には、配線77、電源電位VDDが供給される第1の電源配線78、及び、電源電位VSSが供給される第2の電源配線79が形成されている。 On the semiconductor substrate 1 is formed an interlayer insulating film 2, on the interlayer insulating film 2, the first power supply wiring 78 to the wiring 77, the power supply potential VDD is supplied, and the power supply potential VSS is supplied second power supply wiring 79 is formed that. それらの配線は、層間絶縁膜2に形成されたスルーホールを通して、いずれかの不純物拡散領域に接続されている。 These wires, through a through hole formed in the interlayer insulating film 2, and is connected to one of the impurity diffusion region.

N型不純物拡散領域73には第1の電源配線78が接続されており、これにより、Nウエル71も第1の電源配線78に電気的に接続される。 The N-type impurity diffusion region 73 is connected to the first power supply wiring 78, thereby, N-well 71 is also electrically connected to the first power supply line 78. P型不純物拡散領域74は、第1のダイオードのアノードを構成しており、Nウエル71及びN型不純物拡散領域73は、第1のダイオードのカソードを構成している。 P-type impurity diffusion region 74 constitutes the anode of the first diode, N-well 71 and N-type impurity diffusion region 73 constitutes the cathode of the first diode.

P型不純物拡散領域76には第2の電源配線79が接続されており、これにより、Pウエル72も第2の電源配線79に電気的に接続される。 The P-type impurity diffusion region 76 is connected to the second power supply wiring 79, thereby, is electrically connected to the second power supply line 79 is also P-well 72. P型不純物拡散領域76及びPウエル72は、第2のダイオードのアノードを構成しており、N型不純物拡散領域75は、第2のダイオードのカソードを構成している。 P-type impurity diffusion regions 76 and P-well 72 constitutes the anode of the second diode, N-type impurity diffusion region 75 constitutes the cathode of the second diode.

P型不純物拡散領域74及びN型不純物拡散領域75は、配線77を介して、所定のトランジスターのゲート電極に接続される。 P-type impurity diffusion regions 74 and N-type impurity diffusion region 75 via a wire 77 is connected to the gate electrode of a given transistor. ここで、所定のトランジスターとは、半導体集積回路装置のメタル配線層のエッチング工程において、アンテナ効果から保護すべきトランジスターのことである。 Here, the predetermined transistors, in the etching step of the metal wiring layer of a semiconductor integrated circuit device, is that of the transistor to be protected from the antenna effect.

具体的には、いずれかのメタル配線層のエッチング工程において、トランジスターのゲート電極に接続された所定の長さ(例えば、10μm)以上の配線が形成され、その配線が他のトランジスターのソース又はドレイン等の不純物拡散領域に接続されていない場合には、そのトランジスターをアンテナ効果から保護する必要がある。 Specifically, in the etching step of any of the metal wiring layer, a predetermined length connected to the gate electrode of the transistor (e.g., 10 [mu] m) or more wires are formed, the source and the drain of the wiring other transistor If not connected to the impurity diffusion region etc., it is necessary to protect the transistor from the antenna effect. 特に、各々のスタンダードセルにおいて配線を介して入力端子に接続されるゲート電極を有するトランジスターについては、その配線が他のトランジスターのソース又はドレイン等の不純物拡散領域に接続されない場合があるので、保護対象となる可能性が高い。 In particular, for the transistor having a gate electrode connected to the input terminal via wiring in each of the standard cell, because the wiring is a source or other transistors may not be connected to the impurity diffusion region of the drain or the like, protected and it is likely to be.

図8は、図6及び図7に示すダイオードセルと保護対象のトランジスターとの接続例を示す回路図である。 Figure 8 is a circuit diagram showing an example of connection of the diode cells shown in FIGS. 6 and 7 and the transistor to be protected. 図8に示す例においては、いずれかのスタンダードセル11に含まれているPチャネルMOSトランジスターQP3及びNチャネルMOSトランジスターQN3が、保護対象となっている。 In the example shown in FIG. 8, one of P-channel MOS transistor included in the standard cell 11 QP3 and an N-channel MOS transistor QN3 has become a protected. トランジスターQP3及びQN3のゲート電極には、第1の配線層に形成された長い配線が接続されており、その配線は、第1の配線層において、他のトランジスターのソース又はドレイン等の不純物拡散領域に接続されていない。 The gate electrode of the transistor QP3 and QN3, and long lines formed in the first wiring layer are connected, the wiring in the first wiring layer, a source or impurity diffusion regions of the drain or the like of the other transistor that is not connected to.

図8に示すように、ダイオードセル13は、保護対象のトランジスターQP3及びQN3のゲート電極と第1の電源配線78との間に接続される第1のダイオードD1と、トランジスターQP3及びQN3のゲート電極と第2の電源配線79との間に接続される第2のダイオードD2とを含んでいる。 As shown in FIG. 8, the diode cell 13, a first diode D1 connected between the gate electrode and the first power supply wiring 78 of the protection transistor eligible QP3 and QN3, the gate electrode of the transistor QP3 and QN3 If and a second diode D2 connected between the second power supply wiring 79. 第1の電源配線78は、電源電位VDDが供給される電源端子81に接続され、第2の電源配線79は、電源電位VSSが供給される電源端子82に接続される。 The first power supply wiring 78 is connected to the power supply terminal 81 of the power supply potential VDD is supplied, the second power supply wiring 79, the power supply potential VSS is connected to the power supply terminal 82 supplied.

第1の配線層のエッチング工程において、トランジスターQP3及びQN3のゲート電極に正の電荷が蓄積されると、正の電荷は、ダイオードD1を介して第1の電源配線78に放出される。 In the etching process of the first wiring layer, a positive charge is accumulated in the gate electrode of the transistor QP3 and QN3, the positive charge is discharged to the first power supply line 78 via the diode D1. また、エッチングの際に、第1の電源配線78が電源端子81に接続されている場合には、正の電荷を電源端子81に放出することができる。 Moreover, during etching, when the first power supply wiring 78 is connected to the power supply terminal 81 is capable of releasing a positive charge to the power supply terminal 81.

一方、第1の配線層のエッチング工程において、トランジスターQP3及びQN3のゲート電極に負の電荷が蓄積されると、負の電荷は、ダイオードD2を介して第2の電源配線79に放出される。 On the other hand, in the etching process of the first wiring layer, a negative charge is accumulated in the gate electrode of the transistor QP3 and QN3, negative charge is discharged to the second power supply line 79 via the diode D2. また、エッチングの際に、第2の電源配線79が電源端子82に接続されている場合には、負の電荷を電源端子82に放出することができる。 Moreover, during etching, when the second power supply wiring 79 is connected to the power supply terminal 82 is capable of releasing a negative charge to the power supply terminal 82.

次に、本発明の第2の実施形態に係る半導体集積回路装置について説明する。 Next, a description will be given of a semiconductor integrated circuit device according to a second embodiment of the present invention.
図9は、本発明の第2の実施形態に係る半導体集積回路装置のロジック回路配置領域の一部を拡大して示す平面図である。 Figure 9 is a plan view showing an enlarged part of the logic circuit arrangement region of the semiconductor integrated circuit device according to a second embodiment of the present invention. 第2の実施形態においては、基本セルとして、図9に示す第1の基本セル12a及び第2の基本セル12bが用いられる。 In the second embodiment, as a basic cell, the first basic cell 12a and the second basic cell 12b shown in FIG. 9 are used. その他の点に関し、第2の実施形態に係る半導体集積回路装置は、第1の実施形態に係る半導体集積回路装置と同様である。 It relates Otherwise, the semiconductor integrated circuit device according to the second embodiment is similar to the semiconductor integrated circuit device according to the first embodiment.

第1の基本セル12aは、ロジック回路配置領域10においてスタンダードセル11が配置されていない領域の一部に配置され、配線層を持たない汎用のセルである。 First basic cell 12a is arranged in part of the region standard cell 11 is not disposed in the logic circuit arrangement region 10, a general-purpose cell having no wiring layers. 例えば、第1の基本セル12aは、図3に示す基本セル12と同様でも良い。 For example, the first basic cell 12a may be the same as the basic cell 12 shown in FIG. また、第2の基本セル12bは、ロジック回路配置領域10においてスタンダードセル11及び第1の基本セル12aが配置されていない領域の一部に配置され、配線層を持たない汎用のセルである。 The second basic cell 12b is standard cell 11 and the first basic cell 12a in the logic circuit arrangement region 10 is disposed in part of the region not arranged, a general-purpose cell having no wiring layers. 第2の基本セル12bは、第1の基本セル12aの幅よりも小さくダイオードセル13の幅よりも大きい幅を有している。 The second basic cell 12b has a width greater than the width of the first basic cell 12a width smaller diode cell 13 than the.

ダイオードセル13は、ロジック回路配置領域10においてスタンダードセル11及び第1の基本セル12a及び第2の基本セル12bが配置されていない領域(図中の未配置領域)の少なくとも一部に配置される。 Diode cell 13 is disposed on at least a portion of a region where the standard cells 11 and the first basic cell 12a and the second basic cell 12b is not arranged in the logic circuit arrangement region 10 (non-arranged areas in the drawing) . ダイオードセル13は、所定のトランジスターのゲート電極と第1の電源配線との間に接続される第1のダイオードと、そのゲート電極と第2の電源配線との間に接続される第2のダイオードとを含んでいる。 Diode cell 13, a second diode connected between a first diode connected between a predetermined power supply wiring and the gate electrode and the first transistor, and a gate electrode and a second power supply wiring it includes the door.

ダイオードセル13は、以上のセルの内で最小のサイズを有している。 Diode cell 13 has the smallest size among the more cells. スタンダードセル11のサイズは、ダイオードセル13のサイズのM倍であり(Mは、2以上の整数)、第1の基本セル12aのサイズは、ダイオードセル13のサイズのN1倍であり(N1は、3以上の整数)、第2の基本セル12bのサイズは、ダイオードセル13のサイズのN2倍である(N2は、2以上でN1よりも小さい整数)。 The size of the standard cell 11 is M times the size of the diode cells 13 (M is an integer of 2 or more), the size of the first basic cell 12a is N1 times the size of the diode cells 13 (N1 is , an integer of 3 or more), the size of the second basic cell 12b is N2 times the size of the diode cell 13 (N2 is smaller than N1 in 2 or more integer).

以下においては、一例として、スタンダードセル11の長さと第1の基本セル12aの長さと第2の基本セル12bの長さとダイオードセル13の長さとが略等しい場合について説明する。 In the following, as an example, the length of the standard cell 11 and the length of the first basic cell 12a and the length of the second basic cell 12b of length and the diode cell 13 will be described substantially equal. その場合に、スタンダードセル11の幅は、ダイオードセル13の幅のM倍となり、第1の基本セル12aの幅は、ダイオードセル13の幅のN1倍となり、第2の基本セル12bの幅は、ダイオードセル13の幅のN2倍となる。 In this case, the width of the standard cell 11 becomes M times the width of the diode cell 13, the width of the first basic cell 12a becomes the N1 times the width of the diode cell 13, the width of the second basic cell 12b is , the N2 times the width of the diode cell 13.

即ち、第2の基本セル12bの幅は、第1の基本セル12aの幅よりも小さく、ダイオードセル13の幅よりも大きい。 That is, the width of the second basic cell 12b is smaller than the width of the first basic cell 12a, larger than the width of the diode cell 13. 従って、ロジック回路配置領域10においてスタンダードセル11及び第1の基本セル12aを配置した後の未配置領域に第2の基本セル12bを配置し、さらに、第2の基本セル12bを配置した後の未配置領域にダイオードセル13を配置することができる。 Thus, the second basic cell 12b is disposed in the free region after placing the standard cell 11 and the first basic cell 12a in the logic circuit arrangement region 10, furthermore, after the second basic cell 12b disposed it can be arranged diode cells 13 in the free region. 例えば、第1の基本セル12aの幅がダイオードセル13の幅の略3倍であり、第2の基本セル12bの幅がダイオードセル13の幅の略2倍であっても良い。 For example, the width of the first basic cell 12a is substantially three times the width of the diode cell 13, the width of the second basic cell 12b may be approximately twice the width of the diode cell 13.

第1の基本セル12aは、回路修正を行う際に必要となる機能ブロックを構成するために利用することが可能であるので、ロジック回路配置領域10においてスタンダードセル11が配置されていない領域に、可能な限り第1の基本セル12aを配置することが望ましい。 First basic cell 12a, since it is possible to use to construct the functional blocks needed to perform the circuit modification, in a region where the standard cells 11 are not arranged in the logic circuit arrangement region 10, as possible it is desirable to place the first basic cell 12a. また、複数の第1の基本セル12aを利用して、規模がより大きい機能ブロックを構成することが可能であるので、図9に示すX軸方向において、スタンダードセル11が配置されていない領域の幅が第1の基本セル12aの幅の2倍以上である場合には、複数の第1の基本セル12aを連続して配置することが望ましい。 Furthermore, by utilizing a plurality of first basic cell 12a, since scale is possible to configure a larger functional blocks, in the X-axis direction shown in FIG. 9, the area where standard cell 11 is not disposed width in the case where 2 or more times the width of the first basic cell 12a, it is desirable to arrange in succession a plurality of first basic cell 12a.

第2の基本セル12bは、スタンダードセル11及び第1の基本セル12aを配置できない領域を利用して配置される。 The second basic cell 12b is disposed by utilizing the space can not be placed standard cells 11 and the first basic cell 12a. 第2の基本セル12bも、回路修正を行う際に必要となる機能ブロックを構成するために利用することが可能であるので、ロジック回路配置領域10においてスタンダードセル11及び第1の基本セル12aが配置されていない領域に、可能な限り第2の基本セル12bを配置することが望ましい。 The second basic cell 12b, since it is possible to use to construct the functional blocks needed to perform the circuit modification, standard cell 11 and the first basic cell 12a in the logic circuit arrangement region 10 the arrangement that is not the area, it is desirable to place the second basic cell 12b as much as possible. また、1つ又は複数の第1の基本セル12aに第2の基本セル12bを組み合わせることにより、規模がより大きい機能ブロックを構成することが可能であるので、図9に示すX軸方向において、第2の基本セル12bを第1の基本セル12aに連続して配置することが望ましい。 Further, by combining the second basic cell 12b to one or more of the first basic cell 12a, since it is possible scale constitutes a larger functional blocks, in the X-axis direction shown in FIG. 9, it is desirable to place in succession a second basic cell 12b in the first basic cell 12a.

ダイオードセル13は、スタンダードセル11及び第1の基本セル12a及び第2の基本セル12bを配置できない未配置領域を利用して配置される。 Diode cell 13 is disposed by utilizing the free region can not be located standard cells 11 and the first basic cell 12a and the second basic cell 12b. 従って、ダイオードセル13は、ダイオードセル13の長手方向と直交する方向(図中のX軸方向)において、2つのスタンダードセル11の間の領域、スタンダードセル11と第1の基本セル12a又は第2の基本セル12bとの間の領域、又は、ロジック回路配置領域10の端部の領域の少なくとも一部に配置される。 Thus, the diode cell 13, in the direction (X-axis direction in the drawing) perpendicular to the longitudinal direction of the diode cell 13, the region between the two standard cell 11, standard cell 11 and the first basic cell 12a or the second region between the basic cells 12b, or is disposed on at least a portion of the region of the end of the logic circuit arrangement region 10. 即ち、2つの第1の基本セル12aの間の領域、第1の基本セル12aと第2の基本セル12bとの間の領域、及び、2つの第2の基本セル12bの間の領域には、ダイオードセル13が配置されない。 That is, the region between the two first basic cell 12a, a region between the first basic cell 12a and the second basic cell 12b, and, in the region between the two second basic cell 12b is , the diode cell 13 is not disposed.

図10は、図9における第2の基本セルのレイアウトの例を示す平面図である。 Figure 10 is a plan view showing an example of a layout of the second basic cells in FIG. 図10においては、第2の基本セル12bのサイズを明確にするために、半導体集積回路装置のレイアウト設計において基準となるグリッド(格子)が示されている。 In Figure 10, in order to clarify the size of the second basic cell 12b, serving as a reference grid (lattice) are shown in the layout design of the semiconductor integrated circuit device. 図10に示す例において、第2の基本セル12bは、7グリッド分の長さと2グリッド分の幅とを有している。 In the example shown in FIG. 10, the second basic cell 12b is 7 has a length and a second grid portion of the width of the grids.

第2の基本セル12bは、例えば、共通のゲート電極G3を有するPチャネルMOSトランジスターQP3及びNチャネルMOSトランジスターQN3を含んでいる。 The second basic cell 12b contains, for example, P-channel MOS transistor QP3 and an N-channel MOS transistor QN3 having a common gate electrode G3. 半導体基板のNウエル又はN型の半導体基板内に、P型不純物拡散領域54及び55が形成されている。 A semiconductor substrate of N-well or N-type semiconductor substrate, P-type impurity diffusion regions 54 and 55 are formed. トランジスターQP3のソース及びドレインは、P型不純物拡散領域54及び55によって構成される。 The source and drain of the transistor QP3 is composed of P-type impurity diffusion regions 54 and 55. 一方、半導体基板のPウエル又はP型の半導体基板内に、N型不純物拡散領域64及び65が形成されている。 On the other hand, the P-well or a P-type semiconductor substrate of the semiconductor substrate, N-type impurity diffusion regions 64 and 65 are formed. トランジスターQN3のソース及びドレインは、N型不純物拡散領域64及び65によって構成される。 The source and drain of the transistor QN3 is constituted by N-type impurity diffusion regions 64 and 65.

図9に示すロジック回路配置領域10においてスタンダードセル11及び第1の基本セル12aが配置されていない領域の一部に第2の基本セル12bを配置しておくことにより、半導体集積回路装置の製造工程において用いられるフォトマスクを作製した後に回路修正を行う場合にも、配線層の変更のみによって回路修正にさらに柔軟に対応することができる。 By keeping the second basic cell 12b is disposed in a portion of the area standard cell 11 and the first basic cell 12a is not arranged in the logic circuit arrangement region 10 shown in FIG. 9, the manufacture of semiconductor integrated circuit device even when a circuit is modified after producing the photomask used in the process can be more flexible corresponding to the circuit modified by only changing the interconnection layer. 即ち、図9に示すX軸方向に連続して配置された1つ又は複数の第1の基本セル12a及び第2の基本セル12bに配線を接続することによって、各種の機能ブロックを構成することが可能である。 That is, by connecting the wiring to one or more of the first basic cell 12a and the second basic cell 12b arranged in succession in the X-axis direction shown in FIG. 9, to configure the various functional blocks it is possible. あるいは、第2の基本セル12bに配線を接続することによって、インバーターを構成することが可能である。 Alternatively, by connecting the wiring to the second basic cell 12b, it is possible to configure the inverter.

図11は、図10に示す第2の基本セルを用いて構成されるインバーターのレイアウトの例を示す平面図である。 Figure 11 is a plan view showing an example of a layout of a constructed inverter using the second basic cell shown in FIG. 10. 図4において、「×」印は、層間絶縁膜に形成されたスルーホールの位置を表している。 4, "×" mark indicates the position of the through-hole formed in the interlayer insulating film. 層間絶縁膜上に形成された配線が、スルーホールを通して、第2の基本セル12bに含まれている複数のトランジスターのゲート電極又は不純物拡散領域に接続される。 Wiring formed on the interlayer insulating film, through the through-hole is connected to the gate electrode or the impurity diffusion region of the plurality of transistors included in the second basic cell 12b.

図12は、図11に示すインバーターの構成を示す回路図である。 Figure 12 is a circuit diagram showing a configuration of the inverter shown in FIG. 11. 図11及び図12に示すように、このインバーターにおいて、トランジスターQP3のソースは、電源電位VDDが供給される第1の電源配線に接続されており、トランジスターQP3のドレインは、出力端子Dの配線に接続されており、トランジスターQP3のゲートは、入力端子Cの配線に接続されている。 As shown in FIGS. 11 and 12, in this inverter, the source of the transistor QP3 is connected to the first power supply wiring the power supply potential VDD is supplied, the drain of the transistor QP3 is the wiring of the output terminal D is connected, the gate of the transistor QP3 is connected to the wiring of the input terminal C.

また、トランジスターQN3のドレインは、出力端子Dの配線に接続されており、トランジスターQN3のソースは、電源電位VSSが供給される第2の電源配線に接続されており、トランジスターQN3のゲートは、入力端子Cの配線に接続されている。 The drain of the transistor QN3 is connected to the wiring of the output terminal D, a source of the transistor QN3, the power supply potential VSS is connected to the second power supply wiring to be supplied, the gate of the transistor QN3 is input It is connected to the wiring terminals C. これにより、インバーターは、入力端子Cに供給される入力信号のレベルを反転して、反転されたレベルを有する出力信号を出力端子Dから出力する。 Thus, the inverter inverts the level of the input signal supplied to the input terminal C, and outputs an output signal having an inverted level from the output terminal D.

次に、本発明の第1の実施形態に係る半導体集積回路装置のレイアウト設計方法について、図2及び図13を参照しながら説明する。 Next, a layout design method of the semiconductor integrated circuit device according to a first embodiment of the present invention will be described with reference to FIGS. 2 and 13. 図13は、本発明の第1の実施形態に係る半導体集積回路装置のレイアウト設計方法を示すフローチャートである。 Figure 13 is a flowchart showing a layout design method of a semiconductor integrated circuit device according to a first embodiment of the present invention. なお、本発明の各実施形態に係るレイアウト設計方法は、ロジック回路のレイアウト設計を対象としている。 Incidentally, the layout design method according to the embodiments of the present invention is directed to a layout design of a logic circuit.

レイアウト設計の前段階として、半導体集積回路装置の回路設計を行うことにより、ネットリストが作成される。 As pre-stage of layout design, by performing the circuit design of the semiconductor integrated circuit device, a net list is created. ネットリストは、半導体集積回路装置の論理機能を実現する複数の機能ブロックをそれぞれ構成する複数のスタンダードセルを特定する情報と、それらのスタンダードセル間の接続関係を特定する情報とを含んでいる。 Netlist includes information identifying a plurality of standard cells constituting a plurality of functional blocks each for realizing the logical functions of the semiconductor integrated circuit device, and information specifying the connection relationship between those standard cells.

作成されたネットリストは、コンピューターに入力され、コンピューター上で動作するソフトウェア(自動配置配線ツール)が、ネットリストに基づいて、ロジック回路のレイアウト設計を行う。 Netlist generated are input into a computer, software running on the computer (automatic placement and routing tool), based on the net list, a layout design of a logic circuit. その際に、スタンダードセル11、基本セル12、及び、ダイオードセル13のレイアウトに関する情報を格納するライブラリーが用いられる。 At that time, the standard cell 11, basic cells 12, and, a library that contains information about the layout of the diode cells 13 are used.

ステップS11において、自動配置配線ツールが、半導体集積回路装置の論理機能を実現する複数の機能ブロックをそれぞれ構成する複数のスタンダードセル11をロジック回路配置領域10の一部に配置する。 In step S11, the automatic placement and routing tool, arranging a plurality of standard cells 11 for each structure a plurality of functional blocks for implementing logical functions of the semiconductor integrated circuit device in a part of the logic circuit arrangement region 10. これにより、スタンダードセル11に含まれている複数のトランジスターのゲート電極及びソース・ドレインの位置が決定されると共に、スタンダードセル11内の配線が決定される。 Accordingly, the position of the gate electrode and the source and drain of a plurality of transistors that are included in the standard cell 11 is determined, the wiring in the standard cell 11 is determined.

ステップS12において、自動配置配線ツールが、ロジック回路配置領域10においてスタンダードセル11が配置されていない領域の一部に、配線層を持たない汎用の複数の基本セル12(図3参照)を配置する。 In step S12, the automatic placement and routing tool, a part of the area in the logic circuit arrangement region 10 are not standard cells 11 are arranged, placing a generic plurality of basic cells 12 (see FIG. 3) having no wiring layers . これにより、基本セル12に含まれている複数のトランジスターのゲート電極及びソース・ドレインの位置が決定される。 Thus, the gate electrode and the position of the source and drain of a plurality of transistors that are included in the basic cell 12 is determined.

基本セル12は、回路修正を行う際に必要となる機能ブロックを構成するために利用することが可能であるので、ロジック回路配置領域10においてスタンダードセル11が配置されていない領域に、可能な限り基本セル12を配置することが望ましい。 The basic cell 12, since it is possible to use to construct the functional blocks needed to perform the circuit modification, in a region where the standard cells 11 are not arranged in the logic circuit arrangement region 10, as far as possible it is desirable to place the basic cells 12. また、複数の基本セル12を利用して、規模がより大きい機能ブロックを構成することが可能であるので、図2に示すX軸方向において、スタンダードセル11が配置されていない領域の幅が基本セル12の幅の2倍以上である場合には、複数の基本セル12を連続して配置することが望ましい。 Further, by using a plurality of basic cells 12, so scale it is possible to configure a larger functional blocks, in the X-axis direction shown in FIG. 2, the width of the region where the standard cell 11 is not disposed basic If it is more than 2 times the width of the cell 12, it is desirable to arrange in succession a plurality of basic cells 12.

ステップS13において、自動配置配線ツールが、複数のセル間の配線を設定する。 In step S13, the automatic placement and routing tool, to set the wiring between the plurality of cells. それと共に、自動配置配線ツールは、ロジック回路配置領域10においてスタンダードセル11及び基本セル12が配置されていない領域の少なくとも一部に、少なくとも1つのダイオードセル13(図6及び図7参照)を配置する。 At the same time, automatic placement and routing tool, disposed on at least a portion of a region where the standard cells 11 and the basic cell 12 is not disposed, at least one diode cell 13 (see FIGS. 6 and 7) in the logic circuit arrangement region 10 to.

これにより、ダイオードセル13に含まれている第1及び第2のダイオードのアノード及びカソードの位置が決定される。 Thus, the anode and cathode of the positions of the first and second diodes are included in the diode cell 13 is determined. また、第1のダイオードが、保護対象のトランジスターのゲート電極と第1の電源配線との間に接続されると共に、第2のダイオードが、そのゲート電極と第2の電源配線との間に接続される(図8参照)。 Further, the first diode is connected between the gate electrode of the transistor to be protected first power supply wiring, the second diode, connected between the gate electrode and the second power supply wiring is (see Fig. 8).

上記の手順によれば、フォトマスク作製後の回路修正に備えて複数の基本セル12を連続して配置できる可能性が大きくなるので、例えば、回路修正においてリセット付ラッチ回路を追加する場合に、6個の基本セル12を連続して配置するための領域を確保し易くなるというメリットが得られる。 According to the above procedure, the possibility of continuously arranged a plurality of basic cells 12 is increased in preparation for circuit modification after making a photomask, for example, to add a resettable latch circuit in the circuit modification, benefit from that six basic cells 12 tends to ensure an area for placing continuous. また、基本セル12を配置した後の未配置領域は、ロジック回路配置領域10の全面に略均一に散在しており、保護対象のトランジスターの近くにダイオードセル13を配置することが可能であり、アンテナ効果対策を十分に施すことが可能である。 Also, free region after placing the basic cells 12 are substantially uniformly dispersed on the entire surface of the logic circuit arrangement region 10, it is possible to arrange the diode cells 13 near the transistor to be protected, it is possible to sufficiently perform the antenna effect measures.

ステップS14において、半導体集積回路装置の製造工程において用いられるフォトマスクを作製した後に回路修正が必要であるか否かが判断される。 In step S14, whether or not it is necessary to circuit modification after producing the photomask used in the manufacturing process of a semiconductor integrated circuit device is determined. 回路修正が必要である場合には、ネットリストが修正される。 If it is necessary circuit modifications, the net list is modified. さらに、修正されたネットリストに基づいて、少なくとも1つの基本セル12が機能ブロックに置換された置換ネットリストが作成される。 Furthermore, based on the modified netlist, at least one substitution netlist basic cell 12 is replaced with the functional block is created. 作成された置換ネットリストは、コンピューターに入力され、コンピューター上で動作するソフトウェア(自動配置配線ツール)が、置換ネットリストに基づいて、ロジック回路のレイアウト修正を行う。 Substituted netlist generated are input into a computer, software running on the computer (automatic placement and routing tool) is based on the replacement netlist, the layout modification of the logic circuit.

ステップS15において、自動配置配線ツールは、ステップS11〜S13において設計されたレイアウトにおいて配線層のみを変更して、少なくとも1つの基本セル12に配線を接続することにより、所望の機能ブロックを構成する。 In step S15, the automatic placement and routing tool, by changing only the wiring layers in the design layout in step S11 to S13, by connecting the wiring to the at least one basic cell 12, constituting the desired function blocks. 基本セル12によって構成される機能ブロックは、複数のスタンダードセル11と共に、又は、一部のスタンダードセル11に替えて、半導体集積回路装置の論理機能を実現するために用いられる。 Functional blocks composed of basic cells 12, a plurality of standard cells 11, or, in place of a portion of the standard cell 11, used to implement the logic functions of the semiconductor integrated circuit device.

本発明の第1の実施形態によれば、ロジック回路配置領域10においてスタンダードセル11が配置されていない領域に汎用の基本セル12及び保護用のダイオードセル13が配置され、配線層を変更するのみで基本セル12を機能ブロックとして使用することが可能である。 According to a first embodiment of the present invention, the standard cell 11 in the logic circuit arrangement region 10 is diode cell 13 is arranged for the base cell 12 and the protection of universal in the region not arranged, only by changing the wiring layer in it is possible to use the basic cells 12 as functional blocks. 従って、半導体基板の面積を増加させることなく、半導体集積回路装置の製造工程において用いられるフォトマスクを作製した後に回路修正を行う場合においても回路修正に対する柔軟性を確保すると共に、アンテナ効果対策を実現できる半導体集積回路装置を提供することができる。 Therefore, without increasing the area of ​​the semiconductor substrate, with also flexibility for circuit modification in the case of performing a circuit modification after producing the photomask used in the manufacturing process of a semiconductor integrated circuit device, realize an antenna effect measures it is possible to provide a semiconductor integrated circuit device.

次に、本発明の第2の実施形態に係る半導体集積回路装置のレイアウト設計方法について、図9及び図14を参照しながら説明する。 Next, a layout design method of the semiconductor integrated circuit device according to a second embodiment of the present invention will be described with reference to FIGS. 9 and 14. 図14は、本発明の第2の実施形態に係る半導体集積回路装置のレイアウト設計方法を示すフローチャートである。 Figure 14 is a flowchart showing a layout design method of a semiconductor integrated circuit device according to a second embodiment of the present invention. 第2の実施形態においては、基本セルとして、図9に示す第1の基本セル12a及び第2の基本セル12bが用いられる。 In the second embodiment, as a basic cell, the first basic cell 12a and the second basic cell 12b shown in FIG. 9 are used. その他の点に関し、第2の実施形態に係るレイアウト設計方法は、第1の実施形態に係るレイアウト設計方法と同様である。 It relates Otherwise, the layout design method according to the second embodiment is the same as the layout design method according to the first embodiment.

ステップS21において、自動配置配線ツールが、半導体集積回路装置の論理機能を実現する複数の機能ブロックをそれぞれ構成する複数のスタンダードセル11をロジック回路配置領域10の一部に配置する。 In step S21, the automatic placement and routing tool, arranging a plurality of standard cells 11 for each structure a plurality of functional blocks for implementing logical functions of the semiconductor integrated circuit device in a part of the logic circuit arrangement region 10. これにより、スタンダードセル11に含まれている複数のトランジスターのゲート電極及びソース・ドレインの位置が決定されると共に、スタンダードセル11内の配線が決定される。 Accordingly, the position of the gate electrode and the source and drain of a plurality of transistors that are included in the standard cell 11 is determined, the wiring in the standard cell 11 is determined.

ステップS22において、自動配置配線ツールが、ロジック回路配置領域10においてスタンダードセル11が配置されていない領域の一部に、配線層を持たない汎用の複数の第1の基本セル12aを配置する。 In step S22, the automatic placement and routing tool, a part of the region standard cell 11 is not disposed in the logic circuit arrangement region 10, placing a plurality of first basic cell 12a of generic without a wiring layer. 第1の基本セル12aは、図3に示す基本セル12と同様でも良い。 First basic cell 12a may be the same as the basic cell 12 shown in FIG. これにより、第1の基本セル12aに含まれている複数のトランジスターのゲート電極及びソース・ドレインの位置が決定される。 Thus, the gate electrode and the position of the source and drain of a plurality of transistors included in the first basic cell 12a is determined.

第1の基本セル12aは、回路修正を行う際に必要となる機能ブロックを構成するために利用することが可能であるので、ロジック回路配置領域10においてスタンダードセル11が配置されていない領域に、可能な限り第1の基本セル12aを配置することが望ましい。 First basic cell 12a, since it is possible to use to construct the functional blocks needed to perform the circuit modification, in a region where the standard cells 11 are not arranged in the logic circuit arrangement region 10, as possible it is desirable to place the first basic cell 12a. また、複数の第1の基本セル12aを利用して、規模がより大きい機能ブロックを構成することが可能であるので、図9に示すX軸方向において、スタンダードセル11が配置されていない領域の幅が第1の基本セル12aの幅の2倍以上である場合には、複数の第1の基本セル12aを連続して配置することが望ましい。 Furthermore, by utilizing a plurality of first basic cell 12a, since scale is possible to configure a larger functional blocks, in the X-axis direction shown in FIG. 9, the area where standard cell 11 is not disposed width in the case where 2 or more times the width of the first basic cell 12a, it is desirable to arrange in succession a plurality of first basic cell 12a.

ステップS23において、自動配置配線ツールが、ロジック回路配置領域10においてスタンダードセル11及び第1の基本セル12aが配置されていない領域の一部に、配線層を持たない汎用の複数の第2の基本セル12bを配置する。 In step S23, the automatic placement and routing tool, a part of the region standard cell 11 and the first basic cell 12a in the logic circuit arrangement region 10 is not disposed, a second basic plurality of general purpose without a wiring layer placing the cell 12b. 第2の基本セル12bは、第1の基本セル12aの幅よりも小さくダイオードセル13の幅よりも大きい幅を有する。 The second basic cell 12b has a width greater than the width of the first basic cell smaller than the width of 12a the diode cell 13. これにより、第2の基本セル12bに含まれている複数のトランジスターのゲート電極及びソース・ドレインの位置が決定される。 Thus, the gate electrode and the position of the source and drain of a plurality of transistors included in the second basic cell 12b is determined.

第2の基本セル12bは、スタンダードセル11及び第1の基本セル12aを配置できない領域を利用して配置される。 The second basic cell 12b is disposed by utilizing the space can not be placed standard cells 11 and the first basic cell 12a. 第2の基本セル12bも、回路修正を行う際に必要となる機能ブロックを構成するために利用することが可能であるので、ロジック回路配置領域10においてスタンダードセル11及び第1の基本セル12aが配置されていない領域に、可能な限り第2の基本セル12bを配置することが望ましい。 The second basic cell 12b, since it is possible to use to construct the functional blocks needed to perform the circuit modification, standard cell 11 and the first basic cell 12a in the logic circuit arrangement region 10 the arrangement that is not the area, it is desirable to place the second basic cell 12b as much as possible. また、1つ又は複数の第1の基本セル12aに第2の基本セル12bを組み合わせることにより、規模がより大きい機能ブロックを構成することが可能であるので、図9に示すX軸方向において、第2の基本セル12bを第1の基本セル12aに連続して配置することが望ましい。 Further, by combining the second basic cell 12b to one or more of the first basic cell 12a, since it is possible scale constitutes a larger functional blocks, in the X-axis direction shown in FIG. 9, it is desirable to place in succession a second basic cell 12b in the first basic cell 12a.

ステップS24において、自動配置配線ツールが、複数のセル間の配線を設定する。 In step S24, the automatic placement and routing tool, to set the wiring between the plurality of cells. それと共に、自動配置配線ツールは、ロジック回路配置領域10においてスタンダードセル11及び第1の基本セル12a及び第2の基本セル12bが配置されていない領域の少なくとも一部に、少なくとも1つのダイオードセル13(図6及び図7参照)を配置する。 At the same time, automatic placement and routing tool, at least a portion of a region where the standard cells 11 and the first basic cell 12a and the second basic cell 12b is not arranged in the logic circuit arrangement region 10, at least one diode cell 13 placing a (see FIGS. 6 and 7).

これにより、ダイオードセル13に含まれている第1及び第2のダイオードのアノード及びカソードの位置が決定される。 Thus, the anode and cathode of the positions of the first and second diodes are included in the diode cell 13 is determined. また、第1のダイオードが、所定のトランジスターのゲート電極と第1の電源配線との間に接続されると共に、第2のダイオードが、そのゲート電極と第2の電源配線との間に接続される(図8参照)。 The first diode, is connected between a predetermined power supply wiring and the gate electrode and the first transistor, the second diode is connected between its gate electrode and the second power supply wiring that (see Fig. 8).

上記の手順によれば、フォトマスク作製後の回路修正に備えて複数の第1の基本セル12aを連続して配置できる可能性が大きくなるので、例えば、回路修正においてリセット付ラッチ回路を追加する場合に、6個の第1の基本セル12aを連続して配置するための領域を確保し易くなるというメリットが得られる。 According to the above procedure, the possibility of continuously arranged a plurality of first basic cell 12a comprises a circuit modification of after manufacturing the photomask is increased, for example, to add a resettable latch circuit in the circuit modification case, advantage is obtained that is easy to ensure an area for placing successively six first basic cell 12a. また、第1の基本セル12a及び第2の基本セル12bを配置した後の未配置領域は、ロジック回路配置領域10の全面に略均一に散在しており、保護対象のトランジスターの近くにダイオードセル13を配置することが可能であり、アンテナ効果対策を十分に施すことが可能である。 Also, free region after the first basic cell 12a and the second basic cell 12b disposed is substantially uniformly dispersed on the entire surface of the logic circuit arrangement region 10, close to the diode cell transistor to be protected 13 it is possible to place the, it is possible to perform the antenna effect measures sufficiently.

ステップS25において、半導体集積回路装置の製造工程において用いられるフォトマスクを作製した後に回路修正が必要であるか否かが判断される。 In step S25, whether or not it is necessary to circuit modification after producing the photomask used in the manufacturing process of a semiconductor integrated circuit device is determined. 回路修正が必要である場合には、ネットリストが修正される。 If it is necessary circuit modifications, the net list is modified. さらに、修正されたネットリストに基づいて、少なくとも1つの第1の基本セル12a及び/又は少なくとも1つの第2の基本セル12bが機能ブロックに置換された置換ネットリストが作成される。 Furthermore, based on the modified netlist, at least one substitution netlist first basic cell 12a and / or at least one second basic cell 12b is replaced with the functional block is created. 作成された置換ネットリストは、コンピューターに入力され、コンピューター上で動作するソフトウェア(自動配置配線ツール)が、置換ネットリストに基づいて、ロジック回路のレイアウト修正を行う。 Substituted netlist generated are input into a computer, software running on the computer (automatic placement and routing tool) is based on the replacement netlist, the layout modification of the logic circuit.

ステップS26において、自動配置配線ツールは、ステップS21〜S24において設計されたレイアウトにおいて配線層のみを変更して、少なくとも1つの第1の基本セル12a及び/又は少なくとも1つの第2の基本セル12bに配線を接続することにより、所望の機能ブロックを構成する。 In step S26, the automatic placement and routing tool, by changing only the wiring layers in the design layout at step S21 to S24, at least one of the first basic cell 12a and / or at least one second basic cell 12b by connecting the wires to form a desired functional blocks. 第1の基本セル12a及び/又は第2の基本セル12bによって構成される機能ブロックは、複数のスタンダードセル11と共に、又は、一部のスタンダードセル11に替えて、半導体集積回路装置の論理機能を実現するために用いられる。 Function block constituted by a first basic cell 12a and / or the second basic cell 12b together with a plurality of standard cells 11, or, in place of a portion of the standard cell 11, the logical functions of the semiconductor integrated circuit device used in order to achieve.

本発明の第2の実施形態によれば、ロジック回路配置領域10においてスタンダードセル11が配置されていない領域に汎用の第1の基本セル12a及び第2の基本セル12b、及び、保護用のダイオードセル13が配置され、配線層を変更するのみで第1の基本セル12a及び第2の基本セル12bを機能ブロックとして使用することが可能である。 According to the second embodiment of the present invention, the first basic cell 12a and the second basic cell 12b of universal in the region standard cell 11 is not disposed in the logic circuit arrangement region 10, and a diode for protection cell 13 is arranged, it is possible to use the first basic cell 12a and the second basic cell 12b only changing the wiring layer as a functional block. 従って、半導体基板の面積を増加させることなく、半導体集積回路装置の製造工程において用いられるフォトマスクを作製した後に回路修正を行う場合においても回路修正に対する柔軟性をさらに拡大すると共に、アンテナ効果対策を実現できる半導体集積回路装置を提供することができる。 Therefore, without increasing the area of ​​the semiconductor substrate, together with further expand the flexibility for circuit modification even when a circuit is modified after producing the photomask used in the manufacturing process of a semiconductor integrated circuit device, the antenna effect measures it is possible to provide a semiconductor integrated circuit device can be realized.

本発明は、以上説明した実施形態に限定されるものではなく、当該技術分野において通常の知識を有する者によって、本発明の技術的思想内で多くの変形が可能である。 The present invention is not limited to the embodiments described above, by those of ordinary skill in the art, many variations are possible within the technical idea of ​​the present invention.

1…半導体基板、2…層間絶縁膜、10…ロジック回路配置領域、11…スタンダードセル、12…基本セル、12a…第1の基本セル、12b…第2の基本セル、13…ダイオードセル、20…アナログ回路配置領域、30…メモリー配置領域、40…I/Oセル配置領域、51〜55、74、76…P型不純物拡散領域、61〜65、73、75…N型不純物拡散領域、71…Nウエル、72…Pウエル、77…配線、78…第1の電源配線、79…第2の電源配線、81、82…電源端子、QP1〜QP3…PチャネルMOSトランジスター、QN1〜QN3…NチャネルMOSトランジスター、G1〜G3…ゲート電極、D1、D2…ダイオード、A1、A2、C…入力端子、B、D…出力端子 1 ... semiconductor substrate, 2 ... interlayer insulation film, 10 ... logic circuit arrangement region, 11 ... standard cell, 12 ... basic cells 12a ... first basic cell, 12b ... second basic cell, 13 ... diode cells, 20 ... analog circuit arrangement region, 30 ... memory arrangement region, 40 ... I / O cell layout region, 51~55,74,76 ... P-type impurity diffusion regions, 61~65,73,75 ... N-type impurity diffusion regions, 71 ... N-well, 72 ... P-well, 77 ... wire, 78 ... first power supply wiring, 79: second power supply line, 81 ... power supply terminal, QP1 to QP3 ... P-channel MOS transistor, QN1~QN3 ... N channel MOS transistors, G1 to G3 ... gate electrode, D1, D2 ... diodes, A1, A2, C ... input terminal, B, D ... output terminal

Claims (8)

  1. 半導体集積回路装置のレイアウトを設計する方法であって、 A method of designing a layout of a semiconductor integrated circuit device,
    前記半導体集積回路装置の論理機能を実現する複数の機能ブロックをそれぞれ構成する複数のスタンダードセルをロジック回路配置領域の一部に配置するステップ(a)と、 And step (a) disposing a plurality of standard cells each constituting a plurality of functional blocks for implementing logical functions of the semiconductor integrated circuit device in a part of the logic circuit arrangement region,
    前記ロジック回路配置領域においてスタンダードセルが配置されていない領域の一部に、配線層を持たない汎用の複数の基本セルを配置するステップ(b)と、 Some of the logic circuit arrangement standard cells are not arranged in the region area, and step (b) arranging a plurality of basic cells of generic without a wiring layer,
    前記ロジック回路配置領域においてスタンダードセル及び基本セルが配置されていない領域の少なくとも一部に、所定のトランジスターのゲート電極と第1の電源配線との間に接続される第1のダイオード及び該ゲート電極と第2の電源配線との間に接続される第2のダイオードを含む少なくとも1つのダイオードセルを配置するステップ(c)と、 At least a portion, the first diode and the gate electrode which is connected between the predetermined gate electrode and the first transistor of the power supply wiring of the logic circuit arrangement standard cells and basic cells are not arranged in the region area When the step (c) disposing at least one diode cell includes a second diode connected between the second power supply wiring,
    を具備するレイアウト設計方法。 The layout design method comprising a.
  2. 前記基本セルの幅が前記ダイオードセルの幅よりも大きく、前記スタンダードセルの長さと前記基本セルの長さと前記ダイオードセルの長さとが略等しい、請求項1記載のレイアウト設計方法。 The basic width of the cell is greater than the width of the diode cells, the length of the standard cells and the length of the basic cell and the length of said diode cells are approximately equal, the layout design method of claim 1, wherein.
  3. ステップ(b)が、前記ロジック回路配置領域においてスタンダードセルが配置されていない領域の一部に、配線層を持たない汎用の複数の第1の基本セルを配置するステップ(b1)と、前記ロジック回路配置領域においてスタンダードセル及び第1の基本セルが配置されていない領域の一部に、前記第1の基本セルの幅よりも小さく前記ダイオードセルの幅よりも大きい幅を有し、配線層を持たない汎用の複数の第2の基本セルを配置するステップ(b2)とを含む、請求項1又は2記載のレイアウト設計方法。 Step (b) is a part of the logic circuit arrangement standard cells are not arranged in the region area, and step (b1) arranging a plurality of first basic cell of a general purpose without a wiring layer, the logic a partial area which is not standard cell and the first basic cells are arranged in the circuit arrangement region, having said first width greater than the width of said diode cells smaller than the width of the basic cell, the wiring layer and a step (b2) arranging a plurality of second basic cell of a general purpose that does not have, according to claim 1 or 2 layout design method according.
  4. 前記第1の基本セルの幅が前記ダイオードセルの幅の略3倍であり、前記第2の基本セルの幅が前記ダイオードセルの幅の略2倍であり、前記スタンダードセルの長さと前記第1の基本セルの長さと前記第2の基本セルの長さと前記ダイオードセルの長さとが略等しい、請求項3記載のレイアウト設計方法。 Is substantially three times the width of said diode cells of the first basic cell, the width of the second basic cell is approximately twice the width of the diode cell, wherein the length of the standard cell first length and is approximately equal to the length and the diode cell length and the second basic cell of one of the basic cell, the layout design method of claim 3, wherein.
  5. 前記基本セル又は前記第1の基本セルが、共通の第1のゲート電極を有する第1のPチャネルトランジスター及び第1のNチャネルトランジスターと、共通の第2のゲート電極を有する第2のPチャネルトランジスター及び第2のNチャネルトランジスターとを含む、請求項1〜4のいずれか1項記載のレイアウト設計方法。 The basic cell or the first basic cell, a second P-channel having a first P-channel transistor and a first N-channel transistor, a common second gate electrode having a common first gate electrode transistors and the contains 2 of the N-channel transistor, the layout design method of any of claims 1-4.
  6. 前記第2の基本セルが、共通の第3のゲート電極を有する第3のPチャネルトランジスター及び第3のNチャネルトランジスターを含む、請求項3又は4記載のレイアウト設計方法。 The second basic cell, the third P-channel transistor and a third N including channel transistor, according to claim 3 or 4 layout design method according to have a common third gate electrode.
  7. ロジック回路配置領域を有する半導体基板を含む半導体集積回路装置であって、 A semiconductor integrated circuit device including a semiconductor substrate having a logic circuit arrangement region,
    前記ロジック回路配置領域の一部に配置され、前記半導体集積回路装置の論理機能を実現する複数の機能ブロックをそれぞれ構成する複数のスタンダードセルと、 Wherein disposed on a portion of the logic circuit arrangement region, a plurality of standard cells for each structure a plurality of functional blocks for implementing logical functions of the semiconductor integrated circuit device,
    前記ロジック回路配置領域においてスタンダードセルが配置されていない領域の一部に配置され、配線層を持たない汎用の複数の基本セルと、 Wherein disposed on a portion of the area standard cell is not arranged in the logic circuit arrangement region, a plurality of basic cells of generic without a wiring layer,
    前記ロジック回路配置領域においてスタンダードセル及び基本セルが配置されていない領域の少なくとも一部に配置され、所定のトランジスターのゲート電極と第1の電源配線との間に接続される第1のダイオード及び該ゲート電極と第2の電源配線との間に接続される第2のダイオードを含む少なくとも1つのダイオードセルと、 Wherein the logic circuit arrangement region standard cells and the basic cells are arranged in at least a portion of the area which is not arranged, the first diode and the connected between the predetermined gate electrode and the first transistor of the power supply wiring at least one diode cell including a second diode connected between the gate electrode and the second power supply wiring,
    を具備し、前記ダイオードセルが、前記ダイオードセルの長手方向と直交する方向において、2つのスタンダードセルの間の領域、スタンダードセルと基本セルとの間の領域、又は、前記ロジック回路配置領域の端部の領域の少なくとも一部に配置されている、半導体集積回路装置。 Comprising a said diode cell, in the direction orthogonal to the longitudinal direction of the diode cell, the region between the two standard cells, the region between the standard cells and the basic cell, or the end of the logic circuit arrangement area at least a portion is disposed, a semiconductor integrated circuit device parts region.
  8. 前記複数の基本セルが、前記ロジック回路配置領域においてスタンダードセルが配置されていない領域の一部に配置され、配線層を持たない汎用の複数の第1の基本セルと、前記ロジック回路配置領域においてスタンダードセル及び第1の基本セルが配置されていない領域の一部に配置され、前記第1の基本セルの幅よりも小さく前記ダイオードセルの幅よりも大きい幅を有し、配線層を持たない汎用の複数の第2の基本セルとを含む、請求項7記載の半導体集積回路装置。 Said plurality of basic cells, wherein the logic circuit arrangement region disposed on a portion of the area standard cell is not arranged, a plurality of first basic cell of a general purpose without a wiring layer, in the logic circuit arrangement area standard cell and the first basic cells are arranged in a part of the region which is not disposed, has the width greater than the width of said diode cells smaller than the width of the first basic cell, no wiring layer and a plurality of second basic cells of generic semiconductor integrated circuit device according to claim 7 wherein.
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