JP2000106419A - Ｉｃ設計用ライブラリ及びレイアウトパターン設計方法 - Google Patents
Ｉｃ設計用ライブラリ及びレイアウトパターン設計方法Info
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- JP2000106419A JP2000106419A JP10275037A JP27503798A JP2000106419A JP 2000106419 A JP2000106419 A JP 2000106419A JP 10275037 A JP10275037 A JP 10275037A JP 27503798 A JP27503798 A JP 27503798A JP 2000106419 A JP2000106419 A JP 2000106419A
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Abstract
(57)【要約】
【課題】 不要なアンテナルール対策用保護ダイオード
によるチップ面積の増大、それによる接合容量の増大に
伴うＩＣの動作速度の低下を防止する。 【解決手段】 アンテナルール対策用保護ダイオードセ
ル１０をライブラリセルの１つとして備える。
によるチップ面積の増大、それによる接合容量の増大に
伴うＩＣの動作速度の低下を防止する。 【解決手段】 アンテナルール対策用保護ダイオードセ
ル１０をライブラリセルの１つとして備える。
Description
【０００１】
【発明の属する技術分野】本発明は、集積回路（以下、
単にＩＣと称する）の設計に使用されるＩＣ設計用ライ
ブラリおよびこのライブラリの組合せで構成されるレイ
アウトパターンの設計方法に関する。
単にＩＣと称する）の設計に使用されるＩＣ設計用ライ
ブラリおよびこのライブラリの組合せで構成されるレイ
アウトパターンの設計方法に関する。
【０００２】
【従来の技術】ＩＣは、一般的には、これを構成する論
理回路の組合わせ配置および結線配置等を決めるレイア
ウト設計で得られたレイアウトパターンに基づいて、製
造される。レイアウトパターンが決まると、レイアウト
パターンに沿って、半導体ウエハ上に、前記した論理回
路を構成するためのＭＯＳトランジスタ等の電気素子が
形成され、また前記したレイアウトパターンに沿って、
論理回路を構成する各電気素子間の結線あるいは各論理
回路内における各電気素子間の結線のための金属配線が
施される。
理回路の組合わせ配置および結線配置等を決めるレイア
ウト設計で得られたレイアウトパターンに基づいて、製
造される。レイアウトパターンが決まると、レイアウト
パターンに沿って、半導体ウエハ上に、前記した論理回
路を構成するためのＭＯＳトランジスタ等の電気素子が
形成され、また前記したレイアウトパターンに沿って、
論理回路を構成する各電気素子間の結線あるいは各論理
回路内における各電気素子間の結線のための金属配線が
施される。
【０００３】前記した金属配線の製造工程では、例えば
ＭＯＳトランジスタを埋め込む層間絶縁膜上に、該層間
絶縁膜を貫通して形成されたコンタクトホールを経て前
記ＭＯＳトランジスタに接続される金属配線層が形成さ
れる。続いて、この金属配線層が、一般的には、プラズ
マを用いたドライエッチング処理により、所定のパター
ンを示すようにパターニングを受け、これにより、金属
配線が形成される。
ＭＯＳトランジスタを埋め込む層間絶縁膜上に、該層間
絶縁膜を貫通して形成されたコンタクトホールを経て前
記ＭＯＳトランジスタに接続される金属配線層が形成さ
れる。続いて、この金属配線層が、一般的には、プラズ
マを用いたドライエッチング処理により、所定のパター
ンを示すようにパターニングを受け、これにより、金属
配線が形成される。
【０００４】ところで、前記したドライエッチング処理
時に、金属配線層がプラズマの照射を受けると、そのチ
ャージ電流が前記金属配線層を経てＭＯＳトランジスタ
のゲートに集中的に流れ、このゲート下のゲート酸化膜
が損傷を受けることがある。この現象は、アンテナ効果
と称されており、このアンテナ効果による前記したチャ
ージ電流により、ＭＯＳトランジスタのゲート酸化膜が
チャージングダメージを受けると、チャージングダメー
ジを受けたＭＯＳトランジスタを含むＩＣの初期良品率
が低下しあるいは長期信頼性が低下する原因となる。
時に、金属配線層がプラズマの照射を受けると、そのチ
ャージ電流が前記金属配線層を経てＭＯＳトランジスタ
のゲートに集中的に流れ、このゲート下のゲート酸化膜
が損傷を受けることがある。この現象は、アンテナ効果
と称されており、このアンテナ効果による前記したチャ
ージ電流により、ＭＯＳトランジスタのゲート酸化膜が
チャージングダメージを受けると、チャージングダメー
ジを受けたＭＯＳトランジスタを含むＩＣの初期良品率
が低下しあるいは長期信頼性が低下する原因となる。
【０００５】そこで、前記したアンテナ効果によるチャ
ージダメージからＭＯＳトランジスタのような電気素子
を保護するために、レイアウトパターンに関してアンテ
ナルールが設けられている。レイアウトパターン設計
上、アンテナ比と称される値が所定値以下となるよう
に、すなわち、アンテナルールを満たすように、レイア
ウトパターンを設計することにより、電気素子のアンテ
ナ効果による前記したチャージダメージを防止すること
ができる。
ージダメージからＭＯＳトランジスタのような電気素子
を保護するために、レイアウトパターンに関してアンテ
ナルールが設けられている。レイアウトパターン設計
上、アンテナ比と称される値が所定値以下となるよう
に、すなわち、アンテナルールを満たすように、レイア
ウトパターンを設計することにより、電気素子のアンテ
ナ効果による前記したチャージダメージを防止すること
ができる。
【０００６】しかしながら、レイアウトパターン設計
上、前記したアンテナルールを満足し得ない部分が生じ
ることがある。その対策として、レイアウトパターン設
計に用いられるライブラリセルのうち、論理回路のセル
すなわち論理セルのそれぞれに、予めアンテナルール対
策用保護ダイオードを組み込むことが提案されている。
上、前記したアンテナルールを満足し得ない部分が生じ
ることがある。その対策として、レイアウトパターン設
計に用いられるライブラリセルのうち、論理回路のセル
すなわち論理セルのそれぞれに、予めアンテナルール対
策用保護ダイオードを組み込むことが提案されている。
【０００７】このアンテナルール対策用保護ダイオード
を組み込んだライブラリセルを用いて設計されたレイア
ウトパターンでは、各論理セルに設けられた前記保護ダ
イオードがＭＯＳトランジスタのゲート酸化膜を経るチ
ャージ電流路に対するバイパス路として機能する。従っ
て、このアンテナルール対策用保護ダイオードがそれぞ
れに組み込まれた論理セルを備えるライブラリを用いて
設計されたレイアウトパターンに沿ってＩＣを形成する
ことにより、初期良品率の低下あるいは長期信頼性の低
下の原因となるアンテナ効果を生じることなくＩＣを製
造することができる。
を組み込んだライブラリセルを用いて設計されたレイア
ウトパターンでは、各論理セルに設けられた前記保護ダ
イオードがＭＯＳトランジスタのゲート酸化膜を経るチ
ャージ電流路に対するバイパス路として機能する。従っ
て、このアンテナルール対策用保護ダイオードがそれぞ
れに組み込まれた論理セルを備えるライブラリを用いて
設計されたレイアウトパターンに沿ってＩＣを形成する
ことにより、初期良品率の低下あるいは長期信頼性の低
下の原因となるアンテナ効果を生じることなくＩＣを製
造することができる。
【０００８】
【発明が解決しようとする課題】しかしながら、論理セ
ルのそれぞれにアンテナルール対策用保護ダイオードが
組み込まれた従来の前記したライブラリセルを用いて製
造したＩＣでは、アンテナルールを満たすか否かに拘わ
らず、論理セル毎に、セルアンテナルール対策用保護ダ
イオードが組み込まれてしまう。そのため、ＩＣのチッ
プ面積が不要に増加することとなり、また不要なアンテ
ナルール対策用保護ダイオードの接続による接合容量の
増大に伴うＩＣの動作速度の低下が問題となっていた。
ルのそれぞれにアンテナルール対策用保護ダイオードが
組み込まれた従来の前記したライブラリセルを用いて製
造したＩＣでは、アンテナルールを満たすか否かに拘わ
らず、論理セル毎に、セルアンテナルール対策用保護ダ
イオードが組み込まれてしまう。そのため、ＩＣのチッ
プ面積が不要に増加することとなり、また不要なアンテ
ナルール対策用保護ダイオードの接続による接合容量の
増大に伴うＩＣの動作速度の低下が問題となっていた。
【０００９】
【課題を解決するための手段】本発明は、以上の点を解
決するために、次の構成を採用する。 〈構成〉本発明は、基本的には、アンテナルール対策用
保護ダイオードセルをライブラリセルの１つとして独立
的に設けたことを特徴とする。
決するために、次の構成を採用する。 〈構成〉本発明は、基本的には、アンテナルール対策用
保護ダイオードセルをライブラリセルの１つとして独立
的に設けたことを特徴とする。
【００１０】〈作用〉本発明に係るＩＣ設計用ライブラ
リを用いたレイアウトパターンの設計では、保護ダイオ
ードセルを除く他のライブラリセルの配置後、余裕のあ
る空きスペース内に保護ダイオードセルを適宜配置する
ことができる。
リを用いたレイアウトパターンの設計では、保護ダイオ
ードセルを除く他のライブラリセルの配置後、余裕のあ
る空きスペース内に保護ダイオードセルを適宜配置する
ことができる。
【００１１】これら保護ダイオードセルは、保護ダイオ
ードセルを除く他のセル間に配線を施した後のアンテナ
ルールを満足するか否かのチェック後、アンテナルール
を満足し得ない部分に適宜接続することができる。その
ため、アンテナルールを満たすか否かに拘わらず各論理
セルに予めアンテナルール対策用保護ダイオードを組み
込む必要はなく、従って、従来に比較して不要なアンテ
ナルール対策用保護ダイオードの数の削減を図ることが
できることから、不要なアンテナルール対策用保護ダイ
オードによるＩＣ用チップ面積の不要な増大および動作
速度の低下を抑制することができる。
ードセルを除く他のセル間に配線を施した後のアンテナ
ルールを満足するか否かのチェック後、アンテナルール
を満足し得ない部分に適宜接続することができる。その
ため、アンテナルールを満たすか否かに拘わらず各論理
セルに予めアンテナルール対策用保護ダイオードを組み
込む必要はなく、従って、従来に比較して不要なアンテ
ナルール対策用保護ダイオードの数の削減を図ることが
できることから、不要なアンテナルール対策用保護ダイ
オードによるＩＣ用チップ面積の不要な増大および動作
速度の低下を抑制することができる。
【００１２】前記保護ダイオードセルは、電源用配線部
および接地用配線部と、該両配線部間に挿入される少な
くとも一つのダイオードとで構成することができる。ま
た前記ダイオードを相互に直列的に同方向に接続された
一対のダイオードで構成することができ、両ダイオード
間から配線端子を引き出すことができる。
および接地用配線部と、該両配線部間に挿入される少な
くとも一つのダイオードとで構成することができる。ま
た前記ダイオードを相互に直列的に同方向に接続された
一対のダイオードで構成することができ、両ダイオード
間から配線端子を引き出すことができる。
【００１３】また、本発明に係るＩＣ設計用ライブラリ
を用いたレイアウトパターン設計では、論理セルを配置
した後、アンテナルール対策用保護ダイオードセルを配
置することにより、論理セルの配置後の空いた余裕のあ
る空きスペース内に保護ダイオードセルを適宜配置し、
アンテナルールの判定後、必要に応じて前記保護ダイオ
ードセルを接続することができることから、ＩＣチップ
面積の空きスペースを有効に利用することができ、これ
により不要なアンテナルール対策用保護ダイオードによ
るＩＣ用チップ面積の不要な増大および動作速度の低下
を抑制して、ＩＣの一層の集積化を図ることが可能とな
る。
を用いたレイアウトパターン設計では、論理セルを配置
した後、アンテナルール対策用保護ダイオードセルを配
置することにより、論理セルの配置後の空いた余裕のあ
る空きスペース内に保護ダイオードセルを適宜配置し、
アンテナルールの判定後、必要に応じて前記保護ダイオ
ードセルを接続することができることから、ＩＣチップ
面積の空きスペースを有効に利用することができ、これ
により不要なアンテナルール対策用保護ダイオードによ
るＩＣ用チップ面積の不要な増大および動作速度の低下
を抑制して、ＩＣの一層の集積化を図ることが可能とな
る。
【００１４】
【発明の実施の形態】以下、本発明を図示の実施の形態
に沿って詳細に説明する。 〈具体例〉図１および図２は、本発明に係るＩＣ設計用
ライブラリに含まれるアンテナルール対策用保護ダイオ
ードセルのレイアウト構造およびその電気回路をそれぞ
れ示す。
に沿って詳細に説明する。 〈具体例〉図１および図２は、本発明に係るＩＣ設計用
ライブラリに含まれるアンテナルール対策用保護ダイオ
ードセルのレイアウト構造およびその電気回路をそれぞ
れ示す。
【００１５】本発明に係る前記アンテナルール対策用保
護ダイオードセル１０は、例えばＣＡＤを用いたＩＣの
レイアウトパターン設計に用いられる。前記ダイオード
セル１０は、図１および図２に示す例では、順方向に相
互に直列的に接続された第１および第２のダイオード１
１Ａおよび１１Ｂを備える。第１のダイオード１１Ａの
カソード側には、電源用配線部１２Ａが設けられ、第２
のダイオード１１Ｂのアノード側には、接地用配線部１
２Ｂが設けられている。両配線部１２Ａおよび１２Ｂ間
で相互に直列に接続された両ダイオード１１Ａおよび１
１Ｂの間には、すなわち第１のダイオード１１Ａのアノ
ードと、第２のダイオード１１Ｂのカソードとの間に
は、接続端子１３が設けられている。
護ダイオードセル１０は、例えばＣＡＤを用いたＩＣの
レイアウトパターン設計に用いられる。前記ダイオード
セル１０は、図１および図２に示す例では、順方向に相
互に直列的に接続された第１および第２のダイオード１
１Ａおよび１１Ｂを備える。第１のダイオード１１Ａの
カソード側には、電源用配線部１２Ａが設けられ、第２
のダイオード１１Ｂのアノード側には、接地用配線部１
２Ｂが設けられている。両配線部１２Ａおよび１２Ｂ間
で相互に直列に接続された両ダイオード１１Ａおよび１
１Ｂの間には、すなわち第１のダイオード１１Ａのアノ
ードと、第２のダイオード１１Ｂのカソードとの間に
は、接続端子１３が設けられている。
【００１６】図３は、本発明に係る前記ダイオードセル
１０を含むライブラリを用いて作成したレイアウトパタ
ーンの一例を示す。このレイアウトパターンでは、ＲＡ
Ｍ（ランダムアクセスメモリ）のメモリセル１４を取り
囲むように、ナンド論理セル１５Ａ、インバータセル１
５Ｂおよび多数のバッファセル１５Ｃ等の論理セルから
なるライブラリセル１５が配置されている。これらの論
理セルの他、必要に応じて、図示しない従来よく知られ
た配線用ライブラリセルを配置することができる。
１０を含むライブラリを用いて作成したレイアウトパタ
ーンの一例を示す。このレイアウトパターンでは、ＲＡ
Ｍ（ランダムアクセスメモリ）のメモリセル１４を取り
囲むように、ナンド論理セル１５Ａ、インバータセル１
５Ｂおよび多数のバッファセル１５Ｃ等の論理セルから
なるライブラリセル１５が配置されている。これらの論
理セルの他、必要に応じて、図示しない従来よく知られ
た配線用ライブラリセルを配置することができる。
【００１７】本発明に係る前記ダイオードセル１０と共
に用いられる前記論理セル等のライブラリセル１５（１
５Ａ、１５Ｂ、１５Ｃ・・・）には、従来のようなアン
テナルール対策用の保護ダイオードは、組み込まれてお
らず、レイアウト領域１６内におけるこれら論理セル等
のライブラリセル１５の空きスペース内に、複数の本発
明に係る前記保護用ダイオードセル１０が適宜配置され
ている。
に用いられる前記論理セル等のライブラリセル１５（１
５Ａ、１５Ｂ、１５Ｃ・・・）には、従来のようなアン
テナルール対策用の保護ダイオードは、組み込まれてお
らず、レイアウト領域１６内におけるこれら論理セル等
のライブラリセル１５の空きスペース内に、複数の本発
明に係る前記保護用ダイオードセル１０が適宜配置され
ている。
【００１８】図４は、本発明に係るレイアウトパターン
の手順を示すフローチャートである。以下、図４に示さ
れたフローチャートに沿って本発明に係るレイアウトパ
ターンの設計方法を説明する。
の手順を示すフローチャートである。以下、図４に示さ
れたフローチャートに沿って本発明に係るレイアウトパ
ターンの設計方法を説明する。
【００１９】前記ダイオードセル１０を含む本発明に係
るＩＣ設計用ライブラリを用いたレイアウトパターンの
設計方法では、前記ダイオードセル１０を除く論理セル
１５等のライブラリセルが、得ようとするＩＣの回路設
計に沿って、レイアウト領域１６に配置され、また必要
に応じて前記配線用セルが配置される（ステップＳ
１）。その後、レイアウト領域１６の空きスペース内
に、アンテナルール対策用ライブラリセルとして、前記
ダイオードセル１０が配置される（ステップＳ２）。
るＩＣ設計用ライブラリを用いたレイアウトパターンの
設計方法では、前記ダイオードセル１０を除く論理セル
１５等のライブラリセルが、得ようとするＩＣの回路設
計に沿って、レイアウト領域１６に配置され、また必要
に応じて前記配線用セルが配置される（ステップＳ
１）。その後、レイアウト領域１６の空きスペース内
に、アンテナルール対策用ライブラリセルとして、前記
ダイオードセル１０が配置される（ステップＳ２）。
【００２０】これらライブラリセル１０、１５の配置
後、前記ダイオードセル１０を除く他のライブラリセル
１５間に、必要に応じて配線パターンが施される（ステ
ップＳ３）。この配線パターンによるライブラリセル１
５間の結線後、アンテナ比が求められる（ステップＳ
４）。
後、前記ダイオードセル１０を除く他のライブラリセル
１５間に、必要に応じて配線パターンが施される（ステ
ップＳ３）。この配線パターンによるライブラリセル１
５間の結線後、アンテナ比が求められる（ステップＳ
４）。
【００２１】アンテナ比は、例えば従来よく知られてい
るように、各ライブラリセル１５に含まれるＭＯＳトラ
ンジスタに接続される配線の例えば表面積と、このＭＯ
Ｓトランジスタのゲート酸化膜の面積との比、あるいは
前記配線の周長に、その厚さ寸法を乗じて得られる値
と、前記ゲート酸化膜の面積との比の値をそのアンテナ
比の値とすることができる。
るように、各ライブラリセル１５に含まれるＭＯＳトラ
ンジスタに接続される配線の例えば表面積と、このＭＯ
Ｓトランジスタのゲート酸化膜の面積との比、あるいは
前記配線の周長に、その厚さ寸法を乗じて得られる値
と、前記ゲート酸化膜の面積との比の値をそのアンテナ
比の値とすることができる。
【００２２】いずれにしても、そのアンテナ比が所定の
値よりも小さな値を示す配線部分では、プラズマを用い
たエッチング処理時にゲート酸化膜が損傷を受けるほど
に多量のチャージ電流がこのＭＯＳトランジスタに流れ
ることはなく、該ＭＯＳトランジスタがチャージングダ
メージを受けることはない。しかしながら、アンテナ比
が所定の値以上の値を示す配線部分では、この配線部分
に関連したＭＯＳトランジスタがチャージングダメージ
を受けるおそれがある。
値よりも小さな値を示す配線部分では、プラズマを用い
たエッチング処理時にゲート酸化膜が損傷を受けるほど
に多量のチャージ電流がこのＭＯＳトランジスタに流れ
ることはなく、該ＭＯＳトランジスタがチャージングダ
メージを受けることはない。しかしながら、アンテナ比
が所定の値以上の値を示す配線部分では、この配線部分
に関連したＭＯＳトランジスタがチャージングダメージ
を受けるおそれがある。
【００２３】そこで、ステップＳ４で求められたアンテ
ナ比が前記所定値よりも小さな値を示すか否かが判定さ
れる（ステップＳ５）。この判定により、アンテナ比が
前記所定値よりも小さな値であると判定されると、アン
テナ効果によるチャージングダメージを招くことのない
レイアウトパターンが得られたことが判断でき、これに
より、このレイアウトパターンの設計は終了する。
ナ比が前記所定値よりも小さな値を示すか否かが判定さ
れる（ステップＳ５）。この判定により、アンテナ比が
前記所定値よりも小さな値であると判定されると、アン
テナ効果によるチャージングダメージを招くことのない
レイアウトパターンが得られたことが判断でき、これに
より、このレイアウトパターンの設計は終了する。
【００２４】他方、ステップＳ４でアンテナ比が前記所
定値以上を示すと判定されると、配線部分の露出面積の
低減を図ることによってアンテナ比の低減を図るべく、
多層配線技術を用いて前記配線部分の一部が層間絶縁膜
下の迂回配線部で構成されるように、レイアウトが修正
される（ステップＳ６）。
定値以上を示すと判定されると、配線部分の露出面積の
低減を図ることによってアンテナ比の低減を図るべく、
多層配線技術を用いて前記配線部分の一部が層間絶縁膜
下の迂回配線部で構成されるように、レイアウトが修正
される（ステップＳ６）。
【００２５】このレイアウト修正後、再び、アンテナ比
が前記所定値よりも小さな値を示すか否かが判定される
（ステップＳ７）。この再判定により、アンテナ比が前
記所定値よりも小さな値であると判定されると、前記し
た迂回配線設計により、アンテナ効果によるチャージン
グダメージを招くことのないレイアウトパターンが得ら
れたと判断でき、これにより、レイアウトパターンの設
計は終了する。
が前記所定値よりも小さな値を示すか否かが判定される
（ステップＳ７）。この再判定により、アンテナ比が前
記所定値よりも小さな値であると判定されると、前記し
た迂回配線設計により、アンテナ効果によるチャージン
グダメージを招くことのないレイアウトパターンが得ら
れたと判断でき、これにより、レイアウトパターンの設
計は終了する。
【００２６】他方、このレイアウト修正によっても、ア
ンテナ比が前記所定値以上を示すと判定されると、その
配線部分に関連するＭＯＳトランジスタのゲート酸化膜
に流れるチャージ電流の低減を図るべく、前記配線部分
に前記アンテナルール対策用保護ダイオードセル１０が
結線される（ステップＳ８）。この前記アンテナルール
対策用保護ダイオードセル１０の結線により、後述する
ように、その保護ダイオードがＭＯＳトランジスタのゲ
ート酸化膜を流れようとするチャージ電流に関して、前
記ゲート酸化膜を経る電路に対するバイパス路として機
能する。
ンテナ比が前記所定値以上を示すと判定されると、その
配線部分に関連するＭＯＳトランジスタのゲート酸化膜
に流れるチャージ電流の低減を図るべく、前記配線部分
に前記アンテナルール対策用保護ダイオードセル１０が
結線される（ステップＳ８）。この前記アンテナルール
対策用保護ダイオードセル１０の結線により、後述する
ように、その保護ダイオードがＭＯＳトランジスタのゲ
ート酸化膜を流れようとするチャージ電流に関して、前
記ゲート酸化膜を経る電路に対するバイパス路として機
能する。
【００２７】従って、この前記アンテナルール対策用保
護ダイオードセル１０の結線により、ＭＯＳトランジス
タを確実にアンテナ効果によるチャージングダメージか
ら保護することができ、これにより、レイアウトパター
ン設計が終了する。
護ダイオードセル１０の結線により、ＭＯＳトランジス
タを確実にアンテナ効果によるチャージングダメージか
ら保護することができ、これにより、レイアウトパター
ン設計が終了する。
【００２８】前記したところでは、ステップＳ６で示し
たように、多層配線技術による迂回配線設計技術を利用
したが、この多層配線技術を利用することなく、ステッ
プＳ５での判定により、アンテナ比が前記所定値以上を
示すと判定されるとき、その配線部分についての多層配
線技術によるレイアウト修正を加えることなく、ステッ
プＳ８で説明したとおり、この配線部分を直ちに前記ア
ンテナルール対策用保護ダイオードセル１０に接続する
ことができる。
たように、多層配線技術による迂回配線設計技術を利用
したが、この多層配線技術を利用することなく、ステッ
プＳ５での判定により、アンテナ比が前記所定値以上を
示すと判定されるとき、その配線部分についての多層配
線技術によるレイアウト修正を加えることなく、ステッ
プＳ８で説明したとおり、この配線部分を直ちに前記ア
ンテナルール対策用保護ダイオードセル１０に接続する
ことができる。
【００２９】図５は、前記アンテナルール対策用保護ダ
イオードセル１０により構成される保護ダイオードを含
むＩＣの断面を模式的に示す図面である。例えばＮ型シ
リコンからなる半導体基板１７には、例えば熱酸化膜か
らなる素子分離領域１８により、活性領域１９および２
０が区画されている。
イオードセル１０により構成される保護ダイオードを含
むＩＣの断面を模式的に示す図面である。例えばＮ型シ
リコンからなる半導体基板１７には、例えば熱酸化膜か
らなる素子分離領域１８により、活性領域１９および２
０が区画されている。
【００３０】一方の活性領域１９には、前記インバータ
セル１５Ｂにより、ＣＭＯＳのうちの一方のＭＯＳトラ
ンジスタ、例えばＰ型ＭＯＳトランジスタ２１が形成さ
れている。このＭＯＳトランジスタ２１は、従来よく知
られているように、活性領域１９上に形成されたゲート
酸化膜２２上にゲート電極２３を有し、また、該ゲート
電極の両側で前記活性領域１９上にソース・ドレインの
ための一対の不純物領域（図示せず）を備える。ＭＯＳ
トランジスタ２１は、そのゲート電極２３へのゲート電
位の制御により、前記両不純物領域間に形成されるチャ
ンネルを断続することができる。
セル１５Ｂにより、ＣＭＯＳのうちの一方のＭＯＳトラ
ンジスタ、例えばＰ型ＭＯＳトランジスタ２１が形成さ
れている。このＭＯＳトランジスタ２１は、従来よく知
られているように、活性領域１９上に形成されたゲート
酸化膜２２上にゲート電極２３を有し、また、該ゲート
電極の両側で前記活性領域１９上にソース・ドレインの
ための一対の不純物領域（図示せず）を備える。ＭＯＳ
トランジスタ２１は、そのゲート電極２３へのゲート電
位の制御により、前記両不純物領域間に形成されるチャ
ンネルを断続することができる。
【００３１】図５には示されていないが、前記ＣＭＯＳ
のうちの他方のＭＯＳトランジスタ、すなわち図示の例
ではＮ型ＭＯＳトランジスタが、図面で見てＰ型ＭＯＳ
トランジスタ２１の背面位置に配置されている。
のうちの他方のＭＯＳトランジスタ、すなわち図示の例
ではＮ型ＭＯＳトランジスタが、図面で見てＰ型ＭＯＳ
トランジスタ２１の背面位置に配置されている。
【００３２】前記ＭＯＳトランジスタ２１のゲート電極
２３は、ＭＯＳトランジスタ２１の上方を覆う層間絶縁
膜２４に設けられたコンタクトホール２５を経て、層間
絶縁膜２４上に形成される金属配線２６に接続されてい
る。
２３は、ＭＯＳトランジスタ２１の上方を覆う層間絶縁
膜２４に設けられたコンタクトホール２５を経て、層間
絶縁膜２４上に形成される金属配線２６に接続されてい
る。
【００３３】この金属配線２６の形成のために層間絶縁
膜上に一様に積層された金属配線層（２６）がパターニ
ングを受ける。プラズマを用いたドライエッチング処理
によるパターニングのために、前記金属配線２６がプラ
ズマ２７の照射を受けるとき、このプラズマによる多量
のチャージ電流がゲート電極２３からゲート酸化膜２２
を経て、基板１７に流れると、ＭＯＳトランジスタ２１
のゲート酸化膜２２が損傷を受ける。
膜上に一様に積層された金属配線層（２６）がパターニ
ングを受ける。プラズマを用いたドライエッチング処理
によるパターニングのために、前記金属配線２６がプラ
ズマ２７の照射を受けるとき、このプラズマによる多量
のチャージ電流がゲート電極２３からゲート酸化膜２２
を経て、基板１７に流れると、ＭＯＳトランジスタ２１
のゲート酸化膜２２が損傷を受ける。
【００３４】この損傷を防止すべく、前記したレイアウ
トパターン設計では、前記アンテナルール対策用保護ダ
イオードセル１０が前記インバータセル１５Ｂに関連し
て設けられており、図５に示す例では、Ｐ型ＭＯＳトラ
ンジスタ２１のゲート電極２３にアンテナルール対策用
保護ダイオード１１Ｂが接続される。また図示されてい
ないが、前記Ｎ型ＭＯＳトランジスタの図示しないゲー
ト電極に他方の保護ダイオード１１Ａが、ダイオード１
１Ｂにおけると同様に、接続されている。
トパターン設計では、前記アンテナルール対策用保護ダ
イオードセル１０が前記インバータセル１５Ｂに関連し
て設けられており、図５に示す例では、Ｐ型ＭＯＳトラ
ンジスタ２１のゲート電極２３にアンテナルール対策用
保護ダイオード１１Ｂが接続される。また図示されてい
ないが、前記Ｎ型ＭＯＳトランジスタの図示しないゲー
ト電極に他方の保護ダイオード１１Ａが、ダイオード１
１Ｂにおけると同様に、接続されている。
【００３５】保護ダイオード１１Ｂは、活性領域２０上
に露出する半導体基板１７の露出部をＮ領域とし、この
Ｎ領域と、該Ｎ領域上に積層されたＰ領域２９とでダイ
オード１１Ｂが構成されるように、前記接続端子１３が
層間絶縁膜２４に形成されたコンタクトホール２８を経
て、金属配線２６に接続されている。
に露出する半導体基板１７の露出部をＮ領域とし、この
Ｎ領域と、該Ｎ領域上に積層されたＰ領域２９とでダイ
オード１１Ｂが構成されるように、前記接続端子１３が
層間絶縁膜２４に形成されたコンタクトホール２８を経
て、金属配線２６に接続されている。
【００３６】従って、保護ダイオード１１Ｂは、前記プ
ラズマ２７によるチャージ電流に対して順方向ダイオー
ドとして機能する。この保護ダイオード１１Ｂは、前記
チャージ電流に関して、前記ゲート酸化膜を経る電路に
対するバイパス路を構成することから、ゲート電極２３
からゲート酸化膜２２を経るチャージ電流値の低減を図
ることができ、これにより、ＭＯＳトランジスタ２１の
ゲート酸化膜２２を過大なチャージ電流による損傷から
保護することができる。
ラズマ２７によるチャージ電流に対して順方向ダイオー
ドとして機能する。この保護ダイオード１１Ｂは、前記
チャージ電流に関して、前記ゲート酸化膜を経る電路に
対するバイパス路を構成することから、ゲート電極２３
からゲート酸化膜２２を経るチャージ電流値の低減を図
ることができ、これにより、ＭＯＳトランジスタ２１の
ゲート酸化膜２２を過大なチャージ電流による損傷から
保護することができる。
【００３７】前記保護ダイオード１１Ｂに代えて、前記
Ｐ型ＭＯＳトランジスタ２１に、前記チャージ電流に対
して逆方向接続となる前記保護ダイオード１１Ａを接続
することができる。この逆方向接続の保護ダイオード１
１Ａは、そのブレークダウン電流値を越えるチャージ電
流に対してバイパス路を構成することから、そのブレー
クダウン特性を適正に設定することにより、前記したと
同様に、前記ＭＯＳトランジスタ２１のゲート酸化膜２
２の損傷を効果的に防止することができる。
Ｐ型ＭＯＳトランジスタ２１に、前記チャージ電流に対
して逆方向接続となる前記保護ダイオード１１Ａを接続
することができる。この逆方向接続の保護ダイオード１
１Ａは、そのブレークダウン電流値を越えるチャージ電
流に対してバイパス路を構成することから、そのブレー
クダウン特性を適正に設定することにより、前記したと
同様に、前記ＭＯＳトランジスタ２１のゲート酸化膜２
２の損傷を効果的に防止することができる。
【００３８】また、前記Ｎ型ＭＯＳトランジスタに関し
て、このＭＯＳトランジスタのゲート酸化膜を前記した
チャージ電流から保護するために、前記したと同様に、
他方の前記保護ダイオードが接続される。
て、このＭＯＳトランジスタのゲート酸化膜を前記した
チャージ電流から保護するために、前記したと同様に、
他方の前記保護ダイオードが接続される。
【００３９】本発明に係る前記前記アンテナルール対策
用保護ダイオードセル１０を用いたレイアウトパターン
設計方法によれば、前記したように、論理セル１５のそ
れぞれに、アンテナルール対策用の保護ダイオードを組
み込む必要がなく、各論理セル１５の空きスペースに、
適宜、アンテナルール対策用保護ダイオードセル１０を
配置し、必要に応じてこのセル１０を論理セル１５に接
続することができる。従って、各論理セル１５に要、不
要に拘わらず保護ダイオードを組み込む必要がないこと
から、不要な保護ダイオードの数を減らすことにより、
レイアウト上でのスペースの節減を可能にし、また不要
な保護ダイオードによる接合容量の増大を防止して、Ｉ
Ｃの動作速度の向上を図ることができる。
用保護ダイオードセル１０を用いたレイアウトパターン
設計方法によれば、前記したように、論理セル１５のそ
れぞれに、アンテナルール対策用の保護ダイオードを組
み込む必要がなく、各論理セル１５の空きスペースに、
適宜、アンテナルール対策用保護ダイオードセル１０を
配置し、必要に応じてこのセル１０を論理セル１５に接
続することができる。従って、各論理セル１５に要、不
要に拘わらず保護ダイオードを組み込む必要がないこと
から、不要な保護ダイオードの数を減らすことにより、
レイアウト上でのスペースの節減を可能にし、また不要
な保護ダイオードによる接合容量の増大を防止して、Ｉ
Ｃの動作速度の向上を図ることができる。
【００４０】前記したところでは、アンテナルール対策
用保護ダイオードセルが相互に直列接続された一対の保
護ダイオードを備える例について説明したが、単一の保
護ダイオードからなるダイオードセルを用いることがで
きる。また、本発明に係る前記アンテナルール対策用保
護ダイオードセルは、前記したインバータ論理セルに限
らず、種々の論理セルに接続して使用することができ
る。
用保護ダイオードセルが相互に直列接続された一対の保
護ダイオードを備える例について説明したが、単一の保
護ダイオードからなるダイオードセルを用いることがで
きる。また、本発明に係る前記アンテナルール対策用保
護ダイオードセルは、前記したインバータ論理セルに限
らず、種々の論理セルに接続して使用することができ
る。
【００４１】
【発明の効果】本発明に係る前記ＩＣ設計用ライブラリ
によれば、前記したように、各論理セルにアンテナルー
ル対策用保護ダイオードを設ける必要はなく、保護ダイ
オードセルを除く他のライブラリセルの配置後、余裕の
ある空きスペース内に保護ダイオードセルを適宜配置す
ることができることから、従来に比較して不要なアンテ
ナルール対策用保護ダイオードの数の削減を図ることが
でき、これにより、不要なアンテナルール対策用保護ダ
イオードによるＩＣ用チップ面積の不要な増大および動
作速度の低下を抑制することができる。
によれば、前記したように、各論理セルにアンテナルー
ル対策用保護ダイオードを設ける必要はなく、保護ダイ
オードセルを除く他のライブラリセルの配置後、余裕の
ある空きスペース内に保護ダイオードセルを適宜配置す
ることができることから、従来に比較して不要なアンテ
ナルール対策用保護ダイオードの数の削減を図ることが
でき、これにより、不要なアンテナルール対策用保護ダ
イオードによるＩＣ用チップ面積の不要な増大および動
作速度の低下を抑制することができる。
【００４２】また、本発明に係るＩＣ設計用ライブラリ
を用いたレイアウトパターン設計では、論理セルの配置
後の空いた余裕のある空きスペース内に保護ダイオード
セルを適宜配置することができることから、ＩＣチップ
面積の空きスペースを有効に利用することができ、これ
により不要なアンテナルール対策用保護ダイオードによ
るＩＣ用チップ面積の不要な増大および動作速度の低下
を抑制して、ＩＣの一層の集積化を図ることが可能とな
る。
を用いたレイアウトパターン設計では、論理セルの配置
後の空いた余裕のある空きスペース内に保護ダイオード
セルを適宜配置することができることから、ＩＣチップ
面積の空きスペースを有効に利用することができ、これ
により不要なアンテナルール対策用保護ダイオードによ
るＩＣ用チップ面積の不要な増大および動作速度の低下
を抑制して、ＩＣの一層の集積化を図ることが可能とな
る。
【図１】本発明に係る保護ダイオードセルのレイアウト
構造を示す平面図である。
構造を示す平面図である。
【図２】本発明に係る保護ダイオードセルの電気回路図
である。
である。
【図３】本発明に係るＩＣ設計用ライブラリを用いて形
成されたレイアウトパターンの一例を示すレイアウトパ
ターン図面である。
成されたレイアウトパターンの一例を示すレイアウトパ
ターン図面である。
【図４】本発明に係るレイアウトパターン設計方法の手
順を示すフローチャートである。
順を示すフローチャートである。
【図５】本発明に係るＩＣ設計用ライブラリを用いて製
造されたＩＣの一部を示す縦断面図である。
造されたＩＣの一部を示す縦断面図である。
１０ アンテナルール対策用保護ダイオードセル １１（１１Ａ、１１Ｂ） 保護ダイオード １２Ａ、１２Ｂ 配線部 １３ 接続端子 １５（１５Ａ、１５Ｂ、１５Ｃ） 論理セル
フロントページの続き Ｆターム(参考） 5F038 AV06 BH04 BH07 CA03 CA17 CD02 CD04 EZ01 EZ09 EZ15 EZ20 5F064 AA04 CC12 CC21 DD03 DD26 DD34 EE05 EE08 EE52 FF02 GG03 HH06 HH12
Claims (4)
- 【請求項１】 アンテナルール対策用保護ダイオードセ
ルをライブラリセルの１つとして備えることを特徴とす
るＩＣ設計用ライブラリ。 - 【請求項２】 前記保護ダイオードセルには、電源用配
線部および接地用配線部と、該両配線部間に挿入される
少なくとも一つのダイオードとが設けられていることを
特徴とする請求項１記載のＩＣ設計用ライブラリ。 - 【請求項３】 前記保護ダイオードセルには、電源用配
線部および接地用配線部と、該両配線部間に相互に直列
的に挿入される一対のダイオードと、該両ダイオード間
に設けられた配線端子とが設けられていることを特徴と
する請求項１記載のＩＣ設計用ライブラリ。 - 【請求項４】 集積回路に沿って該集積回路を構成する
ための論理セルを配置すること、アンテナルール対策用
保護ダイオードセルを配置すること、前記論理セル間に
配線を施すこと、前記配線後にその配線部分がアンテナ
ルールを満たすか否かを判定すること、アンテナルール
を満足しない配線部分に前記保護ダイオードセルを接続
することを含む集積回路のためのレイアウトパターン設
計方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10275037A JP2000106419A (ja) | 1998-09-29 | 1998-09-29 | Ｉｃ設計用ライブラリ及びレイアウトパターン設計方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10275037A JP2000106419A (ja) | 1998-09-29 | 1998-09-29 | Ｉｃ設計用ライブラリ及びレイアウトパターン設計方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000106419A true JP2000106419A (ja) | 2000-04-11 |
Family
ID=17549996
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10275037A Abandoned JP2000106419A (ja) | 1998-09-29 | 1998-09-29 | Ｉｃ設計用ライブラリ及びレイアウトパターン設計方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000106419A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294581A (ja) * | 2004-03-31 | 2005-10-20 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2007293822A (ja) * | 2006-03-31 | 2007-11-08 | Nec Corp | Ｌｓｉ設計システム、該システムに用いられるアンテナダメージ回避方法及び回避制御プログラム |
| JP2013508967A (ja) * | 2009-10-23 | 2013-03-07 | シノプシス， インコーポレイテッド | シリコン貫通ビアのためのｅｓｄ／アンテナダイオード |
| US8399928B2 (en) | 2010-05-18 | 2013-03-19 | Panasonic Corporation | Semiconductor device |
| CN104733386A (zh) * | 2013-12-24 | 2015-06-24 | 精工爱普生株式会社 | 半导体集成电路装置及其布局设计方法 |
| WO2023286506A1 (ja) * | 2021-07-16 | 2023-01-19 | ローム株式会社 | Ｉ／ｏ回路、半導体装置、セルライブラリ、半導体装置の回路設計方法 |
-
1998
- 1998-09-29 JP JP10275037A patent/JP2000106419A/ja not_active Abandoned
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294581A (ja) * | 2004-03-31 | 2005-10-20 | Nec Electronics Corp | 半導体装置およびその製造方法 |
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| US8399928B2 (en) | 2010-05-18 | 2013-03-19 | Panasonic Corporation | Semiconductor device |
| US8598668B2 (en) | 2010-05-18 | 2013-12-03 | Panasonic Corporation | Semiconductor device |
| US8748987B2 (en) | 2010-05-18 | 2014-06-10 | Panasonic Corporation | Semiconductor device |
| US8946824B2 (en) | 2010-05-18 | 2015-02-03 | Panasonic Corporation | Semiconductor device |
| US9142539B2 (en) | 2010-05-18 | 2015-09-22 | Socionext Inc. | Semiconductor device |
| CN104733386A (zh) * | 2013-12-24 | 2015-06-24 | 精工爱普生株式会社 | 半导体集成电路装置及其布局设计方法 |
| JP2015122398A (ja) * | 2013-12-24 | 2015-07-02 | セイコーエプソン株式会社 | 半導体集積回路装置及びそのレイアウト設計方法 |
| WO2023286506A1 (ja) * | 2021-07-16 | 2023-01-19 | ローム株式会社 | Ｉ／ｏ回路、半導体装置、セルライブラリ、半導体装置の回路設計方法 |
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050711 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050825 |
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| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20070724 |