WO2023286506A1 - Ｉ／ｏ回路、半導体装置、セルライブラリ、半導体装置の回路設計方法 - Google Patents

Ｉ／ｏ回路、半導体装置、セルライブラリ、半導体装置の回路設計方法 Download PDF

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Abstract

例えば、Ｉ／Ｏ回路１４０は、セルライブラリ１０に含まれる複数種類の標準セルを任意に組み合わせることにより形成されるものである。複数種類の標準セルは、少なくとも第１標準セル１１Ｘ及び１１Ｙと第２標準セル１２Ａを含む。第１標準セル１１Ｘ及び１１Ｙは、第１保護素子１１Ｘａ及び１１Ｙａと、第１保護素子１１Ｘａ及び１１Ｙａと導通するように第１保護素子１１Ｘａ及び１１Ｙａの上部領域に形成された第１電源線Ｌ１１と、を含む。第２標準セル１２Ａは、第１保護素子１１Ｘａ及び１１Ｙａと同一のレイアウトで形成された第２保護素子１２ａと、第１電源線Ｌ１１から離断しつつ第２保護素子１２ａと導通するように第２保護素子１２ａの上部領域に形成された第２電源線Ｌ２１と、を含む。

Description

Ｉ／Ｏ回路、半導体装置、セルライブラリ、半導体装置の回路設計方法
　本明細書中に開示されている発明は、Ｉ／Ｏ［input/output］回路、半導体装置、セルライブラリ、及び、半導体装置の回路設計方法に関する。
　従来、セルライブラリに含まれる複数種類の標準セルを任意に組み合わせることにより半導体装置の回路設計を行う手法が知られている。
　なお、上記に関連する従来技術としては、特許文献１及び２を挙げることができる。
特開２０１０－２８１２６号公報 特開２０１０－１９２９３２号公報
　しかしながら、従来のセルライブラリでは、例えば、異なる電源を用いる複数の回路で単一のパッドを共有する場合に要求される保護系統を備えたＩ／Ｏ回路を標準セルの組み合わせで形成することができなかった。
　本明細書中に開示されている発明は、本願発明者らが見出した上記の課題に鑑み、所望の保護系統を備えたＩ／Ｏ回路を標準セルの組み合わせで形成することを目的とする。
　例えば、本明細書中に開示されているＩ／Ｏ回路は、セルライブラリに含まれる複数種類の標準セルを任意に組み合わせることにより形成されるものであって、前記複数種類の標準セルは、少なくとも第１標準セルと第２標準セルを含み、前記第１標準セルは、第１保護素子と、前記第１保護素子と導通するように前記第１保護素子の上部領域に形成された第１電源線と、を含み、前記第２標準セルは、前記第１保護素子と同一のレイアウトで形成された第２保護素子と、前記第１電源線から離断しつつ前記第２保護素子と導通するように前記第２保護素子の上部領域に形成された第２電源線と、を含む。
　なお、その他の特徴、要素、ステップ、利点、及び、特性については、以下に続く発明を実施するための形態及びこれに関する添付の図面によって、さらに明らかとなる。
　本明細書中に開示されている発明によれば、所望の保護系統を備えたＩ／Ｏ回路を標準セルの組み合わせで形成することが可能となる。
図１は、半導体装置を用いたアプリケーションの一構成例を示す図である。 図２は、Ｉ／Ｏ回路の第１比較例を示す図である。 図３は、Ｉ／Ｏ回路の第２比較例を示す図である。 図４は、Ｉ／Ｏ回路の第３比較例を示す図である。 図５は、Ｉ／Ｏ回路の第１実施形態を示す図である。 図６は、Ｉ／Ｏ回路の第２実施形態を示す図である。 図７は、Ｉ／Ｏ回路の第３実施形態を示す図である。
＜半導体装置（アプリケーション）＞
　図１は、半導体装置を用いたアプリケーションの一構成例を示す図である。本構成例の半導体装置１００は、車載ネットワーク経由で指令を受け、各種の末端装置に搭載されたコントローラ（ＥＣＵ［electronic　control　unit］など）を制御するための車載向け統合通信ＩＣである。なお、半導体装置１００は、装置外部との電気的な接続を確立するための手段として、複数の外部端子Ｔ１～Ｔ５を備えている。
　外部端子Ｔ１は、バッテリから電力供給を受け付ける電源端子である。外部端子Ｔ２～Ｔ４は、それぞれ、各種の末端装置（例えばＬＥＤ［light　emitting　diode］発光装置２００、モータ装置３００及びスイッチ装置４００）との間において任意のプロトコル（Ｉ２Ｃ［inter-integrated　circuit］、ＳＰＩ［serial　peripheral　interface］、ＧＰＩＯ［general-purpose　input/output］及びＰＷＭ［pulse　width　modulation］など）で信号授受を行うための通信端子である。外部端子Ｔ５は、任意の車載ネットワーク（ＬＩＮ［local　interconnect　network］、ＣＸＰＩ［clock　extension　peripheral　interface］及びＣＡＮ［controller　area　network］など）に接続されるネットワーク端子である。
　ＬＥＤ発光装置２００は、ＬＥＤ２１０と、半導体装置１００からの指令を受けてＬＥＤ２１０の発光駆動を制御するＬＥＤドライバＩＣ２２０と、を有する。
　モータ装置３００は、モータ３１０と、半導体装置１００からの指令を受けてモータ３１０の回転駆動を制御するモータドライバＩＣ３２０と、を有する。
　スイッチ装置４００は、スイッチ４１０と、スイッチ４１０の開閉状態を監視して半導体装置１００に検出結果を通知するスイッチモニタＩＣ４２０と、を有する。
　引き続き、図１を参照しつつ半導体装置１００の内部構成について説明する。本構成例の半導体装置１００は、電源回路１１０と、デジタル回路１２０（本図ではデジタル回路１２０Ａ及び１２０Ｂ）と、アナログ回路１３０と、Ｉ／Ｏ回路１４０と、電源スイッチＳＷを有する。
　電源回路１１０は、外部端子Ｔ１に印加されるバッテリ電圧から所定の内部電源電圧を生成して半導体装置１００の各部に供給する。なお、半導体装置１００に集積化されている回路ブロックは、ＡＯ［always　ON］領域とＰＳＯ［partial　shut-OFF］領域のいずれかに属する。ＡＯ領域は、半導体装置１００が通常モード（＝第１動作モードに相当）であるかスタンバイモード（＝第２動作モード）であるかに依ることなく常に電源オン状態に維持される領域である。一方、ＰＳＯ領域は、電源スイッチＳＷの下流に設けられており、半導体装置１００が通常モード（ＳＷ＝ＯＮ）であるときには電源オン状態となり、半導体装置１００がスタンバイモード（ＳＷ＝ＯＦＦ）であるときには電源オフ状態となる。当然のことながら、電源回路１１０は、ＡＯ領域に実装されている。
　デジタル回路１２０Ａは、ＡＯ領域に実装されている回路ブロックの一つであり、電源コントローラ、低速オシレータ、及び、テスト回路の一部などを含む。
　デジタル回路１２０Ｂは、ＰＳＯ領域に実装されている回路ブロックの一つであり、ＣＰＵ［central　processing　unit］、ＳＲＡＭ［static　random　access　memory］、高速オシレータ、テスト回路の一部、ＬＩＮ／ＣＡＮ／ＣＸＰＩインタフェイス、Ｉ２Ｃ／ＳＰＩインタフェイス、及び、ＧＰＩＯインタフェイスなどを含む。
　アナログ回路１３０は、フラッシュメモリ、ＤＡＣ［digital-to-analog　converter］及びＡＤＣ［analog-to-digital］などを含む。なお、アナログ回路１３０は、ＡＯ領域に実装してもよいし、ＰＳＯ領域に実装してもよい。
　Ｉ／Ｏ回路１４０は、外部端子Ｔ１～Ｔ５と内部回路（電源回路１１０、デジタル回路１２０Ａ並びに１２０Ｂ、及び、アナログ回路１３０）との間で信号の授受を行うフロントエンドである。なお、Ｉ／Ｏ回路１４０は、半導体装置１００の平面視において、上記の内部回路を取り囲むように半導体装置１００の四辺に沿って配置してもよい。
　電源スイッチＳＷは、デジタル回路１２０Ａ（特に電源コントローラ）からの指示に基づいて、電源回路１１０からＰＳＯ領域への電力供給経路を導通／遮断する。
＜Ｉ／Ｏ回路（第１比較例）＞
　図２は、Ｉ／Ｏ回路１４０の第１比較例（＝後出の第１～第３実施形態それぞれと対比される一般的な構成例）を示す図である。なお、本図の左側には、Ｉ／Ｏ回路１４０の模式的な回路図が描写されている。一方、本図の右側には、ｘｙ平面視におけるＩ／Ｏ回路１４０の模式的な回路レイアウトが描写されている。
　第１比較例のＩ／Ｏ回路１４０は、Ｉ／Ｏセルライブラリ１０に含まれる複数種類の標準セルを任意に組み合わせることにより形成されている。Ｉ／Ｏセルライブラリ１０は、コンピュータで実行される回路設計プログラムから読み出されるものであり、回路設計用データベースの一種として理解することができる。なお、上記複数種類の標準セルは、いずれかの標準セルを別の標準セルに置換しても、その周囲に配置された標準セルに一切修正を加える必要がないように、それぞれの形状及びレイアウトが規格化されている。
　Ｉ／Ｏセルライブラリ１０を用いた半導体装置１００（特にＩ／Ｏ回路１４０）の回路設計方法について簡単に説明しておく。まず、Ｉ／Ｏセルライブラリ１０に含まれる複数種類の標準セルを選択及び配置して任意に組み合わせるステップを実施する。次に、任意に組み合わされた複数種類の標準セルとその他の回路ブロックとを接続するように電源線及び信号線などを敷設するステップを実施する。最後に、設計済み回路が所望の条件（電気的特性など）を満足しているか否かを検証するステップを実施する。
　このように、Ｉ／Ｏセルライブラリ１０を用いて半導体装置１００の回路設計を行うことにより、回路設計者の負担を減らすとともに設計ミスを減らすことができる。
　なお、本図に即して述べると、第１比較例のＩ／Ｏ回路１４０は、上記した複数種類の標準セルとして、同一種類のＩ／Ｏセル１１Ｘ及び１１Ｙと、これとは別の種類のＩ／Ｏセル１２とを組み合わせることにより形成されている。
　Ｉ／Ｏセル１１Ｘは、保護素子１１Ｘａと、Ｉ／Ｏバッファ１１Ｘｂと、を含む。Ｉ／Ｏセル１２は、保護素子１２ａと、Ｉ／Ｏバッファ１２ｂと、を含む。Ｉ／Ｏセル１１Ｙは、保護素子１１Ｙａと、Ｉ／Ｏバッファ１１Ｙｂと、を含む。
　保護素子１１Ｘａは、静電保護ダイオードＤ１及びＤ２を含む。静電保護ダイオードＤ１のカソード（＝ノードｎ１に相当）は、第１電源電圧ＶＤＤＨが印加される電源線Ｌ１１に接続されている。静電保護ダイオードＤ１のアノードと静電保護ダイオードＤ２のカソードは、いずれも配線Ｌ１を介してパッドＰＡＤ１に接続されている。静電保護ダイオードＤ２のアノード（＝ノードｎ２に相当）は、基準電源電圧ＧＮＤ（＝接地電圧）が印加される電源線Ｌ１２に接続されている。
　保護素子１２ａは、静電保護ダイオードＤ３及びＤ４を含む。静電保護ダイオードＤ３のカソード（＝ノードｎ３に相当）は、第１電源電圧ＶＤＤＨが印加される電源線Ｌ１１に接続されている。静電保護ダイオードＤ３のアノードと静電保護ダイオードＤ４のカソードは、いずれも配線Ｌ２を介してパッドＰＡＤ１に接続されている。静電保護ダイオードＤ４のアノード（＝ノードｎ４に相当）は、基準電源電圧ＧＮＤが印加される電源線Ｌ１２に接続されている。
　保護素子１１Ｙａは、静電保護ダイオードＤ５及びＤ６を含む。静電保護ダイオードＤ５のカソード（＝ノードｎ５に相当）は、第１電源電圧ＶＤＤＨが印加される電源線Ｌ１１に接続されている。静電保護ダイオードＤ５のアノードと静電保護ダイオードＤ６のカソードは、いずれも配線Ｌ３を介してパッドＰＡＤ２に接続されている。静電保護ダイオードＤ６のアノード（＝ノードｎ６に相当）は、基準電源電圧ＧＮＤが印加される電源線Ｌ１２に接続されている。
　Ｉ／Ｏバッファ１１Ｘｂは、保護素子１１Ｘａと接続するように形成された入力バッファ、出力バッファ又は入出力バッファである。Ｉ／Ｏバッファ１１Ｘｂの電源ノード（＝ノードｎ７に相当）は、第１電源電圧ＶＤＤＨが印加される電源線Ｌ４１に接続されている。Ｉ／Ｏバッファ１１Ｘｂの接地ノード（＝ノードｎ８に相当）は、基準電源電圧ＧＮＤが印加される電源線Ｌ４２に接続されている。
　Ｉ／Ｏバッファ１２ｂは、保護素子１２ａと接続するように形成された入力バッファ、出力バッファ又は入出力バッファである。ただし、Ｉ／Ｏセル１２に含まれているＩ／Ｏバッファ１２ｂは不使用であり、保護素子１２ａとアナログ回路３１が直結される形となる。そのため、Ｉ／Ｏバッファ１２ｂの電源ノード及び接地ノードは、いずれもオープン状態とされている。
　Ｉ／Ｏバッファ１１Ｙｂは、保護素子１１Ｙａと接続するように形成された入力バッファ、出力バッファ又は入出力バッファである。Ｉ／Ｏバッファ１１Ｙｂの電源ノード（＝ノードｎ９に相当）は、第１電源電圧ＶＤＤＨが印加される電源線Ｌ４１に接続されている。Ｉ／Ｏバッファ１１Ｙｂの接地ノード（＝ノードｎ１０に相当）は、基準電源電圧ＧＮＤが印加される電源線Ｌ４２に接続されている。
　このように、パッドＰＡＤ１には、Ｉ／Ｏセル１１ＸとＩ／Ｏセル１２が共通接続されている。従って、半導体装置１００では、パッドＰＡＤ１の機能を用途によって使い分けることが可能である。
　デジタル回路２１は、Ｉ／Ｏセル１１Ｘを介してパッドＰＡＤ１に接続されており、第１電源電圧ＶＤＤＨの供給を受けて動作する。
　デジタル回路２２は、Ｉ／Ｏセル１１Ｙを介してパッドＰＡＤ２に接続されており、第１電源電圧ＶＤＤＨの供給を受けて動作する。
　アナログ回路３１は、Ｉ／Ｏセル１２を介してパッドＰＡＤ１に接続されており、第１電源電圧ＶＤＤＨの供給を受けて動作する。
　上記のデジタル回路２１及び２２は、先に説明したデジタル回路１２０Ａ及び１２０Ｂ（図１）のいずれかに属するものとして理解され得る。また、アナログ回路３１は、先に説明したアナログ回路１３０（図１）に属するものとして理解され得る。
　なお、Ｉ／Ｏセル１１Ｘ、１１Ｙ及び１２は、ｘｙ平面視において、それぞれ同一の矩形状に形成されており、それぞれに含まれている保護素子１１Ｘａ、１１Ｙａ及び１２ａは、同一のレイアウトで配置されている。また、Ｉ／Ｏバッファ１１Ｘｂ、１１Ｙｂ並びに１２ｂについても、同一のレイアウトで配置されている。
　また、Ｉ／Ｏセル１１Ｘ、１１Ｙ及び１２は、ｘｙ平面視において、第１方向ｘ（＝紙面上下方向）に沿って紙面上側から１１Ｘ→１２→１１Ｙの順で配列されている。
　電源線Ｌ１１（＝保護素子用ＶＤＤＨ印加ライン）は、保護素子１１Ｘａ、１２ａ及び１１Ｙａそれぞれの上部領域を順に通るように第１方向ｘに沿って敷設されており、ノードｎ１、ｎ３及びｎ５（＝コンタクトホール又はビアなど）を介して保護素子１１Ｘａ、１２ａ及び１１Ｙａとそれぞれ導通されている。
　同様に、電源線Ｌ１２（＝保護素子用ＧＮＤ印加ライン）は、保護素子１１Ｘａ、１２ａ及び１１Ｙａそれぞれの上部領域を順に通るように第１方向ｘに沿って電源線Ｌ１１と平行に敷設されており、ノードｎ２、ｎ４及びｎ６（＝コンタクトホール又はビアなど）を介して保護素子１１Ｘａ、１２ａ及び１１Ｙａとそれぞれ導通されている。
　また、電源線Ｌ４１（＝Ｉ／Ｏバッファ用ＶＤＤＨ印加ライン）は、Ｉ／Ｏバッファ１１Ｘｂ、１２ｂ及び１１Ｙｂそれぞれの上部領域を順に通るように第１方向ｘに沿って敷設されており、ノードｎ７及びｎ９（＝コンタクトホール又はビアなど）を介してＩ／Ｏバッファ１１Ｘｂ及び１１Ｙｂとそれぞれ導通されている。
　同様に、電源線Ｌ４２（＝Ｉ／Ｏバッファ用ＧＮＤ印加ライン）は、Ｉ／Ｏバッファ１１Ｘｂ、１２ｂ及び１１Ｙｂそれぞれの上部領域を順に通るように第１方向ｘに沿って電源線Ｌ４１と平行に敷設されており、ノードｎ８及びｎ１０（＝コンタクトホール又はビアなど）を介してＩ／Ｏバッファ１１Ｘｂ及び１１Ｙｂとそれぞれ導通されている。
　一方、配線Ｌ１～Ｌ３は、それぞれ、第１方向ｘと直交する第２方向ｙ（＝紙面左右方向）に沿って敷設されている。
　ところで、保護素子１１Ｘａ、１１Ｙａ及び１２ａそれぞれに直結する回路は、保護素子１１Ｘａ、１１Ｙａ及び１２ａそれぞれに印加される電源電圧と同じ電源電圧を用いて動作しなければならない、という条件がある。
　本図に即して述べると、保護素子１１Ｘａとこれに直結されるＩ／Ｏバッファ１１Ｘｂには、いずれも第１電源電圧ＶＤＤＨが印加されている。同様に、保護素子１２ａとこれに直結されるアナログ回路３１（不使用のＩ／Ｏバッファ１２ｂは無視）には、いずれも第１電源電圧ＶＤＤＨが印加されている。また、保護素子１１Ｙａとこれに直結されるＩ／Ｏバッファ１１Ｙｂには、いずれも第１電源電圧ＶＤＤＨが印加されている。従って、上記の条件が満たされている。
＜Ｉ／Ｏ回路（第２比較例）＞
　図３は、Ｉ／Ｏ回路１４０の第２比較例（＝後出の第１～第３実施形態それぞれと対比される一般的な構成例）を示す図である。なお、先出の図２と同じく、本図の左側には、Ｉ／Ｏ回路１４０の模式的な回路図が描写されている。一方、本図の右側には、ｘｙ平面視におけるＩ／Ｏ回路１４０の模式的な回路レイアウトが描写されている。
　第２比較例のＩ／Ｏ回路１４０は、Ｉ／Ｏセルライブラリ１０に含まれる複数種類の標準セルとしてＩ／Ｏセル１３、１４及び１５を組み合わせることにより形成されている。
　Ｉ／Ｏセル１３は、保護素子１３ａと、Ｉ／Ｏバッファ１３ｂと、を含む。Ｉ／Ｏセル１４は、保護素子１４ａと、制限抵抗１４ｂと、を含む。Ｉ／Ｏセル１５は、保護素子１５ａと、Ｉ／Ｏバッファ１５ｂと、を含む。
　保護素子１３ａは、静電保護ダイオードＤ７を含む。静電保護ダイオードＤ７のカソード（＝ノードｎ１１に相当）は、第１電源電圧ＶＤＤＨが印加される電源線Ｌ１１に接続されている。静電保護ダイオードＤ７のアノード（＝ノードｎ１２に相当）は、配線Ｌ４を介してパッドＰＡＤ３に接続されている。なお、パッドＰＡＤ３は、基準電源電圧ＧＮＤ（＝接地電圧）が印加されるＧＮＤパッドに相当する。
　保護素子１４ａは、静電保護ダイオードＤ８及びＤ９を含む。静電保護ダイオードＤ８のカソード（＝ノードｎ１３に相当）は、第１電源電圧ＶＤＤＨが印加される電源線Ｌ１１に接続されている。静電保護ダイオードＤ８のアノードと静電保護ダイオードＤ９のカソードは、いずれも配線Ｌ５を介してパッドＰＡＤ４に接続されている。静電保護ダイオードＤ９のアノード（＝ノードｎ１４に相当）は、基準電源電圧ＧＮＤが印加される電源線Ｌ１２に接続されている。
　保護素子１５ａは静電保護ダイオードＤ１０を含む。静電保護ダイオードＤ１０のカソード（＝ノードｎ１５に相当）は、配線Ｌ６を介してパッドＰＡＤ５に接続されている。なお、パッドＰＡＤ５は、第１電源電圧ＶＤＤＨが印加される電源パッドに相当する。静電保護ダイオードＤ１０のアノード（＝ノードｎ１６に相当）は、基準電源電圧ＧＮＤが印加される電源線Ｌ１２に接続されている。
　Ｉ／Ｏバッファ１３ｂは、保護素子１３ａと接続するように形成された入力バッファ、出力バッファまたは入出力バッファである。ただし、Ｉ／Ｏセル１３に含まれているＩ／Ｏバッファ１３ｂは不使用である。そのため、Ｉ／Ｏバッファ１３ｂの電源ノード及び接地ノードは、いずれもオープン状態とされている。
　制限抵抗１４ｂは、保護素子１４ａと接続するように形成された抵抗素子である。
　Ｉ／Ｏバッファ１５ｂは、保護素子１５ａと接続するように形成された入力バッファ、出力バッファまたは入出力バッファである。ただし、Ｉ／Ｏセル１５に含まれているＩ／Ｏバッファ１５ｂは不使用である。そのため、Ｉ／Ｏバッファ１５ｂの電源ノード及び接地ノードは、いずれもオープン状態とされている。
　アナログ回路３２は、Ｉ／Ｏセル１４を介してパッドＰＡＤ４に接続されており、第１電源電圧ＶＤＤＨの供給を受けて動作する。なお、アナログ回路３２は、先に説明したアナログ回路１３０（図１）に属するものとして理解され得る。
　なお、Ｉ／Ｏセル１３～１５は、ｘｙ平面視において、それぞれ同一の矩形状に形成されており、それぞれに含まれている保護素子１３ａ～１５ａは、同一のレイアウトで配置されている。また、Ｉ／Ｏバッファ１３ｂ、制限抵抗１４ｂ及びＩ／Ｏバッファ１５ｂについても、同一のレイアウトで配置されている。
　また、Ｉ／Ｏセル１３～１５は、ｘｙ平面視において、第１方向ｘ（＝紙面上下方向）に沿って紙面上側から１３→１４→１５の順で配列されている。
　電源線Ｌ１１（＝保護素子用ＶＤＤＨ印加ライン）は、保護素子１３ａ、１４ａ及び１５ａそれぞれの上部領域を順に通るように第１方向ｘに沿って敷設されており、ノードｎ１１、ｎ１３及びｎ１５（＝コンタクトホール又はビアなど）を介して保護素子１３ａ、１４ａ及び１５ａとそれぞれ導通されている。
　同様に、電源線Ｌ１２（＝保護素子用ＧＮＤ印加ライン）は、保護素子１３ａ、１４ａ及び１５ａそれぞれの上部領域を順に通るように、第１方向ｘに沿って電源線Ｌ１１と平行に敷設されており、ノードｎ１２、ｎ１４及びｎ１６（＝コンタクトホール又はビアなど）を介して保護素子１３ａ、１４ａ及び１５ａとそれぞれ導通されている。
　また、電源線Ｌ４１（＝Ｉ／Ｏバッファ用ＶＤＤＨ印加ライン）は、Ｉ／Ｏバッファ１３ｂ、制限抵抗１４ｂ及びＩ／Ｏバッファ１５ｂそれぞれの上部領域を順に通るように、第１方向ｘに沿って敷設されている。ただし、電源線Ｌ４１は、Ｉ／Ｏバッファ１３ｂ、制限抵抗１４ｂ及びＩ／Ｏバッファ１５ｂのいずれにも導通されていない。
　同様に、電源線Ｌ４２（＝Ｉ／Ｏバッファ用ＧＮＤ印加ライン）は、Ｉ／Ｏバッファ１３ｂ、制限抵抗１４ｂ及びＩ／Ｏバッファ１５ｂそれぞれの上部領域を順に通るように、第１方向ｘに沿って電源線Ｌ４１と平行に敷設されている。ただし、電源線Ｌ４２は、先の電源線Ｌ４１と同じく、Ｉ／Ｏバッファ１３ｂ、制限抵抗１４ｂ及びＩ／Ｏバッファ１５ｂのいずれにも導通されていない。
　一方、配線Ｌ４～Ｌ６は、それぞれ、第１方向ｘと直交する第２方向ｙ（＝紙面左右方向）に沿って敷設されている。
　このように、Ｉ／Ｏセルライブラリ１０に含まれる複数種類の標準セル、例えば、第１比較例（図２）のＩ／Ｏセル１１Ｘ及び１１Ｙと、第２比較例（図３）のＩ／Ｏセル１２～１５を任意に組み合わせることにより、多種多様なＩ／Ｏ回路１４０を設計することが可能である。
＜Ｉ／Ｏ回路（第３比較例）＞
　図４は、Ｉ／Ｏ回路１４０の第３比較例（＝後出の第１～第３実施形態それぞれと対比される一般的な構成例）を示す図である。なお、先出の図２及び図３と同じく、本図の左側には、Ｉ／Ｏ回路１４０の模式的な回路図が描写されている。一方、本図の右側には、ｘｙ平面視におけるＩ／Ｏ回路１４０の模式的な回路レイアウトが描写されている。
　第３比較例は、先出の第１比較例（図２）と基本的に同様の構成である。ただし、単一のパッドＰＡＤ１をデジタル回路２１とアナログ回路３１（特にＡＤＣのように高精度が要求されるもの）の双方で共有する場合には、デジタル回路２１及び２２の動作に起因する電源ノイズの影響がアナログ回路３１まで及ばないように、デジタル回路２１及び２２とアナログ回路３１それぞれの電源系統を分離することが望ましい。
　本図に即して具体的に述べると、デジタル回路２１及び２２（＝第１内部回路に相当）には、先出の第１電源電圧ＶＤＤＨが供給されている。一方、アナログ回路３１（＝第２内部回路に相当）には、第１電源電圧ＶＤＤＨとは別系統の第２電源電圧ＶＤＤＡが供給されている。
　本構成を採用する場合には、先出の保護素子１２ａに印加される第１電源電圧ＶＤＤＨと、保護素子１２ａに直結されるアナログ回路３１（不使用のＩ／Ｏバッファ１２ｂは無視）に印加される第２電源電圧ＶＤＤＡとが異なる形となる。すなわち、保護素子１２ａに直結する回路は、保護素子１２ａに印加される電源電圧と同じ電圧を用いて動作しなければならない、という先述の条件を満たすことができなくなる。
　このように、これまで説明してきたＩ／Ｏセルライブラリ１０では、例えば、異なる電源電圧を用いるデジタル回路２１とアナログ回路３１により単一のパッドＰＡＤ１を共有する場合において要求される保護系統を実現することができない。
　そのため、第３比較例では、Ｉ／Ｏ回路１４０の外部において、アナログ回路３２と共通の第２電源電圧ＶＤＤＡが印加される別途の保護素子４０（＝ダイオードＤ１１及びＤ１２）を設ける必要がある。その結果、保護素子４０が必要な分だけ回路面積が増大する上、チップ設計も煩雑となる。
　上記の課題に鑑み、以下では、例えば、異なる電源電圧を用いるデジタル回路２１とアナログ回路３１により単一のパッドＰＡＤ１を共有する場合であっても、所望の保護系統を備えたＩ／Ｏ回路１４０を標準セルの組み合わせで形成することのできる新規なＩ／Ｏセルライブラリ１０を提案する。
＜Ｉ／Ｏ回路（第１実施形態）＞
　図５は、Ｉ／Ｏ回路１４０の第１実施形態を示す図である。なお、先出の図２～図４と同じく、本図の左側には、Ｉ／Ｏ回路１４０の模式的な回路図が描写されている。一方、本図の右側には、ｘｙ平面視におけるＩ／Ｏ回路１４０の模式的な回路レイアウトが描写されている。
　第１実施形態のＩ／Ｏ回路１４０は、先出の第１比較例（図２）を基本としつつ、先出のＩ／Ｏセル１２に代えて新規なＩ／Ｏセル１２Ａを用いることにより形成されている。すなわち、Ｉ／Ｏ回路１４０の回路設計で用いられるＩ／Ｏセルライブラリ１０は、複数種類の標準セルとして、既存のＩ／Ｏセル１１Ｘ及び１１Ｙ（＝それぞれ第１標準セルに相当）と、新規なＩ／Ｏセル１２Ａ（＝第２標準セルに相当）を含む。もちろん、Ｉ／Ｏセルライブラリ１０は、上記以外の標準セル（先出のＩ／Ｏセル１２～１５など）を含んでいてもよい。
　Ｉ／Ｏセル１２Ａは、先出のＩ／Ｏセル１２と同じく、保護素子１２ａとＩ／Ｏバッファ１２ｂを含む。なお、Ｉ／Ｏセル１１Ｘ、１１Ｙ及び１２Ａは、ｘｙ平面視において、それぞれ同一の矩形状に形成されており、それぞれに含まれている保護素子１１Ｘａ、１１Ｙａ及び１２ａは、同一のレイアウトで配置されている。また、Ｉ／Ｏバッファ１１Ｘｂ、１１Ｙｂ並びに１２ｂについても、同一のレイアウトで配置されている。この点については、先出の第１比較例（図２）と何ら変わるところはない。ただし、Ｉ／Ｏセル１２Ａは、その特徴的な構成要素として電源線Ｌ２１及びＬ５１を含む。
　電源線Ｌ２１（＝第２電源線に相当）は、先出の電源線Ｌ１１及びＬ１２（＝第１電源線に相当）から離断しつつ先出のノードｎ３を介して保護素子１２ａと導通するように、保護素子１２ａの上部領域に形成されている。本図に即して述べると、保護素子１２ａの上部領域では、先出の電源線Ｌ１１が部分的に取り除かれており、その空いた領域に電源線Ｌ２１が設けられている。
　また、電源線Ｌ５１（＝第５電源線に相当）は、電源線Ｌ４１及びＬ４２（＝第４電源線に相当）から離断しつつ上記の電源線Ｌ２１と導通するように、Ｉ／Ｏバッファ１２ｂの上部領域に形成されている。本図に即して述べると、Ｉ／Ｏバッファ１２ｂの上部領域では、先出の電源線Ｌ４１及びＬ４２が部分的に取り除かれており、その空いた領域に電源線Ｌ５１が設けられている。なお、電源線Ｌ５１は、第２方向ｙ（＝紙面左右方向）に沿ってＩ／Ｏセル１２Ａの端部（本図では左端）まで延出されており、Ｉ／Ｏ回路１４０の外部において、第２電源電圧ＶＤＤＡが印加される電源線Ｌ５２と導通している。
　このように、Ｉ／Ｏセル１２Ａでは、保護素子１２ａの電源接続先を第１電源電圧ＶＤＤＨから変更するために必要な電源線Ｌ５１の配線領域として、Ｉ／Ｏバッファ１２ｂの上部領域が用いられている。従って、保護素子１２ａ及びＩ／Ｏバッファ１２ｂの回路構成及びレイアウトを一切変更することなく、保護素子１２ａの電源接続先を選択することが可能となる。具体的には、第１実施形態のＩ／Ｏ回路１４０では、保護素子１２ａに第１電源電圧ＶＤＤＨとは異なる第２電源電圧ＶＤＤＡを印加することが可能となる。
　その結果、保護素子１２ａとアナログ回路３１の双方に共通の第２電源電圧ＶＤＤＡを供給することができる。従って、例えば、異なる電源電圧を用いるデジタル回路２１とアナログ回路３１により単一のパッドＰＡＤ１を共有する場合において、保護素子１２ａに直結する回路は、保護素子１２ａに印加される電源電圧と同じ電圧を用いて動作しなければならない、という先述の条件を満たすことが可能となる。
　特に、新規なＩ／Ｏセル１２Ａを用いれば、先出の第３比較例（図４）と異なり、別途の保護素子４０（図４）を要さずに済む。つまり、第１実施形態のＩ／Ｏ回路１４０であれば、電源系統が単一である第１比較例のＩ／Ｏ回路１４０（図２）と同等の面積を維持しつつ、アナログ回路３１に接続される保護素子１２ａの電源系統を他の保護素子１１Ｘａ及び１１Ｙａの電源系統から分離することができる。
　なお、Ｉ／Ｏセル１２Ａでは、Ｉ／Ｏバッファ１２ｂが使用不可となる。ただし、Ｉ／Ｏセル１２Ａの接続先がアナログ回路３１である場合には、そもそもＩ／Ｏバッファ１２ｂが不要（図２を参照）なので特段問題はない。また、Ｉ／Ｏセル１２Ａの接続先がデジタル回路である場合には、デジタル回路内部に別途のＩ／Ｏバッファを設ければよい。Ｉ／Ｏバッファは、一般に保護素子よりも小面積なので、別途の保護素子４０を要する第３比較例（図４）と比べれば面積の増大を抑えることができる。
＜Ｉ／Ｏ回路（第２実施形態）＞
　図６は、Ｉ／Ｏ回路１４０の第２実施形態を示す図である。なお、先出の図２～図５と同じく、本図の左側には、Ｉ／Ｏ回路１４０の模式的な回路図が描写されている。一方、本図の右側には、ｘｙ平面視におけるＩ／Ｏ回路１４０の模式的な回路レイアウトが描写されている。
　第２実施形態のＩ／Ｏ回路１４０は、先出の第１実施形態（図５）を基本としつつ、先出のＩ／Ｏセル１２Ａに代えて、Ｉ／Ｏセル１２Ｂを用いることにより形成されている。Ｉ／Ｏセル１２Ｂは、基本的に先出のＩ／Ｏセル１２Ａと同様の構成であるが、電源線Ｌ３１、及び、電源線Ｌ６１並びにＬ６２をさらに有する（図中の大破線を参照）。
　電源線Ｌ３１（＝第３電源線に相当）は、先出の電源線Ｌ２１（＝第２電源線に相当）を跨いで電源線Ｌ１１（＝第１電源線に相当）と導通するように形成されている。
　本図に即して述べると、電源線Ｌ１１及びＬ２１は、ｘｙ平面視において、第１方向ｘ（＝紙面上下方向）に沿って紙面上側からＬ１１→Ｌ２１→Ｌ１１の順で、相互に間隔を空けながら配列されている。また、電源線Ｌ３１は、電源線Ｌ１１及びＬ２１とは異なる配線層において、ｘｙ平面視で電源線Ｌ１１及びＬ２１と上下に重なり合うように形成されている。そして、電源線Ｌ１１と電源線Ｌ３１は、ノードｎ１７及びｎ１８（コンタクトホール又はビアなど）を介して導通されている。
　このような構成によれば、Ｉ／Ｏセル１２Ｂの内部において、電源線Ｌ２１により分断された電源線Ｌ１１同士を電源線Ｌ３１により導通させることができる。従って、Ｉ／Ｏセル１１Ｘ及び１１Ｙそれぞれに接続されている電源線Ｌ１１をＩ／Ｏセル１２Ｂの外部で繋ぎ直す必要がないので、配線レイアウトを単純化することが可能となる。
　電源線Ｌ６１及びＬ６２（＝第６電源線に相当）についても上記と同様であり、先出の電源線Ｌ５１（＝第５電源線に相当）を跨いで電源線Ｌ４１及びＬ４２（＝第４電源線に相当）と導通するように形成するとよい。本図に即して述べると、電源線Ｌ４１と電源線Ｌ６１は、ノードｎ１９及びｎ２０（コンタクトホール又はビアなど）を介して導通されている。また、電源線Ｌ４２と電源線Ｌ６２は、ノードｎ２１及びｎ２２（コンタクトホール又はビアなど）を介して導通されている。
　このような構成によれば、Ｉ／Ｏセル１２Ｂの内部において、電源線Ｌ５１により分断された電源線Ｌ４１同士及び電源線Ｌ４２同士をそれぞれ電源線Ｌ６１及びＬ６２により導通させることができる。従って、Ｉ／Ｏセル１１Ｘ及び１１Ｙそれぞれに接続されている電源線Ｌ４１及びＬ４２をＩ／Ｏセル１２Ｂの外部で繋ぎ直す必要がないので、配線レイアウトを単純化することが可能となる。
＜Ｉ／Ｏ回路（第３実施形態）＞
　図７は、Ｉ／Ｏ回路１４０の第３実施形態を示す図である。なお、先出の図２～図６と同じく、本図の左側には、Ｉ／Ｏ回路１４０の模式的な回路図が描写されている。一方、本図の右側には、ｘｙ平面視におけるＩ／Ｏ回路１４０の模式的な回路レイアウトが描写されている。
　第３実施形態のＩ／Ｏ回路１４０は、先出の第１実施形態（図５）を基本としつつ、先出のＩ／Ｏセル１２Ａに代えて、Ｉ／Ｏセル１２Ｃを用いることにより形成されている。
　Ｉ／Ｏセル１２Ｃは、基本的に先出のＩ／Ｏセル１２Ａ及び１２Ｂと同様の構成であるが、Ｉ／Ｏバッファ１２ｂの上部領域には、先出の電源線Ｌ５１を形成するための非配線領域が設けられている。つまり、Ｉ／Ｏバッファ１２ｂの上部領域では、先出の電源線Ｌ４１及びＬ４２が部分的に取り除かれており、その空いた領域がそのまま電源線Ｌ５１の敷設領域として確保されている。
　このように、電源線Ｌ５１は、必ずしもＩ／Ｏセル１２Ｃの構成要素ではなく、Ｉ／Ｏセルライブラリ１０に含まれる複数種類の標準セルを任意に組み合わせてＩ／Ｏ回路１４０の大枠を確定させてから別途敷設してもよい。
＜総括＞
　以下では、上記で説明した種々の実施形態について総括的に述べる。
　例えば、本明細書中に開示されているＩ／Ｏ回路は、セルライブラリに含まれる複数種類の標準セルを任意に組み合わせることにより形成されるものであって、前記複数種類の標準セルは、少なくとも第１標準セルと第２標準セルを含み、前記第１標準セルは、第１保護素子と、前記第１保護素子と導通するように前記第１保護素子の上部領域に形成された第１電源線と、を含み、前記第２標準セルは、前記第１保護素子と同一のレイアウトで形成された第２保護素子と、前記第１電源線から離断しつつ前記第２保護素子と導通するように前記第２保護素子の上部領域に形成された第２電源線とを含む構成（第１の構成）とされている。
　なお、上記第１の構成によるＩ／Ｏ回路において、前記複数種類の標準セルは、第１方向に沿って配列されており、前記第１電源線は、前記第１方向に沿って敷設されている構成（第２の構成）にしてもよい。
　また、上記第１又は第２の構成によるＩ／Ｏ回路において、前記第２標準セルは、前記第２電源線を跨いで前記第１電源線と導通するように形成された第３電源線をさらに含む構成（第３の構成）にしてもよい。
　また、上記第３の構成によるＩ／Ｏ回路において、前記第１標準セルは、前記第１保護素子と接続するように形成された第１バッファ又は第１抵抗と、前記第１バッファ又は前記第１抵抗の上部領域に形成された第４電源線とをさらに含み、前記第２標準セルは、前記第１バッファ又は前記第１抵抗と同一のレイアウトで前記第２保護素子と接続するように形成された第２バッファ又は第２抵抗をさらに含む構成（第４の構成）にしてもよい。
　また、上記第４の構成によるＩ／Ｏ回路において、前記第２バッファ又は前記第２抵抗の上部領域には、前記第４電源線から離断しつつ前記第２電源線と導通するように形成された第５電源線、又は、前記第５電源線を形成するための非配線領域が設けられている構成（第５の構成）にしてもよい。
　また、上記第４又は第５の構成によるＩ／Ｏ回路において、前記第１バッファ及び前記第２バッファは、それぞれ、入力バッファ、出力バッファ、又は、入出力バッファである構成（第６の構成）にしてもよい。
　また、本明細書中に開示されている半導体装置は、上記第１～第６いずれかの構成によるＩ／Ｏ回路と、前記第１標準セルに接続されて前記第１電源線から電力供給を受けるように構成された第１内部回路と、前記第２標準セルに接続されて前記第２電源線から電力供給を受けるように構成された第２内部回路を有する構成（第７の構成）とされている。
　なお、上記第７の構成による半導体装置は、前記第１標準セル及び前記第２標準セルが共通接続されるように構成されたパッドを更に有する構成（第８の構成）にしてもよい。
　また、本明細書中に開示されているセルライブラリは、コンピュータで実行される回路設計プログラムから読み出されて半導体装置のＩ／Ｏ回路を形成するために任意に組み合わせることのできる複数種類の標準セルを含むものであり、前記複数種類の標準セルは、少なくとも第１標準セルと第２標準セルを含み、前記第１標準セルは、第１保護素子と、前記第１保護素子と導通するように前記第１保護素子の上部領域に形成された第１電源線と、を含み、前記第２標準セルは、前記第１保護素子と同一のレイアウトで形成された第２保護素子と、前記第１電源線から離断しつつ前記第２保護素子と導通するように前記第２保護素子の上部領域に形成された第２電源線を含む構成（第９の構成）とされている。
　また、本明細書中に開示されている半導体装置の回路設計方法は、上記第９のセルライブラリを用いたものであって、前記セルライブラリに含まれる前記複数種類の標準セルを選択及び配置して任意に組み合わせるステップと、任意に組み合わされた前記複数種類の標準セルとその他の回路ブロックとを接続するように電源線及び信号線を敷設するステップと、を有する構成（第１０の構成）とされている。
＜その他の変形例＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。すなわち、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　　　１０　　セルライブラリ
　　　１１Ｘ、１１Ｙ、１２、１２Ａ、１２Ｂ、１２Ｃ、１３、１４、１５　　標準セル
　　　１１Ｘａ、１１Ｙｂ、１２ａ、１３ａ、１４ａ、１５ａ　　保護素子
　　　１１Ｘｂ、１１Ｙｂ、１２ｂ、１３ｂ、１５ｂ　　Ｉ／Ｏバッファ
　　　１４ｂ　　制限抵抗
　　　２１、２２　　デジタル回路
　　　３１、３２　　アナログ回路
　　　４０　　保護素子
　　　１００　　半導体装置
　　　１１０　　電源回路
　　　１２０　　デジタル回路
　　　１２０Ａ　　デジタル回路（ＡＯ領域）
　　　１２０Ｂ　　デジタル回路（ＰＳＯ領域）
　　　１３０　　アナログ回路
　　　１４０　　Ｉ／Ｏ回路
　　　２００　　ＬＥＤ発光装置
　　　２１０　　ＬＥＤ
　　　２２０　　ＬＥＤドライバＩＣ
　　　３００　　モータ装置
　　　３１０　　モータ
　　　３２０　　モータドライバＩＣ
　　　４００　　スイッチ装置
　　　４１０　　スイッチ
　　　４２０　　スイッチモニタＩＣ
　　　Ｄ１～Ｄ１２　　静電保護ダイオード
　　　Ｌ１～Ｌ６　　配線
　　　Ｌ１１、Ｌ１２　　電源線
　　　Ｌ２１　　電源線
　　　Ｌ３１　　電源線
　　　Ｌ４１、Ｌ４２　　電源線
　　　Ｌ５１、Ｌ５２　　電源線
　　　Ｌ６１、Ｌ６２　　電源線
　　　ｎ１～ｎ２２　　ノード
　　　ＰＡＤ１～ＰＡＤ５　　パッド
　　　ＳＷ　　電源スイッチ
　　　Ｔ１～Ｔ５　　外部端子

Claims (10)

  1. 　セルライブラリに含まれる複数種類の標準セルを任意に組み合わせることにより形成されたＩ／Ｏ回路であって、
    　前記複数種類の標準セルは、少なくとも第１標準セルと第２標準セルを含み、
    　前記第１標準セルは、第１保護素子と、前記第１保護素子と導通するように前記第１保護素子の上部領域に形成された第１電源線と、を含み、
    　前記第２標準セルは、前記第１保護素子と同一のレイアウトで形成された第２保護素子と、前記第１電源線から離断しつつ前記第２保護素子と導通するように前記第２保護素子の上部領域に形成された第２電源線と、を含む、Ｉ／Ｏ回路。
  2. 　前記複数種類の標準セルは、第１方向に沿って配列されており、前記第１電源線は、前記第１方向に沿って敷設されている、請求項１に記載のＩ／Ｏ回路。
  3. 　前記第２標準セルは、前記第２電源線を跨いで前記第１電源線と導通するように形成された第３電源線をさらに含む、請求項１又は２に記載のＩ／Ｏ回路。
  4. 　前記第１標準セルは、前記第１保護素子と接続するように形成された第１バッファ又は第１抵抗と、前記第１バッファ又は前記第１抵抗の上部領域に形成された第４電源線と、をさらに含み、
    　前記第２標準セルは、前記第１バッファ又は前記第１抵抗と同一のレイアウトで前記第２保護素子と接続するように形成された第２バッファ又は第２抵抗をさらに含む、請求項３に記載のＩ／Ｏ回路。
  5. 　前記第２バッファ又は前記第２抵抗の上部領域には、前記第４電源線から離断しつつ前記第２電源線と導通するように形成された第５電源線、または、前記第５電源線を形成するための非配線領域が設けられている、請求項４に記載のＩ／Ｏ回路。
  6. 　前記第１バッファ及び前記第２バッファは、それぞれ、入力バッファ、出力バッファ、又は、入出力バッファである、請求項４又は５に記載のＩ／Ｏ回路。
  7. 　請求項１～６のいずれか一項に記載のＩ／Ｏ回路と、
    　前記第１標準セルに接続されて前記第１電源線から電力供給を受けるように構成された第１内部回路と、
    　前記第２標準セルに接続されて前記第２電源線から電力供給を受けるように構成された第２内部回路と、
    　を有する、半導体装置。
  8. 　前記第１標準セル及び前記第２標準セルが共通接続されるように構成されたパッドをさらに有する、請求項７に記載の半導体装置。
  9. 　コンピュータで実行される回路設計プログラムから読み出されて半導体装置のＩ／Ｏ回路を形成するために任意に組み合わせることのできる複数種類の標準セルを含むセルライブラリであって、
    　前記複数種類の標準セルは、少なくとも第１標準セルと第２標準セルを含み、
    　前記第１標準セルは、第１保護素子と、前記第１保護素子と導通するように前記第１保護素子の上部領域に形成された第１電源線と、を含み、
    　前記第２標準セルは、前記第１保護素子と同一のレイアウトで形成された第２保護素子と、前記第１電源線から離断しつつ前記第２保護素子と導通するように前記第２保護素子の上部領域に形成された第２電源線と、を含む、セルライブラリ。
  10. 　請求項９のセルライブラリを用いた半導体装置の回路設計方法であって、
    　前記セルライブラリに含まれる前記複数種類の標準セルを選択及び配置して任意に組み合わせるステップと、
    　任意に組み合わされた前記複数種類の標準セルとその他の回路ブロックとを接続するように電源線及び信号線を敷設するステップと、
    　を有する、半導体装置の回路設計方法。
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