JP2005259781A - 半導体集積回路の製造方法 - Google Patents

Abstract

【課題】 クロックゲーテッドセル、セレクタ等の回路セルの配置に伴うクロック信号供給経路の配線容量並びに配線抵抗を減少することができる半導体集積回路の製造方法を提供する。
【解決手段】 半導体集積回路の製造方法において、まず最初に、制御系信号の入力に応じてクロック信号の出力を制御するクロックゲーテッドセルとそれに制御系信号を供給する制御系信号線との間が一時的に切断される（Ｓ１１）。この後、クロック信号供給経路にクロックゲーテッドセルが挿入される（Ｓ１３）。そして、クロック信号供給経路に挿入されたクロックゲーテッドセルに制御系信号線が再度接続される（Ｓ１４）。クロックゲーテッドセルの配置は、クロックツリーを挿入する工程と同一製造工程において行われる。
【選択図】 図１

Description

本発明は、半導体集積回路の製造方法に関し、特に制御系信号の入力に応じてクロック信号の出力を制御する回路セルをクロック信号供給経路に挿入する半導体集積回路の製造方法に関する。

半導体集積回路は様々な製品に用いられ、特に移動体向け通信機器に組み込まれる半導体集積回路においては、電池やバッテリィを電源として使用するので、低消費電力化に対する需要が高まっている。半導体集積回路の低消費電力化を図るためには、アーキテクチャの変更による動作周波数の低減化や供給電圧の低電圧化、更に定常状態時のリーク電流の削減等の様々な工夫が必要である。

半導体集積回路において、比較的大電力を消費するクロックラインと呼ばれるクロック信号供給経路には、クロック信号の伝搬を制御するクロックゲーテッドセルが挿入されている。クロックゲーテッドセルには、通常、図７に示すＡＮＤゲート回路１、図８に示すＯＲゲート回路２の２入力論理回路セルが使用されている。ＡＮＤゲート回路１、ＯＲゲート回路２においては、いずれも、一方の入力ピンにクロック信号ＣＫが入力され、他方の入力ピンにクロック信号ＣＫの伝搬を制御するイネーブル信号ＥＮが入力される。

イネーブル信号ＥＮの論理を「ハイ」若しくは「ロー」に固定することにより、ＡＮＤゲート回路１又はＯＲゲート回路２の出力ピンＯＵＴからクロック信号ＣＫが出力され若しくは出力されない。クロック信号供給経路において、クロック信号の伝搬の必要がない動作モードの場合には、このようなクロックゲーテッドセルを使用して積極的にクロック信号の伝搬を停止することにより、半導体集積回路の低消費電力化を図ることができる。

特許文献１には、前述のクロックゲーテッドセルと等価のクロック駆動制御ゲートを配置し、このクロック駆動制御ゲートの出力ピンにクロック配線を手動で接続する発明が開示されている。この発明によれば、低消費電力においてクロックスキューを抑制してクロック信号を分配することができる半導体集積回路装置を実現することができる。

この開示された発明は、比較的大きな回路規模のフリップフロップ毎やメモリブロック群毎にクロック信号の供給、停止を制御するものであり、クロックゲーテッドセル数が比較的少ない場合に有効である。最近の半導体集積回路においては、クロックゲーテッドセルの自動挿入ＥＤＡ（Electronic Design Automation）ツール等を使用することにより、比較的小さいフリップフロップ毎やメモリブロック群毎にクロックゲーテッドセルを配置しクロックゲーティングを実現することが可能であり、大幅な低消費電力化を図ることができる。ところが、半導体集積回路においては、クロック信号供給経路に挿入されるクロックゲーテッドセル数が多くなり、クロックゲーテッドセルの配置、このクロックゲーテッドセルの出力ピンに接続されるクロック信号供給経路の配置を手動により行うことが困難な状況になっている。

また、複数のクロック信号を使用する半導体集積回路においては、動作モードに応じてクロック信号を選択するセレクタがクロック信号供給経路に挿入されている。図９に示すように、セレクタ３においては、一方の入力ピンにクロック信号ＣＫ１が入力され、他方の入力ピンにクロック信号ＣＫ１に対してクロック周波数が異なるクロック信号ＣＫ２が入力される。クロック信号ＣＫ１とクロック信号ＣＫ２との切り換えは制御ピンに入力される選択制御信号ＳＣにより行われ、この選択制御信号ＳＣにより選択されたクロック信号ＣＫ１、クロック信号ＣＫ２のいずれか一方が出力ピンＯＵＴから出力される。

このようなセレクタ３をクロック信号供給経路に挿入することにより、セレクタ３とこのセレクタ３により選択されたクロック信号ＣＫ１又はＣＫ２が分配される次段回路との間のクロック信号供給経路を単一化することができる。つまり、半導体集積回路においては、低消費電力化を実現しつつ、クロック信号供給経路の本数や引き回し（迂回）を減少することができる。

ところが、クロック信号供給経路の配置やクロック信号ＣＫ１及びクロック信号ＣＫ２が分配される次段回路の配置等と併せてセレクタ３が配置されているので、手動において配置することが困難な程、半導体集積回路の回路レイアウトが複雑になりつつある。

コンピュータ支援設計システムを利用した半導体集積回路の製造方法において、クロックゲーテッドセルの設計開発の手順は、図１０に示すように、まずステップＳ１に示すフロアプランを行う。フロアプランは、半導体基板上に機能ブロック、メモリブロック等のハードマクロセルを概略的に配置する工程である。

引き続き、ステップＳ２に示すように、フロアプランに基づき、スタンダードセルの詳細な配置が行われる。スタンダードセルを配置する工程と同一工程において、クロックゲーテッドセル（又はセレクタ３）が配置される。

次に、ステップＳ３に示すように、クロックツリー（クロック信号分配系統）が挿入される。近年のレイアウトツールは、クロックツリーのクロック信号供給経路の途中にゲーテッドセル等の組み合わせ回路が存在していても、クロックゲーテッドセルを通過し、クロックゲーテッドセルの配置位置を考慮した遅延計算を行いながらクロックツリーを挿入する機能を備えている。一般的に、この機能はゲーテッドフリークロックツリーシンセシスと呼ばれている。このゲーテッドフリークロックツリーシンセシス機能によれば、同期を取る必要があるフリップフロップやメモリブロックに対してクロックツリーを挿入し、クロックスキューを抑制することができる。

最後に、ステップＳ４に示すように、機能ブロック、メモリブロックの内部の素子間、機能ブロック間、メモリブロック間等を接続する配線を配置する。

これらの一連の工程が終了することにより、半導体集積回路の設計開発を完了させることができる。
特開２００３−１０９３８２号公報

前述の図１０に示す半導体集積回路の設計開発においては、ステップＳ３に示すクロックツリーが挿入される前に、ステップＳ２に示すクロックゲーテッドセルがクロック信号供給経路に配置されている。クロックゲーテッドセル、すなわち図７に示すＡＮＤゲート回路１及び図８に示すＯＲゲート回路２は入力ピンにイネーブル信号ＥＮを供給する制御系信号線が接続された状態であり、又図９に示すセレクタ３は制御ピンに選択制御信号ＳＣを供給する制御系信号線が接続された状態である。つまり、制御系信号線はその最適化を図るために例えば配線長を短縮する等の処理が施され、この制御系信号線の最適化に依存して（引っ張られて）クロックゲーテッドセルが配置される。このクロックゲーテッドセルが配置された後に、ステップＳ３に示すように、クロックゲーテッドセルを経由してクロックツリーが挿入されるので、クロック信号供給経路は引き回され迂回経路を通る場合がある。このため、クロック信号供給経路の配線長が長くなり、クロック信号供給経路の配線容量並びに配線抵抗が増大するという問題が生じる。

更に、クロック信号供給経路の配線容量並びに配線抵抗の増大に伴い、消費電力が増大するという問題が生じる。

更に、クロック信号供給経路の配線容量並びに配線抵抗の増大に伴い、クロック信号の伝搬時間が増大するという問題が生じる。特に、半導体集積回路の製造上のクロック信号供給経路の加工ばらつきに伴うクロック信号の伝搬時間のばらつき、半導体集積回路の動作モード時の電圧変化や温度変化に伴うクロック信号の伝搬時間のばらつきが大きくなる。このようなばらつきは、半導体集積回路の回路動作に誤動作を発生させるばかりか、この半導体集積回路のインターフェイスと外部装置のインターフェイスとの間において入出力信号のタイミング不良が発生するという問題が生じる。

更に、クロック信号の伝搬時間の差（以下、クロックスキューという。）が生じ、半導体集積回路内部の動作タイミング違反（例えば、セットアップ違反、ホールド違反等）が発生する。このような動作タイミング違反をなくすためには、信号配線や回路に微調整が必要となり、多大な修正工数を要し、半導体集積回路の製品完了までに要する時間が増大するという問題が生じる。

一方、クロックツリーにおいては、すべてのクロック信号供給経路にクロックゲーテッドセルやセレクタが必ず存在するわけではない。例えば図１１に示すクロックツリーにおいては、クロック発生回路５とフリップフロップ群６との間のクロック信号供給経路にはクロックゲーテッドセルであるＡＮＤゲート回路１及びセレクタ３が配置され、クロック発生回路５とフリップフロップ群７との間のクロック信号供給経路にはクロックゲーテッドセルもしくはセレクタ３は配置されていない。ここで、フリップフロップ群６は同一のクロック信号が分配される複数のフリップフロップ６Ａ、６Ｂ、…を備えている。フリップフロップ群７は同一のクロック信号が分配される複数のフリップフロップ７Ａ、７Ｂ、…を備えている。

このようなクロックツリーにおいては、ＡＮＤゲート回路１及びセレクタ３の配置に伴い、クロック信号供給経路間に遅延差が生じ、クロックスキューが発生する。クロックスキューを補完するためには、ＡＮＤゲート回路１及びセレクタ３が配置されていないクロック信号供給経路に遅延素子としてのバッファやインバータが挿入される。

しかしながら、クロック信号供給経路に既に配置されたクロックゲーゲートセルやセレクタ３はクロックツリーの構築により新規に挿入されたバッファやインバータとはスタンダードセルの構造が異なるために、クロックゲーテッドセルやセレクタ３の入力ピン容量、駆動能力はバッファやインバータの入力ピン容量、駆動能力とは異なる。スタンダードセルのゲート遅延値は、入力波形、出力負荷容量、及び駆動能力に依存した遅延値により決定されているので、既存のクロックゲーテッドセルやセレクタ３と新規に挿入されるバッファやインバータとではゲート遅延に差分が生じる。この結果、適切な位置にクロックゲーテッドセルやセレクタ３を配置することができたとしても、クロックツリー上のゲート遅延に起因するクロックスキューの増大を招くという問題が生じる。

本発明は、かかる点に鑑みてなされたものであり、クロックゲーテッドセル、セレクタ等の回路セルの配置に伴うクロック信号供給経路の配線容量並びに配線抵抗を減少することができる半導体集積回路の製造方法を提供することを目的とする。

更に、本発明は、前記目的に加えて、複数のクロック信号供給経路においてクロックスキューを減少することができる半導体集積回路の製造方法を提供することを目的とする。

本発明の半導体集積回路の製造方法は、制御系信号の入力に応じてクロック信号の出力を制御する回路セルと前記制御系信号を前記回路セルに供給する制御系信号線との間を一時的に切断する段階と、前記クロック信号を供給するクロック信号供給経路に前記回路セルを挿入する段階と、前記クロック信号供給経路に挿入された前記回路セルに前記制御系信号線を再度接続する段階とを備えた構成を採る。

この方法によれば、回路セルと制御系信号線との間を一時的に切断し、制御系信号線の最適化に起因する配置的な制約がない状態で回路セルを配置することができ、クロック信号供給経路に回路セルを挿入した後に回路セルと制御系信号線とを接続するようにしたので、クロック信号供給経路に最適な状態で回路セルを配置することができ、クロック信号供給経路の迂回を減少し、クロック信号供給経路の配線長を短縮することができる。

本発明の半導体集積回路の製造方法は、前記回路セルと前記制御系信号線との間を一時的に切断する段階の後に、前記クロック信号を分配するクロックツリーを挿入する段階と、前記クロックツリーを挿入する段階と同一工程において前記クロック信号供給経路に前記回路セルを挿入する段階とを更に備えた構成を採る。

本発明の半導体集積回路の製造方法は、前記回路セルを形成する第１の製造用マスクを製作する段階と、前記クロック信号供給経路及び前記制御系信号線を形成する第２の製造用マスクを製作する段階と、前記第１の製造用マスク及び前記第２の製造用マスクを用い、基板上に前記回路セル、前記クロック信号供給経路及び前記制御系信号線を製造する段階とを更に備えた構成を採る。

本発明の半導体集積回路の製造方法は、イネーブル信号の入力に応じてクロック信号の出力を制御するクロックゲーテッドセルと前記クロックゲーテッドセルに前記イネーブル信号を供給するイネーブル信号線との間を一時的に切断する段階と、前記クロック信号を供給するクロック信号供給経路に前記クロックゲーテッドセルを挿入する段階と、前記クロック信号供給経路に挿入された前記クロックゲーテッドセルに前記イネーブル信号線を再度接続する段階とを備えた構成を採る。

本発明の半導体集積回路の製造方法は、選択制御信号の入力に応じて複数のクロック信号のいずれかを選択し出力するセレクタと前記セレクタに選択制御信号を供給する選択制御信号線との間を一時的に切断する段階と、前記クロック信号を供給するクロック信号供給経路に前記セレクタを挿入する段階と、前記クロック信号供給経路に挿入された前記セレクタに前記選択制御信号線を再度接続する段階とを備えた構成を採る。

本発明の半導体集積回路の製造方法は、前記クロック信号供給経路に前記回路セルを配置する段階と同一工程において、同一クロックツリーの他のクロック信号供給経路に前記回路セルと同一構造の遅延素子を挿入する段階を更に備えた構成を採る。

この方法によれば、クロックツリーの一方のクロック信号供給経路に挿入された回路セルと同一構造の遅延素子を他方のクロック信号供給経路に挿入することができるので、双方のクロック信号供給経路間のクロックスキューを減少することができる。

本発明によれば、クロックゲーテッドセル、セレクタ等の回路セルの配置に伴うクロック信号供給経路の配線容量並びに配線抵抗を減少することができる半導体集積回路の製造方法を提供することができる。

更に、本発明によれば、複数のクロック信号供給経路間のクロックスキューを減少することができる半導体集積回路の製造方法を提供することができる。

本発明の骨子は、制御系信号の入力に応じてクロック信号の出力を制御する回路セルと制御系信号線との接続を一時的に切断し、クロック信号供給経路に回路セルを挿入した後に回路セルと制御系信号線との間を再度接続するようにしたことである。更に、本発明の骨子は、クロックツリーにおいて、一方のクロック信号供給経路に挿入された回路セルと同一構造の遅延素子を他方のクロック信号供給経路に挿入するようにしたことである。

以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、実施の形態の説明において、同一機能を有するものは同一の符号を付け、重複する説明は省略する。

（実施の形態１）
［半導体集積回路の構成］
本発明の実施の形態１に係るコンピュータ支援設計システムを利用した半導体集積回路は、図２に示すように、クロックツリー１０を備えている。このクロックツリー１０は、クロック発生回路１１と、クロック発生回路１１から供給されクロック信号が分配されるフリップフロップ群１２と、クロック発生回路１１とフリップフロップ群１２との間のクロック信号供給経路に挿入され制御系信号の入力に応じてクロック信号の出力を制御する第１の回路セル１３及び第２の回路セル１４とを備えている。

クロック発生回路１１は、半導体集積回路の回路動作を制御するクロック信号の発生源であり、通常、ＰＬＬの出力ピン若しくは外部供給クロック信号の入力ピンである。

フリップフロップ群１２は複数のフリップフロップ１２０、１２１、１２２、１２３、…を備え、これらのフリップフロップ１２０等は電気的に並列に接続されている。フリップフロップ１２０等には、クロック発生回路１１から出力されるクロック信号ＣＫ１が第１の回路セル１３、第２の回路セル１４の各々を通して分配される。また、フリップフロップ１２０等には、第２の回路セル１４を通してクロック信号ＣＫ２が分配される。

第１の回路セル１３は、実施の形態１において、一方の入力ピンにクロック発生回路１１から出力されるクロック信号ＣＫ１が入力され、他方の入力ピンにイネーブル信号ＥＮが入力されるクロックゲーテッドセル、詳細にはＡＮＤゲート回路である。イネーブル信号ＥＮは組合せ回路１５から出力される。この第１の回路セル１３は、イネーブル信号ＥＮの論理に基づき、クロック信号ＣＫ１を出力ピンＯＵＴに出力することができる。

第２の回路セル１４は、実施の形態１において、一方の入力ピンにクロック信号ＣＫ２が入力され、他方の入力ピンに第１の回路セル１３から出力されるクロック信号ＣＫ１が入力され、更に制御ピンに選択制御信号ＳＣが入力されるセレクタである。選択制御信号ＳＣは組合せ回路１６から出力され、この選択制御信号ＳＣに基づき、セレクタはクロック信号ＣＫ１、ＣＫ２のいずれか一方を選択し、この選択されたクロック信号ＣＫ１又はＣＫ２をフリップフロップ群１２に分配することができる。

なお、実施の形態１において、クロックゲーテッドセルにはＡＮＤゲート回路が使用されているが、本発明は、これに限定されるものではなく、例えばクロックゲーゲットセルにＯＲゲート回路を使用することができる。

［半導体集積回路の製造方法］
次に、実施の形態１に係るコンピュータ支援設計システムを利用した半導体集積回路の製造方法を、図１を用いて説明する。

まず最初に、ステップＳ１０に示すように、フロアプランが行われる。フロアプランは、コンピュータ支援設計システムのメモリ空間内に仮想的に配置された半導体基板上に、機能ブロック、メモリブロック等のハードマクロセルを部品データとして配置する工程である。ここで、クロック信号供給経路に挿入される、少なくとも第１の回路セル（ＡＮＤゲート回路）１３、第２の回路セル（セレクタ）１４は、部品データではあるが、フロアプランの領域外に一時的に格納される。

ステップＳ１１に示すように、第１の回路セル１３とこの第１の回路セル１３にイネーブル信号ＥＮを供給するイネーブル信号線との間の接続を一時的に切断し、同様に第２の回路セル１４とこの第２の回路セル１４に選択制御信号ＳＣを供給する選択制御信号線との間を一時的に切断する。この一時的な切断によって、第１の回路セル１３は組合せ回路１５並びにイネーブル信号線の最適化に制約を受けずに配置することができる。同様に、第２の回路セル１４は組合せ回路１６並びに選択制御信号線の最適化に制約を受けずに配置することができる。すなわち、第１の回路セル１３並びに第２の回路セル１４はクロック信号供給経路の最適化を優先して配置することができるようになる。

ステップＳ１２に示すように、フロアプランに基づき、スタンダードセルの詳細な配置が行われる。すなわち、機能ブロック、メモリブロック等のハードマクロセルがスタンダードセルとして半導体基板上に配置される。ここで、第１の回路セル１３並びに第２の回路セル１４はフロアプランの領域外に引き続き格納される。なお、このスタンダードセルの配置の段階においては、データパスのセットアップタイミングのみを考慮し、クロック信号供給経路の最適化については考慮されていない。

ステップＳ１３に示すように、クロックツリー１０が挿入される。そして、このクロックツリー１０の挿入工程と同一工程において、フロアプランの領域外に格納されていた第１の回路セル１３及び第２の回路セル１４がクロック信号供給経路に挿入される（配置される）。第１の回路セル１３及び第２の回路セル１４はクロックツリー１０を構築するスタンダードセルと同様のスタンダードセルにより構築することができる。

引き続き、ステップＳ１４に示すように、クロック信号供給経路に挿入された第１の回路セル１３とこの第１の回路セル１３にイネーブル信号ＥＮを供給するにイネーブル信号線との間を再度接続し、同様に第２の回路セル１４とこの第２の回路セル１４に選択制御信号ＳＣを供給する選択制御信号線との間を再度接続する。

ここで、実施の形態１に係る半導体集積回路の製造方法を適用した場合の半導体集積回路の概略的なレイアウトを図３に示し、適用しない場合の半導体集積回路の概略的なレイアウトを図４に示す。

適用しない場合においては、組合せ回路１５及びイネーブル信号線の最適化が図られ、図４に示すように、イネーブル信号線の配線長が最短距離になるように、組合せ回路１５に近接した位置に第１の回路セル１３が配置される。同様に、組合せ回路１６及び選択制御信号線の最適化が図られ、選択制御信号線の配線長が最短距離になるように、組合せ回路１６に近接した位置に第２の回路セル１４が配置される。この第１の回路セル１３及び第２の回路セル１４が配置された後に、既に配置固定された第１の回路セル１３並びに第２の回路セル１４を経由してクロックツリー１０が挿入されるので、クロック信号供給経路は、組合せ回路１５及びイネーブル信号線の最適化に制約され配置された第１の回路セル１３、組合せ回路１６及び選択制御信号線の最適化に制約され配置された第２の回路セル１４のそれぞれを経由する迂回経路を通らざるを得ない。なお、符号１２Ａ〜１２Ｄは、各々、複数のフリップフロップ１２０、１２１、…を備えたフリップフロップ群である。

これに対して、適用した場合においては、第１の回路セル１３とイネーブル信号線との間が一時的に切断され、クロックツリー１０を挿入する工程と同一工程においてクロック信号供給経路に第１の回路セル１３を挿入した後に、第１の回路セル１３とイネーブル信号線との間を再度接続しているので、組合せ回路１５及びイネーブル信号線の最適化に制約を受けずに第１の回路セル１３を配置することができる。同様に、第２の回路セル１４と選択制御信号線との間が一時的に切断され、クロックツリー１０を挿入する工程と同一工程においてクロック信号供給経路に第２の回路セル１４を挿入した後に、第２の回路セル１４と選択制御信号線との間を再度接続しているので、組合せ回路１６及び選択制御信号線の最適化に制約を受けずに第２の回路セル１４を配置することができる。この結果、同図３に示すように、イネーブル信号線、選択制御信号線のそれぞれの配線長は長くなるものの、クロック信号供給経路の配線長は最短距離に設定することができる。

ここで、イネーブル信号線の配線長と選択制御信号線の配線長とクロック信号供給経路の配線長との総和は、実施の形態１に係る半導体集積回路の製造方法を適用したか否かに関係なくほぼ同一になる。しかしながら、半導体集積回路の全体の消費電力に対するイネーブル信号線や選択制御信号線における消費電力の割合に比べて、半導体集積回路の全体の消費電力に対するクロック信号供給経路における消費電力の割合は遥かに大きいので、クロック信号供給経路の配線長の短縮化は低消費電力化の点で有効である。

前述のステップＳ１４に示す工程の後に、ステップＳ１５に示すように、機能ブロック内外、メモリブロック内外を結線する配線を配置する。配線は、コンピューター支援設計システムにおいてアルゴリズムを使用し、自動的に配置される。

以上のコンピュータ支援設計システムにおいて設計開発された半導体集積回路のデータに基づき、ステップＳ１６に示すように、少なくとも第１の回路セル１３及び第２の回路セル１４を形成する第１の製造用マスクを制作するとともに、少なくともクロック信号供給経路、イネーブル信号線及び選択制御信号線を形成する第２の製造用マスクを制作する。

ステップＳ１７に示すように、第１の製造用マスク、第２の製造用マスクを使用し、シリコン単結晶からなる半導体基板上に第１の回路セル１３、第２の回路セル１４、クロック信号供給経路、イネーブル信号線、選択制御信号線等を形成し、実際の半導体集積回路を製造する。これらの一連の製造工程が終了することにより、半導体集積回路を完成させることができる。

このように、実施の形態１によれば、第１の回路セル１３とイネーブル信号線との間を一時的に切断し、同様に第２の回路セル１４と選択制御信号線との間を一時的に切断し、イネーブル信号線や選択制御信号線の最適化に起因する配置的な制約がない状態で第１の回路セル１３及び第２の回路セル１４を配置することができ、クロック信号供給経路に第１の回路セル１３及び第２の回路セル１４を挿入した後に、第１の回路セル１３とイネーブル信号線との間を再度接続し、第２の回路セル１４と選択制御信号線との間を再度接続するようにしたので、クロック信号供給経路の最適化を優先して第１の回路セル１３及び第２の回路セル１４を配置することができ、クロック信号供給経路の迂回を減少することができる。

（実施の形態２）
本発明の実施の形態２は、実施の形態１に係る半導体集積回路において、複数のクロック信号供給経路を有するクロックツリー１０を備えた例を説明するものである。

実施の形態２に係る半導体集積回路は、図５に示すように、クロック発生回路１１から出力されるクロック信号ＣＫ１をフリップフロップ群１２Ａに供給するクロック信号供給経路と、クロック発生回路１１から出力される同様のクロック信号ＣＫ１をフリップフロップ群１２Ｂに供給するクロック信号供給経路との複数のクロック信号供給経路を備えている。クロック発生回路１１とフリップフロップ群１２Ａとの間のクロック信号供給経路には、実施の形態１に係る半導体集積回路と同様に、第１の回路セル１３及び第２の回路セル１４が挿入されている。一方、クロック発生回路１１とフリップフロップ群１２Ｂとの間のクロック信号供給経路には、クロック信号供給経路間の遅延値を均等にしクロックスキュー差をなくすために、バッファ１７及び１８が電気的に直列に挿入されている。すなわち、実施の形態２に係る半導体集積回路に搭載されたクロックツリー１０は、ゲーテッドフリークロックツリーシンセシス機能を備えている。

実施の形態２に係る半導体集積回路の製造方法は、基本的には実施の形態１に係る半導体集積回路の製造方法と同様であり、ここでの説明は重複するので省略する。

なお、実施の形態２において、クロック信号供給経路にバッファ１７及び１８が挿入されているが、本発明は、これに限定されるものではなく、例えばクロック信号供給経路にインバータを挿入してもよい。

（実施の形態３）
本発明の実施の形態３は、実施の形態２に係る半導体集積回路において、複数のクロック信号供給経路間のクロックスキュー差をより一層減少することができる例を説明するものである。

実施の形態３に係る半導体集積回路は、図６に示すように、クロック発生回路１１から出力されるクロック信号ＣＫ１をフリップフロップ群１２Ａに供給するクロック信号供給経路に挿入された第１の回路セル１３及び第２の回路セル１４と、クロック発生回路１１から出力されるクロック信号ＣＫ１をフリップフロップ群１２Ｂに供給するクロック信号供給経路に挿入された第３の回路セル１３Ａ及び第４の回路セル１４Ａとを備えている。第３の回路セル１３Ａ及び第４の回路セル１４Ａはクロック信号供給経路間におけるクロックスキュー差を減少するために挿入されており、第３の回路セル１３Ａは第１の回路セル１３と実質的に同様のＡＮＤゲート回路で構成され、第４の回路セル１４Ａは第２の回路セル１４と実質的に同様のセレクタで構成されている。

つまり、複数入力ピンを有する第１の回路セル１３とバッファ、インバータ等の単一入力ピンを有する遅延素子との間においては入力ピン容量や駆動能力に差を生じ、結果的に遅延値に差が生じる。このような遅延値の差を減少するために、一方のクロック信号供給経路に挿入された第１の回路セル１３と実質的に同一構造（同一遅延値）を有する第３の回路セル１３Ａが他方のクロック信号供給経路に挿入される。同様に、遅延値の差を減少するために、一方のクロック信号供給経路に挿入された第２の回路セル１４と実質的に同一構造（同一遅延値）を有する第４の回路セル１４Ａが他方のクロック信号供給経路に挿入される。

第３の回路セル１３Ａは遅延素子として使用されるので、クロック信号ＣＫ１の経路以外の一方の入力ピン（イネーブル信号ＥＮが入力される入力ピン）には、クロック信号ＣＫ１の伝搬を妨げることがないように論理値を考慮して固定電位Ｖｃｃが接続されている。同様に、第４の回路セル１４Ａは遅延素子として使用されるので、クロック信号ＣＫ１の経路以外の一方の入力ピンにはクロック信号の伝搬を妨げることがないように論理値を考慮して固定電位Ｖｃｃが接続され、制御ピンには論理値を固定するように固定電位Ｖｓｓが接続されている。

なお、実施の形態３に係る半導体集積回路の製造方法は、基本的には実施の形態１に係る半導体集積回路の製造方法と同様であり、ここでの説明は重複するので省略する。

このように、実施の形態３によれば、クロックツリー１０において一方のクロック信号供給経路に挿入された第１の回路セル１３及び第２の回路セル１４と同一構造の第３の回路セル１３Ａ及び第４の回路セル１４Ａを遅延素子として他方のクロック信号供給経路に挿入することができるので、双方のクロック信号供給経路間のクロックスキューを減少することができる。

本発明に係る半導体集積回路の製造方法は、クロックゲーテッドセル、セレクタ等の回路セルの配置に伴うクロック信号供給経路の配線容量並びに配線抵抗を減少することができ、又複数のクロック信号供給経路においてクロックスキューを減少することができるという効果を有し、配線基板上に１つ又は複数の半導体チップを実装する半導体集積回路の製造方法に有効である。

本発明の実施の形態１に係る半導体集積回路の製造方法を説明するフローチャート 実施の形態１に係る半導体集積回路に搭載されたクロックツリーのブロック図 実施の形態１に係る製造方法を適用した場合の半導体集積回路のレイアウト図 実施の形態１に係る製造方法を適用しない場合の半導体集積回路のレイアウト図 本発明の実施の形態２に係る半導体集積回路に搭載されたクロックツリーのブロック図 本発明の実施の形態３に係る半導体集積回路の効果を説明するためのクロックツリーのブロック図 従来技術に係るクロックゲーテッドセル（ＡＮＤゲート回路）のブロック図 従来技術に係るクロックゲーテッドセル（ＯＲゲート回路）のブロック図 従来技術に係るセレクタのブロック図 従来技術に係る半導体集積回路の製造方法を説明するフローチャート 従来技術に係る半導体集積回路に搭載されたクロックツリーのブロック図

符号の説明

１０ クロックツリー
１１ クロック発生回路
１２、１２Ａ〜１２Ｄ フリップフロップ群
１２０〜１２３ フリップフロップ
１３ 第１の回路セル
１３Ａ 第３の回路セル
１４ 第２の回路セル
１４Ａ 第４の回路セル
１５、１６ 組合わせ回路
１７、１８ バッファ

Claims (6)

1. 制御系信号の入力に応じてクロック信号の出力を制御する回路セルと前記制御系信号を前記回路セルに供給する制御系信号線との間を一時的に切断する段階と、
   前記クロック信号を供給するクロック信号供給経路に前記回路セルを挿入する段階と、
   前記クロック信号供給経路に挿入された前記回路セルに前記制御系信号線を再度接続する段階と、
   を備えたことを特徴とする半導体集積回路の製造方法。
2. 前記回路セルと前記制御系信号線との間を一時的に切断する段階の後に、前記クロック信号を分配するクロックツリーを挿入する段階と、
   前記クロックツリーを挿入する段階と同一工程において前記クロック信号供給経路に前記回路セルを挿入する段階と、
   を更に備えたことを特徴とする請求項１記載の半導体集積回路の製造方法。
3. 前記回路セルを形成する第１の製造用マスクを製作する段階と、
   前記クロック信号供給経路及び前記制御系信号線を形成する第２の製造用マスクを製作する段階と、
   前記第１の製造用マスク及び前記第２の製造用マスクを用い、基板上に前記回路セル、前記クロック信号供給経路及び前記制御系信号線を製造する段階と、
   を更に備えたことを特徴とする請求項１又は請求項２記載の半導体集積回路の製造方法。
4. イネーブル信号の入力に応じてクロック信号の出力を制御するクロックゲーテッドセルと前記クロックゲーテッドセルにイネーブル信号を供給するイネーブル信号線との間を一時的に切断する段階と、
   前記クロック信号を供給するクロック信号供給経路に前記クロックゲーテッドセルを挿入する段階と、
   前記クロック信号供給経路に挿入された前記クロックゲーテッドセルに前記イネーブル信号線を再度接続する段階と、
   を備えたことを特徴とする半導体集積回路の製造方法。
5. 選択制御信号の入力に応じて複数のクロック信号のいずれかを選択し出力するセレクタと前記セレクタに選択制御信号を供給する選択制御信号線との間を一時的に切断する段階と、
   前記クロック信号を供給するクロック信号供給経路に前記セレクタを挿入する段階と、
   前記クロック信号供給経路に挿入された前記セレクタに前記選択制御信号線を再度接続する段階と、
   を備えたことを特徴とする半導体集積回路の製造方法。
6. 前記クロック信号供給経路に前記回路セルを配置する段階と同一工程において、同一クロックツリーの他のクロック信号供給経路に前記回路セルと同一構造の遅延素子を挿入する段階を更に備えたことを特徴とする請求項２に記載の半導体集積回路の製造方法。

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