JP3851300B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置 Download PDFInfo
- Publication number
- JP3851300B2 JP3851300B2 JP2003276686A JP2003276686A JP3851300B2 JP 3851300 B2 JP3851300 B2 JP 3851300B2 JP 2003276686 A JP2003276686 A JP 2003276686A JP 2003276686 A JP2003276686 A JP 2003276686A JP 3851300 B2 JP3851300 B2 JP 3851300B2
- Authority
- JP
- Japan
- Prior art keywords
- block
- gated clock
- circuit
- hierarchy
- gated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Landscapes
- Logic Circuits (AREA)
Description
日経マイクロデバイス別冊「低電力LSIの技術白書」(日経BP社1994年発行)の80頁
ックを採用しようとすると、ゲーテッドクロックの構成が複雑になるという問題点もあった。特に、3層以上の階層構造を有する場合には、階層構造が複雑になるので、この傾向が著しい。また、従来では、各回路ブロックの組み合わせを変えるような設計変更や階層構造を変更する設計変更を行う場合、1からゲーテッドクロックの構成を設計しなおす必要があった。このため、従来では、設計変更を行う場合に、ゲーテッドクロックの構成を簡単に設計するのは困難であった。
2 第2階層の回路ブロック(Class1_2)
3 第2階層の回路ブロック(Class1_1)
4 第3階層の回路ブロック(Class1_1_1)
5 ゲーテッドクロック生成部
41 セレクタ
42 フリップフロップ
51 フリップフロップ
52 AND回路
Claims (3)
- 第1のブロックと、
前記第1のブロックの領域内に形成された第2のブロックと、
前記第2のブロックの領域内に形成された第3のブロックとを有し、
前記第2のブロックは、第1のブロックで生成された動作制御信号により制御され、
前記第3のブロックは、第2のブロックで生成された動作制御信号により制御され、
前記第3のブロックに入力されるゲーテッドクロックとして、第1および第2のブロックで生成される前記動作制御信号をゲート信号として生成した少なくとも2つのゲーテッドクロック、および、第1のブロックに入力される所定のゲーテッドクロックからなるグループより選択される1つのゲーテッドクロックを用いる、半導体集積回路装置。 - 前記第1のブロックには、ゲーテッドクロックとしてマスタークロックが入力され、
前記第2のブロックには、ゲーテッドクロックとして、前記第1のブロックで生成した動作制御信号をゲート信号として生成したゲーテッドクロック、および、前記マスタークロックのうちいずれかが入力される、請求項1に記載の半導体集積回路装置。 - 前記第3のブロックには、前記グループに含まれる複数のゲーテッドクロックのうち、所定の回路上の制約を満足する1つのゲーテッドクロックが入力される、請求項1又は2に記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003276686A JP3851300B2 (ja) | 2003-07-18 | 2003-07-18 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003276686A JP3851300B2 (ja) | 2003-07-18 | 2003-07-18 | 半導体集積回路装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000375490A Division JP3485885B2 (ja) | 2000-12-11 | 2000-12-11 | 半導体集積回路装置の設計方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004005724A JP2004005724A (ja) | 2004-01-08 |
JP3851300B2 true JP3851300B2 (ja) | 2006-11-29 |
Family
ID=30438647
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003276686A Expired - Fee Related JP3851300B2 (ja) | 2003-07-18 | 2003-07-18 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3851300B2 (ja) |
-
2003
- 2003-07-18 JP JP2003276686A patent/JP3851300B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JP2004005724A (ja) | 2004-01-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104937596B (zh) | 用于3d集成电路的时钟分布网络 | |
US20030015773A1 (en) | Semiconductor device | |
JP2009038072A (ja) | 半導体集積回路及びその開発方法 | |
KR102601216B1 (ko) | 반도체 장치의 설계 방법 | |
JP2008028930A (ja) | 半導体集積回路及びその設計方法 | |
US20090113370A1 (en) | Layout designing method for semiconductor device and layout design supporting apparatus for the same | |
US8086989B2 (en) | Structure for glitchless clock multiplexer optimized for synchronous and asynchronous clocks | |
US6425115B1 (en) | Area efficient delay circuits | |
JP2007300067A (ja) | 半導体集積回路装置およびその設計方法 | |
JP2007294015A (ja) | 半導体集積回路、及びbist回路設計方法 | |
JP3629250B2 (ja) | 半導体集積回路のレイアウト方法及び半導体集積回路 | |
US20040217479A1 (en) | Semiconductor device and design method thereof | |
KR100427004B1 (ko) | 반도체 집적 회로 장치 및 그 설계 방법 | |
JP3851300B2 (ja) | 半導体集積回路装置 | |
US7260804B1 (en) | Method for circuit block routing based on switching activity | |
JP4471582B2 (ja) | 半導体集積回路及び回路設計装置 | |
US7260807B2 (en) | Method and apparatus for designing an integrated circuit using a mask-programmable fabric | |
KR20110094767A (ko) | 반도체 집적 회로 장치 및 그 설계 방법 | |
JP2007103662A (ja) | 半導体集積回路およびその製造方法 | |
US7284217B2 (en) | Method of LSI designing and a computer program for designing LSIS | |
JP2005116793A (ja) | 半導体集積回路及びそのクロック配線方法 | |
JP2006261458A (ja) | クロックツリー安定化装置、および半導体装置 | |
JP2006269900A (ja) | 半導体集積回路の設計方法 | |
Gopalakrishnan | Energy Reduction for Asynchronous Circuits in SoC Applications | |
JP2008242918A (ja) | 半導体集積回路の設計装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051222 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20051227 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A132 Effective date: 20060110 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060215 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060822 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060831 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100908 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100908 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110908 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120908 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130908 Year of fee payment: 7 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
LAPS | Cancellation because of no payment of annual fees |