KR20110094767A - 반도체 집적 회로 장치 및 그 설계 방법 - Google Patents

반도체 집적 회로 장치 및 그 설계 방법 Download PDF

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Abstract

본 발명은, 계층 구조를 구비하는 경우에, 소비 전력을 경감하기 위한 게이티드 클럭을 간단히 선택함으로써 용이하게 저소비 전력의 반도체 집적 회로 장치를 얻는 것이다. 본 발명에 따르면, 3개의 계층 구조를 구비함과 함께, 각 계층마다 상위 계층에서 하위 계층으로 동작 제어 신호(CTL 1_2, CTL 1_1, CTL 1_1_1)가 출력되는 복수의 회로 블록(1 ~ 4)을 포함하고, 제3 계층의 회로 블록(4)에 입력되는 게이티드 클럭으로서, 서로 다른 계층으로 출력되는 2개의 동작 제어 신호(CTL 1_1, CTL 1_1_1)를 게이트 신호로서 생성한 2개의 게이티드 클럭과, 최상위 계층의 회로 블록(1)에 입력되는 게이티드 클럭인 마스터 클럭으로 이루어지는 3개의 게이티드 클럭을 포함하는 그룹에서 선택되는 하나의 게이티드 클럭을 이용한다.

Description

반도체 집적 회로 장치 및 그 설계 방법{SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND ITS DESIGN METHOD}
본 발명은, 반도체 집적 회로 장치 및 그 설계 방법에 관한 것으로서, 특히, 계층 구조를 구비하는 회로 블록을 포함하는 반도체 집적 회로 장치 및 그 설계 방법에 관한 것이다.
최근, 전자 기기 등에 이용되는 반도체 집적 회로 장치에는, 소형화, 경량화, 저전력화 및 비용의 삭감이 요구되고 있다. 그래서, 이와 같은 요구를 고려하여 메모리나 각종 논리 회로를 하나의 칩 상에 설치한 시스템 LSI가 개발되고 있다. 이와 같은 시스템 LSI에 대응한 설계 기술로서, 종래 어떤 기능을 실현하는 많은 셀을 포함하는 회로 블록(기능 블록(IP)이라고도 함)을 기본 단위로서 설계를 행하는 설계 방법이 공지되어 있다. 또한, 이와 같은 회로 블록을 기본 단위로서 설계를 행하는 방법 중에서 회로 블록을 기본 단위로서 계층 구조를 만들어서 설계를 행하는 설계 방법도 공지되어 있다.
또한, 상술한 회로 블록을 기본 단위로서 계층 구조를 만드는 것에 따라 설계를 행하는 설계 방법에 있어서, 소비 전력을 삭감하는 설계 방법으로서, 예를 들면, 클럭을 필요한 경우만 온(ON)시키는 게이트를 이용한 게이티드 클럭을 사용하는 방법도 제안되어 있다. 이러한 게이티드 클럭에 대해서는, 예를 들면, 닛게이(日經) 마이크로디바이스 별책 '저전력 LSI의 기술 백서'(닛게이 BP사 1994년 발행)의 80쪽에 기재되어 있다.
또한, 상술한 회로 블록을 기본 단위로 하는 반도체 집적 회로 장치의 설계 방법은, 예를 들면, 일본특허공개 제2000-123059호 공보에 개시되어 있다. 이러한 공보에는, 하나의 계층 내의 블록간에 공유될 수 있는 부분을 공유함으로써 전력을 삭감하는 설계 방법이 개시되어 있다.
하지만, 상기 공보에는 하나의 계층 내에서의 소비 전력 삭감에 관한 설계 방법만이 개시되어 있고, 계층 구조를 구비하는 경우의 소비 전력 삭감에 관한 설계 방법에 대해서는 어떠한 것도 개시되어 있지 않다. 이 때문에, 종래에서는 계층 구조를 구비하는 복수의 회로 블록을 포함하는 반도체 집적 회로 장치의 설계에 있어서는, 소비 전력을 경감하기 위한 간단하고 쉬운 설계 방법을 제공하는 것이 곤란하였다. 특히, 3개 이상의 계층 구조를 구비하는 경우에는, 계층구조가 복잡하게 되기 때문에, 소비 전력 삭감에 관한 간단하고 쉬운 설계 방법을 제공하는 것은 곤란하였다. 이 때문에, 종래에서는 3개 이상의 계층 구조를 구비하는 경우에, 저소비 전력의 반도체 집적 회로 장치 및 간단한 방법으로 설계하는 것은 곤란하였다.
또한, 종래 계층 구조를 구비하는 경우에, 소비 전력 삭감을 위한 게이티드 클럭을 채용하고자 하면, 게이티드 클럭의 구성이 복잡하게 되는 문제점도 있었다. 특히, 3층 이상의 계층 구조를 구비하는 경우에는, 계층 구조가 복잡하게 되기 때문에, 이러한 경향이 현저하다. 또한, 종래에서는, 각 회로 블록의 조합을 바꾸도록 한 설계 변경이나 계층 구조를 변경하는 설계 변경을 행하는 경우, 처음부터 게이티드 클럭의 구성을 설계 수정할 필요가 있었다. 이 때문에, 종래에서는 설계 변경을 행하는 경우에, 게이티드 클럭의 구성을 간단히 설계하는 것은 곤란하였다.
따라서 본 발명의 목적은 소비 전력 삭감을 위한 게이티드 클럭을 간단한 수법으로 선택함으로써 용이하게 저소비 전력의 반도체 집적 회로 장치를 제공하는데 있다.
또한, 본 발명의 다른 목적은 계층 구조를 구비하는 경우에, 소비 전력 삭감을 위한 게이티드 클럭을 용이하게 선택하는 것이 가능한 반도체 집적 회로 장치의 설계 방법을 제공하는데 있다.
상기와 같은 목적들을 달성하기 위한 본 발명에 따른 반도체 집적 회로 장치는, 제1 블록과, 상기 제1 블록에서 생성된 동작 제어 신호에 의해 제어되는 제2 블록과, 상기 제2 블록에서 생성된 동작 제어 신호에 의해 제어되는 제3 블록을 갖고, 상기 제3 블록에 입력되는 게이티드 클럭으로서, 제1 및 제2 블록에서 생성되는 상기 동작 제어 신호를 게이트 신호로서 생성한 적어도 2개의 게이티드 클럭, 및 제1 블록에 입력되는 소정의 게이티드 클럭으로 이루어진 그룹에서 선택되는 하나의 게이티드 클럭을 이용한다.
또한, 본 발명에 따른 반도체 집적 회로 장치는, 제1 블록과, 상기 제1 블록의 영역 내에 형성된 제2 블록과, 상기 제2 블록의 영역 내에 형성된 제3 블록을 갖고, 상기 제2 블록은 제1 블록에서 생성된 상기 동작 제어 신호에 의해 제어되고, 상기 제3 블록은 제2 블록에서 생성된 상기 동작 제어 신호에 의해 제어되고, 상기 제3 블록에 입력되는 게이티드 클럭으로서, 제1 및 제2 블록에서 생성되는 상기 동작 제어 신호를 게이트 신호로서 생성한 적어도 2개의 게이티드 클럭, 및 제1 블록에 입력되는 소정의 게이티드 클럭으로 이루어진 그룹에서 선택되는 하나의 게이티드 클럭을 이용한다.
상술한 바와 같이 구성함으로써, 동작 제어 신호와 제3 블록에 입력되는 소정의 게이티드 클럭에 기초하여 소비 전력을 경감하기 위한 복수의 게이티드 클럭이 기계적으로 간단히 결정된다. 그래서, 그 복수의 게이티드 클럭 중에서 소정의 회로 제약을 만족하는 하나의 게이티드 클럭을 선택하면, 용이하게 저소비 전력의 반도체 집적 회로 장치를 얻을 수 있다.
또한, 본 발명에 따른 반도체 집적 회로 장치는, 상기 제1 블록에는 게이티드 클럭으로서 마스터 클럭이 입력되고, 제2 블록에는 게이티드 클럭으로서 상기 제1 블록에서 생성한 동작 제어 신호를 게이트 신호로서 생성한 게이티드 클럭, 및 마스터 클럭 중 어느 하나가 입력된다. 이와 같이 구성함으로써 제1 및 제2 블록에 입력되는 소비 전력 경감을 위한 게이티드 클럭을 용이하게 선택할 수 있다.
또한, 본 발명에 따른 반도체 집적 회로 장치는, 제3 블록에는, 상기 그룹에 포함되는 복수의 게이티드 클럭 중에서 소정의 회로 상의 제약을 만족하는 하나의 게이티드 클럭이 입력된다. 이와 같이 구성함으로써 제3 블록에는 소정의 회로 상의 제약을 만족하는 하나의 게이티드 클럭이 입력되기 때문에, 간단히 소정의 회로 상의 제약을 만족하는 최적화된 게이티드 클럭을 공급할 수 있다.
또한, 본 발명에 따른 반도체 집적 회로 장치의 설계 방법은, 적어도 3개의 계층 구조를 구비함과 함께, 각 계층마다 상위계층에서 하위 계층으로 동작 제어 신호가 출력되는 복수의 회로 블록을 포함한 반도체 집적 회로 장치의 설계 방법에 있어서, 복수의 회로 블록 내의 제3 계층 이하의 하위 계층의 회로 블록에 입력되는 게이티드 클럭으로서, 서로 다른 계층으로 출력되는 적어도 2개의 동작 제어 신호를 게이트 신호로서 생성한 적어도 2개의 게이티드 클럭과, 최상위 계층의 회로 블록에 입력되는 소정의 게이티드 클럭으로 이루어진 적어도 3개의 게이티드 클럭을 포함하는 그룹에서 하나의 게이티드 클럭을 선택하는 단계를 포함한다.
상술한 바와 같이 구성함으로써 동작 제어 신호와 최상위 계층에 입력되는 게이티드 클럭에 기초하여 소비 전력을 경감하기 위한 복수의 게이티드 클럭이 기계적으로 간단히 결정되기 때문에, 그 복수의 게이티드 클럭 중에서 소정의 회로 제약을 만족하는 하나의 게이티드 클럭을 선택하면, 용이하게 저소비 전력의 반도체 집적 회로 장치를 설계할 수 있다. 또한, 회로 블록의 조합을 변경하도록 한 설계 변경이나 계층 구조를 변경하도록 한 설계 변경을 행하는 경우에도, 동작 제어 신호 및 최상위 계층에 입력되는 게이티드 클럭에 기초하여 용이하게 각 회로 블록에 입력되는 게이티드 클럭을 선택할 수 있다. 따라서, 회로 블록의 설계 변경을 행하는 경우에도, 간단히 대처할 수 있다.
또한, 본 발명에 따른 반도체 집적 회로 장치의 설계 방법에서는, 제3 계층 이하의 하위 계층의 회로 블록에 입력되는 하나의 게이티드 클럭을 선택하는 단계는, 하위 계층의 동작 제어 신호에 의해 생성되는 제1 게이티드 클럭이 소정의 회로 상의 제약을 만족하고 있는지 여부를 판단하는 단계와, 제1 게이티드 클럭이 소정의 회로 상의 제약을 만족하고 있는 경우에는, 제1 게이티드 클럭을 선택함과 함께 제1 게이티드 클럭이 소정의 회로 상의 제약을 만족하고 있는 않은 경우에는, 제1 게이티드 클럭을 소정의 회로 상의 제약을 만족하는 상위 계층의 제2 게이티드 클럭으로 치환하는 단계를 포함한다. 청구항 6에서는 이와 같이 구성함으로써 소정의 회로 상의 제약을 만족하는 게이티드 클럭을 자동적으로 선택할 수 있다.
또한, 본 발명에 따른 반도체 집적 회로 장치의 설계 방법에서는, 소정의 회로 상의 제약은, 하나의 게이티드 클럭에 의해 동작하는 플립플롭이 소정의 개수 이상인 것을 포함한다.
이와 같이 구성함으로써 플립플롭이 소정의 개수 이상 동작함에 따라 저소비 전력에 적합한 게이티드 클럭을 선택할 수 있다. 이에 따라, 보다 전력의 소비를 삭감하는 것이 가능한 반도체 집적 회로 장치를 설계할 수 있다.
또한, 본 발명에 따른 반도체 집적 회로 장치의 설계 방법에서는, 상위 계층의 제2 게이티드 클럭으로 치환하는 경우에, 불필요한 하위 계층의 제1 게이티드 클럭을 말소하는 단계를 더 포함한다.
이와 같이 구성함으로써 자동적으로 회로 제약을 만족시키는 게이티드 클럭을 선택할 수 있다.
상술한 바와 같이 본 발명은 계층 구조를 구비하는 회로 블록을 포함하는 반도체 집적 회로 장치에 있어서, 소비 전력을 경감하기 위한 게이티드 클럭을 간단히 선택할 수 있기 때문에, 용이하게, 저소비 전력의 반도체 집적 회로 장치를 얻을 수 있다.
또한, 계층 구조를 구비하는 경우에, 동작 제어 신호와 최상위 계층에 입력되는 게이티드 클럭에 기초하여 간단히 각 회로 블록에 입력되는 게이티드 클럭을 선택할 수 있기 때문에, 각 회로 블록을 설계 변경하는 경우에도, 간단히 대처할 수 있다.
도 1은 본 발명의 일실시 형태에 따른 3개의 계층 구조를 구비하는 회로 블록을 포함하는 반도체 집적 회로 장치의 구성을 도시한 블록도,
도 2는 도 1에 도시한 제3 계층의 회로 블록의 내부 구성 및 신호를 설명하기 위한 블록도,
도 3은 도 2에 도시한 제3 계층의 회로 블록의 내부 구성을 블랙 박스로 한 경우의 블록도,
도 4는 도 1에 도시한 게이티드 클럭 생성부의 상세 구성을 도시한 블록도,
도 5는 도 4에 도시한 게이티드 클럭 생성부의 동작을 설명하기 위한 타이밍도,
도 6은 도 1에 도시한 제3 계층의 회로 블록에 대한 게이티드 클럭을 선택할 경우의 방법을 설명하기 위한 개략도.
이하 본 발명의 바람직한 실시 예들의 상세한 설명이 첨부된 도면들을 참조하여 설명될 것이다. 도면들 중 동일한 구성들은 가능한 한 어느 곳에서든지 동일한 부호들을 나타내고 있음을 유의하여야 한다. 하기 설명에서 구체적인 특정 사항들이 나타나고 있는데, 이는 본 발명의 보다 전반적인 이해를 돕기 위해 제공된 것이다. 그리고 본 발명을 설명함에 있어, 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
도 1은 본 발명의 일실시 형태에 따른 3개의 계층 구조를 구비하는 반도체 집적 회로 장치의 구성을 도시한 블록도이다. 또한, 도 2는 도 1에 도시한 제3 계층의 회로 블록의 내부 구성 및 신호를 설명하기 위한 블록도이다. 도 3은 도 2에 도시한 제3 계층의 회로 블록의 내부를 블랙 박스로서 나타낸 경우의 블록도이다. 또한, 도 4는 도 1에 도시한 게이티드 클럭 생성부의 상세 구성을 도시한 블록도이다. 도 5는 도 4의 게이티드 클럭 생성부의 클럭 생성 동작을 설명하기 위한 타이밍도이다.
우선, 도 1을 참조하여, 본 발명의 일실시 형태에 따른 반도체 집적 회로 장치는, 3개의 계층 구조를 구비하는 복수의 회로 블록(1 ~ 4)을 포함하고 있다. 최상위 계층인 제1 계층의 회로 블록(Class 1)(1)의 하위 계층으로서, 제2 계층의 회로 블록(Class 1_2)(2)과, 제2 계층의 회로 블록(Class 1_1)(3)이 설치되어 있다. 또한, 제2 계층의 회로 블록(Class 1_1)(3)의 하위 계층으로서 제3 계층의 회로 블록(Class 1_1_1)(4)이 설치되어 있다.
각 회로 블록(1 ~ 4)에는, 게이티드 클럭 생성부(5)로부터 하나씩 게이티드 클럭이 공급된다. 또한, 제2 계층의 회로 블록(2)에는, 제1 계층의 회로 블록(1)으로부터 동작 제어 신호(CTL 1_2)가 출력된다. 또한, 제2 계층의 회로 블록(3)에는, 제1 계층의 회로 블록(1)으로부터 동작 제어 신호(CTL 1_1)가 출력된다. 또 한, 제3 계층의 회로 블록(4)에는, 제2 계층의 회로 블록(3)으로부터 동작 제어 신호(CTL 1_1_1)가 출력된다. 이와 같이, 각 계층마다 상위 계층에서 하위 계층으로 동작 제어 신호가 출력된다. 이에 따라, 상위 계층의 회로 블록이 동작 중에만 그 하위 계층의 회로 블록이 동작하는 구조로 하고 있다.
최하위 계층인 제3 계층의 회로 블록(4)은, 도 2에 도시한 바와 같이, 데이터를 보유하기 위한 플립플롭(42)과, 동작제어 신호에 기초하여 플립플롭(42)에 신규 입력 데이터를 래치할지 여부를 선택하기 위한 셀렉터(41)를 포함하고 있다. 셀렉터(41)에는 입력 신호와 동작 제어 신호(CTL 1_1_1)가 입력된다. 또한, 플립플롭(42)에는 셀렉터(41)로부터의 신호와 게이티드 클럭(CLK 1_1_1)이 입력된다.
동작으로서는 동작 제어 신호(CTL 1_1_1)가 온(ON)인 경우만, 입력 신호를 셀렉터(41)에 의해 플립플롭(42)에 래치시켜서 보유한다. 동작 제어 신호(CTL 1_1_1)가 오프(OFF)인 경우에는, 플립플롭(42)은 보유되어 있는 값을 출력하는 것만으로 양호하다. 본 실시 형태에서는 다른 회로 블록(1 ~ 3)도 또한 도 2에 도시한 제3 계층의 회로 블록(4)과 동일한 구성을 구비하고 있다.
도 2에 도시한 제3 계층의 회로 블록(4)의 내부를 블랙 박스로서 나타내면 도 3에 도시한 바와 같이 된다. 일반적으로, 각 계층의 회로 블록(1 ~ 4)은, 도 3에 도시한 바와 같이 나타난다.
도 2 및 도 3에 도시한 제3 계층의 회로 블록(4)에서는, 상술한 바와 같이 동작 제어 신호(CTL 1_1_1)가 오프되는 경우는, 플립플롭(42)은 보유하고 있는 값을 출력하는 것만으로 양호하기 때문에, 이러한 경우에는 클럭을 공급할 필요가 없다. 이와 같은 경우, 전력 소비를 위해, 동작에 필요할 경우만 클럭을 공급하는 방법으로서 본 실시 형태에서는 게이티드 클럭이 이용된다. 게이티드 클럭 생성부(5)는 도 4에 도시한 바와 같이 플립플롭(51)과 AND 회로(52)를 포함하고 있다.
플립플롭(51)의 한쪽의 입력단에는 동작 제어 신호와 등가인 게이트 신호 또는 게이티드 클럭으로서의 마스터 클럭과 등가인 클럭을 출력하기 위한 게이트 신호(예를 들면, 항상 '1'의 신호)가 입력된다. 또한, 플립플롭(51)의 다른쪽의 입력단에는, 마스터 클럭이 입력된다. AND 회로(52)에는, 마스터 클럭과 플립플롭(51)의 출력이 입력된다. 이에 따라, AND 회로(52)로부터 게이티드 클럭이 출력된다. 도 4에는, 도 1에 도시한 제3 계층의 회로 블록(4)에 입력되는 게이티드 클럭(CLK 1_1_1)이 생성되는 예가 도시되어 있다. 이러한 경우, 게이트 신호로서는, 동작 제어 신호(CTL1_1_1)와 등가인 게이트 신호(GT 1_1_1)를 이용한다. 예를 들면, 이 시점의 신호의 타이밍은 도 5에 도시한 바와 같이 된다.
본 실시 형태의 3계층 구조를 구비하는 클럭 구성의 경우, 도 1에 도시한 바와 같이, 각 회로 블록(1 ~ 4)마다 개별적으로 게이티드 클럭을 공급한다. 이때, 각 회로 블록(1 ~ 4)에 대하여 하나의 게이티드 클럭을 공급한다. 본 실시 형태에서는, 각 회로 블록(1 ~ 4)에 공급하는 게이티드 클럭이 2개인 경우에는 회로 블록을 나눔으로써 상기 하나의 게이티드 클럭의 규칙을 유지할 수 있게 한다.
본 실시 형태에서는, 각 회로 블록(1 ~ 4)에, 다음과 같은 게이티드 클럭을 공급한다.
우선, 최상위 계층인 제1 계층의 회로 블록(Class 1)(1)에는, 도 1에 도시한 바와 같이, 게이티드 클럭으로서, 마스터 클럭(MCLK)을 공급한다. 또한, 제1 계층의 하위 계층인 제2 계층의 회로 블록(Class 1_2)(2)에는 동작 제어 신호(CTL 1_2)를 게이트 신호로서 생성되는 게이티드 클럭(CLK 1_2), 또는 마스터 클럭(MCLK)을 공급한다. 또한, 제2 계층의 회로 블록(Class 1_1)(3)에는, 동작 제어 신호(CTL 1_1)를 게이트 신호로서 생성되는 게이티드 클럭(CLK 1_1), 또는 마스터 클럭(MCLK)을 공급한다.
또한, 제3 계층의 회로 블록(Class 1_1_1)(4)에는 동작 제어 신호(CTL 1_1_1)를 게이트 신호로서 생성되는 게이티드 클럭(CLK 1_1_1), 그 상위 계층의 동작 제어 신호(CTL 1_1)를 게이트 신호로서 생성되는 게이티드 클럭(CLK 1_1), 또는 마스터 클럭(MCLK)을 공급한다.
도 6은 도 1에 도시한 제3 계층의 회로 블록에 대한 게이티드 클럭을 선택할 경우의 방법을 설명하기 위한 개략도이다. 도 6을 참조하여, 다음에, 제3 계층의 회로 블록(4)에 있어서 상술한 3개의 게이티드 클럭(CLK 1_1_1, CLK 1_1, MCLK) 중에서 하나의 게이티드 클럭을 선택하는 수순에 대해서 설명한다.
우선, 제3 계층의 회로 블록(4)에 입력되는 동작 제어 신호(CTL 1_1_1)를 게이트 신호로서 생성되는 게이티드 클럭(CLK 1_1_1)이 다음과 같은 회로 상의 제약을 만족하고 있는지 여부를 조사한다. 예를 들면, 하나의 게이티드 클럭으로 동작하는 플립플롭이 회로 제약에 의한 소정수(M) 이상인지를 조사한다. 상기 제약을 만족시키고 있는 경우는, 그 게이티드 클럭(CLK 1_1_1)을 도 6에 도시한 바와 같이 제3 계층의 회로 블록(4)에 접속한다. 그래서, 게이티드 클럭(CLK 1_1_1)이 상기의 회로 제약을 만족하고 있지 않은 경우에는, 그 게이티드 클럭(CLK 1_1_1)을 그 상위 계층의 게이티드 클럭(CKL 1_1)으로 치환한다.
즉, 게이티드 클럭(CLK 1_1_1)은 본래 제3 계층의 회로 블록(4)에 공급되는 게이티드 클럭이지만, 상기 제약에 위반하고 있는 경우는, 그 상위 계층의 게이티드 클럭(CLK 1_1)으로 치환된다. 또한, 필요하다면, 최상위 계층의 게이티드 클럭인 마스터 클럭(MCLK)로 치환한다. 그후, 불필요한 게이티드 클럭은 말소한다.
상술한 바와 같은 설계 방법을 이용함으로써 계층 구조를 구비하는 블록 버스의 설계 방법에 있어서, 자동적으로 회로 제약을 만족시키는 게이티드 클럭을 생성할 수 있다.
또한, 제2 계층의 회로 블록(Class 1_2)(2)에 대해서도, 본래 이러한 회로 블록(2)에 공급되는 게이티드 클럭(CLK 1_2)이 회로 제약을 만족시키는지 여부를 조사한다. 그래서, 회로 제약을 만족하고 있는 경우에는, 그 게이티드 클럭(CLK 1_2)을 제2 계층의 회로 블록(2)에 공급한다(도 1참조). 그 게이티드 클럭(CLK 1_2)이 회로 제약에 위반하는 경우에는, 마스터 클럭(MCLK)으로 치환한다. 또한, 제2 계층의 회로 블록(Class 1_1)(3)에 대해서도, 본래 이러한 회로블록(3)으로 공급되는 게이티드 클럭(CLK 1_1)이 회로 제약을 만족시키는지 여부를 조사한다. 그래서, 회로 제약을 만족하고 있는 경우에는, 그 게이티드 클럭(CLK 1_1)을 제2 계층의 회로 블록(3)에 공급한다. 그 게이티드 클럭(CLK1_1)이 소정의 회로 제약을 만족하고 있지 않은 경우에는, 마스터 클럭(MCLK)으로 치환한다.
본 실시 형태에서는, 상술한 바와 같이, 제3 계층의 회로 블록(4)으로 입력되는 게이티드 클럭으로서, 서로 다른 계층에 출력되는 2개의 동작 제어 신호(CTL 1_1_1 및 CTL 1_1)를 게이트 신호로서 생성한 게이티드 클럭 및 마스터 클럭 중 어느 하나의 게이티드 클럭을 이용함으로써 소비 전력을 경감하기 위한 복수의 게이티드 클럭을 기계적으로 간단히 결정할 수 있다. 그에 따라, 그 복수의 게이티드 클럭 중에서 소정의 회로 제약을 만족하는 하나의 게이티드 클럭을 선택하면, 용이하게 저소비 전력의 반도체 집적 회로 장치를 얻을 수 있다.
또한, 최상위 계층인 제1 계층의 회로 블록(1)에는 마스터 클럭을 공급함과 함께, 제2 계층의 회로 블록(2 및 3)에는, 동작 제어 신호에 대응하는 게이티드 클럭 또는 마스터 클럭을 공급함으로써 제1 계층의 회로 블록(1)과, 제2 계층의 회로 블록(2 및 3)으로 공급하는 소비 전력 경감을 위한 게이티드 클럭을 용이하게 선택할 수 있다.
또한, 회로 블록의 조합을 변경하도록 한 설계 변경이나 계층 구조를 변경하도록 한 설계 변경을 행하는 경우에도, 동작 제어 신호와 최상위 계층으로 입력되는 마스터 클럭에 기초하여 용이하게 각 회로 블록(1 ~ 4)에 입력하는 게이티드 클럭을 선택할 수 있다. 그 결과, 설계 변경을 행하는 경우에도, 간단히 대처할 수 있다.
또한, 금회 개시된 실시 형태는, 모든 점에서 예시적이지 제한적인 것이 아님을 주지하여야 한다. 본 발명의 범위는, 상술한 실시 형태의 설명에서가 아니라 특허청구의 범위에 의해서 개시되고, 또한 특허청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함된다.
예를 들면, 상기 실시 형태에서는, 3개의 계층 구조를 구비하는 회로 블록을 포함한 반도체 집적 회로 장치를 예로서 설명하였지만, 본 발명은 이에 한정하지 않으며, 4개 이상의 계층 구조를 구비하는 경우에도 동일하게 적용 가능하다.
이러한 경우, 제1 계층 내지 제3 계층의 회로 블록에 대해서는, 상기 실시 형태와 동일한 게이티드 클럭을 선택하여 공급한다. 그래서, 제4 계층 이하의 클럭에는 그 계층에 입력되는 동작 제어 신호와 상위 계층의 동작 제어 신호 및 마스터 클럭 중에서 소정의 회로 제약을 만족하는 게이티드 클럭을 선택하여 공급한다. 또한, 제4 계층 이하의 하위 계층의 회로 블록에 대해서는, 상술한 제3 계층의 회로 블록(4)의 경우와 동일한 방법을 이용하여, 회로 제약을 만족시키는 게이티드 클럭을 자동적으로 선택할 수 있다.
또한, 상기 실시 형태에서는, 하나의 게이티드 클럭으로 동작하는 플립플롭이 소정수(M) 이상있다고 하는 회로 제약을 예로 들어 설명하였지만, 본 발명은 이에 한정되지 않으면, 상황에 응하여 다른 회로 제약을 이용하여도 된다. 예를 들면, 상술한 플립플롭의 수에 관한 회로 제약에 더하여 게이티드 클럭의 종류의 총수가 소정수(N) 이하라고 하는 회로 제약을 추가하여도 된다.
또한, 상기 실시 형태에서는, 각 회로 블록(1 ~ 4)에 하나씩의 게이티드 클럭을 공급하는 예를 도시하였지만, 본 발명은 이에 한정되지 않으며, 각 회로 블록에 복수개의 게이티드 클럭을 공급할 수 있게 하여도 된다.
또한, 상기 실시 형태에서는, 각 회로 블록(2 ~ 4)에 동작 제어 신호를 하나 씩 입력하는 예를 도시하였지만, 본 발명은 이에 한정되지 않으며, 각 회로 블록에 복수의 동작 제어 신호를 입력할 수 있게 하여도 된다.
한편 본 발명의 상세한 설명에서는 구체적인 실시 예에 관해 설명하였으나, 본 발명의 범위에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능함은 물론이다. 그러므로 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구의 범위뿐 아니라 이 특허청구의 범위와 균등한 것들에 의해서 정해져야 한다.
1 : 제1 계층의 회로 블록(Class 1)
2 : 제2 계층의 회로 블록(Class 1_2)
3 : 제2 계층의 회로 블록(Class 1_1)
4 : 제3 계층의 회로 블록(Class 1_1_1)
5 : 게이티드 클럭 생성부
41 : 셀렉터 42 : 플립플롭
51 : 플립플롭 52 : AND 회로

Claims (8)

  1. 제1 블록과,
    상기 제1 블록에서 생성된 동작 제어 신호에 의해 제어되는 제2 블록과,
    상기 제2 블록에서 생성된 동작 제어 신호에 의해 제어되는 제3 블록을 갖고,
    상기 제3 블록에 입력되는 게이티드 클럭으로서, 제1 및 제2 블록에서 생성되는 상기 동작 제어 신호를 게이트 신호로서 생성한 적어도 2개의 게이티드 클럭, 및 제1 블록에 입력되는 소정의 게이티드 클럭으로 이루어진 그룹에서 선택되는 하나의 게이티드 클럭을 이용하는 반도체 집적 회로 장치.
  2. 제1 블록과,
    상기 제1 블록의 영역 내에 형성된 제2 블록과,
    상기 제2 블록의 영역 내에 형성된 제3 블록을 갖고,
    상기 제2 블록은 제1 블록에서 생성된 상기 동작 제어 신호에 의해 제어되고,
    상기 제3 블록은 제2 블록에서 생성된 상기 동작 제어 신호에 의해 제어되고,
    상기 제3 블록에 입력되는 게이티드 클럭으로서, 제1 및 제2 블록에서 생성되는 상기 동작 제어 신호를 게이트 신호로서 생성한 적어도 2개의 게이티드 클럭, 및 제1 블록에 입력되는 소정의 게이티드 클럭으로 이루어진 그룹에서 선택되는 하나의 게이티드 클럭을 이용하는 반도체 집적 회로 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 블록에는, 게이티드 클럭으로서 마스터 클럭이 입력되고,
    상기 제2 블록에는, 게이티드 클럭으로서, 상기 제1 블록에서 생성한 동작 제어 신호를 게이트 신호로서 생성한 게이티드 클럭, 및 상기 마스터 클럭 중 어느 하나가 입력되는 반도체 집적 회로 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 제3 블록에는, 상기 그룹에 포함되는 복수의 게이티드 클럭 중 소정의 회로 상의 제약을 만족하는 하나의 게이티드 클럭이 입력되는 반도체 집적 회로 장치.
  5. 적어도 3개의 계층 구조를 구비함과 함께, 각 계층마다 상위 계층에서 하위 계층으로 동작 제어 신호가 출력되는 복수의 회로 블록을 포함한 반도체 집적 회로 장치의 설계 방법에 있어서,
    상기 복수의 회로 블록 내의 제3 계층 이하의 하위 계층의 회로 블록에 입력되는 게이티드 클럭으로서, 서로 다른 계층에 출력되는 적어도 2개의 상기 동작 제어 신호를 게이트 신호로서 생성한 적어도 2개의 게이티드 클럭, 및 최상위 계층의 회로 블록에 입력되는 소정의 게이티드 클럭으로 이루어진 적어도 3개의 게이티드 클럭을 포함하는 그룹에서 하나의 게이티드 클럭을 선택하는 단계를 포함하는 반도체 집적 회로 장치의 설계 방법.
  6. 상기 제3 계층 이하의 하위 계층의 회로 블록에 입력되는 하나의 게이티드 클럭을 선택하는 단계는,
    하위 계층의 동작 제어 신호에 의해 생성되는 제1 게이티드 클럭이 소정의 회로 상의 제약을 만족하는지 여부를 판단하는 단계와, 상기 제1 게이티드 클럭이 상기 소정의 회로 상의 제약을 만족하고 있는 경우에는 상기 제1 게이티드 클럭을 선택함과 함께, 상기 제1 게이티드 클럭이 상기 소정의 회로 상의 제약을 만족하고 있지 않은 경우에는 상기 제1 게이티드 클럭을 상기 소정의 회로 상의 제약을 만족하는 상위 계층의 제2 게이티드 클럭으로 치환하는 단계를 포함하는 반도체 집적 회로 장치의 설계 방법.
  7. 제6항에 있어서, 상기 소정의 회로 상의 제약은,
    하나의 게이티드 클럭에 의해 동작하는 플립플롭이 소정 개수 이상인 것을 포함하는 반도체 집적 회로 장치의 설계 방법.
  8. 제6항 또는 제7항에 있어서,
    상기 상위 계층의 제2 게이티드 클럭으로 치환되는 경우에, 불필요한 상기 하위 계층의 제1 게이티드 클럭을 말소시키는 단계를 더 포함하는 반도체 집적 회로 장치의 설계 방법.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210127739A (ko) * 2019-09-03 2021-10-22 선전 구딕스 테크놀로지 컴퍼니, 리미티드 비동기식 샘플링 아키텍쳐 및 칩

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