JP2006084314A

JP2006084314A - 半導体集積回路

Info

Publication number: JP2006084314A
Application number: JP2004269068A
Authority: JP
Inventors: Teruaki Takeuchi; 輝明武内
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2004-09-16
Filing date: 2004-09-16
Publication date: 2006-03-30

Abstract

【課題】スキャンテスト時の消費電力を削減することができるとともに、回路面積を削減することができる半導体集積回路を提供する。
【解決手段】第１、第２のクロック制御部１０６、１０７は、スキャンテスト時に、制御信号入力端子１０５からの制御信号によってスキャンクロック入力端子１０４を選択し、クロックパス１０８、１０９へスキャンテスト時のクロックを供給する。一方、第３のクロック制御部１１７は、スキャンテスト時に、制御信号入力端子１０５からの制御信号によって、検査に関係の無いＲＯＭやＲＡＭ等のハードマクロ１１０へのクロックの供給を停止させる。
【選択図】図１

Description

本発明は、スキャン設計がなされた半導体集積回路に関する。

従来より、製造された半導体集積回路に故障が無いかどうかを検査するために、半導体集積回路には、フリップフロップの一部または全部をスキャンフリップフロップに置き換える、いわゆるスキャン設計がなされているものがある。

図２に従来のスキャンチェーンを用いた半導体集積回路の一例を示す。
図２において、２０１はスキャン入力端子を示す。スキャン入力端子２０１からはテスト用のデータが入力される。

２０２、２０３はクロック入力端子を示す。クロック入力端子２０２、２０３からは通常動作時のクロックが入力される。２０４はスキャンクロック入力端子を示す。スキャンクロック入力端子２０４からはスキャンテスト時のクロックが入力される。

２０５は制御信号入力端子、２０６、２０７は第１、第２のクロック制御部を示す。第１のクロック制御部２０６はクロック入力端子２０２とスキャンクロック入力端子２０４を制御信号入力端子２０５からの制御信号によって選択する。同様に、第２のクロック制御部２０７はクロック入力端子２０３とスキャンクロック入力端子２０４を制御信号入力端子２０５からの制御信号によって選択する。

２０８、２０９は第１、第２のクロックパスを示す。また、２１０はＲＯＭやＲＡＭ等のハードマクロを示す。また、２１１はスキャンチェーン、２１２はスキャン出力端子、２１３〜２１６は第１ないし第４のフリップフロップ（スキャンフリップフロップ）を示す。

第１のクロックパス２０８は、第１のクロック制御部２０６からのクロックを第１、第２のフリップフロップ２１３、２１４へ供給する。また、第２のクロックパス２０９は、第２のクロック制御部２０７からのクロックを第３、第４のフリップフロップ２１５、２１６とハードマクロ２１０へ供給する。

スキャンチェーン２１１は、スキャンテスト時にスキャン入力端子２０１からのテスト用データを第１ないし第４のフリップフロップ２１３〜２１６を介してスキャン出力端子２１２から出力させる。

以上のように、従来の半導体集積回路では、第１、第２のクロック制御部２０６、２０７の選択機能を用いることにより、通常動作時に使用する第１、第２のクロックパス２０８、２０９を、スキャンテスト時に使用するクロックパスとして兼用していた。

一方、スキャン設計がなされた半導体集積回路では、スキャンテスト時に回路中のクロックが一斉に動き、全てのスキャンフリップフロップが同時に動作するため、スキャンテスト時の消費電力が大きくなるという問題があった。

そこで、従来より、スキャン設計がなされた半導体集積回路の消費電力を削減するために、スキャンチェーンを複数に分割して備え、各スキャンチェーンに対して選択的にシフト動作のクロックを供給していた（例えば、特許文献１参照。）。

しかしながら、各スキャンチェーンに対して選択的にシフト動作のクロックを供給する構成にしても、従来の半導体集積回路では、通常動作時に使用するクロックパスをスキャンテスト時に使用するクロックパスとして兼用するため、スキャンテスト時に、検査に関係の無いＲＯＭやＲＡＭ等のハードマクロにもクロックが供給され、スキャンチェーンに接続するスキャンフリップフロップやハードマクロが一斉に動作して、通常動作時以上の電力を消費するという問題があった。例えば、図２に示す例では、第２のクロック制御部２０７において、通常動作時に使用されるクロック入力端子２０３とスキャンテスト時に使用されるスキャンクロック入力端子２０４を選択して第２のクロックパス２０９へクロックを供給するため、スキャンテスト時に、検査に関係の無いハードマクロ２１０にもクロックが供給され、スキャンチェーン２１１に接続するスキャンフリップフロップ２１３〜２１６やハードマクロ２１０が一斉に動作して、通常動作時以上の電力を消費することになる。

また、スキャンテスト時には、通常動作時以上の電力を消費するため、電力不足となって回路が誤動作するおそれがある。そこで、従来は、電源幅を太くしたり電源配線の本数を増やすことにより電源を強化して電力不足による誤動作を防止していたが、そのため、半導体集積回路の面積が増大するという問題があった。
特開平１０−１９７６０３（第１−７頁、第３図）

本発明は、上記問題を解決するためになされたものであり、スキャン設計がなされた半導体集積回路に対して、スキャンテスト時にＲＯＭやＲＡＭ等のハードマクロへのクロック供給を停止させる機能を有せしめることにより、スキャンテスト時の消費電力を削減できるとともに、回路面積を削減できる半導体集積回路を提供することを目的とする。

本発明の請求項１記載の半導体集積回路は、スキャンチェーンを備え、少なくとも１つのハードマクロを有する半導体集積回路であって、スキャンテスト時に、前記ハードマクロへのクロック供給を停止することを特徴とする。

本発明によれば、スキャンテスト時に、スキャンフリップフロップ以外へのクロックの供給を停止させるので、スキャンテスト時の消費電力を削減できる。また、スキャンテスト時の消費電力を低く抑えることができるので、電源配線を細くすることが可能となり、回路面積を削減することができる。また、スキャンテスト時の消費電力を低く抑えることができるので、電源幅を太くしたり電源配線の本数を増やすことなく、回路の誤動作を防止できる。

以下、本発明の実施形態について、図面を参照しながら説明する。
図１は本実施の形態における半導体集積回路の構成を示す図である。
図１において、１０１はスキャン入力端子を示す。スキャン入力端子１０１からはテスト用のデータが入力される。

１０２、１０３はクロック入力端子を示す。クロック入力端子１０２、１０３からは通常動作時のクロックが入力される。１０４はスキャンクロック入力端子を示す。スキャンクロック入力端子１０４からはスキャンテスト時のクロック（シフト動作のクロック）が入力される。

１０５は制御信号入力端子、１０６、１０７は第１、第２のクロック制御部を示す。第１のクロック制御部１０６はクロック入力端子１０２とスキャンクロック入力端子１０４を制御信号入力端子１０５からの制御信号によって選択する。同様に、第２のクロック制御部１０７はクロック入力端子１０３とスキャンクロック入力端子１０４を制御信号入力端子１０５からの制御信号によって選択する。

１０８、１０９は第１、第２のクロックパスを示す。また、１１０はＲＯＭやＲＡＭ等のハードマクロを示す。また、１１１はスキャンチェーン、１１２はスキャン出力端子、１１３〜１１６は第１ないし第４のフリップフロップ（スキャンフリップフロップ）を示す。

第１のクロックパス１０８は、第１のクロック制御部１０６からのクロックを第１、第２のフリップフロップ１１３、１１４へ供給する。また、第２のクロックパス１０９は、第２のクロック制御部１０７からのクロックを第３、第４のフリップフロップ１１５、１１６とハードマクロ１１０へ供給する。

スキャンチェーン１１１は、スキャンテスト時にスキャン入力端子１０１からのテスト用データを第１ないし第４のフリップフロップ１１３〜１１６を介してスキャン出力端子１１２から出力させる。

１１７は第３のクロック制御部（クロック停止部）を示す。第３のクロック制御部１１７は、ハードマクロ１１０のクロック入力端の前段に設けられ、制御信号入力端子１０５からの制御信号によって、通常動作時には第２のクロック制御部１０６からのクロックをハードマクロ１１０へ供給し、スキャンテスト時にはクロックの供給を停止させる。

例えば、当該半導体集積回路を制御信号入力端子１０５からの制御信号が値“１”の信号のときにスキャンテスト状態に遷移する構成とする場合には、第１、第２のクロック制御部１０６、１０７を、制御信号が値“１”の信号のときにスキャンクロック入力端子１０４を選択する２入力セレクタ回路で構成し、第３のクロック制御部１１７を、ＯＲ回路やＮＯＲ回路等の論理回路で構成する。このように構成すれば、スキャンテスト時にハードマクロ１１０へのクロックの供給が停止され、スキャンテスト時の消費電力を削減できる。

また、当該半導体集積回路を制御信号入力端子１０５からの制御信号が値“０”の信号のときにスキャンテスト状態に遷移する構成とする場合には、第１、第２のクロック制御部１０６、１０７を、制御信号が値“０”の信号のときにスキャンクロック入力端子１０４を選択する２入力セレクタ回路で構成し、第３のクロック制御部１１７を、ＡＮＤ回路やＮＡＮＤ回路等の論理回路で構成する。このように構成すれば、スキャンテスト時にハードマクロ１１０へのクロックの供給が停止され、スキャンテスト時の消費電力を削減できる。

本実施の形態によれば、スキャンテスト時に検査に関係の無いハードマクロへのクロック供給を停止させることができ、スキャンテスト時の消費電力を削減することが可能となる。また、スキャンテスト時の消費電力を低く抑えることができるため、電源配線を細くすることが可能となり、回路面積を削減することができる。

本発明にかかる半導体集積回路はスキャンテスト時の消費電力を削減できるとともに、回路面積を削減でき、スキャン設計がなされた半導体集積回路等に有用である。

本発明の実施の形態における半導体集積回路の構成図従来のスキャンチェーンを用いた半導体集積回路の構成図

符号の説明

１０１、２０１スキャン入力端子
１０２、１０３、２０２、２０３クロック入力端子
１０４、２０４スキャンクロック入力端子
１０５、２０５制御信号入力端子
１０６、２０６第１のクロック制御部
１０７、２０７第２のクロック制御部
１０８、２０８第１のクロックパス
１０９、２０９第２のクロックパス
１１０、２１０ハードマクロ
１１１、２１１スキャンチェーン
１１２、２１２スキャン出力端子
１１３、２１３第１のフリップフロップ
１１４、２１４第２のフリップフロップ
１１５、２１５第３のフリップフロップ
１１６、２１６第４のフリップフロップ
１１７第３のクロック制御部

Claims

スキャンチェーンを備え、少なくとも１つのハードマクロを有する半導体集積回路であって、スキャンテスト時に、前記ハードマクロへのクロック供給を停止することを特徴とする半導体集積回路。