JP2010019792A

JP2010019792A - 半導体集積回路、スキャンパス初期化方法、テストパターン生成システム、及びプログラム

Info

Publication number: JP2010019792A
Application number: JP2008182691A
Authority: JP
Inventors: Yoshinobu Konno; 良展今野
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2008-07-14
Filing date: 2008-07-14
Publication date: 2010-01-28

Abstract

【課題】スキャンパス圧縮回路において、専用のリセット回路及びボード上の専用信号ピンを追加せずに、回路内のＦ／Ｆ（フリップフロップ）の初期化の時間短縮を行う。
【解決手段】複数のスキャンパスを有するスキャンパス群と、スキャンパス群に対しスキャン入力データを供給するパターン生成器と、スキャンパス群の出力データに対して、データ圧縮を行う出力圧縮器とを具備する半導体集積回路において、パターン生成器の出力と固定値入力データとを選択するスキャンインデータ選択処理部と、通常ＣＬＫ信号かスキャンＣＬＫ信号のいずれかを選択して、スキャンパス内のＦ／Ｆ数分印可し、スキャンパス内のＦ／Ｆを初期化するスキャンＦ／Ｆ初期化制御処理部と、を備える。
【選択図】図１

Description

本発明は、半導体集積回路、スキャンパス初期化方法、テストパターン生成システム、及びプログラムに関し、特に、専用のリセット回路及び専用のボード（パッケージ）上の専用信号ピンを追加せずに、回路内のＦ／Ｆ（フリップフロップ）を初期化する半導体集積回路、スキャンパス初期化方法、テストパターン生成システム、及びプログラムに関する。

スキャンパス圧縮回路（擬似ランダムパターン等のスキャン入力データを作成するパターン生成器、スキャンパス、及びスキャンパスの出力に対してシグネチャ圧縮を行う出力圧縮器）とその初期化に関する例が、特許文献１に記載されている。特許文献１の技術は、スキャンパスの出力が不定値となると、出力圧縮器のテスト結果が不定となるため、スキャンパス圧縮回路の初期化に、３ステップ（パターン生成器／出力圧縮器の初期化、スキャンパスの初期化、再度のパターン生成器／出力圧縮器の初期化）かかる。この問題点を解決するために、特許文献１の技術は、検査対象外のスキャンパス出力をマスクレジスタでマスクする構成である。

特開２００１−２４９１６４号公報

特許文献１の技術は、スキャンパス圧縮回路において、専用のリセット回路及び専用のボード上の専用信号ピンを追加せずに、回路内Ｆ／Ｆ（フリップフロップ）の初期化時間を短縮する技術の記載がない。

本発明の目的は、上記問題点を解決する半導体集積回路、スキャンパス初期化方法、テストパターン生成システム、及びプログラムを提供することである。

本発明の半導体集積回路は、複数のスキャンパスを有するスキャンパス群と、前記スキャンパス群に対しスキャン入力データを供給するパターン生成器と、前記スキャンパス群の出力データに対して、データ圧縮を行う出力圧縮器とを具備する半導体集積回路において、前記パターン生成器の出力と固定値入力データとを選択するスキャンインデータ選択処理部と、通常ＣＬＫ信号かスキャンＣＬＫ信号のいずれかを選択して、前記スキャンパス内のＦ／Ｆ数分印可し、前記スキャンパス内のＦ／Ｆを初期化するスキャンＦ／Ｆ初期化制御処理部と、を備えることを特徴とする。

本発明のスキャンパス初期化方法は、複数のスキャンパスを有するスキャンパス群と、前記スキャンパス群に対しスキャン入力データを供給するパターン生成器と、前記スキャンパス群の出力データに対して、データ圧縮を行う出力圧縮器とを具備する半導体集積回路における前記スキャンパス内のＦ／Ｆを初期化するスキャンパス初期化方法であって、前記パターン生成器の出力と固定値入力データとを選択するスキャンインデータ選択処理ステップと、通常ＣＬＫ信号かスキャンＣＬＫ信号のいずれかを選択して、前記スキャンパス内のＦ／Ｆ数分印可し、前記スキャンパス内のＦ／Ｆを初期化するスキャンＦ／Ｆ初期化制御処理ステップと、を含むことを特徴とする。

本発明のプログラムは、複数のスキャンパスを有するスキャンパス群と、前記スキャンパス群に対しスキャン入力データを供給するパターン生成器と、前記スキャンパス群の出力データに対して、データ圧縮を行う出力圧縮器とを具備する半導体集積回路における前記スキャンパス内のＦ／Ｆを初期化するプログラムであって、前記パターン生成器の出力と固定値入力データとを選択するスキャンインデータ選択処理と、通常ＣＬＫ信号かスキャンＣＬＫ信号のいずれかを選択して、前記スキャンパス内のＦ／Ｆ数分印可し、前記スキャンパス内のＦ／Ｆを初期化するスキャンＦ／Ｆ初期化制御処理と、をコンピュータに実行させることを特徴とする。

本発明の効果は、スキャンパス圧縮回路において、専用のリセット回路及び専用のボード（パッケージ）上の専用信号ピンを追加せずに、回路内のＦ／Ｆの初期化時間を短縮できることである。

次に、本発明の第１の実施の形態について図面を参照して詳細に説明する。

図１は、本発明の第１の実施の形態であるスキャンパス初期化システム（１）１５０の構成図である。

スキャンパス初期化システム（１）１５０は、パターン生成器２００とスキャンインデータ選択回路３００とスキャンパス群４００と出力圧縮器５００とスキャンＦ／Ｆ初期化制御処理部６００から構成されている。

スキャンパス群４００は、複数のスキャンパスを有する。パターン生成器２００は、テスト入力２５０を受けて、パターン生成を行いスキャンパス群４００に対しスキャン入力データを供給する。

パターン生成器２００は、擬似ランダムパターン等のスキャン入力データを作成する。

スキャンインデータ選択回路３００（スキャンインデータ選択処理部の１例）は、パターン生成器２００の出力と固定値入力データとを選択する。出力圧縮器５００は、スキャンパス群４００の出力データに対して、シグネチャ圧縮を行い、テスト出力５５０に出力する。

スキャンＦ／Ｆ初期化制御処理部６００は、通常ＣＬＫ信号かスキャンＣＬＫ信号のいずれかを選択して、スキャンパス内のＦ／Ｆ数分印可し、スキャンパス内のＦ／Ｆを初期化する。

このため、本発明の第１の実施の形態であるスキャンパス初期化システム（１）１５０は、専用のリセット回路、及び専用のボード上の専用信号ピンを追加せずに、回路の初期化時間を短縮できる。

その理由は、通常ＣＬＫ信号を選択して、スキャンパス内のＦ／Ｆ数分印可し、スキャンパス内のＦ／Ｆを初期化することにより、スキャンパス内のＦ／Ｆの初期化と、スキャンパス以外の例えばハードマクロなどの回路初期化とを並行させるような構成を採用したためである。また、スキャンＣＬＫを選択して、スキャンパス内のＦ／Ｆ数分印可し、スキャンパス内のＦ／Ｆを初期化することにより、特許文献１では３ステップかかる初期化を２ステップ（スキャンパスの初期化、パターン生成器／出力圧縮器の初期化）で行うような構成を採用したためである。

また、スキャンＦ／Ｆ初期化制御処理部６００は、ハードウェアで実現してもよいしソフトウェアで実現してもよい。

また、スキャンパス初期化システム（１）１５０は、半導体集積回路としてＬＳＩに搭載してもよい。

次に、本発明の第２の実施の形態について図面を参照して詳細に説明する。

図２は、本発明の第２の実施の形態であるスキャンパス初期化システム（２）１００の構成図である。

スキャンパス初期化システム（２）１００は、パターン生成器２００とスキャンインデータ選択回路３００とスキャンパス群４００と出力圧縮器５００とスキャンＦ／Ｆ初期化制御処理部６００から構成されている。

スキャンインデータ選択回路３００は、セレクタ（１）３１０、セレクタ（２）３１１、セレクタ（ｉ）３１２、セレクタ（ｎ）３１３とから構成されている。

各セレクタは、パターン生成器２００の出力と固定値（“０”でも“１”でもよい）とを選択する。

スキャンパス群４００は、スキャンパス（１）４１０、スキャンパス（２）４１１、スキャンパス（ｉ）４１２、スキャンパス（ｎ）４１３とから構成されている。

パターン生成器２００は、擬似ランダムパターン等のスキャン入力パタンデータを作成する。出力圧縮器５００は、スキャンパス群４００の出力に対して、シグネチャ圧縮を行う。

図３は、スキャン機能付きフリップフロップ４３０の構成図である。

スキャン機能付きフリップフロップ４３０は、通常ＣＬＫ４５１でデータ入力４５０をサンプリングしてセットされ、スキャンＣＬＫ４５３でスキャンインデータ４５２をサンプリングしてセットされる。

図４は、スキャンパス（ｉ）４１２の構成図である。

スキャンパス（ｉ）４１２の先頭のフリップフロップＱｉ（１）４２０のスキャンアウト出力は、次のフリップフロップＱｉ（２）４２１のスキャンイン入力に接続される。順次、前段のフリップフロップのスキャンアウト出力は、次のフリップフロップのスキャンイン入力に接続される。このようにして、フリップフロップＱｉ（１）４２０、フリップフロップＱｉ（２）４２１、フリップフロップＱｉ（ｎ）４２３は、スキャンパスのチェーンを構成する。

図５は、スキャンＦ／Ｆ初期化制御処理部６００の構成図である。

スキャンＦ／Ｆ初期化制御処理部６００は、スキャンＦ／Ｆ初期化モードＦ／Ｆ６１０とスキャンＣＬＫ選択モードＦ／Ｆ６１１とスキャンＣＬＫ選択回路６２０とスキャンＦ／Ｆ制御処理部６８０とから構成されている。

スキャンＦ／Ｆ初期化モードＦ／Ｆ６１０とスキャンＣＬＫ選択モードＦ／Ｆ６１１は、スキャンＦ／Ｆ制御処理部６８０の制御で設定される。

スキャンＦ／Ｆ初期化モードＦ／Ｆ６１０は、スキャンインデータ選択回路３００を制御する。スキャンインデータ選択回路３００は、スキャンＦ／Ｆ初期化モードＦ／Ｆ６１０が“０”のとき、パターン生成器２００の出力を選択し、スキャンＦ／Ｆ初期化モードＦ／Ｆ６１０が“１”のとき、“０”（“１”でもよい）を選択する。

スキャンＣＬＫ選択回路６２０は、ＡＮＤ回路６１３とセレクタ（１０）６１４とから構成されている。

ＡＮＤ回路６１３は、スキャンＣＬＫ選択モードＦ／Ｆ６１１の負出力６１２と通常ＣＬＫ６５０とを“ＡＮＤ”して、その出力をスキャンパス（ｉ）４１２の通常ＣＬＫ４５１に接続している。

セレクタ（１０）６１４は、スキャンＦ／Ｆ初期化モードＦ／Ｆ６１０が“０”のとき、通常ＣＬＫ６５０を選択し、スキャンＦ／Ｆ初期化モードＦ／Ｆ６１０が“１”のとき、スキャンＣＬＫ６６０を選択する。

尚、スキャンＣＬＫ選択回路６２０は、通常ＣＬＫ６５０とスキャンＣＬＫ６６０の選択されていない方のクロックを停止した後に、選択されているクロックを有効にするような回路構成でもよい。

また、スキャンＦ／Ｆ初期化制御処理部６８０は、ハードウェアで実現してもよいしソフトウェアで実現してもよい。

図６は、本発明の第２の実施の形態であるスキャンパス初期化システム（２）１００の動作を示すフローチャートである。

図７は、通常ＣＬＫ６５０で、スキャンパス（ｉ）４１２内Ｆ／Ｆを初期化する動作を示すタイミングチャートである。

図８は、スキャンＣＬＫ６６０で、スキャンパス（ｉ）４１２内Ｆ／Ｆを初期化する動作を示すタイミングチャートである。

次に、本発明の第２の実施の形態であるスキャンパス初期化システム（２）１００の動作について、図６、図７、図８を参照して説明する。

まず、スキャンＦ／Ｆ制御処理部６８０は、スキャンＦ／Ｆ初期化モードＦ／Ｆ６１０の設定を行う指示を出力する（ステップＳ９２０、図７のＴ０、図８のＴ０のタイミング）。

スキャンＦ／Ｆ初期化モードＦ／Ｆ６１０は、スキャンＦ／Ｆ制御処理部６８０の設定指示により、設定される（ステップＳ９１０、図７のＴ１、図８のＴ１で“１”に設定
）。

次に、スキャンＦ／Ｆ制御処理部６８０は、スキャンＣＬＫ選択モードＦ／Ｆ６１１の設定を行う指示を出力する（ステップＳ９２１、図７のＴ１、図８のＴ１のタイミング）。

スキャンＣＬＫ選択モードＦ／Ｆ６１１は、スキャンＦ／Ｆ制御処理部６８０の設定指示により、設定される（ステップＳ９４０、図７のＴ２で“０”に、図８のＴ２のタイミングで“１”に設定）。

尚、スキャンＦ／Ｆ初期化モードＦ／Ｆ６１０とスキャンＣＬＫ選択モードＦ／Ｆ６１１の設定を行う指示は、どちらが先でもよい。

次に、スキャンインデータ選択回路３００は、スキャンＦ／Ｆ初期化モードＦ／Ｆ６１０の出力が“０”か否かを判断する（ステップＳ９３０）。

スキャンインデータ選択回路３００は、スキャンＦ／Ｆ初期化モードＦ／Ｆ６１０の出力が“０”のとき（ステップＳ９３０／ＹＥＳ）、パターン生成器２００の出力を選択する（ステップＳ９３１）。

また、スキャンインデータ選択回路３００は、スキャンＦ／Ｆ初期化モードＦ／Ｆ６１０の出力が“１”のとき（ステップＳ９３０／ＮＯ）、固定値“０”（“１”でもよい）を選択する（ステップＳ９３２）。

一方、スキャンＣＬＫ選択回路６２０は、スキャンＣＬＫ選択モードＦ／Ｆ６１１の出力が“０”か否かを判断する（ステップＳ９５０）。

スキャンＣＬＫ選択回路６２０は、スキャンＣＬＫ選択モードＦ／Ｆ６１１が“０”のとき（ステップＳ９５０／ＹＥＳ）、通常ＣＬＫ６５０を選択する（ステップＳ９５２、図７のＴ２のタイミングで通常ＣＬＫ６５０を選択）。

また、スキャンＣＬＫ選択回路６２０は、スキャンＣＬＫ選択モードＦ／Ｆ６１１が“１”のとき（ステップＳ９５０／ＮＯ）、スキャンＣＬＫ６６０を選択する（ステップＳ９５１、図８のＴ２のタイミングでスキャンＣＬＫ６６０を選択）。

次に、スキャンＦ／Ｆ制御処理部６８０は、スキャンパス（ｉ）４１２のＦ／Ｆ数分スキャンＣＬＫを印可し、スキャンパス（ｉ）４１２のＦ／Ｆを初期化する（ステップＳ９２２）。

図５、図７を参照すると、Ｔ１のタイミングでスキャンインデータ選択回路３００の“０”がフリップフロップＱｉ（１）４２０のスキャンインデータ４５２に入力される。次に、Ｔ２のタイミングで、スキャンＣＬＫ選択回路６２０で選択された通常ＣＬＫがスキャンＣＬＫ４５３に入力される。次に、Ｔ３のタイミングでフリップフロップＱｉ（１）４２０が“０”にセットされる。

フリップフロップＱｉ（１）４２０、フリップフロップＱｉ（２）４２１、フリップフロップＱｉ（ｎ）４２３のスキャンパスのチェーンを用いて、順次、Ｔ４のタイミングでフリップフロップＱｉ（２）４２１が“０”に、Ｔ５のタイミングでフリップフロップＱｉ（３）４２２が“０”に、ＴｎのタイミングでフリップフロップＱｉ（ｎ）４２３が“０”にセットされ、スキャンパス（ｉ）４１２の初期化が完了する。

図８を参照すると、同様に、通常ＣＬＫ６５０の代わりにスキャンＣＬＫ６６０を印可して、スキャンパス（ｉ）４１２の初期化が行われる。

ここで、スキャンＣＬＫ６６０は、通常ＣＬＫ６５０より、低速のクロックを用いている（タイミングＴＳ１、ＴＳ２、ＴＳ３、ＴＳｎ参照）。

このため、本発明の第２の実施の形態であるスキャンパス初期化システム（２）１００の第１の効果は、専用のリセット回路、及び専用のボード上の専用信号ピンを追加せずに、回路の初期化時間を短縮できる。

また、第２の効果は、スキャンパス圧縮回路において、専用のリセット回路及び専用のボード上の専用信号ピンを追加せずに、回路内のＦ／Ｆ（フリップフロップ）を初期化できることである。

その理由は、スキャンインデータ選択回路３００で選択した固定値データによりスキャンパス内のＦ／Ｆを初期化するような構成を採用したためである。

次に、本発明の第３の実施の形態について図面を参照して詳細に説明する。

図９は、本発明の第３の実施の形態であるスキャンパス初期化システム（３）８００の構成図である。

スキャンパス初期化システム（３）８００は、パターン生成器２０５とスキャンインデータ選択回路３００とスキャンパス群４００と出力圧縮器５００とスキャンＦ／Ｆ初期化制御処理部６９０から構成されている。

スキャンパス初期化システム（３）８００と第１の実施の形態であるスキャンパス初期化システム（２）１００の構成上の１つめの相違点は、スキャンＦ／Ｆ初期化制御処理部６９０である。スキャンＦ／Ｆ初期化制御処理部６９０は、スキャンパスの直列化を示す
スキャンパス直列化モードＦ／Ｆ２６０を含んでいる。

また、２つ目の相違点は、パターン生成器２０５−スキャンパス群４００間の接続関係である（接続関係は後述）。

パターン生成器２０５は、前段スキャンパス選択回路２０６であるセレクタ（５）２１０とセレクタ（６）２１１とセレクタ（７）２１２とから構成されている。

セレクタ（５）２１０は、テスト入力２５０とスキャンパス（１）４１０の出力を選択する。セレクタ（６）２１１は、テスト入力２５０とスキャンパス（２）４１１の出力を選択する。セレクタ（７）２１２は、テスト入力２５０とスキャンパス（３）４１４の出力を選択する。それぞれのセレクタは、スキャンＦ／Ｆ初期化制御処理部６９０内のスキャンパス直列化モードＦ／Ｆ２６０の出力信号で選択制御される。

尚、スキャンパス直列化モードＦ／Ｆ２６０は、スキャンパス（１）４１０、スキャンパス（２）４１１、スキャンパス（３）４１４、スキャンパス（４）４１５を次々に直列に接続するためのものである。

図１０は、スキャンパス直列化モードＦ／Ｆ２６０が“１”のときのキャンパス初期化動作を示す構成図である。

図１１は、スキャンパス直列化モードＦ／Ｆ２６０が“０”のときのキャンパス初期化動作を示す構成図である。

次に、本発明の第３の実施の形態であるスキャンパス初期化システム（３）８００の動作について、図１０、図１１を参照して説明する。

まず、スキャンパス直列化モードＦ／Ｆ２６０が“１”のときのスキャンパス初期化動作について、図１０を参照して説明する。

スキャンパス直列化モードＦ／Ｆ２６０が“１”の場合、セレクタ（５）２１０、セレクタ（６）２１１、セレクタ（７）２１２は、それぞれ、スキャンパス（１）４１０、スキャンパス（２）４１１、スキャンパス（３）４１４を選択する。この結果、スキャンパス（１）４１０、スキャンパス（２）４１１、スキャンパス（３）４１４、スキャンパス（４）４１５は、直列に接続される。

ここで、スキャンＦ／Ｆ初期化モードＦ／Ｆ６１０が“０”か“１”のときのスキャンパス初期化動作について説明する。

スキャンＦ／Ｆ初期化モードＦ／Ｆ６１０が“０”のとき、セレクタ（１）３１０、セレクタ（２）３１１、セレクタ（３）３１４、セレクタ（４）３１５は、それぞれ、パターン生成器２０５の出力を選択する。

スキャンＦ／Ｆ初期化制御処理部６９０は、テスト入力２５０に“０”を入力し、スキャンパス（１）４１０、スキャンパス（２）４１１、スキャンパス（３）４１４、スキャンパス（４）４１５内のすべてのＦ／Ｆ数分のスキャンＣＬＫを印可することにより、スキャンパスの初期化を行う。

一方、スキャンＦ／Ｆ初期化モードＦ／Ｆ６１０が“１”のとき、セレクタ（１）３１０、セレクタ（２）３１１、セレクタ（３）３１４、セレクタ（４）３１５は、それぞれ、“０”の入力を選択する。

スキャンＦ／Ｆ初期化制御処理部６９０は、スキャンパス（１）４１０のＦ／Ｆ数（（スキャンパス（２）４１１、スキャンパス（３）４１４、スキャンパス（４）４１５のＦ／Ｆ数も同じ）分のスキャンＣＬＫを印可することにより、スキャンパスの初期化を行う。

次に、スキャンパス直列化モードＦ／Ｆ２６０が“０”のときのキャンパス初期化動作について、図１１を参照して説明する。

スキャンパス直列化モードＦ／Ｆ２６０が“０”の場合、セレクタ（５）２１０、セレクタ（６）２１１、セレクタ（７）２１２は、それぞれ、テスト入力２５０を選択する。
この結果、スキャンパス（１）４１０、スキャンパス（２）４１１、スキャンパス（３）４１４、スキャンパス（４）４１５は、直列には接続されず、それぞれ、個別に動作する。

スキャンＦ／Ｆ初期化制御処理部６９０は、テスト入力２５０に“０”を入力し、セレクタ（１）３１０、セレクタ（２）３１１、セレクタ（３）３１４、セレクタ（４）３１５の出力を、スキャンＦ／Ｆ初期化モードＦ／Ｆ６１０の出力にかかわらず、“０”とする。ここで、スキャンＦ／Ｆ初期化制御処理部６９０は、スキャンパス（１）４１０のＦ／Ｆ数（（スキャンパス（２）４１１、スキャンパス（３）４１４、スキャンパス（４）４１５のＦ／Ｆ数も同じ）分のスキャンＣＬＫを印可し、スキャンＦ／Ｆの初期化を行う。

このため、本発明の第３の実施の形態であるスキャンパス初期化システム（３）８００の効果は、スキャンインデータ選択回路３００で２つのいずれの入力を選択するときでも、スキャンＦ／Ｆの初期化を行うことができることである。

その理由は、スキャンパス直列化モードＦ／Ｆ２６０を設け、スキャンパス群４００を直列化する構成を採用したためである。

尚、スキャンＦ／Ｆ初期化制御処理部６９０は、ハードウェアで実現してもよいしソフトウェアで実現してもよい。

次に、本発明の第４の実施の形態について図面を参照して詳細に説明する。

図１２は、本発明の第４の実施の形態であるテストパターン生成システム７００の構成図である。

テストパターン生成システム７００は、テストパターン生成装置７７０と入力装置７５０と表示装置７６０とから構成されている。

テストパターン生成装置７７０は、データ処理部７１０とメモリ７１１とファイル７２０とから構成されている。

データ処理部７１０は、中央処理装置（ＣＰＵ）を含み、テストパターン生成装置７７０の全体を制御する。

ファイル７２０は、プログラム格納部７３０とデータ格納部７４０とから構成されている。

また、プログラム格納部７３０は、スキャンパス合成処理部７３１とスキャンパス圧縮回路挿入処理部７３２とスキャンＦ／Ｆ初期化回路挿入処理部７３３とネットリスト出力処理部７３４とテストパターン作成処理部７３５を格納している。

尚、プログラム格納部７３０内の各処理部は、プログラムであり、ファイル７２０からメモリ７１１にロードされ、メモリ７１１で実行される。

データ格納部７４０は、ネットリスト７４１とスキャンパス情報７４２とパラメータ７４３とテストパターン７４４を格納している。

図１３は、テストパターン生成システム７００の動作を示すフローチャートである。

次に、本発明の第４の実施の形態であるテストパターン生成システム７００の動作について、図２、図１３を参照して説明する。

まず、データ処理部７１０は、データ格納部７４０からネットリスト７４１を読み出し、メモリ７１１に格納する（ステップＳ９７０）。

データ処理部７１０は、データ格納部７４０からスキャンパス情報７４２を読み出し、メモリ７１１に格納する（ステップＳ９７１）。

データ処理部７１０は、データ格納部７４０からパラメータ７４３を読み出し、メモリ７１１に格納する（ステップＳ９７２）。

次に、スキャンパス合成処理部７３１は、メモリ７１１内のパラメータ７４３に基づいて、スキャンパス接続を行う（ステップＳ７３）。

また、スキャンパス圧縮回路挿入処理部７３２は、図２に示されるスキャンパス群４００、パターン生成器２００、出力圧縮器５００を挿入して接続する（ステップＳ９７４）。

次に、スキャンＦ／Ｆ初期化回路挿入処理部７３３は、スキャンインデータ選択回路
３００、スキャンＦ／Ｆ初期化制御処理部６００を挿入して、接続する（ステップＳ９７５）。

ネットリスト出力処理部７３４は、スキャンパス接続、パターン生成器２００、出力圧縮器５００、スキャンインデータ選択回路３００、スキャンＦ／Ｆ初期化制御処理部６００の接続がなされた論理接続情報であるネットリストをメモリ７１１上で作成する（ステップＳ９７６）。

次に、テストパターン作成処理部７３５は、メモリ７１１上のネットリストに基づいて、テストパターンを作成し、データ格納部７４０のテストパターン７４４に格納する（ステップＳ９７７）。

このため、本発明の第４の実施の形態であるテストパターン生成システム７００は、専用のリセット回路、及び専用のボード上の専用信号ピンを追加せずに、回路のテストデータにおける初期化時間を短縮できる。

その理由は、スキャンＣＬＫを選択して、スキャンパス内のＦ／Ｆ数分印可し、スキャンパス内のＦ／Ｆを初期化することにより、特許文献１では３ステップかかる初期化を２ステップ（スキャンパスの初期化、パターン生成器／出力圧縮器の初期化）で行うような構成を採用したためである。

本発明の第１の実施の形態であるスキャンパス初期化システム（１）１５０の構成図である。本発明の第２の実施の形態であるスキャンパス初期化システム（２）１００の構成図である。スキャン機能付きフリップフロップ４３０の構成図である。スキャンパス（ｉ）４１２の構成図である。スキャンＦ／Ｆ初期化制御処理部６００の構成図である。本発明の第１の実施の形態であるスキャンパス初期化システム（２）１００の動作を示すフローチャートである。通常ＣＬＫ６５０で、スキャンパス（ｉ）４１２内Ｆ／Ｆを初期化する動作を示すタイミングチャートである。スキャンＣＬＫ６６０で、スキャンパス（ｉ）４１２内Ｆ／Ｆを初期化する動作を示すタイミングチャートである。本発明の第３の実施の形態であるスキャンパス初期化システム８００（３）の構成図である。スキャンパス直列化モードＦ／Ｆ２６０が“１”のときのスキャンパス初期化動作を示す構成図である。スキャンパス直列化モードＦ／Ｆ２６０が“０”のときのスキャンパス初期化動作を示す構成図である。本発明の第４の実施の形態であるテストパターン生成システム７００の構成図である。本発明の第４の実施の形態であるテストパターン生成システム７００の動作を示すフローチャートである。

符号の説明

１００スキャンパス初期化システム（２）
１５０スキャンパス初期化システム（１）
２００パターン生成器
２０５パターン生成器
２０６前段スキャンパス選択回路
２１０セレクタ（５）
２１１セレクタ（６）
２１２セレクタ（７）
２５０テスト入力
２６０スキャンパス直列化モードＦ／Ｆ
３００スキャンインデータ選択回路
３１０セレクタ（１）
３１１セレクタ（２）
３１２セレクタ（ｉ）
３１３セレクタ（ｎ）
３１４セレクタ（３）
３１５セレクタ（４）
４００スキャンパス群
４１０スキャンパス（１）
４１１スキャンパス（２）
４１２スキャンパス（ｉ）
４１３スキャンパス（ｎ）
４１４スキャンパス（３）
４１５スキャンパス（４）
４２０フリップフロップＱｉ（１）
４２１フリップフロップＱｉ（２）
４２３フリップフロップＱｉ（ｎ）
４３０スキャン機能付きフリップフロップ
４５０データ入力
４５１通常ＣＬＫ
４５２スキャンインデータ
４５３スキャンＣＬＫ
５００出力圧縮器
５５０テスト出力
６００スキャンＦ／Ｆ初期化制御処理部
６１０スキャンＦ／Ｆ初期化モードＦ／Ｆ
６１１スキャンＣＬＫ選択モードＦ／Ｆ
６１３ＡＮＤ回路
６１４セレクタ（１０）
６２０スキャンＣＬＫ選択回路
６５０通常ＣＬＫ
６６０スキャンＣＬＫ
６８０スキャンＦ／Ｆ制御処理部
６９０スキャンＦ／Ｆ初期化制御処理部
７００テストパターン生成システム
７１０データ処理部
７１１メモリ
７２０ファイル
７３０プログラム格納部
７３１スキャンパス合成処理部
７３２スキャンパス圧縮回路挿入処理部
７３３スキャンＦ／Ｆ初期化回路挿入処理部
７３４ネットリスト出力処理部
７３５テストパターン作成処理部
７４０データ格納部
７４１ネットリスト
７４２スキャンパス情報
７４３パラメータ
７４４テストパターン
７５０入力装置
７６０表示装置
８００スキャンパス初期化システム（３）

Claims

複数のスキャンパスを有するスキャンパス群と、前記スキャンパス群に対しスキャン入力データを供給するパターン生成器と、前記スキャンパス群の出力データに対して、データ圧縮を行う出力圧縮器とを具備する半導体集積回路において、前記パターン生成器の出力と固定値入力データとを選択するスキャンインデータ選択処理部と、
通常ＣＬＫ信号かスキャンＣＬＫ信号のいずれかを選択して、前記スキャンパス内のＦ／Ｆ数分印可し、前記スキャンパス内のＦ／Ｆを初期化するスキャンＦ／Ｆ初期化制御処理部と、を備えることを特徴とする半導体集積回路。
前記スキャンＦ／Ｆ初期化制御処理部は、前記通常ＣＬＫ信号と前記スキャンＣＬＫ信号とを選択し、前記スキャンパスに供給するスキャンＣＬＫ選択回路と、を備えることを特徴とする請求項１記載の半導体集積回路。
前記スキャンＦ／Ｆ初期化制御処理部は、前記スキャンインデータ選択処理部の選択制御を行うスキャンＦ／Ｆ初期化モードＦ／Ｆと、前記スキャンＣＬＫ選択回路の選択制御を行うスキャンＣＬＫ選択モードＦ／Ｆと、を備えることを特徴とする請求項１または請求項２記載の半導体集積回路。
前記パターン生成器は、外部からのテスト入力信号と前段の前記スキャンパスの出力とを選択する前段スキャンパス選択回路を備え、前記スキャンＦ／Ｆ初期化制御処理部は、直列に接続された前記スキャンパス内のＦ／Ｆ数分印可し、前記スキャンパス内のＦ／Ｆを初期化することを特徴とする請求項１、乃至請求項３のいずれかに記載の半導体集積回路。
前記パターン生成器は、前段スキャンパス選択回路の選択制御を行うスキャンパス直列化モードＦ／Ｆを備えることを特徴とする請求項１乃至請求項４のいずれかに記載の半導体集積回路。
複数のスキャンパスを有するスキャンパス群と、前記スキャンパス群に対しスキャン入力データを供給するパターン生成器と、前記スキャンパス群の出力データに対して、データ圧縮を行う出力圧縮器とを具備する半導体集積回路における前記スキャンパス内のＦ／Ｆを初期化するスキャンパス初期化方法であって、前記パターン生成器の出力と固定値入力データとを選択するスキャンインデータ選択処理ステップと、通常ＣＬＫ信号かスキャンＣＬＫ信号のいずれかを選択して、前記スキャンパス内のＦ／Ｆ数分印可し、前記スキャンパス内のＦ／Ｆを初期化するスキャンＦ／Ｆ初期化制御処理ステップと、を含むことを特徴とするスキャンパス初期化方法。
前記スキャンＦ／Ｆ初期化制御処理ステップは、前記通常ＣＬＫ信号と前記スキャンＣＬＫ信号とを選択し、前記スキャンパスに供給するスキャンＣＬＫ選択処理ステップと、含むことを特徴とする請求項６記載のスキャンパス初期化方法。
前記スキャンＦ／Ｆ初期化制御処理ステップは、前記スキャンインデータ選択処理ステップの選択制御を行うスキャンＦ／Ｆ初期化モードＦ／Ｆと、前記スキャンＣＬＫ選択処理ステップの選択制御を行うスキャンＣＬＫ選択モードＦ／Ｆと、を含むことを特徴とする請求項６または請求項７記載のスキャンパス初期化方法。
前記パターン生成器は、外部からのテスト入力信号と前段の前記スキャンパスの出力とを選択する前段スキャンパス選択回路を備え、前記スキャンＦ／Ｆ初期化制御処理ステップは、直列に接続された前記スキャンパス内のＦ／Ｆ数分印可し、前記スキャンパス内のＦ／Ｆを初期化することを特徴とする請求項６、乃至請求項８のいずれかに記載のスキャンパス初期化方法。
前記パターン生成器は、前段スキャンパス選択回路の選択制御を行うスキャンパス直列化モードＦ／Ｆを備えることを特徴とする請求項６乃至請求項９のいずれかに記載のスキャンパス初期化方法。
複数のスキャンパスを有するスキャンパス群と、前記スキャンパス群に対しスキャン入力データを供給するパターン生成器と、前記スキャンパス群の出力データに対して、データ圧縮を行う出力圧縮器とを具備する半導体集積回路における前記スキャンパス内のＦ／Ｆを初期化するプログラムであって、前記パターン生成器の出力と固定値入力データとを選択するスキャンインデータ選択処理と、通常ＣＬＫ信号かスキャンＣＬＫ信号のいずれかを選択して、前記スキャンパス内のＦ／Ｆ数分印可し、前記スキャンパス内のＦ／Ｆを初期化するスキャンＦ／Ｆ初期化制御処理と、をコンピュータに実行させることを特徴とするプログラム。
前記スキャンＦ／Ｆ初期化制御処理は、前記通常ＣＬＫ信号と前記スキャンＣＬＫ信号とを選択し、前記スキャンパスに供給するスキャンＣＬＫ選択処理と、を含むことを特徴とする請求項１１記載のプログラム。
前記スキャンＦ／Ｆ初期化制御処理は、前記スキャンインデータ選択処理ステップの選択制御を行うスキャンＦ／Ｆ初期化モードＦ／Ｆと、前記スキャンＣＬＫ選択処理ステップの選択制御を行うスキャンＣＬＫ選択モードＦ／Ｆと、を含むことを特徴とする請求項１１または請求項１２記載のプログラム。
前記パターン生成器は、外部からのテスト入力信号と前段の前記スキャンパスの出力とを選択する前段スキャンパス選択回路を備え、前記スキャンＦ／Ｆ初期化制御処理は、直列に接続された前記スキャンパス内のＦ／Ｆ数分印可し、前記スキャンパス内のＦ／Ｆを初期化することを特徴とする請求項１１乃至請求項１３のいずれかに記載のプログラム。
前記パターン生成器は、前段スキャンパス選択回路の選択制御を行うスキャンパス直列化モードＦ／Ｆを備えることを特徴とする請求項１１乃至請求項１４のいずれかに記載のプログラム。
ＬＳＩのテストに使用されるテストパターンを生成するテストパターン生成システムであって、前記ＬＳＩのネットリストと前記ＬＳＩに含まれる複数のスキャンパスを示すスキャンパス情報と前記ＬＳＩに関連するパラメータを記憶するデータ記憶部と、前記記憶部から読み出した前記ネットリストと前記パラメータを入力して、スキャンパス接続を行うスキャンパス合成処理部と、パターン生成器と出力圧縮器を挿入するスキャンパス圧縮回路挿入処理部と、スキャンインデータ選択回路、及びスキャンＦ／Ｆ初期化制御処理部を挿入し、通常ＣＬＫ信号かスキャンＣＬＫ信号のいずれかを選択して、前記スキャンパス内のＦ／Ｆ数分印可し、前記スキャンパス内のＦ／Ｆを初期化するスキャンＦ／Ｆ初期化回路挿入処理部と、前記ネットリストを出力するネットリスト出力処理部と、を備えることを特徴とするテストパターン生成システム。
ＬＳＩのテストに使用されるテストパターンを生成するテストパターン生成方法であって、前記ＬＳＩのネットリストと前記ＬＳＩに含まれる複数のスキャンパスを示すスキャンパス情報と前記ＬＳＩに関連するパラメータをデータ記憶部に記憶するステップと、前記記憶部から読み出した前記ネットリストと前記パラメータを入力して、スキャンパス接続を行うスキャンパス合成処理ステップと、パターン生成器と出力圧縮器を挿入するスキャンパス圧縮回路挿入処理ステップと、スキャンインデータ選択回路、及びスキャンＦ／Ｆ初期化制御処理部を挿入し、通常ＣＬＫ信号かスキャンＣＬＫ信号のいずれかを選択して、前記スキャンパス内のＦ／Ｆ数分印可し、前記スキャンパス内のＦ／Ｆを初期化するスキャンＦ／Ｆ初期化回路挿入処理ステップと、前記ネットリストを出力するネットリスト出力処理ステップと、を含むことを特徴とするテストパターン生成方法。
ＬＳＩのテストに使用されるテストパターンを生成するテストパターン生成するプログラムであって、前記ＬＳＩのネットリストと前記ＬＳＩに含まれる複数のスキャンパスを示すスキャンパス情報と前記ＬＳＩに関連するパラメータをデータ記憶部に記憶する処理と、前記記憶部から読み出した前記ネットリストと前記パラメータを入力して、スキャンパス接続を行うスキャンパス合成処理と、パターン生成器と出力圧縮器を挿入するスキャンパス圧縮回路挿入処理と、スキャンインデータ選択回路、及びスキャンＦ／Ｆ初期化制御処理部を挿入し、通常ＣＬＫ信号かスキャンＣＬＫ信号のいずれかを選択して、前記スキャンパス内のＦ／Ｆ数分印可し、前記スキャンパス内のＦ／Ｆを初期化するスキャンＦ／Ｆ初期化回路挿入処理と、前記ネットリストを出力するネットリスト出力処理と、をコンピュータに実行させることを特徴とするプログラム。