JP2009145126A

JP2009145126A - 半導体集積回路及びその制御方法

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Publication number: JP2009145126A
Application number: JP2007321146A
Authority: JP
Inventors: Shuji Hamada; 周治濱田
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 2007-12-12
Filing date: 2007-12-12
Publication date: 2009-07-02

Abstract

【課題】本発明の課題は、電気回路の試験において、電力消費する部位を制御することによって被検査回路における消費電力の急変を抑止することを目的とする。
【解決手段】上記課題は、入力されるモード切替信号に応じて第１のクロック又は第２のクロックで動作する内部回路を有する半導体集積回路であって、前記内部回路に供給される電源部とグランド部とを前記モード切替信号のレベルに応じて接続する接続部と、前記接続部と前記電源部又は前記グランド部との間に接続され、該電源部から該グランド部に流れる電流に応じて電力を消費する電力消費部と、を有することを特徴とする半導体集積回路により達成される。
【選択図】図２

Description

本発明は、電気回路の試験において、電力消費する部位を制御することによって被検査回路における消費電力の急変を抑止する半導体集積回路及びその制御方法に関する。

従来より、半導体集積回路の動作を効率的に試験するために、テストモードでは多くのテスト項目をできるだけ一度に行うことがなされている。この場合、回路の大部分が同時に動作するため、消費電力が通常動作時と比して大きくなること、またテストクロック周波数の切り替え時には消費電力が急変し電源電圧の変動が生じるといった問題があった。

そこで、検査開始時やクロック周波数の切り換え時において、動作クロックの周波数を時間経過と共に徐々に変化させ、ＬＳＩ内部における消費電流量の急激な変化を抑止し、これにより電源電圧の変動を抑制することが提案されている（例えば、特許文献１参照）。

また、被テスト集積回路のテスト中におけるクロック信号入力の立ち上がり又は立ち下がりによる電源電圧の変動を抑制するために、補助電源によって電力入力端子に追加電流パルスを供給して、クロック信号の各サイクルの間の増加要求を満たすようにして電力入力端子における電源ノイズを低減することが提案されている（例えば、特許文献２参照）。

更に、通常動作モードでは内部回路に信号を入出力するための信号端子として機能し、テストモードでは内部回路に電力を供給するための電源端子として機能する機能切り替え可能な外部端子を半導体装置に備えるようにすることで、電源ノイズを低減し、電源電圧降下を抑制することが提案されている（例えば、特許文献３参照）。
特開２００５−２４９５２６号公報特開２００５−５１６２２６号公報特開２００５−２７６８８２号公報

近年、低速のクロック周波数で試験するスキャンモードと、実動作に相応する高速のクロック周波数で試験するＢＩＳＴモード又はキャプチャモードとを切り換えて試験することが行われるようになった。

例えば、図１で示すようにスキャンモードによる低速のシフト動作とＢＩＳＴモードによる高速のＢＩＳＴ動作とを切り換えて、シフト動作、ＢＩＳＴ動作、シフト動作、ＢＩＳＴ動作・・・と交互に試験を行った場合、シフト動作（低速）からＢＩＳＴ動作（高速）へと切り替わるときに消費電力が変化し、テスターの電流供給が間に合わず電圧降下２が起きる。一方、ＢＩＳＴ動作（高速）からシフト動作（低速）へと切り替わるときに消費電力が変化し、テスターの電流供給が過剰となり電圧上昇３が起きる。このような電圧降下２及び電圧上昇３が動作保証範囲１を逸脱すると回路が正常に動作せず不良として判断されてしまう。

一方で、半導体集積回路の設計は緻密化しており、上記従来技術を実現するためのテストクロック周波数の切り換えに伴う電源電圧の変動を検知し抑制するための制御回路、電源電圧を一定に保つために備えられる外部端子等を極力少なくし、より簡潔な回路構成によって電源電圧の変動を抑制することが望まれている。

よって、本発明の目的は、電気回路の試験において、電力消費する部位を制御することによって被検査回路における消費電力の急変を抑止する半導体集積回路及びその制御方法を提供することである。

上記課題を解決するため、本発明は、入力されるモード切替信号に応じて第１のクロック又は第２のクロックで動作する内部回路を有する半導体集積回路であって、前記内部回路に供給される電源部とグランド部とを前記モード切替信号のレベルに応じて接続する接続部と、前記接続部と前記電源部又は前記グランド部との間に接続され、該電源部から該グランド部に流れる電流に応じて電力を消費する電力消費部と、を有するように構成される。

また、本発明は、入力されるモード切替信号に応じて第１のクロック又は第２のクロックで動作する第１及び第２の内部回路を有する半導体集積回路であって、前記モード切替信号に応じて前記第１の内部回路に前記第１の動作クロックを供給する場合には前記第２の内部回路に前記第２の動作クロックを供給し、前記第１の内部回路に前記第２の動作クロックを供給する場合には前記第２の内部回路に前記第１の動作クロックを供給するクロック制御部を有するように構成される。

本願発明は、テストクロック周波数の切り替えによって生じる電源電圧の変動を抑止するための特別な制御部や外部端子等を備えることなく、電力消費部への電流を制御するのみで電源電圧の変動を抑止することができる。

以下、本発明の実施の形態を図面に基づいて説明する。

図２は、本発明の第一実施例に係るテストクロック周波数切り替え時の消費電力を一定にするための構成例を示す図である。図１に示す第一実施例では、被試験デバイスとしての電子部品回路で構成されるチップ１０内において、構成２０で示されるように、内部回路に電源供給する電源電圧ＶＤＤ１１ａと電源電圧ＶＤＤ１１ａのためのグランド電位ＧＮＤ１１ｂとがセレクタ１２に接続されている。セレクタ１２は、テストクロック周波数を切り替えるモード切替信号ＳＭ１５のレベルに応じて電源電圧ＶＤＤ１１ａ又はグランド電位ＧＮＤ１１ｂを選択して、チップ１０外のグランド電位ＧＮＤ１４へ抵抗器１３を経て接続する。モード切替信号ＳＭ１５は、チップ１０の外から与えられてもよい。モード切替信号ＳＭ１５は、例えば、スキャンモードへの切り替え信号である。

試験が低速のシフト動作で行われる場合（例えば、スキャンモードへ切り替えるためにモード切替信号ＳＭ１５がＯＮとなった場合）、チップ１０内のセレクタ１２は内部回路に電源供給する電源電圧ＶＤＤ１１ａをチップ１０外のグランド電位ＧＮＤ１４へ接続する。従って、電流がチップ１０外へ流れチップ１０の外で抵抗器１３によって消費されるため、シフト動作開始時に起こる電圧上昇を抑止することができる。

また、試験が高速のＢＩＳＴ又はキャプチャ動作で行われる場合（例えば、モード切替信号１５がＯＦＦとなった場合）、チップ１０内のセレクタ１２はグランド電位ＧＮＤ１１ｂをチップ１０外のグランド電位ＧＮＤ１４へ接続する。従って、電流はチップ１０外へ流れず消費されないようにするため、ＢＩＳＴ又はキャプチャ動作開始時に起こる電圧降下を抑止することができる。

このように、テストクロック周波数に応じた内部回路に供給される動作クロックの切り替え時に、電源電圧ＶＤＤ１１ａ又はグランド電位ＧＮＤ１１ｂの一方がチップ１０外のグランド電位ＧＮＤ１４へ接続され、電力消費の開始及び停止がなされる。

図３は、本発明の第二実施例に係るテストクロック周波数切り替え時の消費電力を一定にするための構成例を示す図である。図３に示す第二実施例では、チップ１０外に構成２０を備える例を示している。

チップ１０外に備えられた構成２０は、図２の第一実施例と同様に、内部回路に電源供給する電源電圧ＶＤＤ１１ａとグランド電位ＧＮＤ１１ｂとがセレクタ１２に接続されている。この第二実施例では、モード切替信号ＳＭ１５はチップ内部からチップ１０外に備えられた構成２０のセレクタ１２へ入力される。従って、チップ１０外で構成２０によって電力消費が制御されチップ１０外で電力が消費される。電力消費を制御する仕組みは第一実施例と同様であるためその説明を省略する。

図４は、本発明の第三実施例に係るテストクロック周波数切り替え時の消費電力を一定にするための構成例を示す図である。図４に示す第三実施例では、チップ１０外からモード切替信号ＳＭ１５がチップ１０へと供給される構成において、チップ１０外に構成２０を備えた場合にモード切替信号ＳＭ１５を同時に構成２０へと入力するようにした例を示している。

チップ１０外に備えられた構成２０は、図２の第一実施例と同様に、内部回路に電源供給する電源電圧ＶＤＤ１１ａとグランド電位ＧＮＤ１１ｂとがセレクタ１２に接続されている。この第三実施例では、チップ１０外からチップ１０へと供給されるモード切替信号ＳＭ１５がセレクタ１２へも入力される。図３の第二実施例と同様に、チップ１０外で構成２０によって電力消費が制御されチップ１０外で電力が消費される。電力消費を制御する仕組みは第一実施例と同様であるためその説明を省略する。

図５は、セレクタの回路構成例を示す図である。図５に示すように、構成２０のセレクタ１２としてスイッチとしてのトランジスタを用い貫通電流を流す制御を行う。

図６は、図３に示す第二実施例に基づく適応例を示す図である。図６ではウェハ７のダイの切り出し線で囲まれた領域の拡大図が示されている。図３に示す第二実施例を適応する場合、チップ領域１７の外周の余分な領域にセレクタ１２を配置した構成２０を形成すようにする。チップ領域１７には、電源電圧ＶＤＤ１１ａのためのＶＤＤ端子１０ａと、グランド電位ＧＮＤ１１ｂのためのＧＮＤ１０ｂと、モード切替信号ＳＭ１５のためのＳＭ端子１０ｃとが形成される。ＶＤＤ端子１０ａとＧＮＤ１０ｂとＳＭ端子１０ｃとから夫々セレクタ１２へと配線される。

図７は、図４に示す第三実施例に基づく適応例を示す図である。図７では第三実施例に示す構成２０の配置可能な位置を夫々配置位置２１ａ、２１ｂ及び２１ｃとして示している。構成２０は、配置位置２１ａ、２１ｂ及び２１ｃのいずれか１つに配置すればよい。

図７において、１以上のチップ１０で構成される被試験デバイス（ＤＵＴ：Device Under Test）３０は、テストボード６に搭載されテスターヘッド７と電気的に接続される。テスターヘッド７は、テスター５とケーブル等で接続されており、テスター５からの制御信号を受信し、その制御信号に応じてＤＵＴ３０とで信号の授受を行うと共に、テスト信号をＤＵＴ３０に印加して得られたＤＵＴ３０からの応答信号と予め備えておいた期待値とを比較してその比較結果をテスター５へ通知する。

構成２０を配置位置２１ａ、２１ｂ及び２１ｃのいずれか１つに配置することによって、消費電力を制御し電源電圧の変動を抑止することができる。第三実施例に基づいて構成２０を備える場合には、例えば、図８に示すように、抵抗器１３を可変抵抗器１３ａとすることによって試験状況に応じて電流の消費量を調整する仕組みを備えるようにしてもよい。

次に、チップが非同期に動作する２以上のドメインを備えている場合、これらドメインへ同時に提供するクロック周波数を切り換えることによって、電源電圧の変動を抑止する第四実施例について説明する。この第四実施例では、電力消費部としてドメインを利用して電源電圧の変動を抑止するものである。

図９は、本発明の第四実施例に係るテストクロック周波数切り替え時の消費電力を一定にするための構成例を示す図である。図９に示すチップ４０は、非同期で動作するドメイン１及びドメイン２を備え、テストクロック周波数切り替え時においてもチップ４０全体の電力消費を安定させるための負荷平準化部４２を更に備える。

負荷平準化部４２は、低速クロック４１ａと高速クロック４１ｂとを入力し、ドメイン１又は２の一方がスキャンモード（低速のシフト動作）によるテスト対象となる場合には低速クロック４１を供給し、他方には高速クロック４１ｂを供給してドメイン１及び２を同時に動作させることによって、電力消費を平準化する仕組みを備える。

負荷平準化部４２は、チップ４０の内部又は外部から入力されるモード切替信号ＳＭ１５及びドメイン選択信号１９に応じて、低速クロック４１ａ及び高速クロック４１ｂを入力するセレクタ４８ａ及びセレクタ４８ｂの入力端子を選択して出力する回路である。

負荷平準化部４２は、更に、クロック制御回路コア４４と、セレクタ４５ａ及びセレクタ４５ｂと、ＮＯＴゲート４６とを備える。

クロック制御回路コア４４は、低速クロック４１ａ及び高速クロック４１ｂを入力し、更にモード切替信号ＳＭ１５及びドメイン選択信号１９を入力し、出力端子Ａから低速クロック４１ａ（又は高速クロック４１ｂ）をセレクタ４５ａ及びセレクタ４５ｂの１側へ出力し、出力端子Ｂから高速クロック４１ｂ（又は低速クロック４１ａ）をセレクタ４５ａ及びセレクタ４５ｂの０側へ出力し、出力端子Ｃからセレクタ４５ａ及びセレクタ４５ｂへの０側又は１側のいずれかを示す選択信号を送出する。

セレクタ４５ａ及びセレクタ４５ｂの０側には同時に低速クロック４１ａ（又は高速クロック４１ｂ）が入力され、１側にも同時に高速クロック４１ｂ（又は低速クロック４１ａ）が入力されるため、ＮＯＴゲート４６がクロック制御回路コア４４からの制御信号を反転させることによって、セレクタ４５ｂからはセレクタ４５ａから出力されるクロック周波数とは異なるクロックが出力される。例えば、セレクタ４５ａから低速クロック４１ａが出力される場合は、セレクタ４５ｂから高速クロック４１ｂが出力されるように構成される。

モード切替信号ＳＭ１５がシフト動作を指定する場合（モード切替信号ＳＭ１５がＯＮの場合）かつドメイン選択信号１９がドメイン１を指定する場合、出力端子Ａから低速クロック４１ａがセレクタ４５ａ及びセレクタ４５ｂの１側に入力され、出力端子Ｂから高速クロック４１ｂがセレクタ４５ａ及びセレクタ４５ｂの０側に入力され、出力端子Ｃからドメイン１を示す選択信号がセレクタ４５ａ及びＮＯＴゲート４６を介してセレクタ４５ｂに入力される。例えば、この場合、セレクタ４５ａでは１側が選択され、セレクタ４５ｂでは０側が選択される。

モード切替信号ＳＭ１５がシフト動作を指定する場合（モード切替信号ＳＭ１５がＯＮの場合）かつドメイン選択信号１９がドメイン２を指定する場合、出力端子Ａから低速クロック４１ａがセレクタ４５ａ及びセレクタ４５ｂの１側に入力され、出力端子Ｂから高速クロック４１ｂがセレクタ４５ａ及びセレクタ４５ｂの０側に入力され、出力端子Ｃからドメイン２を示す選択信号がセレクタ４５ａ及びＮＯＴゲート４６を介してセレクタ４５ｂに入力される。例えば、この場合、セレクタ４５ａでは０側が選択され、セレクタ４５ｂでは１側が選択される。

一方、モード切替信号ＳＭ１５がＢＩＳＴ又はキャプチャ動作を指定する場合（モード切替信号ＳＭ１５がＯＦＦの場合）かつドメイン選択信号１９がドメイン１を指定する場合、出力端子Ａから高速クロック４１ｂがセレクタ４５ａ及びセレクタ４５ｂの１側に入力され、出力端子Ｂから低速クロック４１ａがセレクタ４５ａ及びセレクタ４５ｂの０側に入力され、出力端子Ｃからドメイン１を示す選択信号がセレクタ４５ａ及びＮＯＴゲート４６を介してセレクタ４５ｂに入力される。例えば、この場合、セレクタ４５ａでは１側が選択され、セレクタ４５ｂでは０側が選択される。

モード切替信号ＳＭ１５がＢＩＳＴ又はキャプチャ動作を指定する場合（モード切替信号ＳＭ１５がＯＦＦの場合）かつドメイン選択信号１９がドメイン２を指定する場合、出力端子Ａから高速クロック４１ｂがセレクタ４５ａ及びセレクタ４５ｂの１側に入力され、出力端子Ｂから低速クロック４１ａがセレクタ４５ａ及びセレクタ４５ｂの０側に入力され、出力端子Ｃからドメイン２を示す選択信号がセレクタ４５ａ及びＮＯＴゲート４６を介してセレクタ４５ｂに入力される。例えば、この場合、セレクタ４５ａでは０側が選択され、セレクタ４５ｂでは１側が選択される。

上述のように、クロック供給制御部４３において、セレクタ４５ａから出力されるクロックはセレクタ４８ａ及びセレクタ４８ｂの１側に入力され、セレクタ４５ｂから出力されるクロックはセレクタ４８ａ及びセレクタ４８ｂの０側に入力される。

テストドメイン選択器４７は、ドメイン１又は２を指定するドメイン選択信号１９を入力する。テストドメイン選択器４７は、ドメイン選択信号１９がドメイン１を指定している場合、セレクタ４８ａには１側を選択する選択信号を送出すると共に、セレクタ４８ｂには０側を選択する選択信号を同時に送出する。一方、ドメイン選択信号１９がドメイン２を指定している場合、セレクタ４８ａには０側を選択する選択信号を送出すると共に、セレクタ４８ｂには１側を選択する選択信号を同時に送出する。

上述した仕組みによって、例えば、ドメイン１でシフト動作で試験する場合には、セレクタ４８ａの１側から低速クロック４１ａがドメイン１へ供給され、ドメイン２へはセレクタ４８ｂの０側から高速クロック４１ｂが供給される。この場合、ドメイン１の負荷は低消費であるのに対して、ドメイン２の負荷は高消費となることによって負荷が平準化される。

一方で、ドメイン２でシフト動作で試験する場合には、セレクタ４８ｂの０側から低速クロック４１ａがドメイン２へ供給され、ドメイン１へはセレクタ４８ａの１側から高速クロック４１ａが供給される。この場合、ドメイン２の負荷は低消費であるのに対して、ドメイン１の負荷は高消費となることによって負荷が平準化される。

このようにチップ４０に搭載されているいずれか一方のドメインを電力消費部として動作させることによって、テストクロック周波数の切り替え時においても電源電圧の変動を抑止し、負荷を平準化させることができる。

図９に示す第四実施例では、図２から図４の第一から第三実施例のいずれかと組み合わせることによって、低速クロック４１ａにおける消費電力と高速クロック４１ｂにおける消費電力とが等しくなるように、チップ４０内のドメイン１及び２以外の内部回路の一部への消費電力を制御するようにしてもよい。

図１０は、電圧変動の例を示す図である。図１０中では、本発明を適用しなかった場合の従来の電圧変動５２と本発明の第一から第四実施例のいずれかを適用した場合の発明の電圧変動５３とが示される。図１０に示されるように、テストクロック周波数を切り替えるモード切替信号ＳＭ１５のレベルに応じて、シフト動作、ＢＩＳＴ動作、シフト動作、ＢＩＳＴ動作、シフト動作・・・を切り替えて連続して試験を実行した場合、従来の電圧変動５２では、動作保証範囲１内に電源電圧の変動を抑止することができないのに対して、発明の電圧変動５３では、動作保証範囲１内に電源電圧の変動が抑止される。

上述したように、本発明によれば、シフト動作時とＢＩＳＴ動作時との消費電力値の差分が消費されるため電源電圧の変動を動作保証範囲１内に抑制することができる。

以上の説明に関し、更に以下の項を開示する。
（付記１）
入力されるモード切替信号に応じて第１のクロック又は第２のクロックで動作する内部回路を有する半導体集積回路であって、
前記内部回路に供給される電源部とグランド部とを前記モード切替信号のレベルに応じて接続する接続部と、
前記接続部と前記電源部又は前記グランド部との間に接続され、該電源部から該グランド部に流れる電流に応じて電力を消費する電力消費部と、
を有することを特徴とする半導体集積回路。
（付記２）
前記電力消費部により消費される電力値は、前記第１のクロック動作時における前記半導体集積回路の消費電力値と、前記第２のクロック動作時における該半導体集積回路の消費電力値との差分であることを特徴とする付記１記載の半導体集積回路。
（付記３）
前記接続部は、前記内部回路の動作クロックが切り替わると同時に接続動作を開始することを特徴とする付記１記載の半導体集積回路。
（付記４）
入力されるモード切替信号に応じて第１のクロック又は第２のクロックで動作する第１及び第２の内部回路を有する半導体集積回路であって、
前記モード切替信号に応じて前記第１の内部回路に前記第１のクロックを供給する場合には前記第２の内部回路に前記第２のクロックを供給し、前記第１の内部回路に前記第２のクロックを供給する場合には前記第２の内部回路に前記第１のクロックを供給するクロック制御部を有することを特徴とする半導体集積回路。
（付記５）
前記クロック制御部は、第１のクロックにおける前記第１の内部回路の消費電力と、第１のクロックにおける前記第２の内部回路との消費電力が等しくなるように所定の前記内部回路の一部への動作クロック供給を停止することを特徴とする付記４記載の半導体集積回路。
（付記６）
入力されるモード切替信号に応じて第１のクロック又は第２のクロックで動作する内部回路を有する半導体集積回路の制御方法であって、
前記モード切替信号のレベルに応じて前記内部回路に供給される電源部とグランド部とを電力消費部を介して接続し、
前記電源部から前記電力消費部を介して前記グランド部に流れる電流に応じて電力を消費することを特徴とする半導体集積回路の制御方法。
（付記７）
前記電力消費部により消費される電力値は、前記第１のクロック動作時における前記半導体集積回路の消費電力値と、前記第２のクロック動作時における該半導体集積回路の消費電力値との差分であることを特徴とする付記６記載の半導体集積回路の制御方法。
（付記８）
前記電源部と前記グランド部との接続は、前記内部回路の動作クロックが切り替わると同時に開始されることを特徴とする付記６記載の半導体集積回路の制御方法。

本発明は、具体的に開示された実施例に限定されるものではなく、特許請求の範囲から逸脱することなく、種々の変形や変更が可能である。

テスト中の電源電圧の変動を説明するための図である。本発明の第一実施例に係るテストクロック周波数切り替え時の消費電力を一定にするための構成例を示す図である。本発明の第二実施例に係るテストクロック周波数切り替え時の消費電力を一定にするための構成例を示す図である。本発明の第三実施例に係るテストクロック周波数切り替え時の消費電力を一定にするための構成例を示す図である。セレクタの回路構成例を示す図である。図３に示す第二実施例に基づく適応例を示す図である。図４に示す第三実施例に基づく適応例を示す図である。可変抵抗器を用いて電流の消費量を調整する回路構成例を示す図である。本発明の第四実施例に係るテストクロック周波数切り替え時の消費電力を一定にするための構成例を示す図である。電圧変動の例を示す図である。

符号の説明

５テスター
６テストボード
７ウェハ
１０チップ
１０ａＶＤＤ端子
１０ｂＧＮＤ端子
１０ｃＳＭ端子
１１ａ電源電圧ＶＤＤ
１１ｂグランド電位ＧＮＤ
１２セレクタ
１３抵抗
１３ａ可変抵抗
１４グランド電位ＧＮＤ
１５モード切替信号ＳＭ
１７チップ領域
２０構成
３０ＤＵＴ
４０チップ
４１ａ低速クロック
４１ｂ高速クロック
４２負荷平準化部
４３クロック供給制御部
４４クロック制御回路コア
４５ａ、４５ｂセレクタ
４６ＮＯＴゲート
４７テストドメイン選択器
４８ａ、４８ｂセレクタ

Claims

入力されるモード切替信号に応じて第１のクロック又は第２のクロックで動作する内部回路を有する半導体集積回路であって、
前記内部回路に供給される電源部とグランド部とを前記モード切替信号のレベルに応じて接続する接続部と、
前記接続部と前記電源部又は前記グランド部との間に接続され、該電源部から該グランド部に流れる電流に応じて電力を消費する電力消費部と、
を有することを特徴とする半導体集積回路。
前記電力消費部により消費される電力値は、前記第１のクロック動作時における前記半導体集積回路の消費電力値と、前記第２のクロック動作時における該半導体集積回路の消費電力値との差分であることを特徴とする請求項１記載の半導体集積回路。
入力されるモード切替信号に応じて第１のクロック又は第２のクロックで動作する第１及び第２の内部回路を有する半導体集積回路であって、
前記モード切替信号に応じて前記第１の内部回路に前記第１の動作クロックを供給する場合には前記第２の内部回路に前記第２の動作クロックを供給し、前記第１の内部回路に前記第２の動作クロックを供給する場合には前記第２の内部回路に前記第１の動作クロックを供給するクロック制御部を有することを特徴とする半導体集積回路。
前記クロック制御部は、第１の動作クロックにおける前記第１の内部回路の消費電力と、第１の動作クロックにおける前記第２の内部回路との消費電力が等しくなるように所定の前記内部回路の一部への動作クロック供給を停止することを特徴とする請求項３記載の半導体集積回路。
入力されるモード切替信号に応じて第１のクロック又は第２のクロックで動作する内部回路を有する半導体集積回路の制御方法であって、
前記モード切替信号のレベルに応じて前記内部回路に供給される電源部とグランド部とを電力消費部を介して接続し、
前記電源部から前記電力消費部を介して前記グランド部に流れる電流に応じて電力を消費することを特徴とする半導体集積回路の制御方法。