JPH08330920A - 熱バランス回路 - Google Patents
熱バランス回路Info
- Publication number
- JPH08330920A JPH08330920A JP7136407A JP13640795A JPH08330920A JP H08330920 A JPH08330920 A JP H08330920A JP 7136407 A JP7136407 A JP 7136407A JP 13640795 A JP13640795 A JP 13640795A JP H08330920 A JPH08330920 A JP H08330920A
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- JP
- Japan
- Prior art keywords
- pulse
- circuit
- counter
- signal
- count value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
- H03K5/131—Digitally controlled
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K21/00—Details of pulse counters or frequency dividers
- H03K21/08—Output circuits
- H03K21/12—Output circuits with parallel read-out
Abstract
(57)【要約】
【目的】 ＣＭＯＳ型ＩＣを遅延回路として利用する場
合、信号の周波数が変わっても発熱量を均一化し、遅延
時間の変動を抑える。 【構成】 ＣＭＯＳ型ＩＣ内に遅延回路１０とダミー回
路１１とを設け、遅延回路に与えるパルスＣＰ１を一定
時間計数し、その計数値と設定値との差を求め、その差
の値と同一個数のパルスをダミー回路に与え、単位時間
内にＩＣに与えるパルスの数を一定値に規定し、発熱量
を均一化する。
合、信号の周波数が変わっても発熱量を均一化し、遅延
時間の変動を抑える。 【構成】 ＣＭＯＳ型ＩＣ内に遅延回路１０とダミー回
路１１とを設け、遅延回路に与えるパルスＣＰ１を一定
時間計数し、その計数値と設定値との差を求め、その差
の値と同一個数のパルスをダミー回路に与え、単位時間
内にＩＣに与えるパルスの数を一定値に規定し、発熱量
を均一化する。
Description
【０００１】
【産業上の利用分野】この発明は例えばＣＭＯＳ型ＩＣ
で構成される回路の消費電力量をバランスさせ、ＣＭＯ
Ｓ型ＩＣ内の温度を一定値に維持させる場合に用いる熱
バランス回路に関する。
で構成される回路の消費電力量をバランスさせ、ＣＭＯ
Ｓ型ＩＣ内の温度を一定値に維持させる場合に用いる熱
バランス回路に関する。
【０００２】
【従来の技術】半導体集積回路で構成されるメモリを試
験するメモリ試験装置では試験のタイミングを規定する
ために、基準タイミングから所定の遅延時間が与えられ
たクロックを発生させ、このクロックのタイミングで試
験パターン信号を生成させ、試験を行なっている。
験するメモリ試験装置では試験のタイミングを規定する
ために、基準タイミングから所定の遅延時間が与えられ
たクロックを発生させ、このクロックのタイミングで試
験パターン信号を生成させ、試験を行なっている。
【０００３】遅延時間を与える遅延回路としてはクロッ
クパルスのパルス間隔を遅延単位として切替るステップ
可変型の遅延回路と、クロックパルスのパルス間隔内の
微少時間の遅延時間を与える微少遅延回路とが用いら
れ、ステップ可変型の遅延回路の遅延時間と、微少遅延
回路の遅延時間との組合せによって任意の遅延時間が得
られるように構成される。
クパルスのパルス間隔を遅延単位として切替るステップ
可変型の遅延回路と、クロックパルスのパルス間隔内の
微少時間の遅延時間を与える微少遅延回路とが用いら
れ、ステップ可変型の遅延回路の遅延時間と、微少遅延
回路の遅延時間との組合せによって任意の遅延時間が得
られるように構成される。
【０００４】この発明は微少遅延回路の改良に関するも
のである。微少遅延回路は一般にＣＭＯＳ型ＩＣに形成
される能動素子列を利用して構成する。ＣＭＯＳ型ＩＣ
を遅延回路として利用する理由は、ＣＭＯＳ型ＩＣは無
信号状態では消費電力が極めて小さく、発熱量を小さく
抑えることができるからである。
のである。微少遅延回路は一般にＣＭＯＳ型ＩＣに形成
される能動素子列を利用して構成する。ＣＭＯＳ型ＩＣ
を遅延回路として利用する理由は、ＣＭＯＳ型ＩＣは無
信号状態では消費電力が極めて小さく、発熱量を小さく
抑えることができるからである。
【０００５】
【発明が解決しようとする課題】ＣＭＯＳ型ＩＣで構成
された遅延回路は、信号が入力され能動素子がオン，オ
フ動作を始めると、電力を消費する状態となる。ＩＣ内
の温度は電力消費量に比例して上昇し、この温度変化に
よって信号の遅延時間が変動する不都合がある。特に遅
延させるべき信号の周波数が高くなるに従って電力消費
量が上昇し、これに伴なって遅延時間が変化してしまう
欠点がある。
された遅延回路は、信号が入力され能動素子がオン，オ
フ動作を始めると、電力を消費する状態となる。ＩＣ内
の温度は電力消費量に比例して上昇し、この温度変化に
よって信号の遅延時間が変動する不都合がある。特に遅
延させるべき信号の周波数が高くなるに従って電力消費
量が上昇し、これに伴なって遅延時間が変化してしまう
欠点がある。
【０００６】この発明の目的は入力される信号の周波数
が変化しても常に電力消費量を安定化し、遅延時間を一
定に維持することができる熱バランス回路を提供しよう
とするものである。
が変化しても常に電力消費量を安定化し、遅延時間を一
定に維持することができる熱バランス回路を提供しよう
とするものである。
【０００７】
【課題を解決するための手段】この発明では遅延させる
べき信号が供給される遅延回路と、この回路に遅延させ
るべき第１パルス信号を供給する第１パルス供給路と、
この第１パルス供給路を通じて供給される第１パルス信
号の数を一定時間計数するカウンタと、このカウンタで
計数した計数値と予め定めた値との差を求める演算手段
と、この演算手段で算出した差の値と同数のパルスが与
えられ遅延回路を構成する回路に近接して設けたダミー
回路とによって構成され遅延させるべきパルス信号の周
波数が変わっても遅延回路を構成する回路とダミー回路
の双方で消費する電力量を一定値に維持するように構成
したものである。
べき信号が供給される遅延回路と、この回路に遅延させ
るべき第１パルス信号を供給する第１パルス供給路と、
この第１パルス供給路を通じて供給される第１パルス信
号の数を一定時間計数するカウンタと、このカウンタで
計数した計数値と予め定めた値との差を求める演算手段
と、この演算手段で算出した差の値と同数のパルスが与
えられ遅延回路を構成する回路に近接して設けたダミー
回路とによって構成され遅延させるべきパルス信号の周
波数が変わっても遅延回路を構成する回路とダミー回路
の双方で消費する電力量を一定値に維持するように構成
したものである。
【０００８】従って、この発明による熱バランス回路に
よれば、遅延させるべきパルス信号の周波数が変わって
も、一定時間内に入力されるパルス信号の個数を計数
し、その計数値と予め設定した値との差の個数分のパル
スをダミー回路に与えるから、全体としてＣＭＯＳ型Ｉ
Ｃ内の電力消費量を一定値に維持することができる。よ
って遅延させるべきパルス信号の周波数が変わっても、
遅延時間を一定値に維持することができる。
よれば、遅延させるべきパルス信号の周波数が変わって
も、一定時間内に入力されるパルス信号の個数を計数
し、その計数値と予め設定した値との差の個数分のパル
スをダミー回路に与えるから、全体としてＣＭＯＳ型Ｉ
Ｃ内の電力消費量を一定値に維持することができる。よ
って遅延させるべきパルス信号の周波数が変わっても、
遅延時間を一定値に維持することができる。
【０００９】
【実施例】図１にこの発明の一実施例を示す。図中１０
は遅延回路、１１はこの遅延回路１０に近接して同一の
回路で構成したダミー回路を示す。遅延回路１０には第
１パルス供給路１２が接続され、ダミー回路１１には第
２パルス供給路１３がアンドゲート１４を介して接続さ
れる。ダミー回路１１に供給される第２パルス信号ＣＰ
２の周波数Ｆ2 は、第１パルス供給路１２を通じて遅延
回路１０に供給される第１パルスＣＰ１の最高周波数Ｆ
ｍに等しいかそれ以上の周波数Ｆ2 ≧Ｆm とされる。
は遅延回路、１１はこの遅延回路１０に近接して同一の
回路で構成したダミー回路を示す。遅延回路１０には第
１パルス供給路１２が接続され、ダミー回路１１には第
２パルス供給路１３がアンドゲート１４を介して接続さ
れる。ダミー回路１１に供給される第２パルス信号ＣＰ
２の周波数Ｆ2 は、第１パルス供給路１２を通じて遅延
回路１０に供給される第１パルスＣＰ１の最高周波数Ｆ
ｍに等しいかそれ以上の周波数Ｆ2 ≧Ｆm とされる。
【００１０】第１パルス供給路１２にはカウンタ１５が
接続される。このカウンタ１５は第１パルス供給路１２
を通じて入力される第１パルス信号ＣＰ１を予め設定し
た一定時間、計数する動作を行なう。１６はカウンタ１
５を一定時間計数動作させる計時手段を示す。この例で
はこの計時手段１６を第２パルス供給路１３を通じて供
給される第２パルス信号ＣＰ２を所定個数分計数するカ
ウンタ１７と、このカウンタ１７の計数値が所定値に達
したことを検出するアンドゲート１８，１９とによって
構成した場合を示す。
接続される。このカウンタ１５は第１パルス供給路１２
を通じて入力される第１パルス信号ＣＰ１を予め設定し
た一定時間、計数する動作を行なう。１６はカウンタ１
５を一定時間計数動作させる計時手段を示す。この例で
はこの計時手段１６を第２パルス供給路１３を通じて供
給される第２パルス信号ＣＰ２を所定個数分計数するカ
ウンタ１７と、このカウンタ１７の計数値が所定値に達
したことを検出するアンドゲート１８，１９とによって
構成した場合を示す。
【００１１】つまり、アンドゲート１８はカウンタ１７
の出力端子Ｑ1 〜Ｑ5 の出力が全てＨ論理に揃ったこと
（３２カウント）を検出し、その検出出力をインバータ
２１を通じてカウンタ１５の入力側に接続したアンドゲ
ート２２の一方の入力端子に供給する。従ってカウンタ
１７の計数値が３２カウントに達すると、インバータ２
１の出力がＬ論理に立下がり、アンドゲート２２を閉の
状態に制御する。これによりカウンタ１５は計数動作を
停止する。第２パルス信号ＣＰ２の周波数Ｆ2が常に一
定周波数であるものとすると、カウンタ１７が第２パル
ス信号ＣＰ２を３２個計数する時間は常に一定となる。
従ってカウンタ１５は第１パルス信号ＣＰ１を常に一定
時間計数することになる。
の出力端子Ｑ1 〜Ｑ5 の出力が全てＨ論理に揃ったこと
（３２カウント）を検出し、その検出出力をインバータ
２１を通じてカウンタ１５の入力側に接続したアンドゲ
ート２２の一方の入力端子に供給する。従ってカウンタ
１７の計数値が３２カウントに達すると、インバータ２
１の出力がＬ論理に立下がり、アンドゲート２２を閉の
状態に制御する。これによりカウンタ１５は計数動作を
停止する。第２パルス信号ＣＰ２の周波数Ｆ2が常に一
定周波数であるものとすると、カウンタ１７が第２パル
ス信号ＣＰ２を３２個計数する時間は常に一定となる。
従ってカウンタ１５は第１パルス信号ＣＰ１を常に一定
時間計数することになる。
【００１２】カウンタ１５が計数した計数値は演算手段
２３に引き渡される。演算手段２３ではカウンタ１５で
計数した値と予め定めた値との差を求め、その差の値に
等しい数の第２パルス信号ＣＰ２をパルス抽出回路２７
で取出し、ダミー回路１１に入力する動作を行なう。演
算手段２３としてこの例ではプリセット可能なカウンタ
を利用した場合を示す。プリセット可能なカウンタのロ
ード入力端子ＬＤにアンドゲート１８の出力信号を与え
る。このように構成することにより、カウンタ１７の計
数値が３２カウントに達し、アンドゲート１８がＨ論理
を出力した時点で演算手段２３にカウンタ１５の計数値
が読込まれる。演算手段２３を構成するカウンタはカウ
ンタ１５の計数値を取込む前の状態では前回３２カウン
トを計数した状態で停止している。このためナンドゲー
ト２４はＬ論理を出力してる状態にあるため、フリップ
フロップ２５は極性反転したＨ論理を読込む。この結果
フリップフロップ２５はＨ論理を出力し、このＨ論理を
インバータ２６でＬ論理に反転してアンドゲート１４に
供給しているからアンドゲートは閉の状態にある。
２３に引き渡される。演算手段２３ではカウンタ１５で
計数した値と予め定めた値との差を求め、その差の値に
等しい数の第２パルス信号ＣＰ２をパルス抽出回路２７
で取出し、ダミー回路１１に入力する動作を行なう。演
算手段２３としてこの例ではプリセット可能なカウンタ
を利用した場合を示す。プリセット可能なカウンタのロ
ード入力端子ＬＤにアンドゲート１８の出力信号を与え
る。このように構成することにより、カウンタ１７の計
数値が３２カウントに達し、アンドゲート１８がＨ論理
を出力した時点で演算手段２３にカウンタ１５の計数値
が読込まれる。演算手段２３を構成するカウンタはカウ
ンタ１５の計数値を取込む前の状態では前回３２カウン
トを計数した状態で停止している。このためナンドゲー
ト２４はＬ論理を出力してる状態にあるため、フリップ
フロップ２５は極性反転したＨ論理を読込む。この結果
フリップフロップ２５はＨ論理を出力し、このＨ論理を
インバータ２６でＬ論理に反転してアンドゲート１４に
供給しているからアンドゲートは閉の状態にある。
【００１３】これに対し、演算手段２３にカウンタ１５
の計数値を読み込むとナンドゲート２４はＨ論理を出力
するため、フリップフロップ２５はＬ論理を読込み、出
力端子にＬ論理を出力する。このＬ論理出力をインバー
タ２６で極性反転するから、アンドゲート１４にはＨ論
理が与えられ、アンドゲート１４は開の状態に制御され
る。
の計数値を読み込むとナンドゲート２４はＨ論理を出力
するため、フリップフロップ２５はＬ論理を読込み、出
力端子にＬ論理を出力する。このＬ論理出力をインバー
タ２６で極性反転するから、アンドゲート１４にはＨ論
理が与えられ、アンドゲート１４は開の状態に制御され
る。
【００１４】この結果、演算手段２３がカウンタ１５の
計数値を読込むのと同時にアンドゲート１４が開の状態
に制御され、ダミー回路１１に第２パルス信号ＣＰ２を
供給する。更に演算手段２３も第２パルス信号ＣＰ２の
計数をカウンタ１５の計数値から開始する。演算手段２
３がカウンタ１５の計数値と自己のフルカウント値（３
２カウント）の差の値と同数の第２パルス信号を計数す
ると、ナンドゲート２４の出力はＬ論理となり、このＬ
論理信号がフリップフロップ２５にＨ論理として読込ま
れるから、インバータ２６の出力はＬ論理に立下り、ア
ンドゲート１４を閉の状態に制御する。結局、アンドゲ
ート１４は図２Ｅに示すようにカウンタ１７が第２パル
ス信号ＣＰ２を３２個計数した時点Ｔ1 から第２パルス
信号ＣＰ２をダミー回路１１に供給を始め、演算手段２
３の計数値がフルカウントに達する時点Ｔ2 で閉の状態
に制御され、ダミー回路１１への第２パルス信号ＣＰ２
の供給を断に制御する。
計数値を読込むのと同時にアンドゲート１４が開の状態
に制御され、ダミー回路１１に第２パルス信号ＣＰ２を
供給する。更に演算手段２３も第２パルス信号ＣＰ２の
計数をカウンタ１５の計数値から開始する。演算手段２
３がカウンタ１５の計数値と自己のフルカウント値（３
２カウント）の差の値と同数の第２パルス信号を計数す
ると、ナンドゲート２４の出力はＬ論理となり、このＬ
論理信号がフリップフロップ２５にＨ論理として読込ま
れるから、インバータ２６の出力はＬ論理に立下り、ア
ンドゲート１４を閉の状態に制御する。結局、アンドゲ
ート１４は図２Ｅに示すようにカウンタ１７が第２パル
ス信号ＣＰ２を３２個計数した時点Ｔ1 から第２パルス
信号ＣＰ２をダミー回路１１に供給を始め、演算手段２
３の計数値がフルカウントに達する時点Ｔ2 で閉の状態
に制御され、ダミー回路１１への第２パルス信号ＣＰ２
の供給を断に制御する。
【００１５】従って図の例ではフリップフロップ２５、
インバータ２６と、アンドゲート２６は第２パルス信号
を抽出するパルス抽出回路２７を構成することになる。
図２Ａに示す第１パルス信号ＣＰ１がカウンタ１５に計
数された数をＮ1 とし、アンドゲート１４を通じてダミ
ー回路１１に供給された第２パルス信号ＣＰ２の数をＮ
2 （図２Ｆ）とした場合、Ｎ1 とＮ2 の和は常にこの例
ではＮ1 ＋Ｎ2＝３２となる。
インバータ２６と、アンドゲート２６は第２パルス信号
を抽出するパルス抽出回路２７を構成することになる。
図２Ａに示す第１パルス信号ＣＰ１がカウンタ１５に計
数された数をＮ1 とし、アンドゲート１４を通じてダミ
ー回路１１に供給された第２パルス信号ＣＰ２の数をＮ
2 （図２Ｆ）とした場合、Ｎ1 とＮ2 の和は常にこの例
ではＮ1 ＋Ｎ2＝３２となる。
【００１６】この関係は第１パルス信号ＣＰ１の周波数
が変わっても維持され、周期毎に第１パルス信号ＣＰ１
の計数値に対し、予め定めた数値に不足する数のパルス
をダミー回路１１に供給するから、平均して見ればＣＭ
ＯＳ型ＩＣ内の発熱量を一定値に維持することができ
る。尚、図２ＣとＤに示す信号ＬＯＡＤはアンドゲート
１８から演算手段２３に与えるロード信号、ＣＬＥＡＲ
はカウンタ１５と１７のクリヤ入力端子ＣＬに与えるク
リア信号を示す。
が変わっても維持され、周期毎に第１パルス信号ＣＰ１
の計数値に対し、予め定めた数値に不足する数のパルス
をダミー回路１１に供給するから、平均して見ればＣＭ
ＯＳ型ＩＣ内の発熱量を一定値に維持することができ
る。尚、図２ＣとＤに示す信号ＬＯＡＤはアンドゲート
１８から演算手段２３に与えるロード信号、ＣＬＥＡＲ
はカウンタ１５と１７のクリヤ入力端子ＣＬに与えるク
リア信号を示す。
【００１７】
【発明の効果】以上説明したように、この発明によれば
一定時間内に供給される第１パルス信号ＣＰ１の数を計
数し、この計数値Ｎ1 が予め定めた設定値（演算手段２
３を構成するカウンタのフルカウント値）に不足する数
Ｎ2 のパルスをダミー回路１１に供給するから、遅延回
路１０とダミー回路１１に与えられるパルスの総数を一
定値に維持することができる。この関係は第１パルス信
号ＣＰ１の周波数が変わっても維持される。よって遅延
回路１０に入力される信号の周波数が変わっても、遅延
回路１０を構成するＣＭＯＳ型ＩＣ内の発熱量を一定値
に維持できるから、第１パルス信号ＣＰ１の周波数が変
わっても遅延回路１０の遅延時間を一定値に維持するこ
とができる実益が得られる。
一定時間内に供給される第１パルス信号ＣＰ１の数を計
数し、この計数値Ｎ1 が予め定めた設定値（演算手段２
３を構成するカウンタのフルカウント値）に不足する数
Ｎ2 のパルスをダミー回路１１に供給するから、遅延回
路１０とダミー回路１１に与えられるパルスの総数を一
定値に維持することができる。この関係は第１パルス信
号ＣＰ１の周波数が変わっても維持される。よって遅延
回路１０に入力される信号の周波数が変わっても、遅延
回路１０を構成するＣＭＯＳ型ＩＣ内の発熱量を一定値
に維持できるから、第１パルス信号ＣＰ１の周波数が変
わっても遅延回路１０の遅延時間を一定値に維持するこ
とができる実益が得られる。
【図１】この発明の一実施例を示すブロック図。
【図２】図１の動作を説明するための波形図。
１０ 遅延回路 １１ ダミー回路 １２ 第１パルス供給路 １３ 第２パルス供給路 １５ カウンタ １６ 計時手段 ２３ 演算手段 ２７ パルス抽出手段
Claims (2)
- 【請求項１】 Ａ．本来動作させるべき遅延回路と、 Ｂ．この遅延回路に第１パルス信号を与える第１パルス
供給路と、 Ｃ．上記第１パルス供給路から供給される第１パルス信
号の周波数より高い周波数の第２パルス信号を供給する
第２パルス供給路と、 Ｄ．予め定めた一定時間内において上記第１パルス信号
を計数するカウンタと、 Ｅ．このカウンタの計数値と予め定めた値との差の値を
求める演算手段と、 Ｆ．この演算手段で求めた差の値と同数の上記第２パル
ス信号を取出すパルス抽出手段と、 Ｇ．このパルス抽出手段で抽出した上記第２クロックパ
ルスが与えられ、上記遅延回路に近接して設けられ、上
記遅延回路と同一構成のダミー回路と、によって構成し
たことを特徴とする熱バランス回路。 - 【請求項２】 請求項１記載の熱バランス回路におい
て、演算手段をプリセット可能なカウンタによって構成
し、このプリセット可能なカウンタに第１パルス信号を
計数したカウンタの計数値を読み込むことにより上記プ
リセット可能なカウンタのフルカウント値と読み込んだ
計数値との間の差を求めるように構成したことを特徴と
する熱バランス回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13640795A JP3552176B2 (ja) | 1995-06-02 | 1995-06-02 | 熱バランス回路 |
| DE19680526T DE19680526C2 (de) | 1995-06-02 | 1996-05-31 | Temperaturausgeglichene Schaltung |
| KR1019970700672A KR100211230B1 (ko) | 1995-06-02 | 1996-05-31 | 열밸런스회로 |
| PCT/JP1996/001481 WO1996038911A1 (fr) | 1995-06-02 | 1996-05-31 | Circuit d'equilibrage thermique |
| TW085107299A TW295630B (ja) | 1995-06-02 | 1996-06-17 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13640795A JP3552176B2 (ja) | 1995-06-02 | 1995-06-02 | 熱バランス回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08330920A true JPH08330920A (ja) | 1996-12-13 |
| JP3552176B2 JP3552176B2 (ja) | 2004-08-11 |
Family
ID=15174449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13640795A Expired - Fee Related JP3552176B2 (ja) | 1995-06-02 | 1995-06-02 | 熱バランス回路 |
Country Status (5)
| Country | Link |
|---|---|
| JP (1) | JP3552176B2 (ja) |
| KR (1) | KR100211230B1 (ja) |
| DE (1) | DE19680526C2 (ja) |
| TW (1) | TW295630B (ja) |
| WO (1) | WO1996038911A1 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19828176C2 (de) * | 1997-06-24 | 2002-11-07 | Advantest Corp | Leistungsverbrauchssteuerungsschaltung für CMOS-Schaltung |
| US7085982B2 (en) | 2002-01-18 | 2006-08-01 | Hitachi, Ltd. | Pulse generation circuit and semiconductor tester that uses the pulse generation circuit |
| JP2009130715A (ja) * | 2007-11-26 | 2009-06-11 | Toshiba Corp | クロック生成回路 |
| JP2009145126A (ja) * | 2007-12-12 | 2009-07-02 | Fujitsu Microelectronics Ltd | 半導体集積回路及びその制御方法 |
| US7558692B2 (en) | 2004-09-27 | 2009-07-07 | Advantest Corp. | Consumption current balance circuit, compensation current amount adjusting method, timing generator, and semiconductor testing apparatus |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003043192A1 (de) * | 2001-11-12 | 2003-05-22 | Infineon Technologies Ag | Verfahren zur vermeidung von transienten bei schaltvorgängen in integrierten schaltkreisen sowie integrierter schaltkreis |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
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