JP2712411B2 - テスト回路 - Google Patents

テスト回路

Info

Publication number
JP2712411B2
JP2712411B2 JP63278868A JP27886888A JP2712411B2 JP 2712411 B2 JP2712411 B2 JP 2712411B2 JP 63278868 A JP63278868 A JP 63278868A JP 27886888 A JP27886888 A JP 27886888A JP 2712411 B2 JP2712411 B2 JP 2712411B2
Authority
JP
Japan
Prior art keywords
circuit
output
signal
output terminal
reset
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP63278868A
Other languages
English (en)
Other versions
JPH02123429A (ja
Inventor
健 松本
勝彦 根木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP63278868A priority Critical patent/JP2712411B2/ja
Publication of JPH02123429A publication Critical patent/JPH02123429A/ja
Application granted granted Critical
Publication of JP2712411B2 publication Critical patent/JP2712411B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • Test And Diagnosis Of Digital Computers (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はテスト回路、特に、マイクロプロセッサのテ
スト回路に関する。
〔従来の技術〕
従来のテスト回路は、ある出力端子にハイレベルやロ
ウレベルを出力させるためには、リセット入力とクロッ
ク入力を外部から与えることが必要で、この場合でもマ
イクロプロセッサ内部では、リセットシーケンス等の多
数のゲートを通過するため、電源電圧等の制限があっ
た。
〔発明が解決しようとする課題〕
上述した従来のテスト回路は、マイクロプロセッサを
2V付近の電源電圧で動作させる場合、出力端子にハイレ
ベルとロウレベルを出力させることが困難な構成となっ
ているため、MOS型トランジスタのしきい値の測定をLSI
テスタを用いて行なうことが困難であるという欠点があ
った。
〔課題を解決するための手段〕
本発明のテスト回路は、マイクロプロセッサに設けら
れるテスト回路において、 （Ａ）リセット端子に入力端子が接続され、第１のイン
バート信号を出力する第１のインバータ、 （Ｂ）前記第１のインバート信号にもとづいて第２のイ
ンバート信号を出力する第２のインバータ、 （Ｃ）前記第１のインバート信号と第１の内部信号にも
とづいて、第１の出力信号を第１の出力端子に供給する
AND（またはOR）回路、 （Ｄ）前記第２のインバート信号と第２の内部信号にも
とづいて第２の出力信号を第２の出力端子に供給するOR
（またはAND）回路、 とを含んで構成される。
〔実施例〕
次に、本発明の実施例について図面を参照して説明す
る。
第１図は本発明の第１の実施例を示す回路図である。
第１図に示すテスト回路は、リセット信号がインバー
タ１に入り、インバータ１の出力がAND回路３に入り、A
ND回路３の出力はアクティブハイの出力端子OUT1に供給
される。
またインバータ１の出力がインバータ２に入り、イン
バータ２の出力は内部とOR回路４に入る。OR回路４の出
力はアクティブロウ，リセット入力はアクティブハイで
ある。
今、リセット信号がハイになった時、出力端子OUT1は
ロウに、出力端子OUT2はハイに固定される。リセット信
号がロウの時は、出力端子OUT1,OUT2は従来の機能を持
つ。
出力端子OUT1とリセット端子RESETとVDD端子に2V前後
の電圧をかけ、出力端子OUT1に流れる電流を測定するこ
とにより、Nch・MOSトランジスタのしきい値を計算する
ことができる。
また出力端子OUT2を0Vに固定し、リセット端子RESET
とVDD端子に2V前後の電圧をかけ、出力端子OUT2に流れ
る電流を測定することにより、Pch・MOSトランジスタの
しきい値を計算することができる。
第２図は本発明の第２の実施例を示す回路図である。
リセット端子RESETにはアクティブロウの入力が供給
され、出力端子OUT1はアクティブロウ，出力端子OUT2は
アクティブハイの出力端子となる。リセット信号がロウ
レベルの時、出力端子OUT1はハイレベル，出力端子OUT2
はロウレベルに固定され、リセット信号がハイレベルの
時は、従来の機能を持つ。
第２図では、リセット信号がアクティブロウの場合で
あってもトランジスタのしきい値を測定できる。
〔発明の効果〕
本発明のテスト回路は、インバータと、AND回路と、O
R回路を追加することにより、電源電圧2V付近でも出力
端子にハイレベルとロウレベルを出力することができる
ので、LSIテスタによるMOS型トランジスタのしきい値の
測定ができるという効果がある。
【図面の簡単な説明】
第１図は本発明の第１の実施例を示す回路図、第２図は
本発明の第２の実施例を示す回路図である。 1,2……インバータ、３……AND回路、４……OR回路。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】マイクロプロセッサに設けられるテスト回
    路において、 （Ａ）リセット端子に入力端子が接続され、第１のイン
    バート信号を出力する第１のインバータ、 （Ｂ）前記第１のインバート信号にもとづいて第２のイ
    ンバート信号を出力する第２のインバータ、 （Ｃ）前記第１のインバート信号と第１の内部信号にも
    とづいて第１の出力信号を第１の出力端子に供給するAN
    D（またはOR）回路、 （Ｄ）前記第２のインバート信号と第２の内部信号にも
    とづいて第２の出力信号を第２の出力端子に供給するAN
    D（またはOR）回路、 とを含むことを特徴とするテスト回路。
JP63278868A 1988-11-02 1988-11-02 テスト回路 Expired - Lifetime JP2712411B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP63278868A JP2712411B2 (ja) 1988-11-02 1988-11-02 テスト回路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63278868A JP2712411B2 (ja) 1988-11-02 1988-11-02 テスト回路

Publications (2)

Publication Number Publication Date
JPH02123429A JPH02123429A (ja) 1990-05-10
JP2712411B2 true JP2712411B2 (ja) 1998-02-10

Family

ID=17603241

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63278868A Expired - Lifetime JP2712411B2 (ja) 1988-11-02 1988-11-02 テスト回路

Country Status (1)

Country Link
JP (1) JP2712411B2 (ja)

Also Published As

Publication number Publication date
JPH02123429A (ja) 1990-05-10

Similar Documents

Publication Publication Date Title
JP2776549B2 (ja) 半導体集積回路
JP2712411B2 (ja) テスト回路
JPS54150036A (en) Lsi device
TW295630B (ja)
KR950013606B1 (ko) Ic의 테스트 핀을 이용한 테스트 모드설정회로
JP2563570B2 (ja) セット・リセット式フリップフロップ回路
KR100307514B1 (ko) 차지펌프회로
JPH08233914A (ja) マイクロコントローラのテスト回路
JPS62125713A (ja) 半導体集積回路
JPH0132691B2 (ja)
JP2626165B2 (ja) 半導体装置のリセット回路
JPS61150515A (ja) 半導体集積回路
JP2608368B2 (ja) 電子装置
JPS61124875A (ja) テストモ−ド発生回路
JP2867504B2 (ja) 出力バッファ回路
JPH10253710A (ja) 半導体装置及びその測定方法
JPH0621324A (ja) 半導体装置の入出力保護回路
JPS61173518A (ja) 信号断検出回路
JPS6182530A (ja) Ｃｍｏｓ回路
JPH02119426A (ja) 出力駆動回路
JPH01305618A (ja) Ｃｍｏｓインバータ出力回路
JPH0262797A (ja) ダイナミック形シフトレジスタ
JPS63110766A (ja) テスト信号発生回路
JPS59193614A (ja) シユミツトトリガ回路
JPS61269544A (ja) バスタ−ミネ−タ