JPH0132691B2 - - Google Patents
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- JPH0132691B2 JPH0132691B2 JP55023061A JP2306180A JPH0132691B2 JP H0132691 B2 JPH0132691 B2 JP H0132691B2 JP 55023061 A JP55023061 A JP 55023061A JP 2306180 A JP2306180 A JP 2306180A JP H0132691 B2 JPH0132691 B2 JP H0132691B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- current
- circuit
- logic circuit
- supply terminal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000012360 testing method Methods 0.000 claims description 13
- 239000004065 semiconductor Substances 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000011990 functional testing Methods 0.000 description 3
- 230000002411 adverse Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/316—Testing of analog circuits
Landscapes
- Logic Circuits (AREA)
- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Semiconductor Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Description
【発明の詳細な説明】
本発明は、通常動作速度が遅く設定されたI2L
論理回路をテスト時には高速動作させ得るように
した半導体集積回路に関する。
論理回路をテスト時には高速動作させ得るように
した半導体集積回路に関する。
I2L（Integrated Injection Logic）回路は高集
積度、低消費電力という特徴を買われて種々の
ICに組込まれる傾向にある。特にアナログ回路
とデジタル回路を混在させるICのデイジタル回
路部には特別な工程を必要としないのでI2Lゲー
トが好適である。かかる背景からI2Lの用途は広
がり、時計、マイクロプロセツサ、DAまたは
ADコンバータ、テレビジヨン受像機等の回路要
素として広く使用される傾向にある。このI2L回
路を特徴づける他の特性の１つは消費電力（電
流）、遅延時間積の一定性である。これは第１図
に示すように動作遅延時間tdと消費電流Ｉとの積
td・Ｉが広い範囲に亘つて略一定ということであ
り、高速動作をさせるICでは電流Ｉを大きくす
る必要がある。これはまた時計等のようにさほど
高速動作が必要でないもの（例えば0.1秒に１回
の動作）では電流Ｉを小さくすることが可能であ
ることを意味し、事実そのようにして消費電力を
節減し、電池の長寿命化を図ることが行なわれて
いる。
積度、低消費電力という特徴を買われて種々の
ICに組込まれる傾向にある。特にアナログ回路
とデジタル回路を混在させるICのデイジタル回
路部には特別な工程を必要としないのでI2Lゲー
トが好適である。かかる背景からI2Lの用途は広
がり、時計、マイクロプロセツサ、DAまたは
ADコンバータ、テレビジヨン受像機等の回路要
素として広く使用される傾向にある。このI2L回
路を特徴づける他の特性の１つは消費電力（電
流）、遅延時間積の一定性である。これは第１図
に示すように動作遅延時間tdと消費電流Ｉとの積
td・Ｉが広い範囲に亘つて略一定ということであ
り、高速動作をさせるICでは電流Ｉを大きくす
る必要がある。これはまた時計等のようにさほど
高速動作が必要でないもの（例えば0.1秒に１回
の動作）では電流Ｉを小さくすることが可能であ
ることを意味し、事実そのようにして消費電力を
節減し、電池の長寿命化を図ることが行なわれて
いる。
ところでI2Lは電源から見ると単なるpnジヤン
クシヨンつまりダイオードのように見えるので消
費電流Ｉの設定は電流制限抵抗で行なう。この目
的でICチツプの外部電源端子（ピン）とI2Lゲー
トの電源線との間には該電源制限抵抗が挿入され
ている。しかしこのようになつていると、所要時
間を短縮するため高速で機能試験を行なおうとす
るような場合には不都合である。即ちこの場合高
速機能試験を行なうべく外部電源からの供給電流
を増そうとしても、該電流は電流制限抵抗で制限
されてしまう。これに打勝つて大電流を流すには
印加電圧を高電圧にしなければならないが、その
ようにすると他の回路への悪影響がある。つまり
ICチツプの外部電源端子はI2Lロジツク回路のみ
ならず、同じチツプ上に搭載される他の入出力回
路等にも兼用されているので、I2Lの高速動作を
図るべく外部電源電圧を上昇させると該電圧は直
接他の回路に加わるので該他の回路の耐圧が保証
されないことになる。このため従来は消費電流Ｉ
を低減したI2Lロジツク回路を含むICの機能試験
には長時間を要する欠点があつた。
クシヨンつまりダイオードのように見えるので消
費電流Ｉの設定は電流制限抵抗で行なう。この目
的でICチツプの外部電源端子（ピン）とI2Lゲー
トの電源線との間には該電源制限抵抗が挿入され
ている。しかしこのようになつていると、所要時
間を短縮するため高速で機能試験を行なおうとす
るような場合には不都合である。即ちこの場合高
速機能試験を行なうべく外部電源からの供給電流
を増そうとしても、該電流は電流制限抵抗で制限
されてしまう。これに打勝つて大電流を流すには
印加電圧を高電圧にしなければならないが、その
ようにすると他の回路への悪影響がある。つまり
ICチツプの外部電源端子はI2Lロジツク回路のみ
ならず、同じチツプ上に搭載される他の入出力回
路等にも兼用されているので、I2Lの高速動作を
図るべく外部電源電圧を上昇させると該電圧は直
接他の回路に加わるので該他の回路の耐圧が保証
されないことになる。このため従来は消費電流Ｉ
を低減したI2Lロジツク回路を含むICの機能試験
には長時間を要する欠点があつた。
本発明はICチツプの端子を１個増加するだけ
でこの問題を解決しようとするもので、消費電流
と遅延時間の積が略一定で且つ外部電源端子から
通常動作時の動作速度を規定する電流制限用抵抗
を通して電源電流が供給されるロジツク回路と、
該電流制限用抵抗を通さずに該外部電源端子から
電源電流が供給される他の回路とを同一チツプに
形成した半導集積回路において、該チツプにテス
ト用電源端子を別設し、該電流制限用抵抗と該ロ
ジツク回路との接続点を、該テスト用電源端子に
接続してなることを特徴とするが、以下図示の実
施例を参照しながらこれを詳細に説明する。
でこの問題を解決しようとするもので、消費電流
と遅延時間の積が略一定で且つ外部電源端子から
通常動作時の動作速度を規定する電流制限用抵抗
を通して電源電流が供給されるロジツク回路と、
該電流制限用抵抗を通さずに該外部電源端子から
電源電流が供給される他の回路とを同一チツプに
形成した半導集積回路において、該チツプにテス
ト用電源端子を別設し、該電流制限用抵抗と該ロ
ジツク回路との接続点を、該テスト用電源端子に
接続してなることを特徴とするが、以下図示の実
施例を参照しながらこれを詳細に説明する。
第２図は本発明の一実施例を示すICチツプの
概略構成図で、２は第１図の特性を有するI2Lゲ
ートで構成されるロジツク回路、４は電源電流が
変化しても通常使用範囲ではさほど遅延時間に影
響を受けない入出力回路等の他の回路（群）であ
る。６および８はICチツプ１０に通常設けられ
る外部電源端子および接地端子であり、電源端子
６は回路４に対しては直結されるが、ロジツク回
路２に対しては動作速度（遅延時間）を規定する
電流制限用抵抗R1を介して接続される。そして
端子６へ外部電源Vccを印加するのが通常の使用
法であり、従つて回路４の電源入力点N1の電圧
はVccとなる。I2Lロジツク回路２は前述のよう
にダイオードと等価なのでその電源入力点N2の
電位は抵抗R1に流れる電流I1により規定される。
例えばVcc＝1.8V、R1＝100KΩ、I1＝10〔μA〕で
あればR1I1＝１〔Ｖ〕となるのでN2＝0.8〔Ｖ〕と
なる。一方、回路４の電圧はこの場合1.8〔Ｖ〕で
あり、消費電流I2は例えば10〔μA〕程度である。
概略構成図で、２は第１図の特性を有するI2Lゲ
ートで構成されるロジツク回路、４は電源電流が
変化しても通常使用範囲ではさほど遅延時間に影
響を受けない入出力回路等の他の回路（群）であ
る。６および８はICチツプ１０に通常設けられ
る外部電源端子および接地端子であり、電源端子
６は回路４に対しては直結されるが、ロジツク回
路２に対しては動作速度（遅延時間）を規定する
電流制限用抵抗R1を介して接続される。そして
端子６へ外部電源Vccを印加するのが通常の使用
法であり、従つて回路４の電源入力点N1の電圧
はVccとなる。I2Lロジツク回路２は前述のよう
にダイオードと等価なのでその電源入力点N2の
電位は抵抗R1に流れる電流I1により規定される。
例えばVcc＝1.8V、R1＝100KΩ、I1＝10〔μA〕で
あればR1I1＝１〔Ｖ〕となるのでN2＝0.8〔Ｖ〕と
なる。一方、回路４の電圧はこの場合1.8〔Ｖ〕で
あり、消費電流I2は例えば10〔μA〕程度である。
ところで例えばロジツク回路２が100ゲートで
構成されている場合消費される電流I1の100分の
１が第１図の電流Ｉに相当するので、Ｉ＝0.1μA
（１ゲート当り）であればその遅延時間はtd＝
15μSである。この値で機能試験を行なうとI2Lロ
ジツクが複雑であればある程試験時間が長くな
る。第１図の特性から、電流Ｉを増大させれば遅
延時間tdが短縮されることは明らかであり、例え
ば抵抗R1を流れる電流I1を２倍（20μA）にすれ
ばtd＝7.5μSに高速化される。I1＝100μAにすれ
ばtdは更に短縮される。しかし、I1＝100〔μA〕
でN2＝0.8〔Ｖ〕であるためには抵抗R1の電圧降
下（10V）を考慮してVCC＝10.8Vにする必要があ
り、N1＝10.8Vになることから回路４に対する耐
圧が保証されない。そこで本発明ではロジツク回
路２の電源入力点N2に対し、抵抗R1を経由せず
に電流I3を供給できるテスト用電源端子１２を別
に設ける。そしてテスト時にのみ端子１２に外付
けの抵抗R2を介して電源Ｅを接続する。電流I3は
抵抗R2の値によつて任意に設定し得るので、例
えばI3＝90μAとすればロジツク回路２への総合
的な入力電流はI1＋I3＝100μAとなる。従つてI2L
ロジツク回路２は第１図のＩ＝1.0μAの短かい遅
延時間で高速動作するのでテスト時間は短縮され
る。しかもI1＝10μAは通常動作時と変わらない
のでVCC＝1.8Vでよく、回路４に悪影響を与える
ことがない。そしてテスト終了後は抵抗R2、電
源Ｅを外して端子１２を不使用状態にするので、
通常使用時のI2Lロジツク回路２の低消費電力と
いう点にも支障がない。
構成されている場合消費される電流I1の100分の
１が第１図の電流Ｉに相当するので、Ｉ＝0.1μA
（１ゲート当り）であればその遅延時間はtd＝
15μSである。この値で機能試験を行なうとI2Lロ
ジツクが複雑であればある程試験時間が長くな
る。第１図の特性から、電流Ｉを増大させれば遅
延時間tdが短縮されることは明らかであり、例え
ば抵抗R1を流れる電流I1を２倍（20μA）にすれ
ばtd＝7.5μSに高速化される。I1＝100μAにすれ
ばtdは更に短縮される。しかし、I1＝100〔μA〕
でN2＝0.8〔Ｖ〕であるためには抵抗R1の電圧降
下（10V）を考慮してVCC＝10.8Vにする必要があ
り、N1＝10.8Vになることから回路４に対する耐
圧が保証されない。そこで本発明ではロジツク回
路２の電源入力点N2に対し、抵抗R1を経由せず
に電流I3を供給できるテスト用電源端子１２を別
に設ける。そしてテスト時にのみ端子１２に外付
けの抵抗R2を介して電源Ｅを接続する。電流I3は
抵抗R2の値によつて任意に設定し得るので、例
えばI3＝90μAとすればロジツク回路２への総合
的な入力電流はI1＋I3＝100μAとなる。従つてI2L
ロジツク回路２は第１図のＩ＝1.0μAの短かい遅
延時間で高速動作するのでテスト時間は短縮され
る。しかもI1＝10μAは通常動作時と変わらない
のでVCC＝1.8Vでよく、回路４に悪影響を与える
ことがない。そしてテスト終了後は抵抗R2、電
源Ｅを外して端子１２を不使用状態にするので、
通常使用時のI2Lロジツク回路２の低消費電力と
いう点にも支障がない。
第３図にI2Lロジツク回路２の具体的な回路の
一例を示す。２は各I2Lロジツク回路でそれぞれ
１入力in多出力outになつていてそれらの入出力
は回路４に接続されており、電源入力点N2から
の入力電流がI2Lロジツク回路２′それぞれに供給
される。また他の実施例として第４図に示す様
に、抵抗R2をチツプ１０内に内蔵しておけば、
前記の実施例の様に電源Ｅを使用することなくテ
スト時のみ端子１２と端子６とを接続するだけ
で、I2Lロジツク回路２への入力電流をふやして、
同様の効果を上げる事が出来る。
一例を示す。２は各I2Lロジツク回路でそれぞれ
１入力in多出力outになつていてそれらの入出力
は回路４に接続されており、電源入力点N2から
の入力電流がI2Lロジツク回路２′それぞれに供給
される。また他の実施例として第４図に示す様
に、抵抗R2をチツプ１０内に内蔵しておけば、
前記の実施例の様に電源Ｅを使用することなくテ
スト時のみ端子１２と端子６とを接続するだけ
で、I2Lロジツク回路２への入力電流をふやして、
同様の効果を上げる事が出来る。
以上述べたように本発明によれば、I2Lロジツ
ク回路の特性を利用して低消費電力化を図る時計
用等の低速度ICを高速度に機能試験することが
できる利点がある。なお本発明はI2Lロジツク回
路に限らず、それと同様の効果を有する他のロジ
ツク回路にも適用できる。
ク回路の特性を利用して低消費電力化を図る時計
用等の低速度ICを高速度に機能試験することが
できる利点がある。なお本発明はI2Lロジツク回
路に限らず、それと同様の効果を有する他のロジ
ツク回路にも適用できる。
第１図はI2Lゲートの遅延時間と１ゲート当り
の消費電流の関係を示す特性図、第２図は本発明
の一実施例を示す概略構成図、第３図はI2Lロジ
ツク回路の具体的な回路の一例を示す要部回路
図、第４図は本発明の他の実施例を示す概略構成
図である。 図中、２はI2Lロジツク回路、４は入出力回路
等の他の回路、６は外部電源端子、１２はテスト
用電源端子、R1は電流制限用抵抗である。
の消費電流の関係を示す特性図、第２図は本発明
の一実施例を示す概略構成図、第３図はI2Lロジ
ツク回路の具体的な回路の一例を示す要部回路
図、第４図は本発明の他の実施例を示す概略構成
図である。 図中、２はI2Lロジツク回路、４は入出力回路
等の他の回路、６は外部電源端子、１２はテスト
用電源端子、R1は電流制限用抵抗である。
Claims (1)
- 【特許請求の範囲】 １ 消費電流と遅延時間の積が略一定で且つ外部
電源端子から通常動作時の動作速度を規定する電
流制限用抵抗を通して電源電流が供給されるロジ
ツク回路と、該電流制限用抵抗を通さずに該外部
電源端子から電源電流が供給される他の回路とを
同一チツプに形成した半導体集積回路において、 該チツプにテスト用電源端子１２を別設し、該
電流制限用抵抗R1と該ロジツク回路２との接続
点を、該テスト用電源端子に接続してなることを
特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306180A JPS56119530A (en) | 1980-02-26 | 1980-02-26 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2306180A JPS56119530A (en) | 1980-02-26 | 1980-02-26 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56119530A JPS56119530A (en) | 1981-09-19 |
| JPH0132691B2 true JPH0132691B2 (ja) | 1989-07-10 |
Family
ID=12099903
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2306180A Granted JPS56119530A (en) | 1980-02-26 | 1980-02-26 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56119530A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58127371U (ja) * | 1982-02-22 | 1983-08-29 | 日本電気株式会社 | 出力回路 |
| JPS59145565A (ja) * | 1983-02-09 | 1984-08-21 | Matsushita Electronics Corp | 半導体装置 |
| JPS60248017A (ja) * | 1984-05-23 | 1985-12-07 | Rohm Co Ltd | Ｉ２ｌ回路のインジエクタ電流供給回路 |
| JPS63111027U (ja) * | 1987-01-08 | 1988-07-16 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5250181A (en) * | 1975-10-21 | 1977-04-21 | Oki Electric Ind Co Ltd | Semiconductor integrated circuit device |
| JPS5362479A (en) * | 1976-11-16 | 1978-06-03 | Nec Corp | Integrated circuit with power terminals for testing |
-
1980
- 1980-02-26 JP JP2306180A patent/JPS56119530A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5250181A (en) * | 1975-10-21 | 1977-04-21 | Oki Electric Ind Co Ltd | Semiconductor integrated circuit device |
| JPS5362479A (en) * | 1976-11-16 | 1978-06-03 | Nec Corp | Integrated circuit with power terminals for testing |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56119530A (en) | 1981-09-19 |
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