JPH04162661A - コード設定回路 - Google Patents
コード設定回路Info
- Publication number
- JPH04162661A JPH04162661A JP28894090A JP28894090A JPH04162661A JP H04162661 A JPH04162661 A JP H04162661A JP 28894090 A JP28894090 A JP 28894090A JP 28894090 A JP28894090 A JP 28894090A JP H04162661 A JPH04162661 A JP H04162661A
- Authority
- JP
- Japan
- Prior art keywords
- film resistor
- thin film
- capacitor
- circuit
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000010409 thin film Substances 0.000 claims abstract description 50
- 239000003990 capacitor Substances 0.000 claims abstract description 26
- 238000009966 trimming Methods 0.000 claims abstract description 25
- 238000007599 discharging Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000007704 transition Effects 0.000 description 2
- 230000032683 aging Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はコード設定回路に関し、特に、トリミング用の
導電性薄膜ヒユーズを有するコード設定回路に関する。
導電性薄膜ヒユーズを有するコード設定回路に関する。
最近における集積回路の高性能化および高集積化に伴な
い、回路条件設定の高確度化および低消費電力化の要望
が強まってきている。一般に、集積回路装置においては
、特に、アナログ回路等の基準電圧値の設定および回路
電流の設定等は、そのカタログ規格が非常に厳格である
ために、製造工程中に電圧値および電流値をトリミング
することにより、所定の規格内に調整して収めるための
回路を必要としている。
い、回路条件設定の高確度化および低消費電力化の要望
が強まってきている。一般に、集積回路装置においては
、特に、アナログ回路等の基準電圧値の設定および回路
電流の設定等は、そのカタログ規格が非常に厳格である
ために、製造工程中に電圧値および電流値をトリミング
することにより、所定の規格内に調整して収めるための
回路を必要としている。
このトリミングは、−度製造工程中において設定される
と、固定され、集積回路の応用動作中においては再調整
することは不可能であり、永久に変化してはならない性
質のものである。従って、トリミングに対しては、誤動
作のない高信頼性の回路が要求される。
と、固定され、集積回路の応用動作中においては再調整
することは不可能であり、永久に変化してはならない性
質のものである。従って、トリミングに対しては、誤動
作のない高信頼性の回路が要求される。
第３図は、従来のコード設定回路の一例の回路図である
。第３図に示されるように、本従来例は、トリミングコ
ード設定回路が３個含まれている場合の一例で、電源電
圧■ＤＤに対応して、ＰチャネルＭ ＯＳ ’）−ラン
ジスタ２８〜３１と、定電流源３２と、インバータ３３
〜３３と、薄膜抵抗３６〜３８とを備えて構成されてお
り、ＰチャネルＭＯＳ）−ランジスタ２９および薄膜抵
抗３６を含む回路、ＰチャネルＭＯＳ）−ランジスタ３
０および薄膜抵抗３７を含む回路、およびＰチャネルＭ
ＯＳトランジスタ３１および薄膜抵抗３８を含む回路は
、それぞれトリミングコード設定回路を形成している。
。第３図に示されるように、本従来例は、トリミングコ
ード設定回路が３個含まれている場合の一例で、電源電
圧■ＤＤに対応して、ＰチャネルＭ ＯＳ ’）−ラン
ジスタ２８〜３１と、定電流源３２と、インバータ３３
〜３３と、薄膜抵抗３６〜３８とを備えて構成されてお
り、ＰチャネルＭＯＳ）−ランジスタ２９および薄膜抵
抗３６を含む回路、ＰチャネルＭＯＳ）−ランジスタ３
０および薄膜抵抗３７を含む回路、およびＰチャネルＭ
ＯＳトランジスタ３１および薄膜抵抗３８を含む回路は
、それぞれトリミングコード設定回路を形成している。
第３図において、ＰチャネルＭＯＳトランジスタ３０お
よび薄膜抵抗３７により形成されるトリミングコード設
定回路の動作について説明する。他のトリミングコード
設定回路についても、その動作については全く同様であ
る。
よび薄膜抵抗３７により形成されるトリミングコード設
定回路の動作について説明する。他のトリミングコード
設定回路についても、その動作については全く同様であ
る。
ＰチャネルＭＯＳ）ランジスタ３０は、ＰチャネルＭＯ
Ｓ）ランジスタ２８とミラー接続されており、定電流源
３２により決定される定電流Ｉ。を流そうとする。従っ
て、ＰチャネルＭＯＳ）ランジスタ３０と薄膜抵抗３７
から成るレシオ回路が形成される。ここで、薄膜抵抗３
７が切断されていない時点においては、ＰチャネルＭｏ
ｓトランジスタ３ｏのＯＮ抵抗に比較して薄膜抵抗３７
の抵抗値が小さいために、前記レシオ回路の出力点、即
ちＰチャネルＭＯＳ）ランジスタ３０と薄膜抵抗３７と
が接続される節点は、インバータ３４の論理しきい値以
下の電位に低下する。従って、インバータ３４がらは高
レベルの電位が出力される。
Ｓ）ランジスタ２８とミラー接続されており、定電流源
３２により決定される定電流Ｉ。を流そうとする。従っ
て、ＰチャネルＭＯＳ）ランジスタ３０と薄膜抵抗３７
から成るレシオ回路が形成される。ここで、薄膜抵抗３
７が切断されていない時点においては、ＰチャネルＭｏ
ｓトランジスタ３ｏのＯＮ抵抗に比較して薄膜抵抗３７
の抵抗値が小さいために、前記レシオ回路の出力点、即
ちＰチャネルＭＯＳ）ランジスタ３０と薄膜抵抗３７と
が接続される節点は、インバータ３４の論理しきい値以
下の電位に低下する。従って、インバータ３４がらは高
レベルの電位が出力される。
次に、薄膜抵抗３７が切断された場合には、Ｐチャネル
ＭＯＳ）−ランジスタ３０により、前記レシオ回路の出
力はインバータ３４の論理しきい値よりも電位が高くな
り、従って、インバータ３４がらは低レベルの電位が出
力される。即ち、薄膜抵抗が切断されるか否かによって
、トリミングコードの設定が可能となる。なお、薄膜の
切断は、通常、この薄膜抵抗とＰチャネルＭＯＳ）−ラ
ンジスタとの節点から、アルミニウム等によるパッドを
取出し、このパッドを通して、テスタ等によるウェハー
検査工程において、切断しようとする薄膜抵抗に電圧を
印加し、電流を流して溶断している。また、他の方法と
しては、レーザーにより、所望の薄膜抵抗を熱的に切断
することも行われている。
ＭＯＳ）−ランジスタ３０により、前記レシオ回路の出
力はインバータ３４の論理しきい値よりも電位が高くな
り、従って、インバータ３４がらは低レベルの電位が出
力される。即ち、薄膜抵抗が切断されるか否かによって
、トリミングコードの設定が可能となる。なお、薄膜の
切断は、通常、この薄膜抵抗とＰチャネルＭＯＳ）−ラ
ンジスタとの節点から、アルミニウム等によるパッドを
取出し、このパッドを通して、テスタ等によるウェハー
検査工程において、切断しようとする薄膜抵抗に電圧を
印加し、電流を流して溶断している。また、他の方法と
しては、レーザーにより、所望の薄膜抵抗を熱的に切断
することも行われている。
なお、上述のように、ＰチャネルＭＯＳ）ランジスタ２
９および薄膜抵抗３６より成るトリミングコード回路、
およびＰチャネルＭＯＳトランジスタ３１および薄膜抵
抗３８より成るトリミングコード回路の動作についても
、上記と全く同様である。
９および薄膜抵抗３６より成るトリミングコード回路、
およびＰチャネルＭＯＳトランジスタ３１および薄膜抵
抗３８より成るトリミングコード回路の動作についても
、上記と全く同様である。
上述した従来のコード設定回路においては、前述のよう
に、−旦トリミングされた当該回路に対しては、極めて
高い信頼性が要求されているが、薄膜抵抗における切断
状況が不完全であるものを、完全には除去することがで
きないために、その高信頼性を維持することができず、
使用中の経年変化により、トリミングコードが変化して
しまい、回路不良となるという欠点がある。
に、−旦トリミングされた当該回路に対しては、極めて
高い信頼性が要求されているが、薄膜抵抗における切断
状況が不完全であるものを、完全には除去することがで
きないために、その高信頼性を維持することができず、
使用中の経年変化により、トリミングコードが変化して
しまい、回路不良となるという欠点がある。
本発明のコード設定回路は、ヒユーズとして作用する薄
膜抵抗を用いて形成されるトリミングコード設定回路を
、少なくとも１個以上含むコード設定回路において、前
記トリミングコード設定回路が、電源ＯＮ時に、前記薄
膜抵抗を介して充電され、前記電源ＯＦＦ時に、蓄積さ
れている電荷を前記薄膜抵抗を介して放電する容量と、
前記薄膜抵抗と前記容量との接続点の電位をラッチする
データラッチ回路と、を備えて構成される。
膜抵抗を用いて形成されるトリミングコード設定回路を
、少なくとも１個以上含むコード設定回路において、前
記トリミングコード設定回路が、電源ＯＮ時に、前記薄
膜抵抗を介して充電され、前記電源ＯＦＦ時に、蓄積さ
れている電荷を前記薄膜抵抗を介して放電する容量と、
前記薄膜抵抗と前記容量との接続点の電位をラッチする
データラッチ回路と、を備えて構成される。
次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例の回路図である。第１図に示
されるように、本実施例は、従来例の場合と同様に、３
個のトリミングコード設定回路を含む場合の実施例であ
り、電源電圧ｖＤＤに対応して、ＰチャネルＭＯＳ）−
ランジスタ１〜３と、インバータ４〜６と、データラッ
チ回路７〜９と、容量１０〜１２と、薄膜抵抗１３〜１
５とを備えて構成されており、ＰチャネルＭＯＳトラン
ジスタ１、容量１０および薄膜抵抗１３を含む回路、Ｐ
チャネルＭＯＳ）−ランジスタ２、容量１１および薄膜
抵抗１４を含む回路、およびＰチャネルＭＯＳトランジ
スタ３、容量１２および薄膜抵抗１５を含む回路は、そ
れぞれトリミングコード設定回路を形成している。
は、本発明の第１の実施例の回路図である。第１図に示
されるように、本実施例は、従来例の場合と同様に、３
個のトリミングコード設定回路を含む場合の実施例であ
り、電源電圧ｖＤＤに対応して、ＰチャネルＭＯＳ）−
ランジスタ１〜３と、インバータ４〜６と、データラッ
チ回路７〜９と、容量１０〜１２と、薄膜抵抗１３〜１
５とを備えて構成されており、ＰチャネルＭＯＳトラン
ジスタ１、容量１０および薄膜抵抗１３を含む回路、Ｐ
チャネルＭＯＳ）−ランジスタ２、容量１１および薄膜
抵抗１４を含む回路、およびＰチャネルＭＯＳトランジ
スタ３、容量１２および薄膜抵抗１５を含む回路は、そ
れぞれトリミングコード設定回路を形成している。
第１図において、ＰチャネルＭＯ３）−ランジスタ２、
容量１１および薄膜抵抗１４により形成されるトリミン
グコード設定回路の動作について説明する。他のトリミ
ングコード設定回路についても、その動作については全
く同様である。
容量１１および薄膜抵抗１４により形成されるトリミン
グコード設定回路の動作について説明する。他のトリミ
ングコード設定回路についても、その動作については全
く同様である。
今、電源電圧ｖＤＤがＯＮした時点においてのみ一定期
間ＬＯｗＪレベルに保持されるパワーＯＮ信号１０１が
入力されると、ＰチャネルＭＯ５）ランジスタ２は、こ
のパワーＯＮ信号１０１のゲート入力により制御されて
ＯＮ状態となり、容量１１に対する充電が行われ、節点
Ａの電位はＶＯＯとなる。この時点においては、インバ
ータらからはＬＯ！レベルの電位が出力されている。そ
の後、一定期間経過後において、パワーＯＮ信号１０１
が旧Ｇｌ（レベルに転移すると、ＰチャネルＭＯ３）ラ
ンジスタ２は、ＯＦＦ状態となり、容量１１に蓄積され
た電荷は、薄膜抵抗１４を経由して放電される。
間ＬＯｗＪレベルに保持されるパワーＯＮ信号１０１が
入力されると、ＰチャネルＭＯ５）ランジスタ２は、こ
のパワーＯＮ信号１０１のゲート入力により制御されて
ＯＮ状態となり、容量１１に対する充電が行われ、節点
Ａの電位はＶＯＯとなる。この時点においては、インバ
ータらからはＬＯ！レベルの電位が出力されている。そ
の後、一定期間経過後において、パワーＯＮ信号１０１
が旧Ｇｌ（レベルに転移すると、ＰチャネルＭＯ３）ラ
ンジスタ２は、ＯＦＦ状態となり、容量１１に蓄積され
た電荷は、薄膜抵抗１４を経由して放電される。
ここで、薄膜抵抗１４が切断されていない場合を考える
。例えば、容量１１の容量値が１００ＦＦ、薄膜抵抗１
４の抵抗値が１００Ωであるものとして、インバータ５
の論理スレショルド電圧をｖＤＤ／３に設定するものと
すると、インバータ５の出力は、容量１１の放電が開始
されてから、容量１１と薄膜抵抗１４の時定数により決
る時間が経過する時点において、そのレベルが反転する
。即ち、１０ｎｓ後において、その出力はＬＯＷレベル
から旧ＧＨレベルに転移する。
。例えば、容量１１の容量値が１００ＦＦ、薄膜抵抗１
４の抵抗値が１００Ωであるものとして、インバータ５
の論理スレショルド電圧をｖＤＤ／３に設定するものと
すると、インバータ５の出力は、容量１１の放電が開始
されてから、容量１１と薄膜抵抗１４の時定数により決
る時間が経過する時点において、そのレベルが反転する
。即ち、１０ｎｓ後において、その出力はＬＯＷレベル
から旧ＧＨレベルに転移する。
ここで、放電開始、即ち、ＰチャネルＭＯ３）−ランジ
スタ２がＯＦＦ状態になってから１００ｎｓ後において
、インバータ５の出力をラッチするようなラッチ回路を
用いれば、容量１１の容量値、薄膜抵抗１４の抵抗値お
よびインバータ５の論理スレショルド電圧等のばらつき
を含めて考慮しても、成るマージンを持って旧Ｇ）ｌレ
ベルをラッチすることができる。本実施例においては、
上述のインバータ５の出力は、ラッチ信号１０２を介し
て、データラッチ回路８によりラッチされる。
スタ２がＯＦＦ状態になってから１００ｎｓ後において
、インバータ５の出力をラッチするようなラッチ回路を
用いれば、容量１１の容量値、薄膜抵抗１４の抵抗値お
よびインバータ５の論理スレショルド電圧等のばらつき
を含めて考慮しても、成るマージンを持って旧Ｇ）ｌレ
ベルをラッチすることができる。本実施例においては、
上述のインバータ５の出力は、ラッチ信号１０２を介し
て、データラッチ回路８によりラッチされる。
逆に、薄膜抵抗１４が切断された場合には、このタイミ
ングにおいてＬＯＷレベルをラッチしなければならない
ことになるが、切断不良の場合には、１００ｎｓ以内に
旧ＧＨレベルをラッチするためには、１にΩ以下のリー
ク抵抗になる必要があり、リーク抵抗自体より考えると
、従来例に比較して、５００倍のマージンが得られるこ
とになる。
ングにおいてＬＯＷレベルをラッチしなければならない
ことになるが、切断不良の場合には、１００ｎｓ以内に
旧ＧＨレベルをラッチするためには、１にΩ以下のリー
ク抵抗になる必要があり、リーク抵抗自体より考えると
、従来例に比較して、５００倍のマージンが得られるこ
とになる。
次に、本発明の第２の実施例について説明する。第２図
は、本発明の第２の実施例の回路図である。第２図に示
されるように、本実施例は、第１の実施例の場合と同様
に、３個のトリミングコード設定回路を含む場合の実施
例であり、電源電圧ｖＤＤに対応して、インバータ１６
〜１８と、データラッチ回路１９〜２１と、容量２２〜
２４と、薄膜抵抗２５〜２７とを備えて構成されており
、容量２２および薄膜抵抗２５を含む回路、容量２３お
よび薄膜抵抗２６を含む回路、および容量２４および薄
膜抵抗２７を含む回路は、それぞれトリミングコード設
定回路を形成している。
は、本発明の第２の実施例の回路図である。第２図に示
されるように、本実施例は、第１の実施例の場合と同様
に、３個のトリミングコード設定回路を含む場合の実施
例であり、電源電圧ｖＤＤに対応して、インバータ１６
〜１８と、データラッチ回路１９〜２１と、容量２２〜
２４と、薄膜抵抗２５〜２７とを備えて構成されており
、容量２２および薄膜抵抗２５を含む回路、容量２３お
よび薄膜抵抗２６を含む回路、および容量２４および薄
膜抵抗２７を含む回路は、それぞれトリミングコード設
定回路を形成している。
第２図において、容量２３および薄膜抵抗２６により形
成されるトリミングコード設定回路の動作について説明
する。他のトリミングコード設定回路についても、その
動作については全く同様である。
成されるトリミングコード設定回路の動作について説明
する。他のトリミングコード設定回路についても、その
動作については全く同様である。
電源電圧ＯＮの時点においては、容量２３と薄膜抵抗２
６の接続点に対応する節点Ｂの電位は、−瞬容量分割に
より決定されるが、容量２３の容量値を、他の寄生容量
の容量値に比較して十分に大きくしておけば、略電源電
圧ＶＤＤ電位に等しくなる。その後、薄膜抵抗２６を介
して容量２３は充電されるが、それ以降の動作について
は、前述の第１の実施例の場合と全く同様であり、イン
バータ１７の出力は、ラッチ信号１０３を介して、デー
タラッチ回路２０にラッチされる。 なお、本実施例に
おいては、第１の実施例の場合と異なり、ＰチャネルＭ
ＯＳトランジスタと、このＰチャネルＭＯ５）−ランジ
スタのゲートに入力されるパワーＯＮ信号が不要となり
、回路構成が著しく簡易化されるという利点がある。
６の接続点に対応する節点Ｂの電位は、−瞬容量分割に
より決定されるが、容量２３の容量値を、他の寄生容量
の容量値に比較して十分に大きくしておけば、略電源電
圧ＶＤＤ電位に等しくなる。その後、薄膜抵抗２６を介
して容量２３は充電されるが、それ以降の動作について
は、前述の第１の実施例の場合と全く同様であり、イン
バータ１７の出力は、ラッチ信号１０３を介して、デー
タラッチ回路２０にラッチされる。 なお、本実施例に
おいては、第１の実施例の場合と異なり、ＰチャネルＭ
ＯＳトランジスタと、このＰチャネルＭＯ５）−ランジ
スタのゲートに入力されるパワーＯＮ信号が不要となり
、回路構成が著しく簡易化されるという利点がある。
以上説明したように、本発明は、導電性薄膜抵抗をヒユ
ーズとして用いるコード設定回路に適用されて、切断不
完全なヒユーズが存在しても、そのリーク電流による誤
動作に対するマージンを著しく大きくすることができる
ため、当該コード設定回路の信頼性を向上させることが
できるという効果がある。
ーズとして用いるコード設定回路に適用されて、切断不
完全なヒユーズが存在しても、そのリーク電流による誤
動作に対するマージンを著しく大きくすることができる
ため、当該コード設定回路の信頼性を向上させることが
できるという効果がある。
第１図および第２図は、それぞれ本発明の第１および第
２の実施例の回路図、第３図は、従来例の回路図である
。 図において、１〜３．２８〜３１・・・・・・Ｐチャネ
ル間Ｏ３）ランジスタ、４〜６，１６〜１８．３３〜３
５・・・・・・・・−インバータ、７〜９．１９〜２１
・・・・・−データラッチ回路、１０〜１２．２２〜２
４・・・・・・容量、１３〜１５．２５〜２７、３６〜
３８・・・・・・薄膜抵抗、３２・・・・・・定電流源
。
２の実施例の回路図、第３図は、従来例の回路図である
。 図において、１〜３．２８〜３１・・・・・・Ｐチャネ
ル間Ｏ３）ランジスタ、４〜６，１６〜１８．３３〜３
５・・・・・・・・−インバータ、７〜９．１９〜２１
・・・・・−データラッチ回路、１０〜１２．２２〜２
４・・・・・・容量、１３〜１５．２５〜２７、３６〜
３８・・・・・・薄膜抵抗、３２・・・・・・定電流源
。
Claims (1)
- 【特許請求の範囲】 ヒューズとして作用する薄膜抵抗を用いて形成される
トリミングコード設定回路を、少なくとも１個以上含む
コード設定回路において、前記トリミングコード設定回
路が、 電源ＯＮ時に、前記薄膜抵抗を介して充電され、前記電
源ＯＦＦ時に、蓄積されている電荷を前記薄膜抵抗を介
して放電する容量と、 前記薄膜抵抗と前記容量との接続点の電位をラッチする
データラッチ回路と、 を備えることを特徴とするコード設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288940A JP3070089B2 (ja) | 1990-10-26 | 1990-10-26 | コード設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288940A JP3070089B2 (ja) | 1990-10-26 | 1990-10-26 | コード設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04162661A true JPH04162661A (ja) | 1992-06-08 |
| JP3070089B2 JP3070089B2 (ja) | 2000-07-24 |
Family
ID=17736780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2288940A Expired - Lifetime JP3070089B2 (ja) | 1990-10-26 | 1990-10-26 | コード設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070089B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007138958A1 (ja) * | 2006-05-30 | 2007-12-06 | Sanyo Electric Co., Ltd. | 電気回路 |
-
1990
- 1990-10-26 JP JP2288940A patent/JP3070089B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007138958A1 (ja) * | 2006-05-30 | 2007-12-06 | Sanyo Electric Co., Ltd. | 電気回路 |
| JP2007324173A (ja) * | 2006-05-30 | 2007-12-13 | Sanyo Electric Co Ltd | 電気回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3070089B2 (ja) | 2000-07-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6236249B1 (en) | Power-on reset circuit for a high density integrated circuit | |
| US4591745A (en) | Power-on reset pulse generator | |
| US4983857A (en) | Power-up reset circuit | |
| US4937700A (en) | Semiconductor integrated circuit with a circuit limiting an input voltage to a predetermined voltage | |
| JPS60182219A (ja) | 半導体装置 | |
| US6181173B1 (en) | Power-on reset circuit | |
| US4698530A (en) | Power switch for dual power supply circuit | |
| JPH08321758A (ja) | 半導体装置のパワーアップリセット信号発生回路 | |
| US20160191041A1 (en) | Circuit and Method for Power-On Reset of an Integrated Circuit | |
| JPS6377217A (ja) | オフ・チップ駆動回路 | |
| JPH0757474A (ja) | 半導体メモリ装置のチップ初期化信号発生回路 | |
| JPS6323417A (ja) | Ｃｍｏｓパワ−オンリセツト回路 | |
| US6201436B1 (en) | Bias current generating circuits and methods for integrated circuits including bias current generators that increase and decrease with temperature | |
| JP2001210093A (ja) | リペア信号発生回路 | |
| US6205077B1 (en) | One-time programmable logic cell | |
| US7218145B2 (en) | Level conversion circuit | |
| JPH1131956A (ja) | リセット信号発生回路 | |
| JPH0856144A (ja) | 初期化回路 | |
| JPS61222318A (ja) | パワ−オンリセツト回路 | |
| JPH07239348A (ja) | パワーオンリセット回路及び電源電圧検出回路 | |
| JPH04162661A (ja) | コード設定回路 | |
| JPH0468562A (ja) | コード設定回路 | |
| JP2002015599A (ja) | 半導体記憶装置 | |
| JP2994114B2 (ja) | プログラム回路 | |
| JP2751357B2 (ja) | トリミングコード設定回路 |