JPH0856144A - 初期化回路 - Google Patents
初期化回路Info
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- JPH0856144A JPH0856144A JP7130859A JP13085995A JPH0856144A JP H0856144 A JPH0856144 A JP H0856144A JP 7130859 A JP7130859 A JP 7130859A JP 13085995 A JP13085995 A JP 13085995A JP H0856144 A JPH0856144 A JP H0856144A
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- voltage
- initialization
- transistor
- supply voltage
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- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/22—Modifications for ensuring a predetermined initial state when the supply voltage has been applied
- H03K17/223—Modifications for ensuring a predetermined initial state when the supply voltage has been applied in field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356008—Bistable circuits ensuring a predetermined initial state when the supply voltage has been applied; storing the actual state when the supply voltage fails
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K2217/00—Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00
- H03K2217/0036—Means reducing energy consumption
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- Electronic Switches (AREA)
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Abstract
(57)【要約】
【目的】 定常状態で電力消費をゼロに近づけ，電力浪
費を回避する。 【構成】 供給電源電圧（Ｖｐ）が印加される入力端子
（Ｉ）と，メモリ・レジスタ（２）に接続され，初期化
中の電圧（Ｖｐ）と等しいか，あるいは，比例した電圧
信号（Ｖｄ）と，電圧（Ｖｐ）がしきい値（Ｖｓ）以下
に低下したときにゼロ電圧信号とが生成される出力端子
（Ｏ）とから構成され，入力端子（Ｉ）と出力端子
（Ｏ）との間に，入力端子（Ｉ）に接続された第１の回
路部（３）と，出力端子（Ｏ）に接続された第１の出力
端子（Ｄ）を有する第２の回路部（４）とが設けられ，
第２の回路部（４）の第２の出力端子（Ｃ）に接続され
た入力端子と，電圧（Ｖｐ）がしきい値（Ｖｓ）以下に
低下する間，第１の回路部（３）をＯＦＦのままでも維
持する出力端子（Ｅ）とを有する第３の回路部（７）か
ら構成されている。
費を回避する。 【構成】 供給電源電圧（Ｖｐ）が印加される入力端子
（Ｉ）と，メモリ・レジスタ（２）に接続され，初期化
中の電圧（Ｖｐ）と等しいか，あるいは，比例した電圧
信号（Ｖｄ）と，電圧（Ｖｐ）がしきい値（Ｖｓ）以下
に低下したときにゼロ電圧信号とが生成される出力端子
（Ｏ）とから構成され，入力端子（Ｉ）と出力端子
（Ｏ）との間に，入力端子（Ｉ）に接続された第１の回
路部（３）と，出力端子（Ｏ）に接続された第１の出力
端子（Ｄ）を有する第２の回路部（４）とが設けられ，
第２の回路部（４）の第２の出力端子（Ｃ）に接続され
た入力端子と，電圧（Ｖｐ）がしきい値（Ｖｓ）以下に
低下する間，第１の回路部（３）をＯＦＦのままでも維
持する出力端子（Ｅ）とを有する第３の回路部（７）か
ら構成されている。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は，メモリ・レジスタを
備えた場合に特に有効ではあるが，その構成に限定され
ることがない低散逸の初期化回路に関するものである。
備えた場合に特に有効ではあるが，その構成に限定され
ることがない低散逸の初期化回路に関するものである。
【０００２】また，この発明は，特に，ゼロ値から直線
的に立ち上がる供給電源電圧が印加される信号入力端子
と，メモリ・レジスタの入力端子に接続され，そこで，
初期化段階中の供給電源電圧と等しいか，あるいはそれ
に比例した電圧信号と，供給電源電圧が予め決められた
トリッピング値以下に低下した場合に，ゼロ電圧信号と
がつくりだされる初期化出力端子とから構成され，上記
入力端子と出力端子との間に，該入力端子に接続された
第１の回路部，および，該第１の回路部の後方に接続さ
れ，上記初期化出力端子に接続された第１の出力端子を
有する第２の回路部とが設けられたタイプの，メモリ・
レジスタ用初期化回路に関するものである。
的に立ち上がる供給電源電圧が印加される信号入力端子
と，メモリ・レジスタの入力端子に接続され，そこで，
初期化段階中の供給電源電圧と等しいか，あるいはそれ
に比例した電圧信号と，供給電源電圧が予め決められた
トリッピング値以下に低下した場合に，ゼロ電圧信号と
がつくりだされる初期化出力端子とから構成され，上記
入力端子と出力端子との間に，該入力端子に接続された
第１の回路部，および，該第１の回路部の後方に接続さ
れ，上記初期化出力端子に接続された第１の出力端子を
有する第２の回路部とが設けられたタイプの，メモリ・
レジスタ用初期化回路に関するものである。
【０００３】
【従来の技術】周知のように，多くの電子回路の構成が
適切であるか否かは，適切な電源供給との組み合わせ
で，回路を適切な動作状態に移行させる初期化信号，あ
るいは，イネーブル信号が受信できるか否かによる。こ
の初期化信号は，適切に構成された回路によって生成す
ることができる。初期化回路は，通常，供給電源電圧の
予め設定された値への立ち上がりに続いて，その後，そ
の値を越えるとゼロ電圧値に戻る信号を生成する。
適切であるか否かは，適切な電源供給との組み合わせ
で，回路を適切な動作状態に移行させる初期化信号，あ
るいは，イネーブル信号が受信できるか否かによる。こ
の初期化信号は，適切に構成された回路によって生成す
ることができる。初期化回路は，通常，供給電源電圧の
予め設定された値への立ち上がりに続いて，その後，そ
の値を越えるとゼロ電圧値に戻る信号を生成する。
【０００４】この変化のしきい値は，初期化回路のトリ
ッピング電圧Ｖｓと呼ばれ，電子回路においては，この
トリッピング電圧の値ＶｓがＯＮ状態にされる仕様を充
足していることが重要となる。このトリッピング電圧Ｖ
ｓは，常に，初期化に関与するすべての回路が正しくセ
ットされるような値でなければならず，ＭＯＳまたはＣ
ＭＯＳタイプの集積回路の場合には，このトリッピング
電圧Ｖｓは個々のトランジスタのしきい値にも関係して
いる。
ッピング電圧Ｖｓと呼ばれ，電子回路においては，この
トリッピング電圧の値ＶｓがＯＮ状態にされる仕様を充
足していることが重要となる。このトリッピング電圧Ｖ
ｓは，常に，初期化に関与するすべての回路が正しくセ
ットされるような値でなければならず，ＭＯＳまたはＣ
ＭＯＳタイプの集積回路の場合には，このトリッピング
電圧Ｖｓは個々のトランジスタのしきい値にも関係して
いる。
【０００５】さらに留意すべき点は，ほとんどの初期化
回路が，供給電源電圧がトリッピング電圧Ｖｓ以下に低
下し，それによって駆動されるネットワークが設計通り
の方法で動作しないような状況にあっては，自動的に遮
断されることである。その後，供給電源電圧がその定常
状態の値にまで回復された場合にあっても，その回路ネ
ットワークは再初期化される必要がある。
回路が，供給電源電圧がトリッピング電圧Ｖｓ以下に低
下し，それによって駆動されるネットワークが設計通り
の方法で動作しないような状況にあっては，自動的に遮
断されることである。その後，供給電源電圧がその定常
状態の値にまで回復された場合にあっても，その回路ネ
ットワークは再初期化される必要がある。
【０００６】しかしながら，いくつかの電子装置におい
て，こうした操作は，その生産性を低下させてしまうよ
うな場合がある。例えば，マイクロプロセッサ・ユニッ
トにおいてプログラム可能ないわゆるメモリ・レジスタ
を構成する回路ネットワークを例にとると，多くのレジ
スタは，その電源ＯＮ構成がデフォルト値と呼ばれる，
その回路ネットワークを正常な形態で動作させるのに必
要な，予め設定された指定値を満たすことを必要として
いる。その結果，初期化回路は，仕様によって決められ
ている，そのデフォルト状態にまでメモリ・レジスタを
立ち上がらせることができなければならない。
て，こうした操作は，その生産性を低下させてしまうよ
うな場合がある。例えば，マイクロプロセッサ・ユニッ
トにおいてプログラム可能ないわゆるメモリ・レジスタ
を構成する回路ネットワークを例にとると，多くのレジ
スタは，その電源ＯＮ構成がデフォルト値と呼ばれる，
その回路ネットワークを正常な形態で動作させるのに必
要な，予め設定された指定値を満たすことを必要として
いる。その結果，初期化回路は，仕様によって決められ
ている，そのデフォルト状態にまでメモリ・レジスタを
立ち上がらせることができなければならない。
【０００７】しかしながら，供給電源電圧がその定常状
態の値に達すると，メモリ・レジスタの内容が変更され
てしまい，もし，供給電源電圧がこの時点でかなりのサ
ージを受けることになると，デフォルト状態に回復させ
るために初期化回路がメモリ・レジスタを再構成するよ
うな場合がある。
態の値に達すると，メモリ・レジスタの内容が変更され
てしまい，もし，供給電源電圧がこの時点でかなりのサ
ージを受けることになると，デフォルト状態に回復させ
るために初期化回路がメモリ・レジスタを再構成するよ
うな場合がある。
【０００８】基本的に，初期化される標準的な回路にと
って有益であることは，デフォルト状態への回復が，プ
ログラム可能な装置によるレジスタの次の書き込みまで
持続的な（standing) エラーを意味するメモリ・レジス
タにとっては害を及ぼすことになる。
って有益であることは，デフォルト状態への回復が，プ
ログラム可能な装置によるレジスタの次の書き込みまで
持続的な（standing) エラーを意味するメモリ・レジス
タにとっては害を及ぼすことになる。
【０００９】実際的な例をあげるとすれば，１ボルト以
下の，非常に低い供給電源電圧値でも内部に記憶された
論理値を保持するために，ＣＭＯＳ技術で実装され，５
ボルトで動作する基本的な（elementary) メモリ・セル
を設けることができる場合を想定する。この能力は，比
較的長時間，そして，突然の，および／または非常に短
期間の障害によって供給電源電圧が急激に低下した場合
でも保持される。
下の，非常に低い供給電源電圧値でも内部に記憶された
論理値を保持するために，ＣＭＯＳ技術で実装され，５
ボルトで動作する基本的な（elementary) メモリ・セル
を設けることができる場合を想定する。この能力は，比
較的長時間，そして，突然の，および／または非常に短
期間の障害によって供給電源電圧が急激に低下した場合
でも保持される。
【００１０】したがって，こうした状態でそのメモリに
関連した初期化回路が遮断されると，メモリ自体がそう
した一時的な障害に十分に耐え得たとしても，内部に保
存されている値（データ）が失われる。こうした障害を
回避できる初期化回路が，同一出願人により，ヨーロッ
パ特許出願Ｎｏ．０ ５４４ ３８０において開示され
ている。
関連した初期化回路が遮断されると，メモリ自体がそう
した一時的な障害に十分に耐え得たとしても，内部に保
存されている値（データ）が失われる。こうした障害を
回避できる初期化回路が，同一出願人により，ヨーロッ
パ特許出願Ｎｏ．０ ５４４ ３８０において開示され
ている。
【００１１】図８は，上記ヨーロッパ特許出願における
主要な図面を忠実に再現したものであり，先行技術に基
づくメモリ・レジスタ２のための初期化回路を示してい
る。
主要な図面を忠実に再現したものであり，先行技術に基
づくメモリ・レジスタ２のための初期化回路を示してい
る。
【００１２】初期化回路１は，供給電源電圧Ｖｐが印加
される入力端子Ｉを有しており，また，初期化出力端子
を形成する一対の出力端子Ｐ1 およびＰ2 も有してい
る。この初期化回路１にあっては，供給電源電圧がしき
い値Ｖｓ以下に低下した場合に，それに接続された回路
ネットワーク５も再初期化する第１の出力端子Ｐ1 によ
る通常の動作と，適切な方法での出力端子Ｐ2 を介した
メモリ・レジスタ２を初期化する動作との両方が可能で
ある。一定時間後，第２の出力端子Ｐ2 に信号が発生し
てメモリ回路がプログラムされ，実際に必要な場合だ
け，適切な初期化が実行される。
される入力端子Ｉを有しており，また，初期化出力端子
を形成する一対の出力端子Ｐ1 およびＰ2 も有してい
る。この初期化回路１にあっては，供給電源電圧がしき
い値Ｖｓ以下に低下した場合に，それに接続された回路
ネットワーク５も再初期化する第１の出力端子Ｐ1 によ
る通常の動作と，適切な方法での出力端子Ｐ2 を介した
メモリ・レジスタ２を初期化する動作との両方が可能で
ある。一定時間後，第２の出力端子Ｐ2 に信号が発生し
てメモリ回路がプログラムされ，実際に必要な場合だ
け，適切な初期化が実行される。
【００１３】
【発明が解決しようとする課題】こうした従来の方式は
有効ではあるが，他の初期化回路にも見られるような欠
陥を完全に回避することはできない。すなわち，最も重
大な欠陥は，その設定された機能を実行した後，その回
路の供給電源電圧Ｖｐに電流が流れ続け，その結果，電
力が浪費されてしまうことである。このことを図８に示
した回路図を用いて詳細に説明する。
有効ではあるが，他の初期化回路にも見られるような欠
陥を完全に回避することはできない。すなわち，最も重
大な欠陥は，その設定された機能を実行した後，その回
路の供給電源電圧Ｖｐに電流が流れ続け，その結果，電
力が浪費されてしまうことである。このことを図８に示
した回路図を用いて詳細に説明する。
【００１４】定常状態においては，図８に示した回路ノ
ードＡは，Ｎ−チャンネルＭＯＳトランジスタのしきい
値電圧の２倍程度の高さの電圧下にあり，回路ノードＢ
は供給電源電圧Ｖｐとほぼ同じ電圧下にある。
ードＡは，Ｎ−チャンネルＭＯＳトランジスタのしきい
値電圧の２倍程度の高さの電圧下にあり，回路ノードＢ
は供給電源電圧Ｖｐとほぼ同じ電圧下にある。
【００１５】この回路ノードＡと回路ノードＢとの電位
差の結果として，電流が第１の回路部３内に含まれてい
る抵抗Ｒ1 およびＲ2 を介して流れるので，抵抗Ｒ1 お
よびＲ2 は電力を無駄に消費することになり，したがっ
て，電力は定常状態でも浪費されることになる。電源停
止状態での電源消費は，特にパワー・メモリ装置に依存
したアーキテクチャの場合，できるだけゼロに近付ける
必要がある。
差の結果として，電流が第１の回路部３内に含まれてい
る抵抗Ｒ1 およびＲ2 を介して流れるので，抵抗Ｒ1 お
よびＲ2 は電力を無駄に消費することになり，したがっ
て，電力は定常状態でも浪費されることになる。電源停
止状態での電源消費は，特にパワー・メモリ装置に依存
したアーキテクチャの場合，できるだけゼロに近付ける
必要がある。
【００１６】電源停止状態における電力消費の問題は，
動作フェーズが電源停止フェーズの場合よりずっと短い
時間内に起きるようなアーキテクチャにとっては極めて
重要である。このタイプの装置の１つの実例は，ほとん
どの場合待機状態にあるようなセルラー電話である。
動作フェーズが電源停止フェーズの場合よりずっと短い
時間内に起きるようなアーキテクチャにとっては極めて
重要である。このタイプの装置の１つの実例は，ほとん
どの場合待機状態にあるようなセルラー電話である。
【００１７】こうした電源浪費問題を解決しようとする
これまでの試みは非常に複雑で，技術的にはほとんど実
行不可能であった。さらに，そうした方式はメモリ・レ
ジスタには適用できなかった。
これまでの試みは非常に複雑で，技術的にはほとんど実
行不可能であった。さらに，そうした方式はメモリ・レ
ジスタには適用できなかった。
【００１８】この発明は，特に，メモリ・レジスタ用
の，定常状態で電力消費がゼロに近い構造および機能的
特徴を有しており，それによって，従来技術を用いた同
様の回路の欠陥を克服することができる初期化回路を得
ることを目的とする。
の，定常状態で電力消費がゼロに近い構造および機能的
特徴を有しており，それによって，従来技術を用いた同
様の回路の欠陥を克服することができる初期化回路を得
ることを目的とする。
【００１９】
【課題を解決するための手段】上記の目的を達成するた
めに，請求項１に係る初期化回路は，ゼロ値から直線的
に立ち上がる供給電源電圧（Ｖｐ）が印加される入力端
子（Ｉ）と，メモリ・レジスタ（２）の入力端子に接続
され，そこで，初期化段階中の供給電源電圧（Ｖｐ）と
等しいか，あるいは，それに比例した電圧信号（Ｖｄ）
と，供給電源電圧（Ｖｐ）が予め決められたしきい値
（Ｖｓ）以下に低下したときにゼロ電圧信号とがつくり
だされる初期化のための出力端子（Ｏ）とから構成さ
れ，前記入力端子（Ｉ）と前記出力端子（Ｏ）との間
に，前記入力端子（Ｉ）に接続された第１の回路部
（３）と，前記第１の回路部の後方に接続され，前記出
力端子（Ｏ）に接続された第１の出力端子（Ｄ）を有す
る第２の回路部（４）とが設けられており，前記第２の
回路部（４）の第２の出力端子（Ｃ）に接続された入力
端子と，供給電源電圧が前記しきい値（Ｖｓ）以下に低
下する間，前記第１の回路部（３）をＯＦＦのままでも
維持する前記第１の回路部（３）に接続された出力端子
（Ｅ）とを有する第３の回路部（７）から構成されてい
るものである。
めに，請求項１に係る初期化回路は，ゼロ値から直線的
に立ち上がる供給電源電圧（Ｖｐ）が印加される入力端
子（Ｉ）と，メモリ・レジスタ（２）の入力端子に接続
され，そこで，初期化段階中の供給電源電圧（Ｖｐ）と
等しいか，あるいは，それに比例した電圧信号（Ｖｄ）
と，供給電源電圧（Ｖｐ）が予め決められたしきい値
（Ｖｓ）以下に低下したときにゼロ電圧信号とがつくり
だされる初期化のための出力端子（Ｏ）とから構成さ
れ，前記入力端子（Ｉ）と前記出力端子（Ｏ）との間
に，前記入力端子（Ｉ）に接続された第１の回路部
（３）と，前記第１の回路部の後方に接続され，前記出
力端子（Ｏ）に接続された第１の出力端子（Ｄ）を有す
る第２の回路部（４）とが設けられており，前記第２の
回路部（４）の第２の出力端子（Ｃ）に接続された入力
端子と，供給電源電圧が前記しきい値（Ｖｓ）以下に低
下する間，前記第１の回路部（３）をＯＦＦのままでも
維持する前記第１の回路部（３）に接続された出力端子
（Ｅ）とを有する第３の回路部（７）から構成されてい
るものである。
【００２０】また，請求項２に係る初期化回路は，前記
第１の回路部（３）に作用するターン・オフ・トランジ
スタ（ＭＮ２）が，前記第３の回路部（７）の出力端子
（Ｅ）と前記第１の回路部（３）との間に接続されるも
のである。
第１の回路部（３）に作用するターン・オフ・トランジ
スタ（ＭＮ２）が，前記第３の回路部（７）の出力端子
（Ｅ）と前記第１の回路部（３）との間に接続されるも
のである。
【００２１】また，請求項３に係る初期化回路は，前記
第３の回路部（７）が，少なくとも第１，第２のトラン
ジスタ（ＭＰ４，ＭＮ６）の相補対により構成されるも
のである。
第３の回路部（７）が，少なくとも第１，第２のトラン
ジスタ（ＭＰ４，ＭＮ６）の相補対により構成されるも
のである。
【００２２】また，請求項４に係る初期化回路は，前記
第１，第２のトランジスタ（ＭＮ４，ＭＰ６）のゲート
端子（Ｇ５，Ｇ６）が，相互に接続されると同時に，前
記第２の回路部（４）の第２の出力端子（Ｃ）にも接続
されるものである。
第１，第２のトランジスタ（ＭＮ４，ＭＰ６）のゲート
端子（Ｇ５，Ｇ６）が，相互に接続されると同時に，前
記第２の回路部（４）の第２の出力端子（Ｃ）にも接続
されるものである。
【００２３】また，請求項５に係る初期化回路は，前記
第１，第２のトランジスタ（ＭＰ４，ＭＮ６）が，それ
ぞれ，第３の回路部（７）の出力端子（Ｅ）を形成する
ために接続されるドレイン端子（Ｄ５，Ｄ６）を有する
ものである。
第１，第２のトランジスタ（ＭＰ４，ＭＮ６）が，それ
ぞれ，第３の回路部（７）の出力端子（Ｅ）を形成する
ために接続されるドレイン端子（Ｄ５，Ｄ６）を有する
ものである。
【００２４】また，請求項６に係る初期化回路は，前記
第１，第２のトランジスタ（ＭＰ４，ＭＮ６）が互いに
接続され，また，前記供給電源電圧（Ｖｐ）の正電極と
接地基準電圧（ＧＮＤ）との間に接続されるものであ
る。
第１，第２のトランジスタ（ＭＰ４，ＭＮ６）が互いに
接続され，また，前記供給電源電圧（Ｖｐ）の正電極と
接地基準電圧（ＧＮＤ）との間に接続されるものであ
る。
【００２５】また，請求項７に係る初期化回路は，前記
第１のトランジスタ（ＭＰ４）が，Ｐ−チャンネルＭＯ
Ｓタイプであり，前記第２のトランジスタ（ＭＮ６）
が，Ｎ−チャンネルＭＯＳタイプであるものである。
第１のトランジスタ（ＭＰ４）が，Ｐ−チャンネルＭＯ
Ｓタイプであり，前記第２のトランジスタ（ＭＮ６）
が，Ｎ−チャンネルＭＯＳタイプであるものである。
【００２６】また，請求項８に係る初期化回路は，前記
ターン・オフ・トランジスタ（ＭＮ２）が，前記第１の
回路部（３）の回路レッグにおいて，直列的に，少なく
とも１つのダイオード（ＭＮ１）と接続されているもの
である。
ターン・オフ・トランジスタ（ＭＮ２）が，前記第１の
回路部（３）の回路レッグにおいて，直列的に，少なく
とも１つのダイオード（ＭＮ１）と接続されているもの
である。
【００２７】また，請求項９に係る初期化回路は，前記
ターン・オフ・トランジスタ（ＭＮ２）が，ＭＯＳタイ
プで，低インピーダンスを無視し得る程度のドレイン−
ソース間の電圧降下をもたらすために，比較的大きいサ
イズである。
ターン・オフ・トランジスタ（ＭＮ２）が，ＭＯＳタイ
プで，低インピーダンスを無視し得る程度のドレイン−
ソース間の電圧降下をもたらすために，比較的大きいサ
イズである。
【００２８】
【作用】この発明に係る初期化回路は，回路ノードＡの
電圧Ｖａを供給電源電圧Ｖｐに設定すると同時に，ノー
ドＢの電圧Ｖｂをゼロ値に設定し，これによって，電流
がレジスタを介して流れるのを防止し，電力消費をほと
んどゼロに設定する。
電圧Ｖａを供給電源電圧Ｖｐに設定すると同時に，ノー
ドＢの電圧Ｖｂをゼロ値に設定し，これによって，電流
がレジスタを介して流れるのを防止し，電力消費をほと
んどゼロに設定する。
【００２９】また，この発明に係る初期化回路は，供給
電源電圧Ｖｐが除去され，その後，再度負荷された場合
だけ再起動される。こうした状況で，回路ノードＤおよ
びＣ上の電圧ＶｄとＶｃは，事実上，供給電源電圧Ｖｐ
とゼロにそれぞれ回復される。
電源電圧Ｖｐが除去され，その後，再度負荷された場合
だけ再起動される。こうした状況で，回路ノードＤおよ
びＣ上の電圧ＶｄとＶｃは，事実上，供給電源電圧Ｖｐ
とゼロにそれぞれ回復される。
【００３０】また，この発明に係る初期化回路は，初期
化回路内に抵抗Ｒ１とＲ２を設けることによって，回路
ノードＢの電圧を，好適に，供給電源電圧がトリッピン
グしきい値Ｖｓに達する時点ｔ３まで，実際にゼロのま
までとどまらせるようにする。
化回路内に抵抗Ｒ１とＲ２を設けることによって，回路
ノードＢの電圧を，好適に，供給電源電圧がトリッピン
グしきい値Ｖｓに達する時点ｔ３まで，実際にゼロのま
までとどまらせるようにする。
【００３１】また，この発明に係る初期化回路は，出力
０での信号のエボリューション・オーバー時間はメモリ
ー回路をプログラムされた状態に保持し，実際に必要な
場合だけ，適切な初期化を実行する。
０での信号のエボリューション・オーバー時間はメモリ
ー回路をプログラムされた状態に保持し，実際に必要な
場合だけ，適切な初期化を実行する。
【００３２】この発明に係る初期化回路の特徴および利
点は，実例として紹介されるものであって，この発明を
限定するものではない実施例の詳細な説明と，関連する
図面を参照することによって，さらに明確になる。
点は，実例として紹介されるものであって，この発明を
限定するものではない実施例の詳細な説明と，関連する
図面を参照することによって，さらに明確になる。
【００３３】
（実施例の構成）以下，この発明に係る初期化回路の実
施例を図面に基づいて説明する。特に，図１は，この発
明に係る初期化回路の構成を示す回路図であり，図にお
いて，１は初期化回路であり，特に，メモリ・レジスタ
２を用いた場合に有効であるが，そうした構成に限定さ
れるものではない。
施例を図面に基づいて説明する。特に，図１は，この発
明に係る初期化回路の構成を示す回路図であり，図にお
いて，１は初期化回路であり，特に，メモリ・レジスタ
２を用いた場合に有効であるが，そうした構成に限定さ
れるものではない。
【００３４】初期化回路１は，供給電源電圧Ｖｐが印加
される入力端子Ｉを有しており，初期化回路１はさら
に，メモリ・レジスタ２に接続された出力端子Ｏを有し
ている。また，この初期化回路１は，入力端子Ｉおよび
基準電圧，例えば，信号接地ＧＮＤとの間に接続される
第１の回路部３を含んでいる。
される入力端子Ｉを有しており，初期化回路１はさら
に，メモリ・レジスタ２に接続された出力端子Ｏを有し
ている。また，この初期化回路１は，入力端子Ｉおよび
基準電圧，例えば，信号接地ＧＮＤとの間に接続される
第１の回路部３を含んでいる。
【００３５】この第１の回路部３は，回路ノードＡおよ
び（ターン・オフ・）トランジスタＭＮ２との間に接続
された（Ｎ−チャンネルＭＯＳタイプの）トランジスタ
ＭＮ１を含んでいる。このトランジスタＭＮ１は，基本
的にダイオード構成であり，対応するドレイン端子Ｄ１
に接続されたゲート端子Ｇ１を有している。トランジス
タＭＮ１のチャンネル領域の幅Ｗと長さＬは，低インピ
ーダンスになるように，例えば，Ｗ／Ｌ＝１００／４に
設定される。
び（ターン・オフ・）トランジスタＭＮ２との間に接続
された（Ｎ−チャンネルＭＯＳタイプの）トランジスタ
ＭＮ１を含んでいる。このトランジスタＭＮ１は，基本
的にダイオード構成であり，対応するドレイン端子Ｄ１
に接続されたゲート端子Ｇ１を有している。トランジス
タＭＮ１のチャンネル領域の幅Ｗと長さＬは，低インピ
ーダンスになるように，例えば，Ｗ／Ｌ＝１００／４に
設定される。
【００３６】好適に，（ターン・オフ・）トランジスタ
ＭＮ２は，トランジスタＭＮ１のソース端子に接続され
たドレイン端子Ｄ２と，接地ＧＮＤに接続されたソース
端子Ｓ２とを有している。このトランジスタＭＮ２はス
イッチとして動作し，比較的大きなサイズを有している
ので，それによって，トランジスタＭＮ１と同様の低イ
ンピーダンスをもたらすと同時に，ドレイン−ソース間
の電圧降下が低くなる。ここで，好ましい実施例におい
ては，トランジスタＭＮ２のＷ／Ｌ比は１００／０．８
に設定される。
ＭＮ２は，トランジスタＭＮ１のソース端子に接続され
たドレイン端子Ｄ２と，接地ＧＮＤに接続されたソース
端子Ｓ２とを有している。このトランジスタＭＮ２はス
イッチとして動作し，比較的大きなサイズを有している
ので，それによって，トランジスタＭＮ１と同様の低イ
ンピーダンスをもたらすと同時に，ドレイン−ソース間
の電圧降下が低くなる。ここで，好ましい実施例におい
ては，トランジスタＭＮ２のＷ／Ｌ比は１００／０．８
に設定される。
【００３７】トランジスタＭＮ１のドレイン端子Ｄ１
は，並列構成の抵抗Ｒ１およびコンデンサＣ１により構
成されるＲＣ回路１０を介して供給電源電圧Ｖｐの正電
極に接続された回路ノードＡと一致している。回路ノー
ドＡはまた，並列構成の抵抗Ｒ２とコンデンサＣ２によ
り構成されるＲＣ回路１１を介して，そのソース端子Ｓ
３が供給電源電圧Ｖｐの正電極に接続されており，その
ドレイン端子Ｄ３が接地ＧＮＤに接続されている。ま
た，（Ｐ−チャンネル・タイプのＭＯＳ）トランジタＭ
Ｐ１のゲート端子Ｇ３に接続されている。このトランジ
スタＭＰ１のチャンネル領域の幅Ｗと長さＬも低インピ
ーダンスとなるように設定されている。トランジスタＭ
Ｐ１のドレイン端子Ｄ３は基本的に第１の回路部３の出
力端子を形成しており，ここでは回路ノードＢとして示
されている。
は，並列構成の抵抗Ｒ１およびコンデンサＣ１により構
成されるＲＣ回路１０を介して供給電源電圧Ｖｐの正電
極に接続された回路ノードＡと一致している。回路ノー
ドＡはまた，並列構成の抵抗Ｒ２とコンデンサＣ２によ
り構成されるＲＣ回路１１を介して，そのソース端子Ｓ
３が供給電源電圧Ｖｐの正電極に接続されており，その
ドレイン端子Ｄ３が接地ＧＮＤに接続されている。ま
た，（Ｐ−チャンネル・タイプのＭＯＳ）トランジタＭ
Ｐ１のゲート端子Ｇ３に接続されている。このトランジ
スタＭＰ１のチャンネル領域の幅Ｗと長さＬも低インピ
ーダンスとなるように設定されている。トランジスタＭ
Ｐ１のドレイン端子Ｄ３は基本的に第１の回路部３の出
力端子を形成しており，ここでは回路ノードＢとして示
されている。
【００３８】回路ノードＢは，ＭＯＳトランジスタを有
する第２の回路部４に接続されている。具体的には，そ
れぞれＰ−チャンネルおよびＮ−チャンネル・タイプで
あるトランジタペア５のＭＯＳトランジスタＭＰ２とＭ
Ｎ４が，インバータ構成で相互に接続されて設けられて
いる。同様に，それぞれＰ−チャンネル・タイプとＮ−
チャンネル・タイプのトランジスタＭＰ３とＭＮ５によ
るトランジスタペア６が上記トランジタペア５へのフィ
ードバック・クロス接続によって，第２の回路部４内に
おいて，インバータ構成にて接続されている。
する第２の回路部４に接続されている。具体的には，そ
れぞれＰ−チャンネルおよびＮ−チャンネル・タイプで
あるトランジタペア５のＭＯＳトランジスタＭＰ２とＭ
Ｎ４が，インバータ構成で相互に接続されて設けられて
いる。同様に，それぞれＰ−チャンネル・タイプとＮ−
チャンネル・タイプのトランジスタＭＰ３とＭＮ５によ
るトランジスタペア６が上記トランジタペア５へのフィ
ードバック・クロス接続によって，第２の回路部４内に
おいて，インバータ構成にて接続されている。
【００３９】要するに，トランジスタペア５のゲート端
子は，トランジスタペア６のドレイン−ドレイン接触ポ
イントを形成している回路ノードＣに接続されている。
一方，トランジスタペア６のゲート端子はトランジスタ
ペア５のドレイン−ドレイン接触ポイントに接続されて
いる。
子は，トランジスタペア６のドレイン−ドレイン接触ポ
イントを形成している回路ノードＣに接続されている。
一方，トランジスタペア６のゲート端子はトランジスタ
ペア５のドレイン−ドレイン接触ポイントに接続されて
いる。
【００４０】トランジスタペア６のトランジスタのサイ
ズは，Ｐ−チャンネルがＮ−チャンネルより抵抗値を高
くするように設定され，それによってインバータのため
の低トリッピング電圧を達成することができるように構
成されている。逆に，トランジスタペア５の場合にはＰ
−チャンネルの方がＮ−チャンネルより伝導性が高く設
定され，それによって，インバータに高いトリッピング
電圧を与えるように構成されている。
ズは，Ｐ−チャンネルがＮ−チャンネルより抵抗値を高
くするように設定され，それによってインバータのため
の低トリッピング電圧を達成することができるように構
成されている。逆に，トランジスタペア５の場合にはＰ
−チャンネルの方がＮ−チャンネルより伝導性が高く設
定され，それによって，インバータに高いトリッピング
電圧を与えるように構成されている。
【００４１】回路ノードＢは，ソース端子Ｓ４が接地さ
れている（Ｎ−チャンネル・タイプのＭＯＳ）トランジ
スタＭＮ３のゲート端子Ｇ４にも接続されている。第２
の回路部４の出力端子は，トランジスタＭＮ３のドレイ
ン端子Ｄ４と同じ回路ノードＤを形成している。回路ノ
ードＤはまた，トランジスタペア５を形成しているトラ
ンジスタＭＰ２とＭＮ４のドレイン−ドレイン接触ポイ
ントと一致している。
れている（Ｎ−チャンネル・タイプのＭＯＳ）トランジ
スタＭＮ３のゲート端子Ｇ４にも接続されている。第２
の回路部４の出力端子は，トランジスタＭＮ３のドレイ
ン端子Ｄ４と同じ回路ノードＤを形成している。回路ノ
ードＤはまた，トランジスタペア５を形成しているトラ
ンジスタＭＰ２とＭＮ４のドレイン−ドレイン接触ポイ
ントと一致している。
【００４２】第３の（インバーティング）回路部７は，
第２の回路部４と第１の回路部３との間においてフィー
ドバック接続されている。より具体的には，第３の（イ
ンバーティング）回路部７の入力端子は第２の回路部４
の回路ノードＣに接続されており，他の回路ノードＥと
一致している，その第３の（インバーティング）回路部
７の出力端子は第１の回路部３に，すなわち，トランジ
スタＭＮ２のゲート端子Ｇ２に接続されている。
第２の回路部４と第１の回路部３との間においてフィー
ドバック接続されている。より具体的には，第３の（イ
ンバーティング）回路部７の入力端子は第２の回路部４
の回路ノードＣに接続されており，他の回路ノードＥと
一致している，その第３の（インバーティング）回路部
７の出力端子は第１の回路部３に，すなわち，トランジ
スタＭＮ２のゲート端子Ｇ２に接続されている。
【００４３】第３の（インバーティング）回路部７は，
直列構成の，それぞれ，Ｐ−チャンネルとＮ−チャンネ
ル・タイプの，基準供給電圧Ｖｃと接地との間に接続さ
れたトランジスタＭＰ４およびＭＮ６により構成されて
いる。（ＭＯＳ）トランジスタＭＰ４とＭＮ６は，その
ゲート端子Ｇ５およびＧ６が相互に接続されると共に回
路ノードＣに接続されている。同様に，ドレイン端子Ｄ
５およびＤ６は相互に接続され，回路ノードＥを構成し
ている。第１の回路部３に含まれている（ＭＯＳ）トラ
ンジスタＭＮ２は，そのゲート端子Ｇ２が回路ノードＥ
に接続されている。
直列構成の，それぞれ，Ｐ−チャンネルとＮ−チャンネ
ル・タイプの，基準供給電圧Ｖｃと接地との間に接続さ
れたトランジスタＭＰ４およびＭＮ６により構成されて
いる。（ＭＯＳ）トランジスタＭＰ４とＭＮ６は，その
ゲート端子Ｇ５およびＧ６が相互に接続されると共に回
路ノードＣに接続されている。同様に，ドレイン端子Ｄ
５およびＤ６は相互に接続され，回路ノードＥを構成し
ている。第１の回路部３に含まれている（ＭＯＳ）トラ
ンジスタＭＮ２は，そのゲート端子Ｇ２が回路ノードＥ
に接続されている。
【００４４】最後に，初期化回路１は，相互に直列関係
にあるインバータＩ4 ，Ｉ5 のペアを組み込んでおり，
第２の回路部４のノードＤと出力端子Ｏとの間に接続さ
れた第４の回路部８を含んでいる。回路ノードＤの電圧
はインバータＩ4 ，Ｉ5 を介して，出力端子Ｏと基本的
に重複している。
にあるインバータＩ4 ，Ｉ5 のペアを組み込んでおり，
第２の回路部４のノードＤと出力端子Ｏとの間に接続さ
れた第４の回路部８を含んでいる。回路ノードＤの電圧
はインバータＩ4 ，Ｉ5 を介して，出力端子Ｏと基本的
に重複している。
【００４５】この発明により，回路の性能を変えること
なく第３の（インバーティング）回路７の代わりに他の
インバーティング回路を用いることが可能である。
なく第３の（インバーティング）回路７の代わりに他の
インバーティング回路を用いることが可能である。
【００４６】（実施例の動作）この発明に係る初期化回
路１の動作を，同じ時間ベースを用いて，この初期化回
路に現れる電圧信号の波形を示す図２〜図７のグラフを
参照して説明する。ここで，グラフにおけるＶａ〜Ｖｅ
は，それぞれ回路ノードＡ〜Ｅにおける電圧値に対応す
るものである。
路１の動作を，同じ時間ベースを用いて，この初期化回
路に現れる電圧信号の波形を示す図２〜図７のグラフを
参照して説明する。ここで，グラフにおけるＶａ〜Ｖｅ
は，それぞれ回路ノードＡ〜Ｅにおける電圧値に対応す
るものである。
【００４７】供給電源電圧Ｖｐがその定常状態の値まで
上昇すると（図２参照），回路ノードＡの電圧Ｖａも，
それが時間ｔ2 で（Ｎ−チャンネル・）トランジスタＭ
Ｎ１のしきい値電圧Ｖｔと等しい値に到達するまで上昇
する（図３参照）。抵抗Ｒ１は，きわめて高いので，さ
らに少しの電圧上昇δＮがあれば，回路ノードＡは，供
給電源電圧Ｖｐの上昇中であってもＶｎ＝Ｖｔ＋δＮの
電圧値で安定する。
上昇すると（図２参照），回路ノードＡの電圧Ｖａも，
それが時間ｔ2 で（Ｎ−チャンネル・）トランジスタＭ
Ｎ１のしきい値電圧Ｖｔと等しい値に到達するまで上昇
する（図３参照）。抵抗Ｒ１は，きわめて高いので，さ
らに少しの電圧上昇δＮがあれば，回路ノードＡは，供
給電源電圧Ｖｐの上昇中であってもＶｎ＝Ｖｔ＋δＮの
電圧値で安定する。
【００４８】トランジスタＭＰ１は，供給電源電圧Ｖｐ
とゲート端子Ｇ３との間における電圧がそのＰ−チャン
ネル・トランジスタの電導性しきい値Ｖｈに到達するま
でＯＦＦのままに維持される。この時点での電圧上昇δ
Ｐは小さいが，それでも，抵抗Ｒ２と比較して，トラン
ジスタＭＰ１のＰ−チャンネルに無視し得る程度の負イ
ンピーダンスを加えるには十分であり，それによって，
回路ノードＢの電圧を供給電源電圧Ｖｐと同じ値にまで
上昇させる（図４参照）。したがって，供給電源電圧Ｖ
ｐが以下の式で与えられるようなトリッピングしきい値
Ｖｓに達する前は回路ノードＢでの電圧がゼロである。
すなわち， Ｖｓ＝Ｖｎ＋Ｖｈ＋δＰ＝Ｖｔｈ−ｃｈ＋δＮ＋Ｖｈｐ
−ｃｈ＋δＰ である。
とゲート端子Ｇ３との間における電圧がそのＰ−チャン
ネル・トランジスタの電導性しきい値Ｖｈに到達するま
でＯＦＦのままに維持される。この時点での電圧上昇δ
Ｐは小さいが，それでも，抵抗Ｒ２と比較して，トラン
ジスタＭＰ１のＰ−チャンネルに無視し得る程度の負イ
ンピーダンスを加えるには十分であり，それによって，
回路ノードＢの電圧を供給電源電圧Ｖｐと同じ値にまで
上昇させる（図４参照）。したがって，供給電源電圧Ｖ
ｐが以下の式で与えられるようなトリッピングしきい値
Ｖｓに達する前は回路ノードＢでの電圧がゼロである。
すなわち， Ｖｓ＝Ｖｎ＋Ｖｈ＋δＰ＝Ｖｔｈ−ｃｈ＋δＮ＋Ｖｈｐ
−ｃｈ＋δＰ である。
【００４９】また，ｔ1 の時点において，第２の回路部
４の回路ノードＣにすでにゼロ電圧値が存在しており，
結果として，供給電源電圧ＶｐがトランジスタＭＮ２の
ゲート端子Ｇ２上に存在し，ドレイン端子Ｄ２と接地Ｇ
ＮＤ間の電圧降下もほとんど無視し得る点が重要である
（図６参照）。コンデンサＣ１とＣ２の存在は初期化回
路１に供給電源電圧の上向きサージに迅速に対応する能
力を付与する。
４の回路ノードＣにすでにゼロ電圧値が存在しており，
結果として，供給電源電圧ＶｐがトランジスタＭＮ２の
ゲート端子Ｇ２上に存在し，ドレイン端子Ｄ２と接地Ｇ
ＮＤ間の電圧降下もほとんど無視し得る点が重要である
（図６参照）。コンデンサＣ１とＣ２の存在は初期化回
路１に供給電源電圧の上向きサージに迅速に対応する能
力を付与する。
【００５０】さらに，初期化回路１の他の回路ノードＣ
およびＤの状態変化（evolution)について以下に説明す
る。上記したように，トランジスタペア５および６は，
そのトリッピング電圧が互いに異なっているので釣り合
っていない。このことは，これらトランジスタペア５お
よび６のフィードバック接続は，回路ノードＣおよびＤ
が状態遷移（transient)の終りに同じ電圧となるのを防
止していることを意味する。すなわち，第２の回路部４
は，両方の回路ノードＣおよびＤがゼロ電圧であるスタ
ート状態から，回路ノードＤを供給電源電圧と同じ電位
Ｖｐにすると同時に，回路ノードＣを接地させる（図５
および図６参照）。
およびＤの状態変化（evolution)について以下に説明す
る。上記したように，トランジスタペア５および６は，
そのトリッピング電圧が互いに異なっているので釣り合
っていない。このことは，これらトランジスタペア５お
よび６のフィードバック接続は，回路ノードＣおよびＤ
が状態遷移（transient)の終りに同じ電圧となるのを防
止していることを意味する。すなわち，第２の回路部４
は，両方の回路ノードＣおよびＤがゼロ電圧であるスタ
ート状態から，回路ノードＤを供給電源電圧と同じ電位
Ｖｐにすると同時に，回路ノードＣを接地させる（図５
および図６参照）。
【００５１】回路ノードＢの電圧Ｖｂがトリッピング値
Ｖｓに達すると，ｔ3 の時点で発生するトランジスタペ
ア５と６の不均衡は，トランジスタＭＮ３が伝導状態に
なるまで継続する。こうした状態で，回路ノードＢ上の
電圧Ｖｂは供給電源電圧Ｖｐと同じ値になり，回路ノー
ドＤの電圧Ｖｄを接地状態にする。回路ノードＤの電圧
Ｖｄが接地状態と同じになると，回路ノードＣの電圧Ｖ
ｃが供給電源電圧Ｖｐの値にまで上昇し，回路ノードＥ
を接地状態にする（図７参照）。その結果，トランジス
タＭＮ２はＯＦＦになり（すなわち，非伝導状態に入
り），そして，回路ノードＡの電圧Ｖａも上昇して，ト
ランジスタＭＰ１をＯＦＦに設定する。
Ｖｓに達すると，ｔ3 の時点で発生するトランジスタペ
ア５と６の不均衡は，トランジスタＭＮ３が伝導状態に
なるまで継続する。こうした状態で，回路ノードＢ上の
電圧Ｖｂは供給電源電圧Ｖｐと同じ値になり，回路ノー
ドＤの電圧Ｖｄを接地状態にする。回路ノードＤの電圧
Ｖｄが接地状態と同じになると，回路ノードＣの電圧Ｖ
ｃが供給電源電圧Ｖｐの値にまで上昇し，回路ノードＥ
を接地状態にする（図７参照）。その結果，トランジス
タＭＮ２はＯＦＦになり（すなわち，非伝導状態に入
り），そして，回路ノードＡの電圧Ｖａも上昇して，ト
ランジスタＭＰ１をＯＦＦに設定する。
【００５２】このように，回路ノードＢ上の電圧Ｖｂ
は，供給電源電圧Ｖｐと同じ値にしばらくとどまった
後，ゼロに戻る。実際，回路ノードＢは回路ノードＤの
電圧Ｖｄをゼロに設定して，回路ノードＣが実際に供給
電源電圧Ｖｐの値に切り替えられるようにするのに十分
な時間だけ，供給電源電圧Ｖｐの値にとどまる。このよ
うにして，回路ノードＣ上の上昇した電圧は，さらに，
回路ノードＤをゼロ接地値にし，そして，その後は回路
ノードＢがゼロに回復されても，いかなる場合にも，回
路ノードＤの電圧を再び上昇させることはなく，その結
果，振動を起動させることもない。このように，回路ノ
ードＢがゼロ接地値に回復されても，回路ノードＤは接
地状態に保持される。こうしたことを達成するために
は，第１の回路部３内に存在する回路要素の各値が設定
された後，第２の回路部４のパラメータを適切に調節す
るだけで十分となる。
は，供給電源電圧Ｖｐと同じ値にしばらくとどまった
後，ゼロに戻る。実際，回路ノードＢは回路ノードＤの
電圧Ｖｄをゼロに設定して，回路ノードＣが実際に供給
電源電圧Ｖｐの値に切り替えられるようにするのに十分
な時間だけ，供給電源電圧Ｖｐの値にとどまる。このよ
うにして，回路ノードＣ上の上昇した電圧は，さらに，
回路ノードＤをゼロ接地値にし，そして，その後は回路
ノードＢがゼロに回復されても，いかなる場合にも，回
路ノードＤの電圧を再び上昇させることはなく，その結
果，振動を起動させることもない。このように，回路ノ
ードＢがゼロ接地値に回復されても，回路ノードＤは接
地状態に保持される。こうしたことを達成するために
は，第１の回路部３内に存在する回路要素の各値が設定
された後，第２の回路部４のパラメータを適切に調節す
るだけで十分となる。
【００５３】
【発明の効果】以上のように，この発明の初期化回路に
よれば，回路ノードＡの電圧Ｖａを供給電源電圧Ｖｐに
設定すると同時に，回路ノードＢの電圧Ｖｂをゼロ値に
設定し，これによって，電流がレジスタを通じて流れる
のを防止し，電力消費をほとんどゼロに設定することが
できる。したがって，この初期化回路は待機状態では電
力消費はゼロでとなり，電力浪費を回避することができ
る。
よれば，回路ノードＡの電圧Ｖａを供給電源電圧Ｖｐに
設定すると同時に，回路ノードＢの電圧Ｖｂをゼロ値に
設定し，これによって，電流がレジスタを通じて流れる
のを防止し，電力消費をほとんどゼロに設定することが
できる。したがって，この初期化回路は待機状態では電
力消費はゼロでとなり，電力浪費を回避することができ
る。
【００５４】また，この発明に係る初期化回路は，供給
電源電圧Ｖｐが除去され，その後，再度電源でんあるが
印加された場合だけ，再起動される。こうした状況で，
回路ノードＤおよびＣ上の電圧ＶｄとＶｃは，事実上，
供給電源電圧Ｖｐとゼロにそれぞれ回復することができ
る。
電源電圧Ｖｐが除去され，その後，再度電源でんあるが
印加された場合だけ，再起動される。こうした状況で，
回路ノードＤおよびＣ上の電圧ＶｄとＶｃは，事実上，
供給電源電圧Ｖｐとゼロにそれぞれ回復することができ
る。
【００５５】また，この発明に係る初期化回路は，初期
化回路内に抵抗Ｒ１とＲ２を設けることによって，回路
ノードＢの電圧を，好適に，供給電源電圧がトリッピン
グしきい値Ｖｓに達する時点ｔ3 まで，実際にゼロのま
までとどまらせるようにすることができる。
化回路内に抵抗Ｒ１とＲ２を設けることによって，回路
ノードＢの電圧を，好適に，供給電源電圧がトリッピン
グしきい値Ｖｓに達する時点ｔ3 まで，実際にゼロのま
までとどまらせるようにすることができる。
【００５６】また，この発明に係る初期化回路は，出力
０での信号のエボリューション・オーバー時間はメモリ
回路をプログラムされた状態に保持し，実際に必要な場
合にだけ，適切な初期化を実行することができる。
０での信号のエボリューション・オーバー時間はメモリ
回路をプログラムされた状態に保持し，実際に必要な場
合にだけ，適切な初期化を実行することができる。
【００５７】さらに，この発明に係る初期化回路は，集
積形態で実装することができ，この場合，抵抗Ｒ１およ
びＲ２をいずれかの金属化パスの層の下側に，いわゆる
Ｎ−ウェルおよびＰ−ウェルを形成し，占有面積の無駄
を回避することができる。
積形態で実装することができ，この場合，抵抗Ｒ１およ
びＲ２をいずれかの金属化パスの層の下側に，いわゆる
Ｎ−ウェルおよびＰ−ウェルを形成し，占有面積の無駄
を回避することができる。
【図１】この発明の実施例に係る初期化回路の構成を示
す回路図である。
す回路図である。
【図２】図１に示した初期化回路への可能な供給電源電
圧の電圧波形を示すグラフである。
圧の電圧波形を示すグラフである。
【図３】同じ時間ベースを有しており，図１に示した初
期化回路に現れる電圧波形を示すグラフである。
期化回路に現れる電圧波形を示すグラフである。
【図４】同じ時間ベースを有しており，図１に示した初
期化回路に現れる電圧波形を示すグラフである。
期化回路に現れる電圧波形を示すグラフである。
【図５】同じ時間ベースを有しており，図１に示した初
期化回路に現れる電圧波形を示すグラフである。
期化回路に現れる電圧波形を示すグラフである。
【図６】同じ時間ベースを有しており，図１に示した初
期化回路に現れる電圧波形を示すグラフである。
期化回路に現れる電圧波形を示すグラフである。
【図７】同じ時間ベースを有しており，図１に示した初
期化回路に現れる電圧波形を示すグラフである。
期化回路に現れる電圧波形を示すグラフである。
【図８】従来における初期化回路の構成を示す回路図で
ある。
ある。
１ 初期化回路 ２ メモリ・レジスタ ３ 第１の回路部 ４ 第２の回路部 ５，６ トランジスタペア ７ 第３の回路部 ８ 第４の回路部 １０，１１ ＲＣ回路 Ａ〜Ｅ 回路ノード ＭＮ１〜ＭＮ６ （Ｎ−チャンネル）トランジスタ ＭＰ１〜ＭＰ４ （Ｐ−チャンネル）トランジスタ Ｉ 入力端子 Ｏ 出力端子
Claims (9)
- 【請求項１】 ゼロ値から直線的に立ち上がる供給電源
電圧が印加される入力端子と，メモリ・レジスタの入力
端子に接続され，そこで，初期化段階中の供給電源電圧
と等しいか，あるいは，それに比例した電圧信号と，供
給電源電圧が予め決められたしきい値以下に低下したと
きにゼロ電圧信号とがつくりだされる初期化のための出
力端子とから構成され，前記入力端子と前記出力端子と
の間に，前記入力端子に接続された第１の回路部と，前
記第１の回路部の後方に接続され，前記出力端子に接続
された第１の出力端子を有する第２の回路部とが設けら
れており，前記第２の回路部の第２の出力端子に接続さ
れた入力端子と，供給電源電圧が前記しきい値以下に低
下する間，前記第１の回路部をＯＦＦのままでも維持す
る前記第１の回路部に接続された出力端子とを有する第
３の回路部から構成されることを特徴とする初期化回
路。 - 【請求項２】 前記第１の回路部に作用するターン・オ
フ・トランジスタが，前記第３の回路部の出力端子と前
記第１の回路部との間に接続されることを特徴とする請
求項１に記載の初期化回路。 - 【請求項３】 前記第３の回路部が，少なくとも第１，
第２のトランジスタの相補対により構成されることを特
徴とする請求項１に記載の初期化回路。 - 【請求項４】 前記第１，第２のトランジスタのゲート
端子が，相互に接続されると同時に，前記第２の回路部
の第２の出力端子にも接続されることを特徴とする請求
項３に記載の初期化回路。 - 【請求項５】 前記第１，第２のトランジスタが，それ
ぞれ，第３の回路部の出力端子を形成するために接続さ
れるドレイン端子を有することを特徴とする請求項３に
記載の初期化回路。 - 【請求項６】 前記第１，第２のトランジスタが互いに
接続され，また，前記供給電源電圧の正電極と接地基準
電圧との間に接続されることを特徴とする請求項３に記
載の初期化回路。 - 【請求項７】 前記第１のトランジスタが，Ｐ−チャン
ネルＭＯＳタイプであり，前記第２のトランジスタが，
Ｎ−チャンネルＭＯＳタイプであることを特徴とする請
求項３に記載の初期化回路。 - 【請求項８】 前記ターン・オフ・トランジスタが，前
記第１の回路部の回路レッグにおいて，直列的に，少な
くとも１つのダイオードと接続されていることを特徴と
する請求項２に記載の初期化回路。 - 【請求項９】 前記ターン・オフ・トランジスタが，Ｍ
ＯＳタイプで，低インピーダンスを無視し得る程度のド
レイン−ソース間の電圧降下をもたらすために，比較的
大きいサイズであることを特徴とする請求項２に記載の
初期化回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| IT948302641 | 1994-05-31 | ||
| EP94830264A EP0685847B1 (en) | 1994-05-31 | 1994-05-31 | Low dissipation initialization circuit, particularly for memory registers |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0856144A true JPH0856144A (ja) | 1996-02-27 |
| JP3658042B2 JP3658042B2 (ja) | 2005-06-08 |
Family
ID=8218455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13085995A Expired - Fee Related JP3658042B2 (ja) | 1994-05-31 | 1995-05-29 | 初期化回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5638330A (ja) |
| EP (1) | EP0685847B1 (ja) |
| JP (1) | JP3658042B2 (ja) |
| DE (1) | DE69430525T2 (ja) |
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| JPH0693616B2 (ja) * | 1986-07-21 | 1994-11-16 | 沖電気工業株式会社 | リセツト回路 |
| JP2772522B2 (ja) * | 1987-11-06 | 1998-07-02 | 日本電気アイシーマイコンシステム 株式会社 | パワーオン信号発生回路 |
| JPH01280923A (ja) * | 1988-05-07 | 1989-11-13 | Mitsubishi Electric Corp | 半導体集積回路装置 |
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- 1994-05-31 DE DE69430525T patent/DE69430525T2/de not_active Expired - Fee Related
- 1994-05-31 EP EP94830264A patent/EP0685847B1/en not_active Expired - Lifetime
-
1995
- 1995-05-29 JP JP13085995A patent/JP3658042B2/ja not_active Expired - Fee Related
- 1995-05-30 US US08/456,097 patent/US5638330A/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| DE69430525T2 (de) | 2002-11-28 |
| JP3658042B2 (ja) | 2005-06-08 |
| EP0685847B1 (en) | 2002-05-02 |
| US5638330A (en) | 1997-06-10 |
| EP0685847A1 (en) | 1995-12-06 |
| DE69430525D1 (de) | 2002-06-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20041216 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050215 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050311 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| LAPS | Cancellation because of no payment of annual fees |